WO2024105771A1

WO2024105771A1 - 表示装置

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Publication number: WO2024105771A1
Application number: PCT/JP2022/042377
Authority: WO
Inventors: 展之他谷; 真横山
Original assignee: シャープディスプレイテクノロジー株式会社
Priority date: 2022-11-15
Filing date: 2022-11-15
Publication date: 2024-05-23

Abstract

表示装置（１）は、複数本の走査信号線（ＳＬｎ）と、複数本の走査信号線（ＳＬｎ）のそれぞれと交差する複数本のデータ信号線（Ｄ１～Ｄｋ）と、複数の画素回路（ＳＰＣ（ｎ、ｋ））が設けられた表示領域（ＤＡ）と、データ側駆動回路（５２）と、表示領域（ＤＡ）とデータ側駆動回路（５２）との間に、画素回路（ＳＰＣ（ｎ、ｋ））を含まず、複数本のデータ信号線（Ｄ１～Ｄｋ）の少なくとも一部と交差するように設けられた第１ダミー走査信号線（ＧＤＯＵＴＬ１）と、第１ダミー走査信号線（ＧＤＯＵＴＬ１）に電気的に接続された第１検査端子（ＧＤＯＵＴＴ）と、複数本の走査信号線（ＳＬ１～ＳＬｎ）と、第１ダミー走査信号線（ＧＤＯＵＴＬ１）とに、走査信号（ＰＳＣＡＮ１～ＰＳＣＡＮｎ）を順次出力する複数の単位回路（ＳＣ１～ＳＣｎ＋１）を含む第１走査側駆動回路（５１Ｒ）と、を備えている。

Description

表示装置

　本開示は、表示装置に関する。

　特許文献１には、走査側駆動回路（ゲート駆動回路）の動作確認のために、複数の単位回路（シフトレジスタ）の最終段に出力パルス評価用の単位回路を設けるとともに、出力パルス評価用の単位回路の出力端子に接続されたダミー走査信号線に、検査端子と、表示領域に設けられた画素回路の構成から表示を行うための部分（例えば、下部電極と液晶層と上部電極）のみを省いた複数のダミー画素回路とを電気的に接続させた表示装置について記載されている。

日本国公開特許公報「特開２０１０－２４９８８９」

　近年、表示装置の分野においては、表示領域をより広く確保するため、表示領域の周辺部である額縁領域をより狭くする狭額縁化を実現するための研究が活発に行われている。しかしながら、特許文献１に記載されている表示装置の場合、出力パルス評価用の単位回路（シフトレジスタ）の出力端子に接続されたダミー走査信号線に、検査端子と表示領域に設けられた画素回路の構成から表示を行うための部分（例えば、下部電極と液晶層と上部電極）のみを省いた複数のダミー画素回路とを電気的に接続させている。すなわち、特許文献１に記載されている表示装置の場合、複数のダミー画素回路を含むダミー走査信号線を設けているので、ダミー走査信号線及び複数のダミー画素回路が設けられた領域のサイズが比較的大きく、表示装置の狭額縁化を妨げる大きな原因になってしまうという問題がある。

　本開示の一態様は、前記の問題点に鑑みてなされたものであり、走査側駆動回路の動作確認と表示装置の狭額縁化とを実現できる表示装置を提供することを目的とする。

　本開示の表示装置は、前記の課題を解決するために、
　複数本の走査信号線と、
　前記複数本の走査信号線のそれぞれと交差する複数本のデータ信号線と、
　前記走査信号線と前記データ信号線とが交差する複数の箇所に設けられた複数の画素回路と、
　前記複数の画素回路が設けられた表示領域と、
　前記複数本のデータ信号線のそれぞれにデータ信号を出力するデータ側駆動回路と、
　前記表示領域と前記データ側駆動回路との間に、前記画素回路を含まず、前記複数本のデータ信号線の少なくとも一部と交差するように設けられた第１ダミー走査信号線と、
　前記第１ダミー走査信号線に電気的に接続された第１検査端子と、
　前記複数本の走査信号線のうちの少なくとも一部の走査信号線と、前記第１ダミー走査信号線とに、走査信号を順次出力する複数の単位回路を含む第１走査側駆動回路と、を備えている。

　本開示の一態様は、走査側駆動回路の動作確認と表示装置の狭額縁化とを実現できる表示装置を提供できる。

実施形態１の表示装置の概略的な構成を示す平面図である。図１に示す実施形態１の表示装置の表示領域に備えられた画素回路を示す回路図である。図１に示す実施形態１の表示装置に備えられた第１ダミー走査信号線に、第１ダミー走査信号線に電気的に接続されたゲート電極を備えた第１ダミートランジスタを複数個さらに設けた他の表示装置の一例を示す図である。図３に示す第１ダミートランジスタの概略的な構成を示す図である。図１及び図３に示す表示装置の表示領域に備えられた走査信号線から検出される走査信号のシミュレーション波形と、図１に示す表示装置の第１検査端子から検出される走査信号のシミュレーション波形と、図３に示す表示装置の第１検査端子から検出される走査信号のシミュレーション波形と、図１１に示す比較例である表示装置の第１検査端子から検出される走査信号のシミュレーション波形とを示す図である。第１ダミー走査信号線に電気的に接続されたゲート電極を備えた他の第１ダミートランジスタを複数個設けた実施形態２の表示装置の一部を示す図である。図６に示す第１ダミートランジスタの概略的な構成を示す図である。図１０に示す実施形態３の表示装置に備えられた走査側駆動回路に含まれる単位回路を示す回路図である。図１０に示す実施形態３の表示装置の表示領域に備えられた画素回路を示す回路図である。実施形態３の表示装置の一部を示す図である。第１比較例である表示装置の概略的な構成を示す平面図である。実施形態４の表示装置の概略的な構成を示す平面図である。第２比較例である表示装置の概略的な構成を示す平面図である。

　本開示の実施の形態について、図１から図１３に基づいて説明すれば、次の通りである。以下、説明の便宜上、特定の実施形態にて説明した構成と同一の機能を有する構成については、同一の符号を付記し、その説明を省略する場合がある。

　〔実施形態１〕
　図１は、実施形態１の表示装置１の概略的な構成を示す平面図である。

　図１に示す表示装置１は、表示領域ＤＡと額縁領域ＮＤＡとを備えている。表示領域ＤＡには、例えば、赤色画素ＲＳＰと緑色画素ＧＳＰと青色画素ＢＳＰとで構成される１表示単位ＰＩＸが複数個設けられている。本実施形態においては、１表示単位ＰＩＸが、赤色画素ＲＳＰと緑色画素ＧＳＰと青色画素ＢＳＰとで構成される場合を一例に挙げて説明するが、これに限定されることはない。例えば、１表示単位ＰＩＸは、赤色画素ＲＳＰ、緑色画素ＧＳＰ及び青色画素ＢＳＰの他に、さらに他の色の画素を含んでいてもよい。額縁領域ＮＤＡには、第１走査側駆動回路５１Ｒと、データ側駆動回路５２と、第１走査側駆動回路５１Ｒに備えられた複数の単位回路（シフトレジスタ）ＳＣ１～ＳＣｎ＋１の最終段である出力パルス評価用の単位回路ＳＣｎ＋１の出力端子に電気的に接続された第１ダミー走査信号線ＧＤＯＵＴＬ１と、出力パルス評価用の単位回路ＳＣｎ＋１の出力端子及び第１ダミー走査信号線ＧＤＯＵＴＬ１と引き回し配線ＧＤＯＵＴＬを介して電気的に接続されている第１検査端子ＧＤＯＵＴＴとが設けられている。

　図１に示すように、表示装置１には、複数本の走査信号線ＳＬｎ（図１では、走査信号線ＳＬ１～ＳＬｎ－１は省略し、走査信号線ＳＬｎのみを図示）と、複数本のデータ信号線Ｄ１～Ｄｋ（図１では、表示領域ＤＡ内においては、データ信号線Ｄ１～Ｄｋ－１は省略し、データ信号線Ｄｋのみを図示）とが設けられている。

　走査信号線ＳＬｎは、図１に示す第１方向Ｈ１に沿って延在されており、第１走査側駆動回路５１Ｒに備えられた単位回路ＳＣｎの出力端子に電気的に接続されている。図示していない走査信号線ＳＬ１～ＳＬｎ－１も走査信号線ＳＬｎと同様に形成されており、例えば、走査信号線ＳＬ１は、図１に示す第１方向Ｈ１に沿って延在されており、第１走査側駆動回路５１Ｒに備えられた単位回路ＳＣ１の出力端子に電気的に接続されており、走査信号線ＳＬ２は、図１に示す第１方向Ｈ１に沿って延在されており、第１走査側駆動回路５１Ｒに備えられた単位回路ＳＣ２の出力端子に電気的に接続されている。

　データ側駆動回路５２から図１に示す第２方向Ｈ２に沿って延在されている複数本のデータ信号線Ｄ１～Ｄｋのそれぞれは、表示領域ＤＡ内においては、複数本の走査信号線Ｓｎと交差する。

　図２は、図１に示す実施形態１の表示装置１の表示領域ＤＡに備えられた走査信号線ＳＬ１～ＳＬｎとデータ信号線Ｄ１～Ｄｋとが交差する複数の箇所に設けられた画素回路ＳＰＣ（ｎ、ｋ）を示す回路図である。なお、図２に示す画素回路ＳＰＣ（ｎ、ｋ）は、実施形態１の表示装置１が備えることができる画素回路の一例であるので、これに限定されることはない。なお、ｎ及びｋは自然数である。

　図１に示す各色の画素ＲＳＰ・ＧＳＰ・ＢＳＰ毎に設けられた図２に示す発光素子ＬＥＤを含む画素回路ＳＰＣ（ｎ、ｋ）においては、駆動トランジスタであるトランジスタＴＲ１のドレイン電極は発光素子ＬＥＤの一方側の電極（図示せず）と電気的に接続されており、トランジスタＴＲ１のゲート電極は保持キャパシタＣ１の一方側の電極と選択トランジスタであるトランジスタＴＲ２のドレイン電極とに電気的に接続されており、トランジスタＴＲ１のソース電極は保持キャパシタＣ１の他方側の電極と電源回路（図示せず）からハイレベル電源電圧ＥＬＶＤＤが供給されるＥＬＶＤＤ配線ＶＬと電気的に接続されている。なお、発光素子ＬＥＤの他方側の電極は、電源回路（図示せず）からローレベル電源電圧ＥＬＶＳＳが供給されるＥＬＶＳＳ配線と電気的に接続されている。また、選択トランジスタであるトランジスタＴＲ２のソース電極は、図１に示すデータ側駆動回路５２から出力されるデータ信号が供給されるデータ信号線Ｄｋと電気的に接続されており、トランジスタＴＲ２のゲート電極は、図１に示す第１走査側駆動回路５１Ｒから出力される走査信号が供給される走査信号線ＳＬｎと電気的に接続されており、トランジスタＴＲ２のドレイン電極はトランジスタＴＲ１のゲート電極と保持キャパシタＣ１の一方側の電極とに電気的に接続されている。

　画素回路ＳＰＣ（ｎ、ｋ）に含まれる発光素子ＬＥＤは、例えば、量子ドットを含む発光層または、有機発光層を備えていてもよい。

　本実施形態においては、図２に示すように、走査信号線ＳＬｎに電気的に接続されたゲート電極を備えた選択トランジスタであるトランジスタ（第１トランジスタ）ＴＲ２がＰ型トランジスタである場合を一例に挙げて説明するが、これに限定されることはなく、走査信号線ＳＬｎに電気的に接続されたゲート電極を備えた選択トランジスタであるトランジスタ（第１トランジスタ）ＴＲ２がＮ型トランジスタであってもよい。

　上述したように、本実施形態においては、画素回路ＳＰＣ（ｎ、ｋ）が、走査信号線ＳＬｎに電気的に接続されたゲート電極を備えたＰ型トランジスタであるトランジスタ（第１トランジスタ）ＴＲ２を備えているので、図１に示す第１走査側駆動回路５１Ｒに備えられた複数の単位回路ＳＣ１～ＳＣｎ＋１のそれぞれは、Ｐ型トランジスタを制御するＬｏｗＡｃｔｉｖｅ信号である走査信号（第１走査信号）ＰＳＣＡＮ１～ＰＳＣＡＮｎ＋１を、単位回路ＳＣ１から単位回路ＳＣｎ＋１方向に順次出力する。単位回路ＳＣ１は、出力端子から図示していない走査信号線ＳＬ１にＰ型トランジスタを制御するＬｏｗＡｃｔｉｖｅ信号である走査信号（第１走査信号）ＰＳＣＡＮ１を出力するとともに、走査信号（第１走査信号）ＰＳＣＡＮ１を単位回路ＳＣ２にセット信号Ｓ１として出力する。単位回路ＳＣ２は、単位回路ＳＣ１からのセット信号Ｓ１を受け取り、そのタイミングに合わせて、出力端子から図示していない走査信号線ＳＬ２にＰ型トランジスタを制御するＬｏｗＡｃｔｉｖｅ信号である走査信号（第１走査信号）ＰＳＣＡＮ２を出力するとともに、走査信号（第１走査信号）ＰＳＣＡＮ２を単位回路ＳＣ３にセット信号Ｓ２として出力する。単位回路ＳＣ３～ＳＣｎ＋１のそれぞれも同様に駆動される。

　走査信号線ＳＬ１には、第１走査側駆動回路５１Ｒからの走査信号（第１走査信号）ＰＳＣＡＮ１が供給され、走査信号線ＳＬ２には、第１走査側駆動回路５１Ｒからの走査信号（第１走査信号）ＰＳＣＡＮ２が供給され、走査信号線ＳＬｎには、第１走査側駆動回路５１Ｒからの走査信号（第１走査信号）ＰＳＣＡＮｎが供給され、第１ダミー走査信号線ＧＤＯＵＴＬ１には、第１走査側駆動回路５１Ｒからの走査信号（第１走査信号）ＰＳＣＡＮｎ＋１が供給され、走査信号線ＳＬ３～ＳＬｎ－１のそれぞれについても第１走査側駆動回路５１Ｒからの走査信号（第１走査信号）ＰＳＣＡＮ３～ＰＳＣＡＮｎ＋１のそれぞれが供給される。

　本実施形態においては、上述したように、複数の走査信号線ＳＬ１～ＳＬｎのそれぞれの片側、例えば、左側にのみ走査側駆動回路を１つ（第１走査側駆動回路５１Ｒ）設けた場合を一例に挙げて説明したが、これに限定されることはない。例えば、複数の走査信号線ＳＬ１～ＳＬｎのそれぞれの右側にのみ走査側駆動回路を１つ設けてもよく、後述する実施形態４のように、複数の走査信号線ＳＬ１～ＳＬｎのそれぞれの両端に走査側駆動回路を２つ（図１２の第１走査側駆動回路５１Ｒ’・５１Ｌ’参照）設け、２つの走査側駆動回路のうちの一方は、奇数行目の走査信号線ＳＬ１・ＳＬ３・・・ＳＬｎ－１に、走査信号（第１走査信号）を順次供給し、２つの走査側駆動回路のうちの他方は、偶数行目の走査信号線ＳＬ２・ＳＬ４・・・ＳＬｎに、走査信号（第１走査信号）を順次供給するようにしてもよい。

　図１に示すように、本実施形態の表示装置１においては、表示領域ＤＡとデータ側駆動回路５２との間に、複数本のデータ信号線Ｄ１～Ｄｋのそれぞれと交差する第１ダミー走査信号線ＧＤＯＵＴＬ１が設けられている。第１ダミー走査信号線ＧＤＯＵＴＬ１は、第１走査側駆動回路５１Ｒに備えられた複数の単位回路ＳＣ１～ＳＣｎ＋１の最終段である出力パルス評価用の単位回路ＳＣｎ＋１の出力端子に電気的に接続されている。そして、出力パルス評価用の単位回路ＳＣｎ＋１の出力端子及び第１ダミー走査信号線ＧＤＯＵＴＬ１と引き回し配線ＧＤＯＵＴＬを介して電気的に接続されている第１検査端子ＧＤＯＵＴＴから評価用出力パルスである走査信号（第１走査信号）ＰＳＣＡＮｎ＋１を検出することができる。

　本実施形態の表示装置１においては、第１ダミー走査信号線ＧＤＯＵＴＬ１を、複数本の走査信号線ＳＬ１～ＳＬｎに沿って、すなわち、図１に示す第１方向Ｈ１に沿って形成した。また、第１ダミー走査信号線ＧＤＯＵＴＬ１と、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれとを、同一材料で形成するとともに、同一厚さ及び同一線幅で形成した。

　本実施形態の表示装置１は、表示領域ＤＡの大きさをできる限り大きくし、額縁領域ＮＤＡの大きさはできる限り小さくする設計となっており、実際の寸法においては、図１に示す表示領域ＤＡの第１方向Ｈ１の幅が、表示領域ＤＡと第１走査側駆動回路５１Ｒとの間の幅よりもかなり大きくなっている。したがって、本実施形態のように、第１ダミー走査信号線ＧＤＯＵＴＬ１を、複数本の走査信号線ＳＬ１～ＳＬｎに沿って、複数本のデータ信号線Ｄ１～Ｄｋのそれぞれと交差するように設けた場合、第１ダミー走査信号線ＧＤＯＵＴＬ１の配線長は、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれの配線長と略同じになる。

　以上のように、第１ダミー走査信号線ＧＤＯＵＴＬ１の配線長は、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれの配線長と略同じであるとともに、第１ダミー走査信号線ＧＤＯＵＴＬ１と、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれとは、同一材料によって、同一厚さ及び同一線幅で形成されているので、第１ダミー走査信号線ＧＤＯＵＴＬ１は、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれと同等の抵抗と配線フリンジ容量とを有する。また、第１ダミー走査信号線ＧＤＯＵＴＬ１は、複数本のデータ信号線Ｄ１～Ｄｋのそれぞれと交差するように設けられているので、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれと同等のクロス容量（走査信号線または第１ダミー走査信号線がデータ信号線と交差する箇所に生じる容量）を有する。

　図１１は、第１比較例である表示装置５０の概略的な構成を示す平面図である。

　図１１に示す表示装置５０は、第１ダミー走査信号線ＧＤＯＵＴＬ１が設けられていない点において、上述した図１に示す表示装置１とは異なる。

　図１１に示すように、表示装置５０においては、第１走査側駆動回路５１Ｒに備えられた複数の単位回路ＳＣ１～ＳＣｎ＋１の最終段である出力パルス評価用の単位回路ＳＣｎ＋１の出力端子が引き回し配線ＧＤＯＵＴＬを介して第１検査端子ＧＤＯＵＴＴに電気的に接続されている。したがって、第１比較例である表示装置５０の場合、表示装置５０の狭額縁化を実現することはできるが、第１検査端子ＧＤＯＵＴＴから検出される評価用出力パルスである走査信号（第１走査信号）ＰＳＣＡＮｎ＋１の波形は、複数の走査信号線ＳＬ１～ＳＬｎのそれぞれから検出できる走査信号（第１走査信号）ＰＳＣＡＮ１～ＰＳＣＡＮｎの波形とは、大きく異なるものとなってしまい、第１走査側駆動回路５１Ｒの動作確認を行うことが困難である。

　図５は、図１及び図３に示す表示装置１・１’の表示領域ＤＡに備えられた走査信号線ＳＬ１～ＳＬｎから検出される走査信号のシミュレーション波形と、図１に示す表示装置１の第１検査端子ＧＤＯＵＴＴから検出される走査信号のシミュレーション波形と、図３に示す表示装置１’の第１検査端子から検出される走査信号のシミュレーション波形と、図１１に示す第１比較例である表示装置５０の第１検査端子ＧＤＯＵＴＴから検出される走査信号のシミュレーション波形とを示す図である。

　図５に示すように、図１に示す表示装置１の表示領域ＤＡに備えられた走査信号線ＳＬ１～ＳＬｎから検出される走査信号のシミュレーション波形ＤＡ－ＰＳＣＡＮと、図１１に示す第１比較例である表示装置５０の第１検査端子ＧＤＯＵＴＴから検出される走査信号のシミュレーション波形５０－ＧＤＯＵＴＴとは、大きく異なる。すなわち、シミュレーション波形ＤＡ－ＰＳＣＡＮのなまりとシミュレーション波形５０－ＧＤＯＵＴＴのなまりとは大きく異なる。

　一方、図５に示すように、図１に示す表示装置１の第１検査端子ＧＤＯＵＴＴから検出される走査信号のシミュレーション波形１－ＧＤＯＵＴＴは、図１１に示す第１比較例である表示装置５０の第１検査端子ＧＤＯＵＴＴから検出される走査信号のシミュレーション波形５０－ＧＤＯＵＴＴと比較すると、図１に示す表示装置１の表示領域ＤＡに備えられた走査信号線ＳＬ１～ＳＬｎから検出される走査信号のシミュレーション波形ＤＡ－ＰＳＣＡＮに近い波形となっている。すなわち、シミュレーション波形１－ＧＤＯＵＴＴのなまりは、シミュレーション波形５０－ＧＤＯＵＴＴのなまりと比較すると、シミュレーション波形ＤＡ－ＰＳＣＡＮのなまりに近似した形状になっている。

　したがって、図１に示す表示装置１によれば、額縁領域ＮＤＡにダミー画素回路が設けられていないので、狭額縁化を実現できる。なお、ダミー画素回路とは、例えば、図２に示す画素回路ＳＰＣ（ｎ、ｋ）から発光素子ＬＥＤ部分のみを省いた回路を意味する。また、表示装置１に備えられた第１ダミー走査信号線ＧＤＯＵＴＬ１は、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれと同等の抵抗と配線フリンジ容量とクロス容量とを有するので、表示装置１に表示不具合が起きた際の原因追及や表示品位向上のための第１走査側駆動回路５１Ｒの動作改善のためのフィードバックを第１検査端子ＧＤＯＵＴＴを用いて、評価用出力パルスである走査信号（第１走査信号）ＰＳＣＡＮｎ＋１の波形をモニターすることで高精度に行うことができる。

　上述したように、本実施形態においては、第１ダミー走査信号線ＧＤＯＵＴＬ１の配線長は、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれの配線長と略同じであるとともに、第１ダミー走査信号線ＧＤＯＵＴＬ１と、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれとは、同一材料によって、同一厚さ及び同一線幅で同一層に形成している場合を一例に挙げて説明したが、これに限定されることはない。

　第１ダミー走査信号線ＧＤＯＵＴＬ１の抵抗と配線フリンジ容量とクロス容量とを、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれが有する抵抗と配線フリンジ容量とクロス容量とに近づけることができるのであれば、例えば、第１ダミー走査信号線ＧＤＯＵＴＬ１の配線長は、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれの配線長と異なっていてもよい。また、第１ダミー走査信号線ＧＤＯＵＴＬ１は、複数本のデータ信号線Ｄ１～Ｄｋの少なくとも一部と交差するように設けられていてもよい。また、第１ダミー走査信号線ＧＤＯＵＴＬ１と、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれとは、異なる材料によって形成されていてもよく、異なる厚さ及び異なる線幅で形成されていてもよい。また、第１ダミー走査信号線ＧＤＯＵＴＬ１は、複数本の走査信号線ＳＬ１～ＳＬｎに沿って形成されてなくてもよい。本実施形態においては、上述したように、額縁領域ＮＤＡの大きさはできる限り小さくする設計となっていることから、実際の寸法においては、図１に示す表示領域ＤＡとデータ側駆動回路５２との間の幅は比較的狭く、第１ダミー走査信号線ＧＤＯＵＴＬ１が、複数本の走査信号線ＳＬ１～ＳＬｎに沿って形成されてなくても、表示装置１の狭額縁化を妨げる原因にはならない。

　図３は、図１に示す実施形態１の表示装置１に備えられた第１ダミー走査信号線ＧＤＯＵＴＬ１に、第１ダミー走査信号線ＧＤＯＵＴＬ１に電気的に接続されたゲート電極を備えた第１ダミートランジスタＰＤＴＲｍを複数個さらに設けた他の表示装置１’の一例を示す図である。なお、ｍは自然数である。

　図３に示す表示装置１’においては、第１ダミー走査信号線ＧＤＯＵＴＬ１に電気的に接続されたゲート電極を備えた第１ダミートランジスタＰＤＴＲｍが複数個設けられている点において、図１に示す実施形態１の表示装置１とは異なる。

　図２及び図３に示すように、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれにおいては、該当走査信号線に電気的に接続されたゲート電極を備えたトランジスタ（第１トランジスタ）ＴＲ２を含む画素回路ＳＰＣ（１、１）～ＳＰＣ（ｎ、ｋ）がｋ個設けられており、本実施形態においては、第１ダミー走査信号線ＧＤＯＵＴＬ１には、第１ダミー走査信号線ＧＤＯＵＴＬ１に電気的に接続されたゲート電極を備えた第１ダミートランジスタＰＤＴＲｍをｋ個設けている。これに限定されることはなく、第１ダミー走査信号線ＧＤＯＵＴＬ１には、第１ダミー走査信号線ＧＤＯＵＴＬ１に電気的に接続されたゲート電極を備えた第１ダミートランジスタＰＤＴＲｍを、１個以上、ｋ個以下で設けてもよい。

　図３に示す表示装置１’によれば、第１ダミー走査信号線ＧＤＯＵＴＬ１のトランジスタ容量（ゲート電極と半導体層とが重畳する部分に形成される容量）を複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれが有するトランジスタ容量に近づけることができる。

　図４は、図３に示す第１ダミートランジスタＰＤＴＲｍの概略的な構成を示す図である。

　図３及び図４に示す第１ダミートランジスタＰＤＴＲｍと、図２に示す画素回路ＳＰＣ（ｎ、ｋ）に含まれるトランジスタ（第１トランジスタ）ＴＲ２とは、同一材料によって同一形状に形成された半導体層ＳＥＭと、同一材料によって同一形状に形成されたゲート電極ＧＥとを備えている。すなわち、図３及び図４に示す第１ダミートランジスタＰＤＴＲｍと、図２に示す画素回路ＳＰＣ（ｎ、ｋ）に含まれるトランジスタ（第１トランジスタ）ＴＲ２とにおいては、半導体層ＳＥＭと長さＬ及び幅Ｗを有するゲート電極ＧＥとが重畳する部分に形成される容量であるトランジスタ容量が同じである。

　図５に示すように、図１及び図３に示す表示装置１・１’の表示領域ＤＡに備えられた走査信号線ＳＬ１～ＳＬｎから検出される走査信号のシミュレーション波形ＤＡ－ＰＳＣＡＮと、図３に示す表示装置１’の第１検査端子ＧＤＯＵＴＴから検出される走査信号のシミュレーション波形１’－ＧＤＯＵＴＴとは、ほぼ一致する。すなわち、シミュレーション波形ＤＡ－ＰＳＣＡＮのなまりとシミュレーション波形１’－ＧＤＯＵＴＴのなまりとは、ほぼ一致する。

　したがって、図３に示す表示装置１’によれば、額縁領域ＮＤＡにダミー画素回路全体を設けず、第１ダミー走査信号線ＧＤＯＵＴＬ１に電気的に接続されたゲート電極ＧＥを備えた第１ダミートランジスタＰＤＴＲｍのみを設けているので、狭額縁化を実現できる。また、表示装置１’に備えられた第１ダミー走査信号線ＧＤＯＵＴＬ１は、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれと同等の抵抗と配線フリンジ容量とクロス容量とトランジスタ容量とを有するので、表示装置１’に表示不具合が起きた際の原因追及や表示品位向上のための第１走査側駆動回路５１Ｒの動作改善のためのフィードバックを、第１検査端子ＧＤＯＵＴＴを用いて、評価用出力パルスである走査信号（第１走査信号）ＰＳＣＡＮｎ＋１の波形をモニターすることで高精度に行うことができる。

　〔実施形態２〕
　次に、図６及び図７に基づき、本開示の実施形態２について説明する。本実施形態の表示装置１’’においては、第１ダミー走査信号線ＧＤＯＵＴＬ１に、形成面積をさらに小さくした第１ダミートランジスタＰＤＴＲｍ’が設けられている点において、上述した実施形態１の表示装置１’とは異なる。その他については実施形態１において説明したとおりである。説明の便宜上、実施形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。

　図６は、第１ダミー走査信号線ＧＤＯＵＴＬ１に電気的に接続されたゲート電極ＧＥを備えた他の第１ダミートランジスタＰＤＴＲｍ’を複数個設けた実施形態２の表示装置１’’の一部を示す図である。

　図７は、図６に示す第１ダミートランジスタＰＤＴＲｍ’の概略的な構成を示す図である。

　図２及び図６に示すように、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれにおいては、該当走査信号線に電気的に接続されたゲート電極を備えたトランジスタ（第１トランジスタ）ＴＲ２を含む画素回路ＳＰＣ（１、１）～ＳＰＣ（ｎ、ｋ）がｋ個設けられており、本実施形態においては、第１ダミー走査信号線ＧＤＯＵＴＬ１には、第１ダミー走査信号線ＧＤＯＵＴＬ１に電気的に接続されたゲート電極ＧＥを備えた第１ダミートランジスタＰＤＴＲｍ’をｋ個設けている。

　そして、図７に示すように、ｋ個の第１ダミートランジスタＰＤＴＲｍ’のうちの２つ以上、本実施形態においては、全ての第１ダミートランジスタＰＤＴＲｍ－３’～ＰＤＴＲｍ’において、第１ダミー走査信号線ＧＤＯＵＴＬ１の一部が長さＬ及び幅Ｗを有するゲート電極ＧＥとなっており、第１ダミートランジスタＰＤＴＲｍ－３’～ＰＤＴＲｍ’のそれぞれにおいて図３及び図４に示す第１ダミートランジスタＰＤＴＲｍと同じトランジスタ容量を確保しながらも、形成面積はさらに小さくしている。

　したがって、図６に示す表示装置１’’によれば、表示装置１’’のさらなる狭額縁化を実現できる。

　本実施形態においては、上述したように、第１ダミー走査信号線ＧＤＯＵＴＬ１のトランジスタ容量（ゲート電極と半導体層とが重畳する部分に形成される容量）を複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれが有するトランジスタ容量とほぼ一致させた場合を一例に挙げて説明するが、これに限定されることはなく、第１ダミー走査信号線ＧＤＯＵＴＬ１のトランジスタ容量を複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれが有するトランジスタ容量に近づければよい。

　〔実施形態３〕
　次に、図８から図１０に基づき、本開示の実施形態３について説明する。本実施形態の表示装置１’’’には、第１走査信号ＰＳ１～ＰＳｎが供給される第１走査信号線ＳＬ１～ＳＬｎと第２走査信号ＮＳ１～ＮＳｎが供給される第２走査信号線ＳＬ１’～ＳＬｎ’とからなる走査信号線組（ＳＬ１とＳＬ１’、ＳＬ２とＳＬ２’・・・ＳＬｎとＳＬｎ’）が複数個設けられているとともに、走査側駆動回路に備えられた複数の単位回路ＳＣ１～ＳＣｎのそれぞれは、第１走査信号ＰＳ１～ＰＳｎ及び第２走査信号ＮＳ１～ＮＳｎを出力する点において、上述した実施形態１及び２とは異なる。その他については実施形態１及び２において説明したとおりである。説明の便宜上、実施形態１及び２の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。

　図８は、図１０に示す実施形態３の表示装置１’’’に備えられた走査側駆動回路に含まれる単位回路ＳＣｎを示す回路図である。なお、図８に示す単位回路ＳＣｎの構成は一例であって、これに限定されることはない。

　図８に示す単位回路ＳＣｎには、図示していない表示制御回路からゲートスタートパルス信号、第１ゲートクロック信号ＧＣＫ１及び第２ゲートクロック信号ＧＣＫ２が供給されるとともに、図示していない電源回路からゲートロー電圧ＶＧＬと、ゲートハイ電圧ＶＧＨ・ＶＧＨ２とが供給される。

　図８に示すように、単位回路ＳＣｎは、１０個のトランジスタＭ１～Ｍ１０と、１個のキャパシタＣ２とを含む。図８に示す単位回路ＳＣｎは、トランジスタＭ２で構成される第１制御回路と、トランジスタＭ３とトランジスタＭ５とで構成される第２制御回路と、トランジスタＭ９とトランジスタＭ１０とで構成される第１出力回路と、トランジスタＭ７とトランジスタＭ８とで構成される第２出力回路と、トランジスタＭ１とトランジスタＭ４とトランジスタＭ６とで構成されるノードＮ１の電圧を制御する第３制御回路とを含む。前記第３制御回路に含まれるトランジスタＭ１とトランジスタＭ４とは安定化回路を構成する。なお、トランジスタＭ６によって出力回路制御トランジスタが実現されている。

　図８に示すように、トランジスタＭ２の第２導通端子（ドレイン電極）と、トランジスタＭ３の制御端子（ゲート電極）と、トランジスタＭ５の制御端子（ゲート電極）と、トランジスタＭ９の制御端子（ゲート電極）と、トランジスタＭ１０の制御端子（ゲート電極）とは、互いに電気的に接続されている。さらに、このように電気的に接続されたトランジスタＭ２の第２導通端子（ドレイン電極）はトランジスタＭ１の第１導通端子（ソース電極）及びトランジスタＭ６の第１導通端子（ソース電極）と電気的に接続され、ノードＮ１を形成する。また、トランジスタＭ２の第１導通端子（ソース電極）は前段の単位回路ＳＣｎ－１の第１走査信号ＰＳｎ－１を入力する第６入力端子（セット端子）Ｓに電気的に接続されており、トランジスタＭ２の制御端子（ゲート電極）は第１入力端子ＣＫ１に電気的に接続されている。また、トランジスタＭ３の第１導通端子（ソース電極）は第４入力端子ＶＧＨに電気的に接続されており、トランジスタＭ３の第２導通端子（ドレイン電極）はトランジスタＭ５の第２導通端子（ドレイン電極）に電気的に接続されている。また、トランジスタＭ５の第１導通端子（ソース電極）は第３入力端子ＶＧＬに電気的に接続されている。また、トランジスタＭ９の第１導通端子（ソース電極）は第５入力端子ＶＧＨ２に電気的に接続されており、トランジスタＭ１０の第１導通端子（ソース電極）は第３入力端子ＶＧＬに電気的に接続されている。また、トランジスタＭ９の第２導通端子（ドレイン電極）はトランジスタＭ１０の第２導通端子（ドレイン電極）と電気的に接続されており、トランジスタＭ９の第２導通端子（ドレイン電極）及びトランジスタＭ１０の第２導通端子（ドレイン電極）は第１出力端子ＯＵＴ１に電気的に接続され、第１出力端子ＯＵＴ１を介して第２走査信号ＮＳｎを第２走査信号線ＳＬｎ’に出力する。

　トランジスタＭ１の制御端子（ゲート電極）は第２入力端子ＣＫ２と電気的に接続されており、トランジスタＭ１の第２導通端子（ドレイン電極）とトランジスタＭ４の第２導通端子（ドレイン電極）とは電気的に接続され、ノードＮ４を形成する。また、トランジスタＭ４の第１導通端子（ソース電極）は第４入力端子ＶＧＨに電気的に接続されており、トランジスタＭ４の制御端子（ゲート電極）はトランジスタＭ３の第２導通端子（ドレイン電極）及びトランジスタＭ５の第２導通端子（ドレイン電極）に電気的に接続され、ノードＮ２を形成する。

　また、トランジスタＭ６の制御端子（ゲート電極）は第３入力端子ＶＧＬに電気的に接続されており、トランジスタＭ６の第２導通端子（ドレイン電極）はトランジスタＭ８の制御端子（ゲート電極）及びキャパシタＣ２の一方側の電極と電気的に接続され、ノードＮ３を形成する。また、トランジスタＭ８の第１導通端子（ソース電極）は第２入力端子ＣＫ２と電気的に接続されており、トランジスタＭ７の第１導通端子（ソース電極）は第４入力端子ＶＧＨに電気的に接続されており、トランジスタＭ７の制御端子（ゲート電極）はトランジスタＭ４の制御端子（ゲート電極）に電気的に接続されている。さらに、トランジスタＭ８の第２導通端子（ドレイン電極）とキャパシタＣ２の他方側の電極とトランジスタＭ７の第２導通端子（ドレイン電極）とは第２出力端子ＯＵＴ２に電気的に接続され、第２出力端子ＯＵＴ２を介して第１走査信号ＰＳｎを第２走査信号線ＳＬｎに出力する。

　図９は、図１０に示す実施形態３の表示装置１’’’の表示領域ＤＡに備えられた画素回路ＳＰＣ’（ｎ、ｋ）を示す回路図である。

　図９に示すように、画素回路ＳＰＣ’（ｎ、ｋ）は、発光素子ＬＥＤとしての１個の発光素子ＬＥＤと、７個のトランジスタＴ１～Ｔ７と、１個の保持キャパシタＣｓｔとを含む。トランジスタＴ１は第１初期化トランジスタであり、トランジスタＴ２は閾値補償トランジスタであり、トランジスタＴ３は書込制御トランジスタであり、トランジスタＴ４は駆動トランジスタであり、トランジスタＴ５は第１発光制御トランジスタであり、トランジスタＴ６は第２発光制御トランジスタであり、トランジスタＴ７は第２初期化トランジスタである。

　トランジスタＴ１、トランジスタＴ２及びトランジスタＴ７は、Ｎ型トランジスタである。一方、残りのトランジスタＴ３～Ｔ６は、Ｐ型トランジスタである。なお、駆動トランジスタであるトランジスタＴ４以外のトランジスタＴ１～Ｔ３及びトランジスタＴ５～Ｔ７はスイッチング素子として機能する。

　トランジスタＴ２のゲート電極には、単位回路ＳＣｎから出力される第２走査信号ＮＳｎが第２走査信号線ＳＬｎ’を介して供給される。また、トランジスタＴ３のゲート電極には単位回路ＳＣｎから出力される第１走査信号ＰＳｎが第１走査信号線ＳＬｎを介して供給される。またトランジスタＴ６のゲート電極に入力される発光制御信号は、図示していない発光制御回路（エミッションドライバ）から出力される信号であり、発光制御線ＥＭｎを介して供給される。また、ハイレベル電源電圧ＥＬＶＤＤはハイレベル電源線を介して図示していない電源回路から供給され、ローレベル電源電圧ＥＬＶＳＳは、ローレベル電源線を介して図示していない電源回路から供給され、初期化電圧Ｖｉｎｉは初期化電圧線を介して図示していない電源回路から供給される。さらに、トランジスタＴ３のソース電極に入力されるデータ信号Ｄｊは、データ側駆動回路５２から出力される信号であり、データ信号線Ｄｋを介して供給される。

　図９に示すように、トランジスタＴ１のゲート電極は、２つ前の第２走査信号線ＳＬｎ－２’に電気的に接続されて、第２走査信号ＮＳｎ－２が入力され、トランジスタＴ１のドレイン電極は保持キャパシタＣｓｔの一方側の電極とトランジスタＴ４のゲート電極とトランジスタＴ２のソース電極とに接続されており、トランジスタＴ１のソース電極は初期化電圧Ｖｉｎｉが供給される初期化電圧線に電気的に接続されている。トランジスタＴ２のゲート電極は第２走査信号ＮＳｎが供給される第２走査信号線ＳＬｎ’に電気的に接続されており、トランジスタＴ２のドレイン電極はトランジスタＴ４のドレイン電極とトランジスタＴ６のソース電極とに電気的に接続されており、トランジスタＴ２のソース電極はトランジスタＴ４のゲート電極に電気的に接続されている。トランジスタＴ３のゲート電極は第１走査信号ＰＳｎが供給される第１走査信号線ＳＬｎに電気的に接続されており、トランジスタＴ３のソース電極は、データ信号Ｄｊが供給されるデータ信号線Ｄｋに電気的に接続されており、トランジスタＴ３のドレイン電極はトランジスタＴ４のソース電極とトランジスタＴ５のドレイン電極とに電気的に接続されている。トランジスタＴ４のゲート電極は保持キャパシタＣｓｔの一方側の電極とトランジスタＴ２のソース電極とに電気的に接続されており、トランジスタＴ４のソース電極はトランジスタＴ３のドレイン電極とトランジスタＴ５のドレイン電極とに接続されており、トランジスタＴ４のドレイン電極はトランジスタＴ６のソース電極に電気的に接続されている。トランジスタＴ５のゲート電極は発光制御信号が供給される発光制御線ＥＭｎに電気的に接続されており、トランジスタＴ５のソース電極はハイレベル電源電圧ＥＬＶＤＤが供給されるハイレベル電源線に電気的に接続されており、トランジスタＴ５のドレイン電極はトランジスタＴ３のドレイン電極とトランジスタＴ４のソース電極とに電気的に接続されている。トランジスタＴ６のゲート電極は発光制御信号が供給される発光制御線ＥＭｎに電気的に接続されており、トランジスタＴ６のソース電極はトランジスタＴ４のドレイン電極に電気的に接続されており、トランジスタＴ６のドレイン電極は、発光素子ＬＥＤのアノード電極に電気的に接続されている。トランジスタＴ７のゲート電極は発光制御信号が供給される発光制御線ＥＭｎに電気的に接続されており、トランジスタＴ７のソース電極は初期化電圧Ｖｉｎｉが供給される初期化電圧線に電気的に接続されており、トランジスタＴ７のドレイン電極は発光素子ＬＥＤのアノード電極に電気的に接続されている。保持キャパシタＣｓｔの他方側の電極はハイレベル電源電圧ＥＬＶＤＤが供給されるハイレベル電源線に電気的に接続されている。発光素子ＬＥＤのカソード電極はローレベル電源電圧ＥＬＶＳＳが供給されるローレベル電源線に電気的に接続されている。なお、トランジスタＴ１のゲート電極に入力される第２走査信号ＮＳｎ－２は第２走査信号ＮＳｎ－１であってもよく、この場合には、トランジスタＴ１のゲート電極は１つ前の第２走査信号線ＳＬｎ－１’に電気的に接続される。なお、トランジスタＴ４のソース電極と、トランジスタＴ３のドレイン電極とトランジスタＴ５のドレイン電極とが電気的に接続され、ノードＮ１を形成し、トランジスタＴ２のソース電極と、トランジスタＴ４のゲート電極と、トランジスタＴ１のドレイン電極と、保持キャパシタＣｓｔの一方側の電極とが電気的に接続され、ノードＮ２を形成する。

　図１０は、実施形態３の表示装置１’’’の一部を示す図である。

　図１０に示すように、複数本の走査信号線は、Ｐ型トランジスタを制御する第１走査信号ＰＳ1～ＰＳｎが供給される第１走査信号線ＳＬ１～ＳＬｎとＮ型トランジスタを制御する第２走査信号ＮＳ1～ＮＳｎが供給される第２走査信号線ＳＬ１’～ＳＬｎ’とからなる走査信号線組（ＳＬ１とＳＬ１’、ＳＬ２とＳＬ２’・・・ＳＬｎとＳＬｎ’）の複数個で構成されている。

　表示領域ＤＡと図示していないデータ側駆動回路との間には、画素回路ＳＰＣ’（１、１）～ＳＰＣ’（ｎ、ｋ）を含まず、複数本のデータ信号線Ｄ１～Ｄｋのそれぞれと交差するように、第１走査信号ＰＳｎ＋１が供給される第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳが設けられている。

　また、表示領域ＤＡと図示していないデータ側駆動回路との間には、画素回路ＳＰＣ’（１、１）～ＳＰＣ’（ｎ、ｋ）を含まず、複数本のデータ信号線Ｄ１～Ｄｋのそれぞれと交差するように、第２走査信号ＮＳｎ＋１が供給される第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳが設けられている。

　図示してないが、表示装置１’’’は、第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳに電気的に接続された第１検査端子と、第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳに電気的に接続された第２検査端子とを備えている。

　図１０に示すように、複数個の走査信号線組（ＳＬ１とＳＬ１’、ＳＬ２とＳＬ２’・・・ＳＬｎとＳＬｎ’）のそれぞれには、該当第１走査信号線ＳＬｎに電気的に接続されたゲート電極を備えた第１トランジスタ（図９に図示したＰ型トランジスタであるトランジスタＴ３）と、該当第２走査信号線ＳＬｎ’に電気的に接続されたゲート電極を備えた第２トランジスタ（図９に図示したＮ型トランジスタであるトランジスタＴ２）とを含むｋ個の画素回路ＳＰＣ’（ｎ、１）～ＳＰＣ’（ｎ、ｋ）が設けられている。

　図１０に示すように、第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳには、第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳに電気的に接続されたゲート電極を備えたｋ個のＰ型トランジスタである第１ダミートランジスタＰＤＴＲ１～ＰＤＴＲｍが設けられており、第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳには、第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳに電気的に接続されたゲート電極を備えたｋ個のＮ型トランジスタである第２ダミートランジスタＮＤＴＲ１～ＮＤＴＲｍが設けられている。

　本実施形態においては、第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳに電気的に接続されたゲート電極を備えたｋ個の第１ダミートランジスタＰＤＴＲ１～ＰＤＴＲｍを設けるとともに、第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳに電気的に接続されたゲート電極を備えたｋ個の第２ダミートランジスタＮＤＴＲ１～ＮＤＴＲｍを設けた場合を一例に挙げて説明したが、これに限定されることはなく、第１ダミートランジスタＰＤＴＲ１～ＰＤＴＲｍ及び第２ダミートランジスタＮＤＴＲ１～ＮＤＴＲｍのそれぞれは、１個以上、ｋ個以下で設けられていてもよい。

　なお、表示装置１’’’の走査側駆動回路に備えられた複数の単位回路のそれぞれは、複数個の走査信号線組（ＳＬ１とＳＬ１’、ＳＬ２とＳＬ２’・・・ＳＬｎとＳＬｎ’）のうちの少なくとも一部の走査信号線組、例えば、複数個の走査信号線組（ＳＬ１とＳＬ１’、ＳＬ２とＳＬ２’・・・ＳＬｎとＳＬｎ’）と、第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳと第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳとからなるダミー走査信号線組ＧＤＯＵＴＬ１ＰＳ・ＧＤＯＵＴＬ１ＮＳとに、第１走査信号ＰＳ１～ＰＳｎ及び第２走査信号ＮＳ１～ＮＳｎを順次出力する。

　本実施形態においては、第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳ及び第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳのそれぞれは、複数本の走査信号線ＳＬ１～ＳＬｎ・ＳＬ１’～ＳＬｎ’のそれぞれに沿って設けているが、これに限定されることはない。

　本実施形態においては、第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳと、第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳと、複数本の走査信号線ＳＬ１～ＳＬｎ・ＳＬ１’～ＳＬｎ’のそれぞれとを、同一材料で同一層に形成しているが、これに限定されることはない。

　また、本実施形態においては、第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳと、第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳと、複数本の走査信号線ＳＬ１～ＳＬｎ・ＳＬ１’～ＳＬｎ’のそれぞれとを、同一厚さ及び同一線幅で形成しているが、これに限定されることはない。

　また、本実施形態においては、第１トランジスタ（図９に図示したＰ型トランジスタであるトランジスタＴ３）と第１ダミートランジスタＰＤＴＲ１～ＰＤＴＲｍとは、同一材料によって同一形状に形成された半導体層と、同一材料によって同一形状に形成されたゲート電極とを備えており、第２トランジスタ（図９に図示したＮ型トランジスタであるトランジスタＴ２）と第２ダミートランジスタＮＤＴＲ１～ＮＤＴＲｍとは、同一材料によって同一形状に形成された半導体層と、同一材料によって同一形状に形成されたゲート電極とを備えている場合を一例に挙げて説明するが、これに限定されることはない。例えば、ｋ個の第１ダミートランジスタＰＤＴＲ１～ＰＤＴＲｍのうちの２つ以上においては、第１ダミー走査信号線ＧＤＯＵＴＬ１ＰＳの一部がゲート電極となり、ｋ個の第２ダミートランジスタＮＤＴＲ１～ＮＤＴＲｍのうちの２つ以上においては、第２ダミー走査信号線ＧＤＯＵＴＬ１ＮＳの一部がゲート電極となる構成にしてもよい（図７参照）。

　表示装置１’’’によれば、第１走査信号ＰＳ１～ＰＳｎが供給される第１走査信号線ＳＬ１～ＳＬｎと第２走査信号ＮＳ１～ＮＳｎが供給される第２走査信号線ＳＬ１’～ＳＬｎ’とからなる走査信号線組（ＳＬ１とＳＬ１’、ＳＬ２とＳＬ２’・・・ＳＬｎとＳＬｎ’）が複数個設けられているとともに、走査側駆動回路に備えられた複数の単位回路ＳＣ１～ＳＣｎのそれぞれは、第１走査信号ＰＳ１～ＰＳｎ及び第２走査信号ＮＳ１～ＮＳｎを出力する構成においても、走査側駆動回路の動作確認と表示装置の狭額縁化とを実現できる。

　〔実施形態４〕
　次に、図１２及び図１３に基づき、本開示の実施形態４について説明する。本実施形態の表示装置１０においては、複数の走査信号線ＳＬ１～ＳＬｎ、第１ダミー走査信号線ＧＤＯＵＴＬ１及び第２ダミー走査信号線ＧＤＯＵＴＬ１’のそれぞれの両端に第１走査側駆動回路５１Ｒ’と第２走査側駆動回路５１Ｌ’とが設けられており、第１走査側駆動回路５１Ｒ’は、複数の走査信号線ＳＬ１～ＳＬｎのうちの一部の走査信号線、例えば、奇数行目の走査信号線ＳＬ１・ＳＬ３・・・ＳＬｎ－１と、第１ダミー走査信号線ＧＤＯＵＴＬ１とに、走査信号ＰＳＣＡＮ１・ＰＳＣＡＮ３・・・ＰＳＣＡＮｎ＋１を順次出力し、第２走査側駆動回路５１Ｌ’は、複数の走査信号線ＳＬ１～ＳＬｎのうちの前記一部の走査信号線とは異なる他の一部の走査信号線、例えば、偶数行目の走査信号線ＳＬ２・ＳＬ４・・・ＳＬｎと、第２ダミー走査信号線ＧＤＯＵＴＬ１’とに、走査信号ＰＳＣＡＮ２・ＰＳＣＡＮ４・・・ＰＳＣＡＮｎ＋２を順次出力する点において、上述した実施形態１及び２とは異なる。その他については実施形態１及び２において説明したとおりである。説明の便宜上、実施形態１及び２の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。

　図１２は、実施形態４の表示装置１０の概略的な構成を示す平面図である。

　図１２に示すように、表示装置１０は、複数の走査信号線ＳＬ１～ＳＬｎ、第１ダミー走査信号線ＧＤＯＵＴＬ１及び第２ダミー走査信号線ＧＤＯＵＴＬ１’のそれぞれの両端に、第１走査側駆動回路５１Ｒ’と第２走査側駆動回路５１Ｌ’とを備えている。第１走査側駆動回路５１Ｒ’は、複数の走査信号線ＳＬ１～ＳＬｎのうちの一部の走査信号線、例えば、奇数行目の走査信号線ＳＬ１・ＳＬ３・・・ＳＬｎ－１と、第１ダミー走査信号線ＧＤＯＵＴＬ１とに、走査信号ＰＳＣＡＮ１・ＰＳＣＡＮ３・・・ＰＳＣＡＮｎ＋１を順次出力し、第２走査側駆動回路５１Ｌ’は、複数の走査信号線ＳＬ１～ＳＬｎのうちの前記一部の走査信号線とは異なる他の一部の走査信号線、例えば、偶数行目の走査信号線ＳＬ２・ＳＬ４・・・ＳＬｎと、第２ダミー走査信号線ＧＤＯＵＴＬ１’とに、走査信号ＰＳＣＡＮ２・ＰＳＣＡＮ４・・・ＰＳＣＡＮｎ＋２を順次出力する。

　表示装置１０においては、第１走査側駆動回路５１Ｒ’に備えられた複数の単位回路ＳＣ１・ＳＣ３・・・ＳＣｎ＋１の最終段である出力パルス評価用の単位回路ＳＣｎ＋１の出力端子及び第１ダミー走査信号線ＧＤＯＵＴＬ１と引き回し配線ＧＤＯＵＴＬを介して電気的に接続されている第１検査端子ＧＤＯＵＴＴが設けられており、第２走査側駆動回路５１Ｌ’に備えられた複数の単位回路ＳＣ２・ＳＣ４・・・ＳＣｎ＋２の最終段である出力パルス評価用の単位回路ＳＣｎ＋２の出力端子及び第２ダミー走査信号線ＧＤＯＵＴＬ１’と引き回し配線ＧＤＯＵＴＬ’を介して電気的に接続されている第２検査端子ＧＤＯＵＴＴ’が設けられている。

　図１０に示す表示装置１０によれば、額縁領域ＮＤＡにダミー画素回路が設けられていないので、狭額縁化を実現できる。また、表示装置１０に備えられた第１ダミー走査信号線ＧＤＯＵＴＬ１及び第２ダミー走査信号線ＧＤＯＵＴＬ１’のそれぞれは、複数本の走査信号線ＳＬ１～ＳＬｎのそれぞれと同等の抵抗と配線フリンジ容量とクロス容量とを有するので、表示装置１０に表示不具合が起きた際の原因追及や表示品位向上のための第１走査側駆動回路５１Ｒ’及び第２走査側駆動回路５１Ｌ’の動作改善のためのフィードバックを第１検査端子ＧＤＯＵＴＴ及び第２検査端子ＧＤＯＵＴＴ’を用いて、評価用出力パルスである走査信号ＰＳＣＡＮｎ＋１・ＰＳＣＡＮｎ＋２の波形をモニターすることで高精度に行うことができる。

　なお、図示してないが、本実施形態において採用している第１走査側駆動回路５１Ｒ’と第２走査側駆動回路５１Ｌ’を備えた構成は、上述した実施形態３の表示装置１’’’にも適用することができる。

　図１３は、第２比較例である表示装置６０の概略的な構成を示す平面図である。

　図１３に示す表示装置６０は、第１ダミー走査信号線ＧＤＯＵＴＬ１及び第２ダミー走査信号線ＧＤＯＵＴＬ１’が設けられていない点において、上述した図１２に示す表示装置５０とは異なる。

　図１３に示すように、表示装置６０においては、第１走査側駆動回路５１Ｒ’に備えられた複数の単位回路ＳＣ１・ＳＣ３・・・ＳＣｎ＋１の最終段である出力パルス評価用の単位回路ＳＣｎ＋１の出力端子が引き回し配線ＧＤＯＵＴＬを介して第１検査端子ＧＤＯＵＴＴに電気的に接続されており、第２走査側駆動回路５１Ｌ’に備えられた複数の単位回路ＳＣ２・ＳＣ４・・・ＳＣｎ＋２の最終段である出力パルス評価用の単位回路ＳＣｎ＋２の出力端子が引き回し配線ＧＤＯＵＴＬ’を介して第２検査端子ＧＤＯＵＴＴ’に電気的に接続されている。したがって、第２比較例である表示装置６０の場合、表示装置６０の狭額縁化を実現することはできるが、第１検査端子ＧＤＯＵＴＴから検出される評価用出力パルスである走査信号ＰＳＣＡＮｎ＋１の波形及び第２検査端子ＧＤＯＵＴＴ’から検出される評価用出力パルスである走査信号ＰＳＣＡＮｎ＋２の波形は、複数の走査信号線ＳＬ１～ＳＬｎのそれぞれから検出できる走査信号ＰＳＣＡＮ１～ＰＳＣＡＮｎの波形とは、大きく異なるものとなってしまい、第１走査側駆動回路５１Ｒ’及び第２走査側駆動回路５１Ｌ’の動作確認を行うことが困難である。

　〔付記事項〕
　本開示は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

　本開示は、表示装置に利用することができる。

　１、１’、１’’、１’’’、１０　表示装置
　５１Ｒ、５１Ｒ’　　　　　　第１走査側駆動回路
　５１Ｌ’　　　　　　　　　　第２走査側駆動回路
　５２　　　　　　　　　　　　データ側駆動回路
　ＳＣ１～ＳＣｎ＋１、ＳＣ１’～ＳＣｎ＋１’　単位回路
　ＳＰＣ（ｎ、ｋ）、ＳＰＣ’（ｎ、ｋ）　画素回路
　ＴＲ２、Ｔ３　　　　　　　　第１トランジスタ
　ＴＲ１、Ｔ２　　　　　　　　　第２トランジスタ
　ＰＤＴＲｍ、ＰＤＴＲｍ’　　第１ダミートランジスタ
　ＮＤＴＲｍ　　　　　　　　　第２ダミートランジスタ
　ＧＥ　　　　　　　　　　　　ゲート電極
　ＳＬｎ　　　　　　　　　　　走査信号線（第１走査信号線）
　ＳＬｎ’　　　　　　　　　　走査信号線（第２走査信号線）
　Ｄｋ　　　　　　　　　　　　データ信号線
　ＧＤＯＵＴＬ１　　　　　　　第１ダミー走査信号線
　ＧＤＯＵＴＬ１’　　　　　　第２ダミー走査信号線
　ＧＤＯＵＴＬ１ＰＳ　　　　　第１ダミー走査信号線
　ＧＤＯＵＴＬ１ＮＳ　　　　　第２ダミー走査信号線
　ＧＤＯＵＴＬ、ＧＤＯＵＴＬ’　引き回し配線
　ＶＬ　　　　　　　　　　　　ＥＬＶＤＤ配線
　ＧＤＯＵＴＴ　　　　　　　　第１検査端子
　ＧＤＯＵＴＴ’　　　　　　　第２検査端子
　ＰＳＣＡＮ１～ＰＳＣＡＮｎ＋２　走査信号
　Ｓ１～Ｓｎ　　　　　　　　　セット信号
　ＤＡ　　　　　　　　　　　　表示領域
　ＮＤＡ　　　　　　　　　　　額縁領域
　ＳＥＭ　　　　　　　　　　　半導体層
　ＰＩＸ　　　　　　　　　　　１表示単位
　ＲＳＰ　　　　　　　　　　　赤色画素
　ＧＳＰ　　　　　　　　　　　緑色画素
　ＢＳＰ　　　　　　　　　　　青色画素
　ＬＥＤ　　　　　　　　　　　発光素子
　Ｈ１　　　　　　　　　　　　第１方向
　Ｈ２　　　　　　　　　　　　第２方向

Claims

　複数本の走査信号線と、
　前記複数本の走査信号線のそれぞれと交差する複数本のデータ信号線と、
　前記走査信号線と前記データ信号線とが交差する複数の箇所に設けられた複数の画素回路と、
　前記複数の画素回路が設けられた表示領域と、
　前記複数本のデータ信号線のそれぞれにデータ信号を出力するデータ側駆動回路と、
　前記表示領域と前記データ側駆動回路との間に、前記画素回路を含まず、前記複数本のデータ信号線の少なくとも一部と交差するように設けられた第１ダミー走査信号線と、
　前記第１ダミー走査信号線に電気的に接続された第１検査端子と、
　前記複数本の走査信号線のうちの少なくとも一部の走査信号線と、前記第１ダミー走査信号線とに、走査信号を順次出力する複数の単位回路を含む第１走査側駆動回路と、を備えている、表示装置。
　前記第１ダミー走査信号線は、前記複数本のデータ信号線のそれぞれと交差する、請求項１に記載の表示装置。
　前記第１ダミー走査信号線は、前記複数本の走査信号線の何れか１本に沿って設けられている、請求項２に記載の表示装置。
　前記第１ダミー走査信号線と前記複数本の走査信号線のそれぞれとは、同一材料で形成されている、請求項２または３に記載の表示装置。
　前記第１ダミー走査信号線と前記複数本の走査信号線のそれぞれとは、同一層に形成されている、請求項４に記載の表示装置。
　前記第１ダミー走査信号線と前記複数本の走査信号線のそれぞれとは、同一厚さ及び同一線幅で形成されている、請求項２から５の何れか１項に記載の表示装置。
　前記複数本の走査信号線のそれぞれにおいては、該当走査信号線に電気的に接続されたゲート電極を備えた第１トランジスタを含む前記画素回路がＮ（Ｎは２以上の自然数である）個設けられており、
　前記第１ダミー走査信号線には、前記第１ダミー走査信号線に電気的に接続されたゲート電極を備えた第１ダミートランジスタが、１個以上、前記Ｎ個以下、設けられている、請求項２から６の何れか１項に記載の表示装置。
　前記第１トランジスタと前記第１ダミートランジスタとは、同一材料によって同一形状に形成された半導体層と、同一材料によって同一形状に形成された前記ゲート電極とを備えている、請求項７に記載の表示装置。
　前記Ｎ個の第１ダミートランジスタのうちの２つ以上においては、前記第１ダミー走査信号線の一部が前記ゲート電極である、請求項７に記載の表示装置。
　前記第１トランジスタ及び前記第１ダミートランジスタは、Ｐ型トランジスタであり、
　前記走査信号は、Ｐ型トランジスタを制御する第１走査信号である、請求項７から９の何れか１項に記載の表示装置。
　前記第１トランジスタ及び前記第１ダミートランジスタは、Ｎ型トランジスタであり、
　前記走査信号は、Ｎ型トランジスタを制御する第２走査信号である、請求項７から９の何れか１項に記載の表示装置。
　前記第１走査側駆動回路は、前記複数本の走査信号線のそれぞれと、前記第１ダミー走査信号線とに、走査信号を順次出力する、請求項１から１１の何れか１項に記載の表示装置。
　前記第１走査側駆動回路は、前記複数本の走査信号線の一部の走査信号線と、前記第１ダミー走査信号線とに、走査信号を順次出力し、
　前記表示領域と前記データ側駆動回路との間に、前記画素回路を含まず、前記複数本のデータ信号線の少なくとも一部と交差するように設けられた第２ダミー走査信号線と、
　前記第２ダミー走査信号線に電気的に接続された第２検査端子と、
　前記複数本の走査信号線のうちの前記一部の走査信号線とは異なる他の一部の走査信号線と、前記第２ダミー走査信号線とに、走査信号を順次出力する複数の単位回路を含む第２走査側駆動回路と、をさらに備えている、請求項１から１１の何れか１項に記載の表示装置。
　前記複数本の走査信号線は、Ｐ型トランジスタを制御する第１走査信号が供給される第１走査信号線とＮ型トランジスタを制御する第２走査信号が供給される第２走査信号線とからなる走査信号線組の複数個で構成され、
　前記複数本のデータ信号線のそれぞれと交差するように設けられ、前記第１走査信号が供給される前記第１ダミー走査信号線と、
　前記表示領域と前記データ側駆動回路との間に、前記画素回路を含まず、前記複数本のデータ信号線のそれぞれと交差するように設けられ、前記第２走査信号が供給される第２ダミー走査信号線と、
　前記第２ダミー走査信号線に電気的に接続された第２検査端子と、
　前記複数個の走査信号線組のそれぞれに設けられた、該当第１走査信号線に電気的に接続されたゲート電極を備えた第１トランジスタと該当第２走査信号線に電気的に接続されたゲート電極を備えた第２トランジスタとを含むＮ（Ｎは２以上の自然数である）個の前記画素回路と、
　前記第１ダミー走査信号線に設けられた、前記第１ダミー走査信号線に電気的に接続されたゲート電極を備えた１個以上、前記Ｎ個以下の第１ダミートランジスタと、
　前記第２ダミー走査信号線に設けられた、前記第２ダミー走査信号線に電気的に接続されたゲート電極を備えた１個以上、前記Ｎ個以下の第２ダミートランジスタと、を含み、
　前記第１ダミートランジスタは、Ｐ型トランジスタであり、
　前記第２ダミートランジスタは、Ｎ型トランジスタであり、
　前記第１走査側駆動回路に備えられた前記複数の単位回路のそれぞれは、前記複数個の走査信号線組のうちの少なくとも一部の走査信号線組と、前記第１ダミー走査信号線と前記第２ダミー走査信号線とからなるダミー走査信号線組とに、前記第１走査信号及び前記第２走査信号を順次出力する、請求項１に記載の表示装置。
　前記第１ダミー走査信号線及び前記第２ダミー走査信号線のそれぞれは、前記複数本の走査信号線の何れか１本に沿って設けられている、請求項１４に記載の表示装置。
　前記第１ダミー走査信号線と、前記第２ダミー走査信号線と、前記複数本の走査信号線のそれぞれとは、同一材料で形成されている、請求項１５に記載の表示装置。
　前記第１ダミー走査信号線と、前記第２ダミー走査信号線と、前記複数本の走査信号線のそれぞれとは、同一層に形成されている、請求項１６に記載の表示装置。
　前記第１ダミー走査信号線と、前記第２ダミー走査信号線と、前記複数本の走査信号線のそれぞれとは、同一厚さ及び同一線幅で形成されている、請求項１４から１７の何れか１項に記載の表示装置。
　前記第１トランジスタと前記第１ダミートランジスタとは、同一材料によって同一形状に形成された半導体層と、同一材料によって同一形状に形成された前記ゲート電極とを備えており、
　前記第２トランジスタと前記第２ダミートランジスタとは、同一材料によって同一形状に形成された半導体層と、同一材料によって同一形状に形成された前記ゲート電極とを備えている、請求項１４から１８の何れか１項に記載の表示装置。
　前記Ｎ個の第１ダミートランジスタのうちの２つ以上においては、前記第１ダミー走査信号線の一部が前記ゲート電極であり、
　前記Ｎ個の第２ダミートランジスタのうちの２つ以上においては、前記第２ダミー走査信号線の一部が前記ゲート電極である、請求項１４から１８の何れか１項に記載の表示装置。
　前記画素回路は、発光素子を含み、
　前記発光素子は、量子ドットを含む発光層または、有機発光層を備えている、請求項１から２０の何れか１項に記載の表示装置。