TW201734996A - 顯示裝置 - Google Patents

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Abstract

本發明之目的在於提供一種使用減少了每個像素之電晶體數量之電路的顯示裝置。 本發明之一實施形態之顯示裝置，其特徵在於具備：複數個像素電路，其各自連接於掃描信號線、初始化控制信號線、發光控制信號線及影像信號線；且複數個像素電路之各者包含：第1電晶體，其連接於掃描信號線與影像信號線；第2電晶體，其連接於第1節點與第1電晶體；第3電晶體，其連接於第1節點、第2電晶體與操作信號線；第4電晶體，其連接於第2電晶體與發光控制信號線；及第5電晶體，其連接於第2電晶體、電源電位線與發光控制線。

Description

顯示裝置
本發明係關於一種顯示裝置。尤其係關於對設置於像素之發光元件進行電流驅動之顯示裝置。
有機電致發光(以下稱為有機EL)顯示裝置係對應各像素具有發光元件，且個別地控制發光而顯示圖像。發光元件具有陽極電極、陰極電極、及夾在該等一對電極之間之包含有機EL材料之層(以下亦稱為「發光層」)。於有機EL顯示裝置中，陽極電極與陰極電極中一者之電極作為像素電極設置於每一像素，另一者之電極作為共通電極設置。共通電極亦稱為跨複數個像素被施加共通電位之共通電位線。有機EL顯示裝置係相對於該共通電極之電位，將像素電極之電位施加於每一像素，藉此控制像素之發光。 於設置於顯示裝置之各像素之發光元件連接有驅動電晶體。若該等複數個驅動電晶體具有臨限值電壓偏差，則會反映於顯示裝置之亮度，而有產生顯示不良之情形。為了彌補此種驅動電晶體之臨限值電壓之偏差所引起之顯示不良，例如於專利文獻1中揭示有進行驅動電晶體之臨限值補償之顯示裝置及其驅動方法。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2015-049335號公報
[發明所欲解決之問題] 然而，於該先前技術中，為了補償驅動電晶體之臨限值電壓，相對於一個像素，至少需要6個電晶體。為了顯示裝置之進一步高精細化，需要有每個像素之電晶體數量進而減少之電路。 本發明係鑑於上述事況，其目的在於提供一種使用每個像素之電晶體數量有所減少之電路的顯示裝置。 [解決問題之技術手段] 本發明之顯示裝置之一態樣具備：複數條掃描信號線；複數條初始化控制信號線；複數條發光控制信號線；複數條影像信號線，其等與上述掃描信號線、上述初始化控制信號線及上述發光控制信號線交叉配置；及複數個像素電路，其各自連接於上述掃描信號線、上述初始化控制信號線、上述發光控制信號線及上述影像信號線；上述複數個像素電路之各者包含：第1電晶體，其包含連接於上述掃描信號線之控制端子、連接於上述影像信號線之第1端子、及第2端子；第2電晶體，其包含連接於第1節點之控制端子、連接於上述第1電晶體之第2端子的第1端子、及第2端子；第3電晶體，其包含連接於上述第1節點之第1端子、連接於上述第2電晶體之第2端子的第2端子、及連接於上述掃描信號線之控制端子；第4電晶體，其包含連接於上述第2電晶體之第2端子的第1端子、第2端子、及連接於上述發光控制信號線之控制端子；第5電晶體，其包含連接於上述第2電晶體之第1端子的第1端子、連接於電源電位線之第2端子、及連接於上述發光控制信號線之控制端子；保持電容，其包含連接於上述第1節點之第1端子、及連接於上述初始化控制信號線之第2端子；及發光元件，其連接於上述第4電晶體之第2端子。 本發明之顯示裝置之一態樣具備：複數條第1掃描信號線；複數條第2掃描信號線；複數條初始化控制信號線；複數條發光控制信號線；複數條影像信號線，其與上述第1掃描信號線、上述第2掃描信號線、上述初始化控制信號線及上述發光控制信號線交叉配置；及複數個像素電路群，其各自連接於上述第1掃描信號線、上述第2掃描信號線、上述初始化控制信號線、上述發光控制信號線、及上述影像信號線；上述複數個像素電路群之各者包含：複數個像素電路；第1電晶體，其包含連接於上述發光控制信號線之控制端子、連接於電源電位線之第1端子、及第2端子；及第5電晶體，其包含連接於上述第1掃描信號線之控制端子、連接於上述影像信號線之第1端子、及第2端子；上述複數個像素電路之各者包含：第2電晶體，其包含連接於第1節點之控制端子、連接於上述第1電晶體之第2端子及上述第5電晶體之第2端子的第1端子、及第2端子；第3電晶體，其包含連接於上述第1節點之第1端子、連接於上述第2電晶體之第2端子的第2端子、及連接於上述第2掃描信號線之控制端子；第4電晶體，其包含連接於上述第2電晶體之第2端子的第1端子、第2端子、及連接於上述發光控制信號線之控制端子；保持電容，其包含連接於上述第1節點之第1端子、及連接於上述初始化控制信號線之第2端子；及發光元件，其連接於上述第4電晶體之第2端子。
以下，一面參照圖式等一面對本發明之實施形態進行說明。惟本發明可以多種不同之態樣實施，並非限定於以下例示之實施形態之記述內容而解釋者。又，為使說明更加明確，圖式與實際態樣相比，有時會對各部之寬度、厚度、形狀等進行示意性顯示，但皆為一例，並非限定本發明之解釋者。又，於本說明書與各圖中，就已描述之圖，對於與前述者相同之要件附註相同符號，且適當省略詳細說明。 ＜第1實施形態＞ 使用圖式，對本實施形態之顯示裝置100之構成、及其驅動方法進行說明。 [概略構成] 圖1係說明本實施形態之顯示裝置100之概略構成之立體圖。本實施形態之顯示裝置100具有第1基板102、第2基板104、複數個像素108、密封材料110、端子區域114、及連接端子116。 於第1基板102上，設置有顯示區域106。於顯示區域106，排列有各自至少具有一個發光元件之複數個像素108。 於顯示區域106之上表面設置有與第1基板102對向之第2基板104。第2基板104藉由包圍顯示區域106之密封材料110而固定於第1基板102。形成於第1基板102之顯示區域106係由第2基板104與密封材料110以不暴露於大氣中之方式予以密封。藉由此種密封構造，抑制設置於像素108之發光元件之劣化。 於第1基板102上，於一端部設置有端子區域114。端子區域114配置於第2基板104之外側。端子區域114係由複數個連接端子116構成。於連接端子116，配置將輸出影像信號之機器、電源等外部機器與顯示面板(於圖1中為顯示裝置100)連接之配線基板。與配線基板連接之連接端子116之接點露出於外部。於第1基板102設置有將自連接端子116輸入之影像信號輸出至顯示區域106之驅動器IC112。 [電路構成] 圖2係說明本實施形態之顯示裝置100之電路構成之電路圖。 本實施形態之顯示裝置100具有複數個像素電路118、掃描線驅動電路120、及信號線驅動電路122。顯示裝置100進而具有複數條掃描信號線SG、複數條初始化控制信號線RG、複數條發光控制信號線EG、複數條影像信號線Vsig及複數條電源電位線PVDD。另，顯示裝置100亦具有未於圖2中圖示之共通電位線PVSS。 掃描線驅動電路120對複數條掃描信號線SG分別輸出信號SG1～SGm，對複數條初始化控制信號線RG分別輸出信號RG1～RGm，對複數條發光控制信號線EG分別輸出信號EG1～EGm。 信號線驅動電路122係將影像信號Vsig1～Vsign輸出至複數條影像信號線Vsig。又，信號線驅動電路122如圖所示，亦可將電源電位VDD輸出至複數條電源電位線PVDD。複數條影像信號線Vsig及複數條電源電位線PVDD係與複數條掃描信號線SG、複數條初始化控制信號線RG及複數條發光控制信號線EG交叉配置。 複數個像素電路118於顯示裝置100之顯示區域106中配置成矩陣狀。複數個像素電路群118之各者連接於複數條掃描信號線SG之任一者及複數條影像信號線Vsig之任一者。再者，複數個像素電路118之各者連接於初始化控制信號線RG之任一者、複數條發光控制信號線EG之任一者、及複數條電源電位線PVDD之任一者。複數個像素電路118之配置不限定於矩陣狀者，但於本實施形態中，以配置成m列n行(m及n為整數)之矩陣狀者進行說明。 其次，對本實施形態之顯示裝置100所具有之複數個像素電路118之各者之電路構成進行詳細說明。 像素電路118之各者包含複數個電晶體。於以下說明中，將電晶體之閘極端子稱為「控制端子」。又，為方便起見，將電晶體之源極端子或汲極端子之任一者稱為「第1端子」，將另一者稱為「第2端子」。即，電晶體之第1端子係根據施加於電晶體之各端子之電位之條件而有作為源極端子發揮功能之情形，亦有作為汲極端子發揮功能之情形。關於第2端子亦同。 圖3係說明本實施形態之顯示裝置100所含之複數個像素電路118之各者的電路構成之圖。本實施形態之顯示裝置100所具有之像素電路118之各者包含第1～第5電晶體TR1～TR5、保持電容Cst及發光元件124。 第1電晶體TR1之控制端子連接於掃描信號線SG。又，第1電晶體TR1之第1端子連接於影像信號線Vsig。即，第1電晶體TR1作為所謂之選擇電晶體發揮功能。 第2電晶體TR2之控制端子連接於第1節點N1。又，第2電晶體TR2之第1端子連接於第1電晶體TR1之第2端子。第2電晶體TR2作為所謂之驅動電晶體發揮功能，將與施加至控制端子之電位相應之電流供給至發光元件124。又，於顯示裝置100之驅動時，第2電晶體TR2以飽和狀態驅動。 第3電晶體TR3之控制端子連接於掃描信號線SG。又，第3電晶體TR3之第1端子連接於第1節點N1。第3電晶體TR3之第2端子連接於第2電晶體TR2之第2端子。若第3電晶體TR3根據被輸出至掃描信號線SG之電位而導通，則第2電晶體TR2之控制端子與第2端子導通，成為二極體連接之狀態。 第4電晶體TR4A之控制端子連接於發光控制信號線EG。又，第4電晶體TR4之第1端子連接於第2電晶體TR2之第2端子及第3電晶體TR3之第2端子。 第5電晶體TR5之控制端子連接於發光控制信號線EG。又，第5電晶體TR5之第1端子連接於第2電晶體之第1端子。第5電晶體TR5之第2端子連接於電源電位線PVDD。藉由控制發光控制信號線EG之電位，將第4電晶體TR4及第5電晶體TR5皆導通，可對發光元件124供給電流而成為發光狀態。 保持電容Cst之第1端子連接於第1節點N1。保持電容Cst之第2端子連接於初始化控制信號線RG。 發光元件124之陽極連接於第4電晶體TR4之第2端子。發光元件124之陰極連接於共通電位線PVSS。發光元件124係發出與被供給之電流相應之亮度的光之電流驅動型之元件。於本實施形態中，發光元件124係有機發光二極體。 另，於本實施形態中，第1～第5電晶體TR1～TR5為P通道電晶體。然而，並非限定於此者，第1～第5電晶體TR1～TR5中之任一者或全部皆為N通道電晶體亦無妨。即，第1～第5電晶體TR1～TR5亦可為同極性之電晶體。另，若全部為N通道電晶體之情形，由於源極與汲極之關係對調，故亦可適當變更電路之連接關係。 以上，對本實施形態之顯示裝置100所含之像素電路構成進行了說明。於本實施形態中，採用每一像素包含5個電晶體與1個電容之電路構成。於先前技術中，為了補償驅動電晶體之臨限值電壓，相對於一個像素，需要至少6個電晶體。 根據以下詳述之顯示裝置100之驅動方法，可於上述構成之顯示裝置100中進行臨限值補償。即，根據顯示裝置100，因可較先前技術之顯示裝置減少一像素中所含之電晶體之數量，故可使顯示裝置100進而高精細化。 [驅動方法] 使用圖式，就本實施形態之顯示裝置100之驅動方法進行說明。 圖4係說明本實施形態之顯示裝置100之驅動方法的時序圖。於圖4中顯示配置成矩陣狀之像素電路118中，配置於第N列之像素電路118(以下有時顯示為像素電路118a)、與配置於第N+1列之像素電路118(以下有時顯示為像素電路118b)之時序圖。像素電路118a與像素電路118b配置於同行。 本實施形態之顯示裝置100係於1訊框中，包含初始化期間、寫入及臨限值補償期間、及發光期間之3種期間而被驅動。 首先，對初始化期間之驅動進行說明。時刻t1～時刻t2係像素電路118a之初始化期間(Reset[N])。圖5係說明本實施形態之顯示裝置100之初始化期間之動作之電路圖。 於即將進入初始化期間之前，於第1節點N1蓄積有與上一訊框之灰階資料對應之電荷，故於寫入後續之訊框之灰階資料前，於初始化期間中將該等電荷放電，藉此初始化成特定之電位。 在進入初始化期間之前，預先對第3電晶體TR3之控制端子供給將第3電晶體TR3斷開之信號。於本實施形態中，第3電晶體TR3為P通道電晶體，故預先對第3電晶體TR3之控制端子施加高位準(H)之電位而將第3電晶體TR3設為斷開。 又，最遲在進入初始化期間之前，預先對發光控制信號線EG供給將第4電晶體TR4及第5電晶體TR5導通之信號。於本實施形態中，第4電晶體TR4及第5電晶體TR5為P通道電晶體，故預先經由發光控制信號線EG對第4電晶體TR4及第5電晶體TR5之控制端子施加低位準(L)之電位而將第4電晶體TR4及第5電晶體TR5設為導通。 若在該狀態下，於時刻t1進入初始化期間，則藉由以第3電晶體TR3導通之方式使初始化控制信號線RG變化成第1電位V1，而使保持電容Cst之第2端子之電位變化。於本實施形態中，第3電晶體TR3為P通道電晶體，故經由初始化控制信號線RG對保持電容Cst之第2端子施加正電位VGH，且將第3電晶體TR3設為導通。 將第3電晶體TR3設為導通時，必須將較施加於第3電晶體TR3之控制端子之高位準之電位VG3加上第3電晶體TR3之臨限值Vth3之電位VG3+Vth3更高之電位，施加於第3電晶體TR3之第1端子(第1節點N1)。藉此，將第3電晶體TR3之第1端子設為基準時之第3電晶體TR3之控制端子之電位因低於Vth3，故第3電晶體TR3成為導通。 藉此，可將上一訊框中蓄積於第1節點N1之電荷經由第3電晶體TR3而放電。此時，第2電晶體TR2維持斷開。 藉由初始化期間的動作，而將上一訊框中蓄積於第1節點N1之電荷放電。此時，該電荷經由發光元件124向共通電位線PVSS放電。藉由該放電，將自保持電容Cst於上一訊框寫入之影像信號初始化。具體而言，第1節點N1之電位為不含上一訊框之影像信號之電位，即收斂成共通電位線PVSS之電位VSS加上發光元件124之臨限值電位的電位。 若初始化期間結束，則進入寫入及臨限值補償期間。時刻t2～時刻t3係像素電路118a之寫入及臨限值補償期間(Vsig/OC[N])。於寫入及臨限值補償期間中，進行灰階資料之寫入及第2電晶體TR2之臨限值補償。 圖6係說明本實施形態之顯示裝置100之寫入及臨限值補償期間之動作之電路圖。 於時刻t2，藉由以第3電晶體TR3成為斷開之方式使初始化控制信號線RG變化成較第1電位V1更低之第2電位V2，而使保持電容Cst之第2端子之電位變化。於本實施形態中，第3電晶體TR3為P通道電晶體，故對保持電容之第2端子施加低位準之電位，將第3電晶體TR3設為斷開。 進而於時刻t2，對掃描信號線SG，供給將第1電晶體TR1及第3電晶體TR3設為導通之信號。於本實施形態中，第1電晶體TR1及第3電晶體TR3為P通道電晶體，故將掃描信號線之電位設為低位準而將兩者之電晶體設為導通。 此處，藉由使第3電晶體TR3導通，第2電晶體TR2之控制端子與第2端子導通，成為二極體連接之狀態。在該狀態下，對影像信號線Vsig供給灰階資料。藉此，對第1節點N1寫入灰階資料及第2電晶體TR2之臨限值之資訊。 此處，對灰階資料及第2電晶體TR2之臨限值資訊進行說明。於像素電路118a之寫入及臨限值補償中，當對影像信號線輸出Vsig[N]時，於第2電晶體TR2之第2端子側(即，第3電晶體TR3側)，輸出Vsig[N]加上第2電晶體TR2之臨限值Vth2之電位Vsig[N]+Vth2。即，將Vsig[N]+Vth2之電位輸出至第1節點N1。 若寫入及臨限值補償期間結束，則進入發光期間。於時刻t3後，為像素電路118a之發光期間(Emission[N])。 圖7係說明本實施形態之顯示裝置之發光期間之動作之電路圖。於時刻t3中，對掃描信號線SG，供給將第1電晶體TR1及第3電晶體TR3設為斷開之信號。於本實施形態中，第1電晶體TR1及第3電晶體TR3為P通道電晶體，故將掃描信號線SG之電位設為高位準，且將第1電晶體TR1及第3電晶體TR3設為斷開。 在該狀態下，將第4電晶體TR4及第5電晶體TR5設為導通。於本實施形態中，第4電晶體TR4及第5電晶體TR5為P通道電晶體，故將發光控制信號線EG之電位設為低位準，將第4電晶體TR4及第5電晶體TR5設為導通。藉此，可於發光元件124中流動電流而使其發光。 於發光期間中，作為驅動電晶體發揮功能之第2電晶體TR2之控制端子之電位維持在Vsig[N]+Vth2。若該電位被施加於第2電晶體TR2A之控制端子，則第2電晶體TR2之飽和區域中之電流值與(Vsig[N]-VDD)之平方成正比，因而可產生排除了第2電晶體TR2之臨限值依存之驅動電流。藉此，可排除各像素電路所含之第2電晶體TR2之臨限值偏差而引起之顯示不良。 以上，對本實施形態之顯示裝置之構成及驅動方法進行說明。本實施形態之顯示裝置可將一像素所含之電晶體之數量設為5個，可較先前技術更為減少。再者，根據本實施形態之顯示裝置之驅動方法，能夠進行作為驅動電晶體發揮功能之第2電晶體之臨限值補償。因此，能夠使顯示裝置更加高精細化。 ＜第2實施形態＞ 使用圖式，對本實施形態之顯示裝置200之構成、及其驅動方法進行說明。另，關於顯示裝置200之概略構成，因與第1實施形態之顯示裝置100同樣，故省略詳細說明。 [電路構成] 圖8係說明本實施形態之顯示裝置200之電路構成之電路圖。 本實施形態之顯示裝置200具有複數個像素電路群119、掃描線驅動電路120、及信號線驅動電路122。顯示裝置200進而具有複數條第1掃描信號線IG、複數條第2掃描信號線SG、複數條初始化控制信號線RG、複數條發光控制信號線EG、複數條影像信號線Vsig及電源電位線PVDD。 掃描線驅動電路120係對複數條第1掃描信號線IG分別輸出信號IG1/2～IGm-1/m，對複數條第2掃描信號線SG分別輸出信號SG1～SGm，對複數條初始化控制信號線RG分別輸出信號RG1/2～RGm-1/m，對複數條發光控制信號線EG分別輸出信號EG1/2～EGm-1/m。 信號線驅動電路122係將影像信號Vsig1～Vsign輸出至複數條影像信號線Vsig。又，信號線驅動電路122如圖所示，亦可將電源電位VDD輸出至複數條電源電位線PVDD。複數條影像信號線Vsig及複數條電源電位線PVDD係與複數條掃描信號線SG、複數條初始化控制信號線RG及複數條發光控制信號線EG交叉配置。 複數個像素電路群119之各者包含複數個像素電路。於本實施形態中，複數個像素電路群119之各者包含2個像素電路(第1像素電路118A及第2像素電路118B)。又，複數個像素電路群119之各者於顯示裝置200之顯示區域106中配置成矩陣狀。又，複數個像素電路群119之各者連接於複數條第1掃描信號線IG之任一者及複數條影像信號線Vsig之任一者。再者，複數個像素電路群119之各者連接於複數條初始化控制信號線RG、複數條發光控制信號線EG、及複數條電源電位線PVDD之任一者。複數個像素電路群119之配置不限定於矩陣狀者，但於本實施形態中，以配置成m/2列n行(m及n為整數，且m為偶數)之矩陣狀者進行說明。 其次，對本實施形態之顯示裝置200所具有之複數個像素電路群119之各者之電路構成進行詳細說明。 另，像素電路群119之各者包含複數個電晶體。於以下說明中，將電晶體之閘極端子稱為控制端子。又，為方便起見，將電晶體之源極端子或汲極端子之任一者稱為第1端子，將另一者稱為第2端子。即，電晶體之第1端子係根據施加電壓之條件而有作為源極端子發揮功能之情形，亦有作為汲極端子發揮功能之情形。關於第2端子亦同。 圖9係說明本實施形態之顯示裝置200所含之複數個像素電路群119之各者的電路構成之圖。本實施形態之顯示裝置200所具有之複數個像素電路群119之各者包含第1電晶體TR1、第5電晶體TR5及複數個像素電路(第1像素電路118A及第2像素電路118B)。 第1電晶體TR1之控制端子連接於發光控制信號線EG。又，第1端子連接於電源電位線PVDD，第2端子連接於像素電路群119包含之第1像素電路118A及第2像素電路118B。 第5電晶體TR5之控制端子連接於第1掃描信號線IG。又，第1端子連接於影像信號線Vsig，第2端子連接於像素電路群119包含之第1像素電路118A及第2像素電路118B。 對複數個像素電路群119之各者所含之複數個像素電路(第1像素電路118A及第2像素電路118B)之各者之電路構成進行說明。複數個像素電路群119之各者所含之複數個像素電路(第1像素電路118A及第2像素電路118B)包含第2電晶體～第4電晶體TR2～TR4、保持電容Cst、發光元件124。於本實施形態中，1個像素電路群119包含第1像素電路118A及第2像素電路118B之2個像素電路。兩者之電路構成相同，故以下特別對第1像素電路118A之電路構成進行說明，省略對第2像素電路118B之電路構成之說明。 第2電晶體TR2A之控制端子連接於第1節點N1A。第2電晶體TR2A之第1端子連接於第1電晶體TR1之第2端子及第5電晶體TR5之第2端子。第2電晶體TR2A作為所謂之驅動電晶體發揮功能，將與施加至控制端子之電位相應之電流供給至發光元件124A。又，於顯示裝置200之驅動時，第2電晶體TR2以飽和狀態驅動。 第3電晶體TR3A之控制端子連接於第2掃描信號線SG。又，第3電晶體TR3A之第1端子連接於第1節點N1A。第3電晶體TR3A之第2端子連接於第2電晶體TR2A之第2端子。若根據第2掃描信號線SG之電位使第3電晶體TR3A導通，則第2電晶體TR2A之控制端子與第2端子導通，成為二極體連接之狀態。 第4電晶體TR4A之控制端子連接於發光控制信號線EG。又，第4電晶體TR4A之第1端子連接於第2電晶體TR2A之第2端子及第3電晶體TR3A之第2端子。藉由控制發光控制信號線EG之電位，將第1電晶體TR1及第4電晶體TR4A皆導通，可對發光元件124A供給電流而設為發光狀態。 保持電容CstA之第1端子連接於第1節點N1A。保持電容CstA之第2端子連接於初始化控制信號線RG。 發光元件124A之陽極連接於第4電晶體TR4A之第2端子。發光元件124A之陰極連接於共通電位線PVSS。發光元件124A係發出與被供給之電流相應之亮度的光之電流驅動型之元件。於本實施形態中，發光元件124A係有機發光二極體。 另，本實施形態中，第1～第5電晶體TR1、TR2A～TR4A、TR5為P通道電晶體。然而，並非限定於此者，亦可為第1～第5電晶體TR1、TR2A～TR4A、TR5之任一者或全部為N通道電晶體。即，第1～第5電晶體TR1、TR2A～TR4A、TR5亦可為同極性之電晶體。另，若全部為N通道電晶體之情形，由於源極與汲極之關係對調，故亦可適當變更電路之連接關係。 以上，對本實施形態之顯示裝置200所含之像素電路118之構成進行說明。於本實施形態中，採用每一像素包含4個電晶體與1個電容之電路構成。於先前技術中，為了補償驅動電晶體之臨限值電壓，相對於一個像素，需要至少6個電晶體。 根據以下詳述之顯示裝置200之驅動方法，可於上述構成之顯示裝置200中進行臨限值補償。即，根據顯示裝置200，因可較先前技術之顯示裝置更為減少一像素中所含之電晶體之數量，故可使顯示裝置200進而高精細化。 [驅動方法] 使用圖式，對本實施形態之顯示裝置200之驅動方法進行說明。 圖10係說明本實施形態之顯示裝置200之驅動方法的時序圖。於圖10中，顯示配置成矩陣狀之像素電路群119中，包含配置於第N列之第1像素電路118A及配置於第N+1列之第2像素電路118B的像素電路群119(以下，有時顯示為像素電路群119a)、及包含配置於第N+2列之第1像素電路118A及配置於第N+3列之第2像素電路118B的像素電路群119(以下，有時顯示為像素電路群119b)之時序圖。 本實施形態之顯示裝置200係於1訊框中，包含初始化期間、寫入及臨限值補償期間、及發光期間之3種期間而被驅動。 首先，就初始化期間之驅動進行說明。於初始化期間，相同像素電路群119所含之第1像素電路118A及第2像素電路118B係進行同樣之驅動。因此，特別就第1像素電路118A之驅動進行說明，省略第2像素電路118B之電路構成之說明。時刻t1～時刻t2為像素電路群119a之初始化期間[(Reset[N/N+1])，將第1像素電路118A及第2像素電路118B同時初始化。圖11係說明本實施形態之顯示裝置200之初始化期間之動作之電路圖。於即將進入初始化期間前，於第1節點N1A，蓄積有與上一訊框之階度資料對應之電荷，故於寫入後續之訊框之階度資料前，於初始化期間將該等電荷放電，藉此初始化成特定之電位。 在進入初始化期間之前，預先對第3電晶體TR3A之控制端子供給使第3電晶體TR3A斷開之信號。於本實施形態中，第3電晶體TR3A為P通道電晶體，因而預先對第3電晶體TR3A之控制端子施加高位準(H)之電位並將第3電晶體TR3A設為斷開。 又，在進入初始化期間之前，預先將第1電晶體TR1及第4電晶體TR4A設為導通。於本實施形態中，第1電晶體TR1及第4電晶體TR4A為P通道電晶體，故預先經由發光控制信號線EG對第1電晶體TR1及第4電晶體TR4A之控制端子施加低位準(L)之電位而將第1電晶體TR1及第4電晶體TR4A設為導通。 若在該狀態下，於時刻t1進入初始化期間，則藉由以第3電晶體TR3A成為導通之方式使初始化控制信號線RG變化成第1電位V1，而使保持電容之第2端子之電位變化。於本實施形態中，第3電晶體TR3A為P通道電晶體，故經由初始化控制信號線RG對保持電容CstA之第2端子施加正電位VGH，且將第3電晶體TR3A設為導通。 將第3電晶體TR3A設為導通時，必須將施加於第3電晶體TR3A之控制端子之高位準之電位VG3加上第3電晶體TR3A之各臨限值Vth3A之電位VG3+Vth3A，施加於第3電晶體TR3A之第1端子(節點N1A)。藉此，將第3電晶體TR3A之第1端子設為基準時之第3電晶體TR3A之控制端子之電位因低於Vth3，故第3電晶體TR3A成為導通。 藉此，可將上一訊框中蓄積於第1節點N1A之電荷經由第3電晶體TR3A而放電。此時，第2電晶體TR2A維持斷開。 藉由初始化期間的動作，將上一訊框中蓄積於第1節點N1A之電荷放電。此時，該電荷經由發光元件124A向共通電位線PVSS放電。藉由該放電，將自保持電容CstA於上一訊框寫入之影像信號初始化。具體而言，第1節點N1A之電位為不含上一訊框之影像信號之電位，即收斂成共通電位線PVSS之電位VSS加上發光元件124A之臨限值電位的電位。 若初始化期間結束，則進入寫入及臨限值補償期間。該處理相對於像素電路群119之各者所含之第1像素電路118A及第2像素電路118B個別地進行。時刻t2～時刻t3為第1像素電路118A之寫入及臨限值補償期間(Vsig/OC[N])，時刻t3～時刻t4為第2像素電路118B之寫入及臨限值補償期間(Vsig/OC[N+1])。於寫入及臨限值補償期間，於各像素電路(第1像素電路118A及第2像素電路118B)中進行灰階資料之寫入、及作為驅動電晶體發揮功能之第2電晶體TR2A及TR2B之臨限值補償。 圖12及圖13係說明本實施形態之顯示裝置200之寫入及臨限值補償期間之動作之電路圖。 於時刻t2中，藉由以第3電晶體TR3A及TR3B成為斷開之方式使初始化控制信號線RG變化成較第1電位V1更低之第2電位V2，而使保持電容CstA及CstB之第2端子之電位變化。於本實施形態中，第3電晶體TR3A及TR3B為P通道電晶體，故對保持電容CstA及CstB之第2端子施加低位準之電位，將第3電晶體TR3A及TR3B設為斷開。 進而於時刻t2，對第1掃描信號線IG，供給將第5電晶體TR5設為導通之信號。於本實施形態中，第5電晶體TR5為P通道電晶體，故將第1掃描信號線IG之電位設為低位準而將第5電晶體TR5設為導通。 在該狀態下，依序導通複數個像素電路(第1像素電路118A及第2像素電路118B)之第3電晶體TR3A、TR3B，藉此對影像信號線Vsig供給灰階資料。藉此，對第1節點N1A寫入灰階資料及第2電晶體TR2A之臨限值之資訊。繼而，對第1節點N1B寫入灰階資料及第2電晶體TR2B之臨限值之資訊。 於圖10所示之例中，於時刻t2～時刻t3，將第2掃描信號線SG[N]設為低位準而將第3電晶體TR3A設為導通，藉此對第1像素電路118A寫入灰階資料及第2電晶體TR2A之臨限值之資訊。其次，於時刻t3～時刻t4，將第2掃描信號線SG[N]設為高位準而將第3電晶體TR3A設為斷開，將第2掃描信號線SG[N+1]設為低位準，將第3電晶體TR3B設為導通。藉此，對第2像素電路118B寫入灰階資料及第2電晶體TR2B之臨限值之資訊。 此處，對灰階資料及第2電晶體TR2A之臨限值資訊進行說明。於第1像素電路118A之寫入及臨限值補償中，當對影像信號線Vsig輸出Vsig[N]時，於第2電晶體TR2A之第2端子側，輸出Vsig[N]加上第2電晶體TR2A之臨限值Vth2A之電位Vsig[N]+Vth2A。即，將Vsig[N]+Vth2A之電位輸出至第1節點N1A。 另一方面，該時刻t2～時刻t4之期間亦包含像素電路群119b之初始化期間(Reset[N+2/N+3])。於本實施形態中，揭示初始化期間(Reset[N+2/N+3])於時刻t2～時刻t3之期間內開始、於時刻t4結束之態樣。然而，初始化期間(Reset[N+2/N+3])之時序並未限定於此。初始化期間(Reset[N+2/N+3])只要確保用以將蓄積於第1節點N1之電荷進行放電之足夠之時間即可，因而亦可例如於時刻t3～時刻t4之期間內開始，於時刻t4結束。即，初始化期間(Reset[N+2/N+3])只要至少與像素電路群119a之第2像素電路118B之寫入及臨限值補償期間(Vsig/OC[N+1])重疊即可。 藉由此種驅動方法，可依序驅動各列之像素電路118，而易於充分確保各列之初始化期間、寫入及臨限值補償期間。 若寫入及臨限值補償期間結束，則進入發光期間。時刻t4～為像素電路群119a之發光期間，發光元件124A及124B同時發光。於發光期間，相同像素電路群119所含之第1像素電路118A及第2像素電路118B係進行同樣之驅動，故特別對第1像素電路118A之驅動進行說明，省略第2像素電路118B之驅動之說明。 圖14係說明本實施形態之顯示裝置200之發光期間之動作之電路圖。於時刻t4，供給將第3電晶體TR3A及第5電晶體TR5設為斷開之信號。於本實施形態中，第3電晶體TR3A及第5電晶體TR5為P通道電晶體，故將第2掃描信號線SG及第1掃描信號線IG之電位設為高位準，將第3電晶體TR3A及第5電晶體TR5分別設為斷開。 在該狀態下，將第1電晶體TR1及第4電晶體TR4A設為導通。於本實施形態中，第1電晶體TR1及第4電晶體TR4A為P通道電晶體，故將發光控制信號線EG之電位設為低位準，將第1電晶體TR1及第4電晶體TR4A設為導通。藉此，可於發光元件124A中流動電流而使其發光。 於發光期間，第2電晶體TR2A之控制端子之電位維持在Vsig[N]+Vth2A。若該電位被施加於第2電晶體TR2A之控制端子，則第2電晶體TR2A之飽和區域中之電流值與(Vsig[N]-PVDD)之平方成正比，故可產生排除了第2電晶體TR2A之臨限值依存之驅動電流。藉此，可排除各像素電路所含之第2電晶體TR2A之臨限值偏差而引起之顯示不良。 另一方面，於該時刻t4，像素電路群119b之寫入及臨限值補償期間(Vsig/OC[N+2])開始。即，像素電路群119b之寫入及臨限值補償期間(Vsig/OC[N+2]及Vsig/OC[N+3])係與像素電路群119a之發光期間(Emission[N/N+1])重疊。於時刻t5成為像素電路群119b之寫入及臨限值補償期間(Vsig/OC[N+3])，於其後之時刻t6成為像素電路群119b之發光期間。 藉由此種驅動方法，可依序驅動各列之像素電路(第1像素電路118A及第2像素電路118B)，而能夠易於充分確保各列之初始化期間、寫入及臨限值補償期間及發光期間。 以上，對本實施形態之顯示裝置200之構成、及驅動方法進行說明。本實施形態之顯示裝置可將一像素所含之電晶體之數量設為4個，較先前技術更為減少。進而，根據本實施形態之顯示裝置之驅動方法，能夠進行作為驅動電晶體發揮功能之第2電晶體TR2A、TR2B之臨限值補償。因此，能夠使顯示裝置更加高精細化。 又，於本實施形態中對1個像素電路群119包含2個像素電路118之例進行說明。然而，本發明不限定於此，容易擴充至1個像素電路群119包含3個以上之像素電路118之情形。 於本發明之思想範疇中，若為同業人士，當可想到各種變更例及修正例，且明瞭關於該等變更例及修正例亦屬於本發明之範圍。例如，對上述各實施形態，熟知本技術者適當進行構成要素追加、削減或設計變更者，或進行步驟追加、刪減或條件變更者，只要具備本發明之要旨，皆包含在本發明之範圍內。
100‧‧‧顯示裝置
102‧‧‧第1基板
104‧‧‧第2基板
106‧‧‧顯示區域
108‧‧‧像素
110‧‧‧密封材料
112‧‧‧驅動器IC
114‧‧‧端子區域
116‧‧‧連接端子
118‧‧‧像素電路
118A‧‧‧第1像素電路
118a‧‧‧像素電路
118B‧‧‧第2像素電路
118b‧‧‧像素電路
119‧‧‧像素電路群
119a‧‧‧像素電路群
119b‧‧‧像素電路群
120‧‧‧掃描線驅動電路
122‧‧‧信號線驅動電路
124‧‧‧發光元件
124A‧‧‧發光元件
124B‧‧‧發光元件
200‧‧‧顯示裝置
Cst‧‧‧保持電容
CstA‧‧‧保持電容
CstB‧‧‧保持電容
EG‧‧‧發光控制信號線
EG1～EGm‧‧‧信號
EG1/2～EGm-1/m‧‧‧信號
Emission‧‧‧發光期間
IG‧‧‧第1掃描信號線
IG1/2～IGm-1/m‧‧‧信號
N1‧‧‧第1節點
N1A‧‧‧第1節點
N1B‧‧‧第1節點
PVDD‧‧‧電源電位線
PVSS‧‧‧共通電位線
Reset‧‧‧初始化期間
RG‧‧‧初始化控制信號線
RG1～RGm‧‧‧信號
RG1/2～RGm-1/m‧‧‧信號
SG‧‧‧第2掃描信號線
SG1～SGm‧‧‧信號
t1～t6‧‧‧時刻
TR1‧‧‧第1電晶體
TR2‧‧‧第2電晶體
TR2A‧‧‧第2電晶體
TR2B‧‧‧第2電晶體
TR3‧‧‧第3電晶體
TR3A‧‧‧第3電晶體
TR3B‧‧‧第3電晶體
TR4‧‧‧第4電晶體
TR4A‧‧‧第4電晶體
TR5‧‧‧第5電晶體
V1‧‧‧第1電位
VDD‧‧‧電源電位
VG3‧‧‧電位
VGH‧‧‧正電位
Vsig‧‧‧影像信號線
Vsig1～Vsign‧‧‧影像信號
Vsig/OC‧‧‧臨限值補償期間
VSS‧‧‧電位
Vth2‧‧‧第2電晶體臨限值
Vth3‧‧‧第3電晶體臨限值
Vth3A‧‧‧第3電晶體臨限值
圖1係說明本發明之一實施形態之顯示裝置之概略構成之立體圖。 圖2係說明本發明之一實施形態之顯示裝置之電路構成之圖。 圖3係本發明之一實施形態之像素電路之電路圖。 圖4係說明本發明之一實施形態之顯示裝置之驅動方法的時序圖。 圖5係說明本發明之一實施形態之顯示裝置之初始化期間之動作之電路圖。 圖6係說明本發明之一實施形態之顯示裝置之寫入及臨限值補償期間之動作之電路圖。 圖7係說明本發明之一實施形態之顯示裝置之發光期間之動作之電路圖。 圖8係說明本發明之一實施形態之顯示裝置之電路構成之電路圖。 圖9係說明本發明之一實施形態之顯示裝置中所含之複數個像素電路群之各者的電路構成之圖。 圖10係說明本發明之一實施形態之顯示裝置之驅動方法的時序圖。 圖11係說明本發明之一實施形態之顯示裝置之初始化期間之動作之電路圖。 圖12係說明本發明之一實施形態之顯示裝置之寫入及臨限值補償期間之動作之電路圖。 圖13係說明本發明之一實施形態之顯示裝置之寫入及臨限值補償期間之動作之電路圖。 圖14係說明本發明之一實施形態之顯示裝置之發光期間之動作之電路圖。
118‧‧‧像素電路
124‧‧‧發光元件
Cst‧‧‧保持電容
EG‧‧‧發光控制信號線
N1‧‧‧第1節點
RG‧‧‧初始化控制信號線
SG‧‧‧第2掃描信號線
TR1‧‧‧第1電晶體
TR2‧‧‧第2電晶體
TR3‧‧‧第3電晶體
TR4‧‧‧第4電晶體
TR5‧‧‧第5電晶體
VDD‧‧‧電源電位
Vsig‧‧‧影像信號線
VSS‧‧‧電位

Claims (12)

  1. 一種顯示裝置，其特徵在於包含： 複數條掃描信號線； 複數條初始化控制信號線； 複數條發光控制信號線； 複數條影像信號線，其等與上述掃描信號線、上述初始化控制信號線及上述發光控制信號線交叉配置；及 複數個像素電路，其各自連接於上述掃描信號線、上述初始化控制信號線、上述發光控制信號線及上述影像信號線，且 上述複數個像素電路之各者包含： 第1電晶體，其包含連接於上述掃描信號線之控制端子、連接於上述影像信號線之第1端子、及第2端子； 第2電晶體，其包含連接於第1節點之控制端子、連接於上述第1電晶體之第2端子的第1端子、及第2端子； 第3電晶體，其包含連接於上述第1節點之第1端子、連接於上述第2電晶體之第2端子的第2端子、及連接於上述掃描信號線之控制端子； 第4電晶體，其包含連接於上述第2電晶體之第2端子的第1端子、第2端子、及連接於上述發光控制信號線之控制端子； 第5電晶體，其包含連接於上述第2電晶體之第1端子的第1端子、連接於電源電位線之第2端子、及連接於上述發光控制信號線之控制端子； 保持電容，其包含連接於上述第1節點之第1端子、及連接於上述初始化控制信號線之第2端子；及 發光元件，其連接於上述第4電晶體之第2端子。
  2. 如請求項1之顯示裝置，其進而包含對上述掃描信號線、上述初始化控制信號線、上述發光控制信號線及上述影像信號線輸出信號的驅動電路；且 上述驅動電路係於初始化期間， 對上述第3電晶體之控制端子供給將上述第3電晶體斷開之信號， 藉由以上述第3電晶體成為導通之方式使上述初始化控制信號線變化成第1電位，而使上述保持電容之第2端子之電位變化。
  3. 如請求項2之顯示裝置，其中上述驅動電路係於上述初始化期間後之寫入及臨限值補償期間， 藉由使上述初始化控制信號線變化成較上述第1電位低之第2電位，而使上述保持電容之第2端子之電位變化，且 在對上述掃描信號線供給將上述第1電晶體及上述第3電晶體設為導通之信號之狀態下，對上述影像信號線供給階度資料。
  4. 如請求項3之顯示裝置，其中上述驅動電路係於上述寫入及臨限值補償期間後之發光期間， 在對上述掃描信號線供給將上述第1電晶體及上述第3電晶體設為斷開之信號之狀態下，將上述第4電晶體及上述第5電晶體設為導通，且 於上述發光元件中流動電流而使其發光。
  5. 如請求項1之顯示裝置，其中上述第1至第5電晶體為同極性之電晶體。
  6. 如請求項5之顯示裝置，其中上述第1至第5電晶體為P通道電晶體。
  7. 一種顯示裝置，其特徵在於包含： 複數條第1掃描信號線； 複數條第2掃描信號線； 複數條初始化控制信號線； 複數條發光控制信號線； 複數條影像信號線，其與上述第1掃描信號線、上述第2掃描信號線、上述初始化控制信號線及上述發光控制信號線交叉配置；及 複數個像素電路群，其各自連接於上述第1掃描信號線、上述第2掃描信號線、上述初始化控制信號線、上述發光控制信號線、及上述影像信號線； 上述複數個像素電路群之各者包含： 複數個像素電路； 第1電晶體，其包含連接於上述發光控制信號線之控制端子、連接於電源電位線之第1端子、及第2端子；及 第5電晶體，其包含連接於上述第1掃描信號線之控制端子、連接於上述影像信號線之第1端子、及第2端子； 上述複數個像素電路之各者包含： 第2電晶體，其包含連接於第1節點之控制端子、連接於上述第1電晶體之第2端子及上述第5電晶體之第2端子的第1端子、及第2端子； 第3電晶體，其包含連接於上述第1節點之第1端子、連接於上述第2電晶體之第2端子的第2端子、及連接於上述第2掃描信號線之控制端子； 第4電晶體，其包含連接於上述第2電晶體之第2端子的第1端子、第2端子、及連接於上述發光控制信號線之控制端子； 保持電容，其包含連接於上述第1節點之第1端子、及連接於上述初始化控制信號線之第2端子；及 發光元件，其連接於上述第4電晶體之第2端子。
  8. 如請求項7之顯示裝置，其進而包含：驅動電路，其對上述第1掃描信號線、上述第2掃描信號線、上述初始化控制信號線、上述發光控制信號線及上述影像信號線輸出信號；且 上述驅動電路係於初始化期間，針對上述複數個像素電路， 對上述第3電晶體之控制端子供給將上述第3電晶體斷開之信號， 藉由以上述第3電晶體成為導通之方式使上述初始化控制信號線變化成第1電位，而使上述保持電容之第2端子之電位變化。
  9. 如請求項8之顯示裝置，其中上述驅動電路係於上述初始化期間後之寫入及臨限值補償期間， 藉由使上述初始化控制信號線變化成較上述第1電位低之第2電位，而使上述保持電容之第2端子之電位變化； 在對上述第1掃描信號線供給將上述第5電晶體設為導通之信號之狀態下，按上述各像素電路依序導通上述第3電晶體，且將階度資料依序供給至上述影像信號線。
  10. 如請求項9之顯示裝置，其中上述驅動電路係於上述寫入及臨限值補償期間後之發光期間， 在對上述第1掃描信號線供給將上述第3電晶體及上述第5電晶體設為斷開之信號之狀態下，將上述第1電晶體及上述第4電晶體設為導通，且 於上述發光元件中流動電流而使其發光。
  11. 如請求項7之顯示裝置，其中上述第1至第5電晶體為同極性之電晶體。
  12. 如請求項11之顯示裝置，其中上述第1至第5電晶體為P通道電晶體。
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