JP2016057359A - 表示装置、及びその駆動方法 - Google Patents
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Abstract
【課題】ホールド応答型表示装置において黒画面の挿入時に横スジの発生を防止する。【解決手段】表示部38はOLED90と、ソースをOLED90に接続されドレインを駆動電源に接続され、発光期間に記憶電圧に応じた駆動電流を流す駆動TFT92と、駆動電源と前記ドレインとの継断を切り替える点灯スイッチ94と、前記ドレインに接続され、書き込み期間における記憶電圧のリセット動作に用いるリセット電位をリセット電源から印加されるリセット線78と、リセット線78へのリセット電位の印加の有無を切り換えるリセットスイッチ64と、を有する。発光期間の一部にて、点灯スイッチ94を制御して駆動電源と駆動TFT92との間を遮断し、駆動電流を強制的に停止する非発光期間を設ける一方、リセットスイッチ64を制御して非発光期間を通じてリセット線78をリセット電位に設定する。【選択図】図3
Description
本発明は、表示装置及びその駆動方法に関に関する。
近年、薄型、軽量、低消費電力の特徴を活かして、従来のCRT(cathode ray tube)に代わり、液晶表示装置に代表される平面表示装置が普及している。特に、アクティブマトリクス型表示装置は、携帯情報機器を始め、種々のディスプレイに利用されている。このようなアクティブマトリクス型表示装置は自発光素子を用いても構成でき、自発光型表示装置に用いられる電気光学素子として、有機エレクトロルミネッセンス(electroluminescence:EL)素子が知られている。有機エレクトロルミネッセンス素子は、一般に、OLED(organic light emitting diode)と称され、発光ダイオードの一種である。
表示ディスプレイを特に動画表示の観点で分類した場合、インパルス応答型ディスプレイとホールド応答型ディスプレイに大別される。インパルス応答型ディスプレイとは、CRTの残光特性のように、輝度応答が走査直後から低下するタイプであり、ホールド応答型ディスプレイとは、液晶ディスプレイや有機EL表示装置のように、表示データに基づく輝度を次の走査まで保持し続けるタイプである。
ホールド応答型ディスプレイの特徴としては、静止画の場合はちらつきのない良好な表示品質を得ることができるが、動画の場合には移動する物体の周囲がぼやけて見える、いわゆる動画ぼやけが発生し表示品質が低下するという課題がある。この動画ぼやけの発生要因は、物体の移動に伴い視線を移動する際、輝度のホールドされた表示画像に対して移動前後の表示イメージを観測者が補間する、いわゆる網膜残像に起因するため、表示ディスプレイの応答速度をどれだけ向上させても動画ぼやけは完全に解消しない。これを解決するためには、より短い周波数で表示画像を更新するか、黒画面などの挿入によって一旦網膜残像をキャンセルすることで、インパルス応答型ディスプレイに近づける方法が有効である。
図7は有機EL表示パネルの表示部に配列される画素回路2の概略の回路図であり、或る画素行における第k列、第(k+1)列の画素列の画素が示されている。各画素回路2は、発光素子であるOLED4、薄膜トランジスタ(thin film transistor:TFT)及びキャパシタなどからなる。駆動トランジスタである駆動TFT6、点灯スイッチ8、リセットスイッチ10及び書き込みスイッチ12はnチャネル型TFT(n型TFT)で構成できる。OLED4のカソード電極は基準電源PVSSに接続され、アノード電極は駆動TFT6のソースに接続される。駆動TFT6のドレインは、点灯スイッチ8を介して駆動電源PVDDに接続され、またリセットスイッチ10及びリセット線14を介してリセット電源PVRSに接続される。駆動TFT6のゲート端子とソース端子との間には保持容量であるキャパシタ16が接続される。
図8は、図7に示す画素回路2を有した有機EL表示パネルにおける従来の黒画面挿入の駆動方法を説明する概略のタイミング図である。リセット動作(期間PRS)、オフセットキャンセル動作(期間POC)の後、映像信号セット動作(期間PWT)にて、キャパシタ16は映像信号線18及び書き込みスイッチ12を介して映像電圧信号VSIGに応じた電圧を書き込まれて保持する。書き込んだ電圧に応じて駆動TFT6は導通状態となり、制御信号BGが所定の高電位であるHighレベル(以下、Hレベル)である期間、点灯スイッチ8がオンしてOLED4が発光する。
ここで、VSIGの書き込み後、次の書き込み動作の開始までの発光可能期間の一部に非発光期間PBLを設けることで黒画面挿入が行われる。非発光期間PBLでは制御信号BGが所定の低電位であるLowレベル(以下、Lレベル)にされ、駆動電源PVDDからOLED4への駆動電流が停止される。
なお、キャパシタ16の保持電圧は、各映像信号線18に初期化電圧VINIを供給し、かつ駆動TFT6及びリセットスイッチ10をオン状態とすることで、所定電圧にリセットされる。図7に示す画素回路2では、素子数を削減し高精細化に図るために、リセットスイッチ10が画素外に設けられ、リセット線14が1行分の画素すべてに共通に接続されている。
リセット線14のように、複数の画素に亘って設けられている配線は、他の配線との交差部や近接部を多数有するため、他配線との間で高抵抗ショート等を生じ得る。特に、高抵抗ショートを生じた配線がある期間でフローティングとなるような期間を有する場合、特にその配線は高抵抗ショートによる電位変動が大きくなる。そのような欠陥が存在しても、発光期間においては駆動TFT6のドレインは駆動電源PVDDに接続されるのでVDDに応じた電位となり、リセット線14における電位変動の影響は目立たないことが多い。しかし、黒画面挿入を行う場合には、点灯スイッチ8がオフされるため、駆動TFT6のドレイン電位に対するリセット線14の電位変動の影響が大きくなる。具体的には、駆動TFT6は導通状態に保持されているので、リセット線の電位変動によりOLED4が発光し得る。特にリセット線を画素行ごとに共通としている場合、画素行間でリセット線の電位が異なり得る結果、黒画面上にて他の部分より暗い画素行(横線欠け)や明るい画素行(横スジ)などを生じるという問題があった。
本発明は上記問題点を解決するためになされたものであり、黒画面の挿入時に画素の発光が抑制され、特に画素回路の素子数を低減し高精細化を図る構成にて黒画面の挿入時に横線欠けや横スジなどの発生が抑制された、表示品位の優れた表示装置と、その駆動方法を提供する。
(1)本発明に係る表示装置の駆動方法は、画像信号に応じた記憶電圧を書き込み期間にて設定され、前記記憶電圧に応じて発光期間にて発光する画素を有した表示装置を駆動する駆動方法であって、前記表示装置は、供給される駆動電流に応じて発光する発光素子と、第1端子が前記発光素子と電気的に接続され第2端子が駆動電源と電気的に接続され、前記発光期間に前記記憶電圧に応じた前記駆動電流を流す駆動トランジスタと、前記駆動電源と前記第2端子との継断を切り替える第1スイッチング素子と、前記第2端子と電気的に接続され、前記書き込み期間における前記記憶電圧のリセット動作に用いるリセット電位がリセット電源から印加されるリセット線と、前記リセット線への前記リセット電位の印加の有無を切り換える第2スイッチング素子と、を有し、当該駆動方法は、前記発光期間の一部にて、前記第1スイッチング素子を制御して前記駆動電源と前記駆動トランジスタとの間を遮断し、前記駆動電流を強制的に停止する非発光期間を設ける一方、前記第2スイッチング素子を制御して前記非発光期間を通じて前記リセット線を前記リセット電位に設定する。
(2)本発明に係る表示装置は、画像信号に応じた記憶電圧を書き込み期間にて設定され、前記記憶電圧に応じて発光期間にて発光する画素を有した表示装置であって、供給される駆動電流に応じて発光する発光素子と、第1端子が前記発光素子と電気的に接続され第2端子が駆動電源と電気的に接続され、前記発光期間に前記記憶電圧に応じた前記駆動電流を流す駆動トランジスタと、前記駆動電源と前記第2端子との継断を切り替える第1スイッチング素子と、前記第2端子と電気的に接続され、前記書き込み期間における前記記憶電圧のリセット動作に用いるリセット電位がリセット電源から印加されるリセット線と、前記リセット線への前記リセット電位の印加の有無を切り換える第2スイッチング素子と、前記発光期間の一部にて、前記第1スイッチング素子を制御して前記駆動電源と前記駆動トランジスタとの間を遮断し、前記駆動電流を強制的に停止する非発光期間を設ける一方、前記第2スイッチング素子を制御して前記非発光期間を通じて前記リセット線を前記リセット電位に設定する制御部と、を有する。
(3)他の本発明に係る表示装置は、画像信号に応じた記憶電圧を書き込み期間にて設定され、前記記憶電圧に応じて発光期間にて発光する複数の画素が複数行に亘り配列された表示装置であって、前記画素ごとに設けられ、供給される駆動電流に応じて発光する発光素子と、前記画素ごとに設けられ、第1端子が前記発光素子と電気的に接続され第2端子が駆動電源と電気的に接続され、前記発光期間に前記記憶電圧に応じた前記駆動電流を流す駆動トランジスタと、前記駆動電源と、各画素行に配置された複数の前記駆動トランジスタの前記第2端子との継断を切り替える少なくとも1つの第1スイッチング素子と、前記各画素行に配置された複数の前記駆動トランジスタの前記第2端子と電気的に接続され、前記書き込み期間における前記記憶電圧のリセット動作に用いるリセット電位がリセット電源から印加される少なくとも1本のリセット線と、前記各リセット線への前記リセット電位の印加の有無を切り換える第2スイッチング素子と、前記発光期間の一部にて、前記各第1スイッチング素子を制御して前記駆動電源と前記駆動トランジスタとの間を遮断し、前記駆動電流を強制的に停止する非発光期間を設ける一方、前記第2スイッチング素子を制御して前記非発光期間を通じて前記各リセット線を前記リセット電位に設定する制御部と、を有する。
以下、本発明の実施の形態(以下実施形態という)である画像表示装置について、図面に基づいて説明する。この画像表示装置は、OLEDを発光素子として備えたアクティブマトリクス方式の有機EL表示装置である。
[第1の実施形態]
図1は、実施形態に係る有機EL表示装置30の概略の構成を示す模式図である。有機EL表示装置30は、本体回路32、表示基板34及び接続基板36を有する。表示基板34には、表示画像の画素に対応するOLED及び画素回路が配列された表示部38が形成される。表示部38の動作を制御する制御部として、画素回路に各種信号を供給する駆動回路、及び駆動回路に供給するタイミング信号等を生成するコントローラが設けられる。制御部は本体回路32又は表示基板34上に配置される。
図1は、実施形態に係る有機EL表示装置30の概略の構成を示す模式図である。有機EL表示装置30は、本体回路32、表示基板34及び接続基板36を有する。表示基板34には、表示画像の画素に対応するOLED及び画素回路が配列された表示部38が形成される。表示部38の動作を制御する制御部として、画素回路に各種信号を供給する駆動回路、及び駆動回路に供給するタイミング信号等を生成するコントローラが設けられる。制御部は本体回路32又は表示基板34上に配置される。
例えば、表示基板34上には表示部38の走査信号線や映像信号線に信号を供給する駆動回路40を配置することができる。駆動回路40は、その主要部を一又は複数の半導体チップに集積し、当該チップを表示基板34上に搭載することにより形成される。また、駆動回路40として、低温ポリシリコンからなる半導体層を用いたTFT等で構成された回路を表示基板34上に直接形成することもできる。有機EL表示装置では、表示基板34はガラス基板や、樹脂フィルムなどを用いたフレキシブルな材料で構成することができる。
本体回路32には制御部の他、例えば、各種の基準電位を発生する電源回路、映像信号を処理する信号処理回路及びフレームメモリなどを配置することができる。本体回路32は例えば、ガラスエポキシ基板等のリジッド基板を用いて形成できる。
接続基板36は、本体回路32と表示基板34とを接続する。接続基板36は、フレキシブル配線基板で構成することができる。なお、駆動回路40の一部又は全部を、接続基板36上に配置することもできる。
図2は有機EL表示装置30の主に表示部38及び制御部の概略の構成を示す模式的な回路図である。表示部38には画素50がマトリクス状に配置される。また、図2には制御部として走査線駆動回路52、映像線駆動回路54、コントローラ56が示され、電源回路として基準電位VSSを出力する基準電源PVSSである電源回路58、電位VDDを出力する駆動電源PVDDである電源回路60、及びリセット電位VRSを出力するリセット電源PVRSである電源回路62が示されている。
走査線駆動回路52は表示部38の画素50の水平方向の並び(画素行)ごとに制御信号を出力する。具体的には、本実施形態では、表示部38は各画素50の画素回路に2つのスイッチ(点灯スイッチ及び書き込みスイッチ)を備え、各画素行にリセットスイッチ64を備える。これに対応して、画素50の行それぞれに3本の制御信号線(点灯制御線66、書き込み制御線68及びリセット制御線70)が設けられ、走査線駆動回路52は、各行の制御線66,68,70にスイッチのオン/オフを切り替える制御信号を供給する。走査線駆動回路52はシフトレジスタを備え、表示部38にて動作対象となる画素行を列方向(例えば、画面上側から下側への向き)に順番に選択し、当該選択した行に対する制御信号を生成し、制御線66,68,70へ出力する。また走査線駆動回路52は各画素行に同じ制御信号を一斉に出力し得る。
映像線駆動回路54は選択された行の各画素の映像信号を表すデータ(画素値)を入力され、当該データをD/A変換器でアナログ電圧に変換して画素値に応じた電圧信号を生成する。映像線駆動回路54は当該電圧信号を表示部38の画素50の垂直方向の並び(画素列)ごとに生成する。画素50の列それぞれには映像信号線72が設けられ、映像線駆動回路54は各画素50へのデータの書き込み動作時に、選択された行の各画素の画素値を表す電圧信号(映像電圧信号)VSIGを各列の映像信号線72へ並列して出力する。また、映像線駆動回路54は各画素50のデータ初期化時に初期化電圧信号VINIを生成し、映像信号線72へ並列して出力する。
電源回路58は上述したように基準電位VSSを生成し、基準電位VSSは各列に設けられた電源線74を介して各画素50に供給される。電源回路60は上述したように駆動電位VDDを生成し、駆動電位VDDは各列に設けられた電源線76を介して各画素50に供給される。電源回路62は上述したようにリセット電位VRSを生成し、リセット電位VRSは各行に設けられたリセットスイッチ64及びリセット線78を介して各画素50に供給される。
図3は図2に示す表示部38に配列される画素50の概略の等価回路図の一例である。各画素50は発光素子としてOLED90を有する。本実施形態ではOLED90は画素ごとに分離した画素電極をアノード電極とし、また基本的に表示部38の全画素に亘り一体に形成できる共通電極をカソード電極とし、それらの間に発光層等の有機材料層を有する。OLED90のカソード電極は電源線74に接続される。また、OLED90のアノード電極は、駆動トランジスタである駆動TFT92と第1スイッチング素子である点灯スイッチ94とを介して電源線76に接続される。電源線76は駆動電源PVDD(電源回路60)から電位VDDとして所定の高電位を印加され、電源線74は基準電源PVSS(電源回路58)から電位VSSとして所定の低電位を印加され、これら電位VDD,VSSによりOLED90は順方向電流を供給され発光する。つまり、駆動電位VDDは基準電位VSSに対しOLED90を発光させる電位差を有した電位であり、例えば、VSSは−4V、VDDは+10Vとすることができる。
駆動TFT92及び点灯スイッチ94は本実施形態ではそれぞれn型TFTで構成される。駆動TFT92の2つの電流端子の一方(第1端子)であるソース電極は、OLED90のアノード電極に接続され、他方(第2端子)であるドレイン電極は点灯スイッチ94であるTFTのソース電極に接続され、点灯スイッチ94のドレイン電極は電源線76に接続される。
また、駆動TFT92のドレイン電極は第2スイッチング素子であるリセットスイッチ64を介してリセット電源PVRS(電源回路62)にも接続される。既に述べたように本実施形態では、画素行ごとにリセット線78とリセットスイッチ64とが設けられる。各リセット線78は画素行に沿って延在され、当該画素行の駆動TFT92のドレイン電極に共通に接続される。リセットスイッチ64は例えば、画素行の端部に配置され、リセット線78とリセット電源PVRSとの間の継断、つまりそれらの間を接続するか遮断するかを切り替える。リセットスイッチ64は本実施形態では駆動TFT92及び点灯スイッチ94と同じくn型TFTで構成される。
駆動TFT92の制御端子であるゲート電極は、書き込みスイッチ96を介して映像信号線72に接続され、駆動TFT92のゲート電極とソース電極との間には保持容量であるキャパシタ98が接続される。書き込みスイッチ96は本実施形態ではn型TFTで構成される。
既に述べたように、点灯スイッチ94、書き込みスイッチ96、リセットスイッチ64は画素行ごとに設けられた点灯制御線66、書き込み制御線68、リセット制御線70を用いてオン/オフを制御される。ここで、点灯制御線66及び書き込み制御線68は画素行に沿って延在され、それぞれ当該画素行の点灯スイッチ94、書き込みスイッチ96のゲート電極に共通に接続される。
図4は、有機EL表示装置30の駆動方法を説明する概略のタイミング図であり、或る画素行での画素値の書き込み動作及び発光動作での各種信号の変化が示されている。図4において横軸が時間軸であり、右向きが時間の経過方向である。各種信号として、映像線駆動回路54から映像信号線72に供給される映像線信号VPX、及び書き込みスイッチ96、点灯スイッチ94、リセットスイッチ64それぞれに対する制御信号SG,BG,RGが示されている。走査線駆動回路52は各制御信号をLレベルとHレベルとのいずれかに設定する。ここでn型TFTからなる書き込みスイッチ96、点灯スイッチ94、リセットスイッチ64はHレベルにてオンし、Lレベルにてオフする。
有機EL表示装置30の表示動作はラスタースキャンにより行われる。本実施形態では、表示部38を構成する複数の画素行を先頭行から順番に選択し、選択した行の画素に映像電圧信号VSIGを書き込み、OLED90を発光させる動作が1フレームの画像ごとに繰り返される。本実施形態における書き込み動作は詳細にはリセット動作、オフセットキャンセル動作、映像信号セット動作に分けられる。
図4におけるリセット期間PRS、オフセットキャンセル期間POC、映像信号セット期間PWTがリセット動作、オフセットキャンセル動作、映像信号セット動作に対応する期間である。
リセット動作は、キャパシタ98に保持された電圧をリセットする動作であり、これにより、前フレームにて映像信号に応じて画素50に書き込まれたデータが初期化される。具体的には、リセット動作では、制御信号BGをLレベルとして点灯スイッチ94をオフとし、制御信号RGをHレベルとしてリセットスイッチ64をオンとし、さらに各映像信号線72に初期化電圧信号VINIを印加した状態で、制御信号SGをHレベルとして書き込みスイッチ96をオンする。これにより、駆動TFT92のゲート電位はVINIに対応する電位にリセットされ、また駆動TFT92が導通状態とされることにより駆動TFT92のソース電位はVRSに対応する電位にリセットされ、各画素50のキャパシタ98の端子間電圧は(VINI−VRS)に応じた電圧に設定される。OLED90に印加される電圧は(VRS−VSS)に応じた電圧となり、当該電圧がOLED90の発光しきい値電圧(発光開始電圧)以下となるようにリセット電位VRSは設定される。ちなみに、発光しきい値電圧はOLED90に電流が流れ始める電圧、つまり順方向電圧降下VFである。初期化電圧信号VINIは、例えば、1Vに設定することができる。また、基準電位VSSを上述のように−4Vとして、リセット電位VRSは例えば、−3Vに設定することができる。
オフセットキャンセル動作は、駆動TFT92のしきい値電圧Vthのばらつきを補償する動作である。具体的には、オフセットキャンセル動作では、制御信号RGをLレベルとしてリセットスイッチ64をオフとし、制御信号SG,BGをHレベルとして書き込みスイッチ96及び点灯スイッチ94をオンとし、また各映像信号線72には初期化電圧信号VINIを印加する。駆動TFT92のゲート電位はVINIに対応する電位に固定される。また、点灯スイッチ94がオン状態であるので、駆動電源PVDDから駆動TFT92に電流が流れ込み、駆動TFT92のソース電位はリセット期間PRSに書き込まれた電位VRSから上昇する。そして、ソース電位がゲート電位よりVthだけ低い電位(VINI−Vth)に達すると駆動TFT92は非導通状態となり、ソース電位は(VINI−Vth)に固定され、キャパシタ98の端子間電圧はVthに応じた電圧に設定される。この状態を基準として、映像信号セット動作にてキャパシタ98にVSIGに応じた電圧を書き込むことで、発光動作にて駆動TFT92に流れる電流から画素間におけるVthのばらつきによる影響がキャンセルされる。
映像信号セット動作は映像電圧信号VSIGを画素に書き込む。具体的には、キャパシタ98をVSIGに応じて充電する。映像信号セット期間PWTでは、オフセットキャンセル期間POCから引き続いて制御信号RGはLレベル、制御信号BGはHレベルに維持されている。オフセットキャンセル動作の終了後、書き込みスイッチ96を一旦オフし、各映像信号線72に電圧信号VSIGを供給する。この状態にて、制御信号SGをHレベルとして書き込みスイッチ96をオンとすることで、駆動TFT92のゲート電位がVINIに応じた電位からVSIGに応じた電位に上昇する。
書き込みスイッチ96をオフして映像信号セット動作が終了すると、発光期間PEMを開始することが可能となり、当該発光期間PEMではOLED90はVSIGに応じた強度で発光する。すなわち、映像信号セット動作にて導通状態となった駆動TFT92は、書き込みスイッチ96がオフしてもキャパシタ98に保持された電圧により導通状態に保たれ、電圧信号VSIGに応じた駆動電流をOLED90に供給し、OLED90はVSIGに応じた輝度で発光する。
各画素行は上述の書き込み動作(リセット動作、オフセットキャンセル動作、映像信号セット動作)、及び発光動作を1フレーム周期で繰り返す。
書き込み動作及び発光動作は画素行ごとに順次行われ、画素行は例えば、映像信号の1水平走査期間(1H)を周期として順次選択される。図4に示す動作では、映像線駆動回路54は水平走査期間ごとに映像信号線72にVINIを印加する期間(VINI期間)とVSIGを印加する期間(VSIG期間)とを設け、例えば、m番目の水平走査期間におけるVSIG期間では第m行に対応したVSIGを出力する。そして、第m行の映像信号セット期間PWTはm番目の水平走査期間内のVSIG期間に設定され、オフセットキャンセル期間POCは直前のVINI期間に、また、リセット期間PRSは1H前のVINI期間に設けることができる。
さて、各画素行のOLED90の発光期間PEMは、上述した映像信号セット動作の終了から次のフレームの画像の当該画素行の書き込み動作の開始までの期間内に設定され、ここでは当該期間を発光可能期間PEM0と呼ぶ。本実施形態の有機EL表示装置30は黒画面挿入動作として、通常、発光期間とされる発光可能期間PEM0の一部にて点灯スイッチ94を制御して、駆動電源PVDDと、導通状態に保持されている駆動TFT92との間を遮断することで、OLED90に供給される駆動電流を強制的に停止する非発光期間PBLを設ける。これにより、上述した動画ぼやけによる表示品質の低下を抑制する。
よって、発光期間PEMは発光可能期間PEM0のうち非発光期間PBLを除いた期間とすることができる。なお、黒画面挿入による動画表示品質の低下抑制の効果は、或るフレームの画像で生じた網膜残像をキャンセルすることによるものであることから、非発光期間PBLは発光可能期間PEM0の先頭又はその近傍、若しくは末尾又はその近傍に設定することが好適である。例えば、図4に示す例では、通常、少なくとも数100以上の水平走査期間からなる1フレーム期間のうちの大半を占める発光可能期間PEM0内のほぼ先頭である3番目と4番目の水平走査期間を非発光期間PBLとして設定している。なお、PBLの長さは基本的には発光可能期間PEM0に比べて極めて短く設定できるので、黒画面挿入が画像の明るさへ与える影響は少ない。
上述のように非発光期間PBLでは点灯スイッチ94が駆動電源PVDDとOLED90との間を遮断する。具体的には、走査線駆動回路52は制御信号BGをLレベルとし、点灯スイッチ94をオフする。さらに、この非発光期間PBLにて走査線駆動回路52はリセットスイッチ64を制御して非発光期間PBLを通じてリセット線78をリセット電位VRSに設定する。すなわち、本実施形態では、リセットスイッチ64と点灯スイッチ94とが排他的にオンし、点灯スイッチ94がオフする非発光期間PBLにて制御信号RGがHレベルとされ、リセットスイッチ64がオンし、リセット電源PVRSをリセット線78に接続する。これにより、リセット線78と他の配線との間に高抵抗ショート等があった場合でも、駆動TFT92のドレインはリセット電位VRSに応じた電位に維持される。換言すれば、ショートによる電流はリセット線78からリセットスイッチ64を介してリセット電源PVRS側に流れ、OLED90には流れないので、リセット線78に共通に接続された画素が当該電流で発光して表示画面上に横線欠け、横スジなどを生じる現象が防止される。
[第2の実施形態]
以下、上述した第1の実施形態と同一の機能を有する構成には同一の符号を付して説明を省略し、第2の実施形態の有機EL表示装置について第1の実施形態との相違点を中心に説明する。
以下、上述した第1の実施形態と同一の機能を有する構成には同一の符号を付して説明を省略し、第2の実施形態の有機EL表示装置について第1の実施形態との相違点を中心に説明する。
第1の実施形態に基づいて説明した本発明は、図3に示した構成以外の画素回路にも適用でき、第2の実施形態は図3とは異なる画素回路を用いた有機EL表示装置30である。図5が第2の実施形態における画素50の概略の等価回路図である。
図5に示す画素回路は、映像電圧信号VSIGと初期化電圧信号VINIとを別系統で供給する点が図3に示す画素回路と異なる。具体的には、各画素50には初期化信号線110が配線され、また初期化スイッチ112が設けられる。初期化信号線110の電位はVINIに固定され、映像信号線72にはVSIGのみを1Hごとに切り替えて供給することができる。初期化スイッチ112は他のスイッチと同様、n型TFTで構成できる。
初期化スイッチ112の一方の電流端子は駆動TFT92のゲートに接続され、他方電流端子は初期化信号線110に接続される。初期化スイッチ112はゲート電極に走査線駆動回路52から制御信号IGを印加され、駆動TFT92のゲート電極と初期化信号線110との間の接続/切断を切り替える。なお、制御信号IGを供給する初期化制御線114は画素行ごとに設けられ、各画素行の初期化スイッチ112を共通に制御する。
本実施形態は有機EL表示装置30は第1の実施形態の図2とほぼ同様の構成であるが、さらに走査線駆動回路52から各画素行に初期化制御線114が延びる。走査線駆動回路52は初期化制御線114に制御信号IGを供給する。
図6は本実施形態の有機EL表示装置30の駆動方法を説明する概略のタイミング図である。図6には図4と同様、或る画素行での画素値の書き込み動作及び発光動作での各種信号の変化が示されている。各種信号として、図4に示したもの以外に制御信号IGが示されている。
第1の実施形態と同様、各画素50は書き込み動作で映像電圧信号VSIGを書き込まれ、その後、当該VSIGに応じた強度でOLED90を発光させる発光動作が行われる。
書き込み動作のうちリセット動作、オフセットキャンセル動作では第1の実施形態と同様、画素50にVINIが印加される。具体的にはリセット期間PRS及びオフセットキャンセル期間POCには書き込みスイッチ96をオフし、かつ初期化スイッチ112をオンする。一方、映像信号セット動作(期間PWT)では、初期化スイッチ112をオフし、かつ書き込みスイッチ96をオンし、これにより画素50にVSIGが書き込まれる。
書き込みスイッチ96をオフして映像信号セット動作が終了すると、発光可能期間PEM0となる。有機EL表示装置30は発光可能期間PEM0に発光期間PEMの他、非発光期間PBLを設け、これにより黒画面挿入を行う。第1の実施形態と同様、発光期間PEMには点灯スイッチ94がオンされ、リセットスイッチ64がオフされ、また非発光期間PBLには点灯スイッチ94がオフされ、リセットスイッチ64がオンされる。なお、映像信号セット期間PWTにてLレベルとされた制御信号IGは、発光可能期間PEM0に入っても当該状態に維持される。
本実施形態も第1の実施形態と同様、非発光期間PBLにて制御信号RGがHレベルとされ、リセットスイッチ64がオンし、リセット電源PVRSをリセット線78に接続する。これにより、リセット線78と他の配線との間に高抵抗ショート等があった場合でも、駆動TFT92のドレインはリセット電位VRSに応じた電位に維持され、OLED90の発光が防止される。よって、リセット線78に共通に接続された画素がショートに起因して発光して表示画面上に横線欠け、横スジなどを生じる現象が防止される。
上記各実施形態では、画素行ごとにリセット線78とリセットスイッチ64とが設けられる構成を説明した。すなわち、当該画素行を構成する複数の画素がリセット線78とリセットスイッチ64を共有する。ここで、各画素行を複数区間に区切り、区間ごとにリセット線78とリセットスイッチ64を共有する構成とすることもできる。
また、複数の画素行でリセットスイッチ64を共有する構成とすることもできる。当該構成では複数の画素行それぞれにリセット線78が設けられ、それら複数本のリセット線78とリセット電源PVRSとの接続を共通のリセットスイッチ64で切り替える。
また、例えば、隣接する2つの画素行など、比較的少数の画素行であれば、1本のリセット線78を共用するレイアウトも可能である。具体的には、リセット線78を1本の行方向に延在する幹線部分と、当該幹線部分から各列位置にて列方向に延びる支線部分とで構成する。
上述の各実施形態では、駆動TFT92はnチャネル型トランジスタとしたが、pチャネル型トランジスタとすることもできる。また、点灯スイッチ94、リセットスイッチ64、書き込みスイッチ96、初期化スイッチ112もnチャネル型トランジスタに代えてpチャネル型トランジスタとすることができる。
また、OLED90のダイオード極性を図3、図5に示す向きとは逆にすることもできる。この場合、発光動作時にOLED90に順方向電流が供給されるように、電源線76に駆動電源から供給する駆動電位は、電源線74に基準電源PVSSから供給する基準電位VSSよりも低い電位とされる。リセット電位VRSは、リセット動作によりOLED90に印加される電圧(VSS−VRS)がOLED90の発光しきい値電圧(順方向電圧降下VF)以下となるように設定される。
例えば、画素50を、OLED90の向きを図3、図5とは逆にし、電源線76に駆動電源から供給する駆動電位を基準電位VSSに対して低い電位とし、さらに駆動TFT92をp型TFTとした構成とすることができる。
以上実施形態を用いて説明した本発明によれば、画素回路の素子数を低減し、高精細化を図ると共に、黒画面の挿入時に横線欠けや横スジなどが発生しない、表示品位の優れた動画表示が可能となる。
上記実施形態においては、表示装置の開示例として有機EL表示装置の場合を例示したが、ホールド応答型ディスプレイであって、図7の画素回路について述べた問題と同様の問題を有する画素回路を備えた他の種類の表示装置にも本発明を適用可能である。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、動作の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものついては、当然に本発明によりもたらされるものと解される。
30 有機EL表示装置、32 本体回路、34 表示基板、36 接続基板、38 表示部、40 駆動回路、50 画素、52 走査線駆動回路、54 映像線駆動回路、56 コントローラ、58,60,62 電源回路、64 リセットスイッチ、66 点灯制御線、68 書き込み制御線、70 リセット制御線、72 映像信号線、74,76 電源線、78 リセット線、90 OLED、92 駆動TFT、94 点灯スイッチ、96 書き込みスイッチ、98 キャパシタ、110 初期化信号線、112 初期化スイッチ、114 初期化制御線。
Claims (10)
- 画像信号に応じた記憶電圧を書き込み期間にて設定され、前記記憶電圧に応じて発光期間にて発光する画素を有した表示装置を駆動する駆動方法であって、前記表示装置は、
供給される駆動電流に応じて発光する発光素子と、
第1端子が前記発光素子と電気的に接続され第2端子が駆動電源と電気的に接続され、前記発光期間に前記記憶電圧に応じた前記駆動電流を流す駆動トランジスタと、
前記駆動電源と前記第2端子との継断を切り替える第1スイッチング素子と、
前記第2端子と電気的に接続され、前記書き込み期間における前記記憶電圧のリセット動作に用いるリセット電位がリセット電源から印加されるリセット線と、
前記リセット線への前記リセット電位の印加の有無を切り換える第2スイッチング素子と、を有し、
当該駆動方法は、前記発光期間の一部にて、前記第1スイッチング素子を制御して前記駆動電源と前記駆動トランジスタとの間を遮断し、前記駆動電流を強制的に停止する非発光期間を設ける一方、前記第2スイッチング素子を制御して前記非発光期間を通じて前記リセット線を前記リセット電位に設定すること、
を特徴とする表示装置の駆動方法。 - 請求項1に記載の駆動方法において、
前記駆動トランジスタはnチャネル型トランジスタであり、
前記発光素子は、前記駆動トランジスタに接続される端子とは反対側の端子に基準電位を印加され、
前記駆動電源の電位は前記基準電位に対して高い電位であり、
前記リセット電位は、前記基準電位に対して、前記発光素子の発光開始電圧よりも小さい電位差を与えられること、
を特徴とする表示装置の駆動方法。 - 請求項1に記載の駆動方法において、
前記駆動トランジスタはpチャネル型トランジスタであり、
前記発光素子は、前記駆動トランジスタに接続される端子とは反対側の端子に基準電位を印加され、
前記駆動電源の電位は前記基準電位に対して低い電位であり、
前記リセット電位は、前記基準電位に対して、前記発光素子の発光開始電圧よりも小さい電位差を与えられること、
を特徴とする表示装置の駆動方法。 - 請求項1に記載の駆動方法において、
前記第1スイッチング素子と前記第2スイッチング素子とは、互いに排他的にオンすること、を特徴とする表示装置の駆動方法。 - 画像信号に応じた記憶電圧を書き込み期間にて設定され、前記記憶電圧に応じて発光期間にて発光する画素を有した表示装置であって、
供給される駆動電流に応じて発光する発光素子と、
第1端子が前記発光素子と電気的に接続され第2端子が駆動電源と電気的に接続され、前記発光期間に前記記憶電圧に応じた前記駆動電流を流す駆動トランジスタと、
前記駆動電源と前記第2端子との継断を切り替える第1スイッチング素子と、
前記第2端子と電気的に接続され、前記書き込み期間における前記記憶電圧のリセット動作に用いるリセット電位がリセット電源から印加されるリセット線と、
前記リセット線への前記リセット電位の印加の有無を切り換える第2スイッチング素子と、
前記発光期間の一部にて、前記第1スイッチング素子を制御して前記駆動電源と前記駆動トランジスタとの間を遮断し、前記駆動電流を強制的に停止する非発光期間を設ける一方、前記第2スイッチング素子を制御して前記非発光期間を通じて前記リセット線を前記リセット電位に設定する制御部と、
を有することを特徴とする表示装置。 - 画像信号に応じた記憶電圧を書き込み期間にて設定され、前記記憶電圧に応じて発光期間にて発光する複数の画素が複数行に亘り配列された表示装置であって、
前記画素ごとに設けられ、供給される駆動電流に応じて発光する発光素子と、
前記画素ごとに設けられ、第1端子が前記発光素子と電気的に接続され第2端子が駆動電源と電気的に接続され、前記発光期間に前記記憶電圧に応じた前記駆動電流を流す駆動トランジスタと、
前記駆動電源と、各画素行に配置された複数の前記駆動トランジスタの前記第2端子との継断を切り替える少なくとも1つの第1スイッチング素子と、
前記各画素行に配置された複数の前記駆動トランジスタの前記第2端子と電気的に接続され、前記書き込み期間における前記記憶電圧のリセット動作に用いるリセット電位がリセット電源から印加される少なくとも1本のリセット線と、
前記各リセット線への前記リセット電位の印加の有無を切り換える第2スイッチング素子と、
前記発光期間の一部にて、前記各第1スイッチング素子を制御して前記駆動電源と前記駆動トランジスタとの間を遮断し、前記駆動電流を強制的に停止する非発光期間を設ける一方、前記第2スイッチング素子を制御して前記非発光期間を通じて前記各リセット線を前記リセット電位に設定する制御部と、
を有することを特徴とする表示装置。 - 請求項5又は請求項6に記載の表示装置において、
前記駆動トランジスタはnチャネル型トランジスタであり、
前記発光素子は、前記駆動トランジスタに接続される端子とは反対側の端子に基準電位を印加され、
前記駆動電源の電位は前記基準電位に対して高い電位であり、
前記リセット電位は、前記基準電位に対して、前記発光素子の発光開始電圧よりも小さい電位差を与えられること、
を特徴とする表示装置。 - 請求項5又は請求項6に記載の表示装置において、
前記駆動トランジスタはpチャネル型トランジスタであり、
前記発光素子は、前記駆動トランジスタに接続される端子とは反対側の端子に基準電位を印加され、
前記駆動電源の電位は前記基準電位に対して低い電位であり、
前記リセット電位は、前記基準電位に対して、前記発光素子の発光開始電圧よりも小さい電位差を与えられること、
を特徴とする表示装置。 - 請求項7又は請求項8に記載の表示装置において、
前記第1スイッチング素子及び前記第2スイッチング素子は前記駆動トランジスタと同極性のトランジスタで構成されることを特徴とする表示装置。 - 請求項6に記載の表示装置において、
前記複数行の画素が共通の前記リセット線に接続されていること、を特徴とする表示装置。
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