JP2012008228A - 画像表示装置 - Google Patents

Abstract

【課題】データ信号による駆動トランジスタの閾値電圧の変動を抑えた画像表示装置を提供すること。
【解決手段】画像表示装置は、データ信号を供給するデータ線と、複数の画素回路とを含む。前記各画素回路は、発光素子と、前記データ信号により生じる電位差を記憶する容量と、ゲート電極が前記容量を介して前記データ線に接続され、前記データ線が供給する電位と前記容量に記憶された電位差とにより生じるゲート電極とソース電極の間の電位差により前記発光素子の発光を制御する駆動トランジスタと、オン時には前記駆動トランジスタのゲート電極とソース電極の間の電位差を前記データ信号により変動させ、オフ時には該電位差を変動させない変動制御スイッチと、を含む。
【選択図】図２

Description

本発明は画像表示装置、特に発光素子を用いた画像表示装置に関する。

近年有機ＥＬ表示装置など、発光素子を用いた画像表示装置の開発が盛んに行われている。発光素子を用いた画像表示装置には、複数の画素回路のそれぞれに含まれる容量に発光量を示す電位差を記憶させる期間（書込期間）と、その複数の画素回路を発光させる期間（発光期間）とを分離する駆動方法を用いたものがある。

図１６は、従来の画像表示装置に含まれる画素回路の回路構成の一例を示す回路図である。画像表示装置には複数の画素回路が含まれるが、本図にはそのうち１つと、その画素回路に接続される配線とを示している。配線にはデータ線ＤＡＴと電源線ＰＷＲとリセットスイッチ制御線ＲＥＳと、点灯制御スイッチ制御線ＩＬＭとがある。データ線ＤＡＴと電源線ＰＷＲとは図中上下方向に延び、リセットスイッチ制御線ＲＥＳと、点灯制御スイッチ制御線ＩＬＭとは図中左右方向に延びている。画素回路は発光素子ＩＬと、駆動トランジスタＴＲＤと、容量ＣＰと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲとを含む。駆動トランジスタＴＲＤはｐＭＯＳの薄膜トランジスタである。駆動トランジスタＴＲＤのゲート電極は容量を介してデータ線ＤＡＴに接続され、駆動トランジスタＴＲＤのソース電極は電源線ＰＷＲに接続され、駆動トランジスタＴＲＤのドレイン電極は点灯制御スイッチＳＷＩを介して発光素子ＩＬの一端に接続されている。発光素子ＩＬの他端は接地電位などの基準電位を供給する配線に接続されている。また駆動トランジスタＴＲＤのドレイン電極とゲート電極との間には、リセットスイッチＳＷＲが設けられている。なお、リセットスイッチＳＷＲおよび点灯制御スイッチＳＷＩは薄膜トランジスタである。リセットスイッチＳＷＲのゲート電極はリセットスイッチ制御線ＲＥＳに接続され、点灯制御スイッチＳＷＩのゲート電極は点灯制御スイッチ制御線ＩＬＭに接続されている。

この画像表示装置における駆動方法について説明する。書込期間中には、同じデータ線に接続される複数の画素回路に対して順次データ信号が供給され、複数の画素行のある１つの行の制御線に書込み動作に準じた制御信号が供給され、制御信号が供給される画素回路に含まれる容量にそのデータ信号に応じた電位差が記憶される。制御信号が供給される画素回路では、まずリセットスイッチＳＷＲと点灯制御スイッチＳＷＩとがオンされるとともにデータ線ＤＡＴから発光量を示すデータ信号が供給され、容量ＣＰに溜まった電荷がリセットされる。次に点灯制御スイッチＳＷＩがオフされ、そのデータ信号と駆動トランジスタＴＲＤの閾値電圧Ｖｔｈとが反映された電位差が容量ＣＰに生じる。そしてリセットスイッチＳＷＲがオフとなりその電位差が容量ＣＰに記憶される。この動作は各画素回路に対して行われる。そして画像表示装置内の全ての画素回路に含まれる容量ＣＰに電位差を記憶させると、複数の画素回路に含まれる点灯制御スイッチＳＷＩがオンされるとともにデータ線ＤＡＴから発光期間用の電位が供給され、駆動トランジスタＴＲＤはデータ信号が示す階調に応じた電流を発光素子に向けて流し、発光素子ＩＬはデータ信号に応じた輝度で発光する。特許文献１には、上述の画像表示装置の例が開示されている。

特開２００３−１２２３０１号公報

ある画素回路に含まれる駆動トランジスタＴＲＤにヒステリシス特性がある場合、同じデータ線に接続される他の画素回路に含まれる容量ＣＰに電位差を記憶させるためのデータ信号によって、ヒステリシスが生じ駆動トランジスタＴＲＤの閾値電圧Ｖｔｈが変動する。それにより容量ＣＰに電位差を記憶させる際（書込み時）の閾値電圧Ｖｔｈと発光時の閾値電圧Ｖｔｈとの差が他の画素回路に対するデータ信号によって変動し、発光量のムラなどの画質の劣化を招くことになる。

本発明は上記課題を鑑みてなされたものであって、その目的は、同じデータ線に接続される他の画素回路に対するデータ信号によって生じる書込み時の閾値電圧Ｖｔｈと発光時の閾値電圧Ｖｔｈとの差のばらつきが抑えられた画像表示装置を提供することにある。

本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。

（１）データ信号を供給するデータ線と、複数の画素回路とを含み、前記各画素回路は、発光素子と、前記データ信号により生じる電位差を記憶する容量と、ゲート電極が前記容量を介して前記データ線に接続され、前記データ線が供給する電位と前記容量に記憶された電位差とにより生じるゲート電極とソース電極の間の電位差により前記発光素子の発光を制御する駆動トランジスタと、オン時には前記駆動トランジスタのゲート電極とソース電極の間の電位差を前記データ信号により変動させ、オフ時には該電位差を変動させない変動制御スイッチと、を含むことを特徴とする画像表示装置。

（２）（１）において、前記各画素回路に含まれる変動制御スイッチと容量とは、データ線と該画素回路に含まれる駆動トランジスタのゲート電極の間に直列的に配置されていることを特徴とする画像表示装置。

（３）（２）において、前記各画素回路に含まれる駆動トランジスタのゲート電極と容量とは、該画素回路に含まれる変動制御スイッチを介して接続されることを特徴とする画像表示装置。

（４）（１）から（３）において、前記データ線は、前記複数の画素回路に含まれる容量に電位差を記憶させる前記データ信号を供給する期間と異なる発光期間に、前記複数の画素回路に含まれる駆動トランジスタのゲート電極に向けて発光用電位を供給し、前記各画素回路に含まれる駆動トランジスタは、前記発光用電位と前記容量に記憶された電位差とにより生じるゲート電極とソース電極の間の電位差により該画素回路に含まれる発光素子の発光を制御する、ことを特徴とする画像表示装置。

（５）（２）において、前記各画素回路に含まれる駆動トランジスタのゲート電極と変動制御スイッチとは、該画素回路に含まれる容量を介して接続される、ことを特徴とする画像表示装置。

（６）（２）において、前記各画素回路に含まれる変動制御スイッチの一端は前記駆動トランジスタのソース電極に接続され、他端には電源電位が供給される、ことを特徴とする画像表示装置。

（７）データ信号を供給するデータ線と複数の画素回路とを含み、前記各画素回路は、発光素子と、一端が前記データ線に接続され、前記データ信号により生じる電位差を記憶する容量と、一端が前記容量の他端に接続される変動制御スイッチと、ゲート電極が前記変動制御スイッチの他端に接続され、前記データ線が供給する電位と前記容量に記憶された電位差とに基づいて前記発光素子の発光制御を行う駆動トランジスタと、一端が前記発光素子の一端と接続され、他端が前記駆動トランジスタのドレイン電極に接続される点灯制御スイッチと、一端が前記駆動トランジスタのゲート電極に接続され、他端が前記駆動トランジスタのドレイン電極に接続されるリセットスイッチと、を含むことを特徴とする画像表示装置。

（８）データ信号を供給するデータ線と複数の画素回路と電源線とを含み、前記各画素回路は、発光素子と、一端が前記データ線に接続され、前記データ信号により生じる電位差を記憶する第１の容量と、ゲート電極が前記第１の容量の他端に接続され、前記データ線が供給する電位と前記第１の容量に記憶された電位差とに基づいて前記発光素子の発光制御を行う駆動トランジスタと、一端が前記発光素子の一端と接続され、他端が前記駆動トランジスタのドレイン電極に接続される点灯制御スイッチと、一端が前記駆動トランジスタのゲート電極に接続され、他端が前記駆動トランジスタのドレイン電極に接続されるリセットスイッチと、一端が前記駆動トランジスタのゲート電極に接続され、他端が前記駆動トランジスタのソース電極に接続され、前記データ信号により生じる電位差を記憶する第２の容量と、一端が電源線に接続され、他端が前記駆動トランジスタのソース電極に接続される変動制御スイッチと、を含むことを特徴とする画像表示装置。

本発明によれば画像表示装置において、同じデータ線に接続される他の画素回路に対するデータ信号によって生じる書込み時の閾値電圧Ｖｔｈと発光時の閾値電圧Ｖｔｈとの差のばらつきが抑えられる。

本発明の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す図である。 本発明の実施形態に係る有機ＥＬ表示装置における各画素回路の構成の一例を示す回路図である。 統合データ線、変動制御スイッチ制御線ＨＹＳ、リセットスイッチ制御線ＲＥＳ、点灯制御スイッチ制御線ＩＬＭに供給される電位の変化を示す波形図である。 ある水平走査期間におけるＲＧＢ切替制御線、変動制御スイッチ制御線、リセットスイッチ制御線および点灯制御スイッチ制御線の電位の変化を示す波形図である。 書込期間において、データ信号の書込みが行われていない画素回路の各スイッチの状態を示す図である。 書込期間において、データ信号の書込みが行われている画素回路の各スイッチの状態を示す図である。 書込期間において、データ信号の書込みが行われている画素回路の各スイッチの状態を示す図である。 書込期間において、データ信号の書込みが行われている画素回路の各スイッチの状態を示す図である。 発光期間における画素回路の各スイッチの状態を示す図である。 ｐチャネル型の薄膜トランジスタのヒステリシス特性を示す図である。 ｐチャネル型の薄膜トランジスタのゲート電極にパルス信号が与えられた場合に流れる電流量の時間変化を示す図である。 有機ＥＬ表示装置に表示させる画像のパターンの例を示す図である。 従来の有機ＥＬ表示装置におけるＡ点およびＢ点におけるデータ線電位と閾値電圧との変化を示す波形図である。 従来の有機ＥＬ表示装置におけるＡ’点およびＢ’点におけるデータ線電位と閾値電圧との変化を示す波形図である。 本実施形態に係る有機ＥＬ表示装置におけるＡ点およびＢ点におけるデータ線電位と閾値電圧との変化を示す波形図である。 本実施形態に係る有機ＥＬ表示装置におけるＡ’点およびＢ’点におけるデータ線電位と閾値電圧との変化を示す波形図である。 本発明の実施形態に係る有機ＥＬ表示装置の画素回路の他の一例を示す図である。 本発明の実施形態に係る有機ＥＬ表示装置の画素回路の他の一例を示す図である。 本発明の実施形態に係る有機ＥＬ表示装置の画素回路の他の一例を示す図である。 従来の画素回路の構成の一例を示す回路図である。

以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお以下では、発光素子を用いた画像表示装置の一種である有機ＥＬ表示装置に本発明を適用した場合について説明する。

図１は、本発明の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す図である。有機ＥＬ表示装置は、物理的には、アレイ基板と、フレキシブルプリント基板と、パッケージに封入されたドライバ集積回路とを含む。アレイ基板上には、画像を表示する表示領域ＤＡが配置される。図１に示す回路は、主にアレイ基板とドライバ集積回路とに設けられている。有機ＥＬ表示装置のアレイ基板上には表示領域ＤＡがあり、表示領域ＤＡにはマトリクス状に画素が配置されている。画素となる領域のそれぞれには３つの画素回路ＰＣＲ，ＰＣＧ，ＰＣＢが図中横方向に並んで配置されている。画素回路ＰＣＲは赤い光を発する発光素子を含み、赤を表示する。画素回路ＰＣＧは緑の光を発する発光素子を含み、緑を表示する。画素回路ＰＣＢは青い光を発する発光素子を含み、青を表示する。以下では画素回路の種類を区別しないときは画素回路ＰＣと呼ぶ。なお表示領域ＤＡにはＭ列×Ｎ行の画素が配置されている。なお、ｎ行目ｍ列目の画素を構成する画素回路ＰＣＲをＰＣＲ（ｍ，ｎ）、緑の画素回路ＰＣＧをＰＣＧ（ｍ，ｎ）、青の画素回路ＰＣＢをＰＣＢ（ｍ，ｎ）と記す。また表示領域内には（３×Ｍ）列×Ｎ行の画素回路ＰＣが並んでおり、本実施形態では同じ列に並んでいる画素回路ＰＣは同じ色を表示する。

表示領域ＤＡ内では、さらに画素回路ＰＣの各列に対応してデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ（以下これらのデータ線を区別しない時はデータ線ＤＡＴと呼ぶ）と、電源線ＰＷＲと、が図中上下方向に延び、画素回路ＰＣの各行に対応してリセットスイッチ制御線ＲＥＳ、点灯制御スイッチ制御線ＩＬＭ、および変動制御スイッチ制御線ＨＹＳと、が図中左右方向に延びている。またアレイ基板上の領域であって表示領域ＤＡの外の領域には、データ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢに対応して設けられたＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢと、統合データ線ＤＡＴＩと、データ線駆動回路ＸＤＶと、垂直走査回路ＹＤＶと、が設けられている。なお、データ線駆動回路ＸＤＶと垂直走査回路ＹＤＶとの一部はドライバ集積回路にも設けられている。

同じデータ線ＤＡＴに接続される画素回路ＰＣは同じ色を表示する。以下では、ｍ列目の画素の列を構成する画素回路ＰＣＲの列に対応するデータ線ＤＡＴＲをＤＡＴＲ（ｍ）と、画素回路ＰＣＧの列に対応するデータ線ＤＡＴＧをＤＡＴＧ（ｍ）と、画素回路ＰＣＢの列に対応するデータ線ＤＡＴＢをＤＡＴＢ（ｍ）と記す。あるデータ線ＤＡＴは、対応する列内の複数の画素回路ＰＣに対してデータ信号を供給する。また、リセットスイッチ制御線ＲＥＳと、点灯制御スイッチ制御線ＩＬＭと、変動制御スイッチ制御線ＨＹＳとの数はそれぞれ画素回路ＰＣの行数と同じ数（Ｎ本）である。ｎ行目の画素回路の行に対応するリセットスイッチ制御線ＲＥＳをＲＥＳ（ｎ）、点灯制御スイッチ制御線をＩＬＭ（ｎ）、変動制御スイッチ制御線ＨＹＳをＨＹＳ（ｎ）と記す。リセットスイッチ制御線ＲＥＳ、点灯制御スイッチ制御線ＩＬＭおよび変動制御スイッチ制御線ＨＹＳの一端は垂直走査回路ＹＤＶに接続されている。また表示領域ＤＡ内には、各画素回路ＰＣに電源を供給する電源線ＰＷＲが設けられている。

ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢは薄膜トランジスタであって、画素の列に対応してそれぞれｍ個設けられている。ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＡが接続され、ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＢが接続され、ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＣが接続される。

画素のｍ列目に対応するデータ線ＤＡＴのうち画素回路ＰＣＲに対応するデータ線ＤＡＴＲ（ｍ）の下端には、ＲＧＢ切替スイッチＤＳＲの一端が接続されている。ＲＧＢ切替スイッチＤＳＲの他端は、画素の列に対応してＭ本設けられた統合データ線ＤＡＴＩのうちｍ列目の画素に対応する統合データ線ＤＡＴＩの一端と接続されている。同様に、データ線ＤＡＴＧ（ｍ）の下端はＲＧＢ切替スイッチＤＳＧを介して対応する統合データ線ＤＡＴＩの一端と接続されており、データ線ＤＡＴＢ（ｍ）の下端はＲＧＢ切替スイッチＤＳＢを介して対応する統合データ線ＤＡＴＩの一端と接続されている。統合データ線ＤＡＴＩの他端は、データ線駆動回路ＸＤＶに接続されている。

なお、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢのドレイン電極は統合データ線ＤＡＴＩに接続され、ソース電極は対応するデータ線ＤＡＴに接続されている。なお、薄膜トランジスタのソース電極とドレイン電極とは、その薄膜トランジスタを流れる電流の向きとトランジスタがｎチャネル型かｐチャネル型かとによって定まるものであり、薄膜トランジスタそのものに極性があるわけではない。よってソース電極の接続先とドレイン電極の接続先とが反対になっていてもよい。

図２は、各画素回路ＰＣの構成の一例を示す回路図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、容量ＣＰと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、変動制御スイッチＳＷＨと、を含む。発光素子ＩＬの一端には図示しない基準電位供給配線によって基準電位が供給される。容量ＣＰの一端はこの画素回路ＰＣに対応するデータ線ＤＡＴに接続され、駆動トランジスタＴＲＤのゲート電極は容量ＣＰの他端と変動制御スイッチＳＷＨを介して接続されている。駆動トランジスタＴＲＤのソース電極は電源線ＰＷＲに接続され、ドレイン電極は点灯制御スイッチＳＷＩの一端に接続される。点灯制御スイッチＳＷＩの他端は発光素子ＩＬの他端と接続されている。駆動トランジスタＴＲＤのゲート電極とドレイン電極とは、リセットスイッチＳＷＲを介して接続されている。駆動トランジスタＴＲＤはｐチャネル型の薄膜トランジスタであり、点灯制御スイッチＳＷＩ、リセットスイッチＳＷＲ、および変動制御スイッチＳＷＨはｎチャネル型の薄膜トランジスタである。点灯制御スイッチＳＷＩのゲート電極はこの画素回路ＰＣに対応する点灯制御スイッチ制御線ＩＬＭに接続され、リセットスイッチＳＷＲのゲート電極はこの画素回路ＰＣに対応するリセットスイッチ制御線ＲＥＳに接続され、変動制御スイッチＳＷＨのゲート電極は変動制御スイッチ制御線ＨＹＳに接続されている。以下では駆動トランジスタＴＲＤのゲート電極が接続されているノードをノードＮＡと呼ぶ。

なお、基準電位は、電源線ＰＷＲから供給される電源電位やデータ線ＤＡＴ、点灯制御スイッチ制御線ＩＬＭ、および変動制御スイッチＳＷＨに供給される電位との関係で基準となる電位である。基準電位は必ずしも接地された電極から供給されなくてもよい。

次に本実施形態に係る画像表示装置の駆動方法について説明する。図３は、統合データ線ＤＡＴＩ、変動制御スイッチ制御線ＨＹＳ、リセットスイッチ制御線ＲＥＳおよび点灯制御スイッチ制御線ＩＬＭに供給される電位の変化を示す波形図である。以下では画素の行数Ｎは４８０であるとして説明する。本図には、統合データ線ＤＡＴＩの電位、変動制御スイッチ制御線ＨＹＳ（１），ＨＹＳ（２），ＨＹＳ（４８０）、リセットスイッチ制御線ＲＥＳ（１），ＲＥＳ（２），ＲＥＳ（４８０）、点灯制御スイッチ制御線ＩＬＭ（１），ＩＬＭ（２），ＩＬＭ（４８０）の１フレーム期間における電位変化が示されている。１フレーム期間は書込期間ＰＷと発光期間ＰＩＬとに分けられる。書込期間ＰＷでは画素回路ＰＣの行ごとにその行の画素回路ＰＣに含まれる容量にデータ信号に基づく電位差を記憶させる操作（以下画素回路ＰＣへのデータ信号の書込みという）が行われる。１つの行の画素回路ＰＣにデータ信号の書込みを行う期間を水平走査期間１Ｈと呼び、書込期間ＰＷは４８０の水平走査期間により構成されている。書込期間ＰＷのうち１つの水平走査期間１Ｈでは、その水平走査期間１Ｈに対応する行の画素回路ＰＣに含まれるスイッチに対してオンオフ操作が行われ、他の行の画素回路ＰＣに含まれるスイッチはオフとなっている。スイッチのオンオフの信号を供給する配線の電位で説明すれば、ある行の画素回路ＰＣに対応する水平走査期間１Ｈには、その行に対応する変動制御スイッチ制御線ＨＹＳ、リセットスイッチ制御線ＲＥＳ、および点灯制御スイッチ制御線ＩＬＭに供給される電位がハイレベルとローレベルの間で切替えられ、その行に対応しない変動制御スイッチ制御線ＨＹＳ、リセットスイッチ制御線ＲＥＳ、および点灯制御スイッチ制御線ＩＬＭにはローレベルの電位が供給される。４８０の行の画素回路ＰＣにデータ信号の書込が行われると、発光期間ＰＩＬとなり、各画素回路ＰＣに含まれる発光素子ＩＬがその画素回路ＰＣに書き込まれたデータ信号に応じて発光する。発光期間ＰＩＬには統合データ線ＤＡＴＩを介してデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢに参照電位が供給され、さらに各行の変動制御スイッチ制御線ＨＹＳは変動制御スイッチＳＷＨをオンする電位となり、各行の点灯制御スイッチ制御線ＩＬＭは点灯制御スイッチＳＷＩをオンする電位となり、リセットスイッチ制御線ＲＥＳはリセットスイッチＳＷＲをオフする電位となる。

以下ではある行の画素回路ＰＣに着目してデータ信号の書込みを行う際の動作について説明する。図４はある水平走査期間１ＨにおけるＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、変動制御スイッチ制御線ＨＹＳ（ｋ）、リセットスイッチ制御線ＲＥＳ（ｋ）および点灯制御スイッチ制御線ＩＬＭ（ｋ）の電位の変化を示す波形図である。ここで、ｋは１から４８０の整数であり、図中の水平走査期間１Ｈは、ｋ行目の画素回路ＰＣに対応している。図５Ａから図５Ｅは、画素回路ＰＣの各スイッチの状態を示す図である。

図５Ａは、書込期間ＰＷにおいて、データ信号の書込みが行われていない画素回路ＰＣの各スイッチの状態を示す図である。ｋ行目の画素回路ＰＣにデータ信号が書き込まれる前には変動制御スイッチ制御線ＨＹＳ（ｋ）、リセットスイッチ制御線ＲＥＳ（ｋ）および点灯制御スイッチ制御線ＩＬＭ（ｋ）には垂直走査回路ＹＤＶからローレベルの電位が供給されており、この画素回路ＰＣに含まれる変動制御スイッチＳＷＨ、リセットスイッチＳＷＲ、点灯制御スイッチＳＷＩはオフ状態となる。

次にｋ行目の画素回路ＰＣにデータ信号を書き込む水平走査期間１Ｈになると、変動制御スイッチ制御線ＨＹＳ（ｋ）にハイレベルの電位が供給され、変動制御スイッチＳＷＨがオンとなる。この時の画素回路の各スイッチの状態を図５Ｂに示す。次にＲＧＢ切替制御線ＣＬＡの電位がローレベルからハイレベルになり、統合データ線ＤＡＴＩがデータ線ＤＡＴＲに接続される。そしてデータ線ＤＡＴＲの列のｋ行目の画素回路ＰＣＲの発光量を示すデータ信号が統合データ線ＤＡＴＩに入力され、そのデータ線ＤＡＴＲの電位がデータ信号の電位となる。そしてＲＧＢ切替制御線ＣＬＡの電位がローレベルに、ＲＧＢ切替制御線ＣＬＢがハイレベルになり、統合データ線ＤＡＴＩが接続される先がデータ線ＤＡＴＧに代わる。そして同様にしてデータ線ＤＡＴＧの電位は、ｋ行目の画素回路ＰＣＧの発光量を示すデータ信号の電位となる。そしてＲＧＢ切替制御線ＣＬＣの電位がＲＧＢ切替制御線ＣＬＢの代わりにハイレベルとなり、統合データ線ＤＡＴＩが接続される先がデータ線ＤＡＴＢに代わる。同様にしてデータ線ＤＡＴＢの電位がｋ行目の画素回路ＰＣＢの発光量を示すデータ信号の電位となる。これらの各データ線ＤＡＴの電位は、そのデータ線ＤＡＴと他の配線との間に生じた寄生容量により、データ線ＤＡＴと統合データ線ＤＡＴＩとの間の接続が切られた後も保持される。

次にリセットスイッチ制御線ＲＥＳ（ｋ）と点灯制御スイッチ制御線ＩＬＭ（ｋ）との電位がハイレベルとなり、リセットスイッチＳＷＲと点灯制御スイッチＳＷＩとがオンになる。すると、容量ＣＰから発光素子ＩＬに向かって電流が流れ、ノードＮＡの電位が低くなる（この動作をプリチャージという）。図５Ｃはこのタイミングにおける各スイッチの状態を示す図である。この際、発光素子ＩＬに電流が流れるが、このプリチャージ操作を行う期間は発光期間に比べて充分に短いので、発光素子ＩＬの発光は微発光にとどまる。そしてその短い期間の後に点灯制御スイッチ制御線ＩＬＭ（ｋ）の電位がローレベルとなり、点灯制御スイッチＳＷＩはオフとなる。図５Ｄはこのタイミングにおける各スイッチの状態を示す図である。点灯制御スイッチＳＷＩがオフとなったタイミングでははじめはノードＮＡの電位が低いので駆動トランジスタＴＲＤは電流を流すが、電流を流すにつれ容量ＣＰの電極に溜まる電荷によりゲート−ソース間の電位差が変化し、その電位差が駆動トランジスタＴＲＤの閾値電圧Ｖｔｈとなった時点で駆動トランジスタＴＲＤは電流を流さなくなる。一方でデータ線ＤＡＴは寄生容量により保存されたデータ信号の電位を容量の一端に供給しているため、容量ＣＰには閾値電圧Ｖｔｈとデータ信号が供給する電位とにより電位差が生じる。その後、リセットスイッチ制御線ＲＥＳ（ｋ）の電位がローレベルとなりリセットスイッチＳＷＲがオフとなり、容量ＣＰはその電位差を記憶する。その直後に変動制御スイッチＳＷＨがオフとなり、次の行の画素回路ＰＣへのデータ信号の書込みへと移る。

発光期間ＰＩＬには、変動制御スイッチ制御線ＨＹＳと点灯制御スイッチ制御線ＩＬＭとにはハイレベルの電位が供給され、またデータ線ＤＡＴには参照電位が供給され、各画素回路に含まれる発光素子ＩＬは、その画素回路に含まれる容量ＣＰが記憶した電位差に応じて発光する。図５Ｅは発光期間ＰＩＬにおける画素回路ＰＣの各スイッチの状態を示す図である。ここで、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣはハイレベルとなり、データ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢは統合データ線ＤＡＴＩに接続されている。データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してデータ線ＤＡＴに参照電位を供給する。すると、駆動トランジスタＴＲＤのゲート−ソース間には参照電位とデータ信号の電位との差から閾値電圧Ｖｔｈを足した電位が供給され、それによって発光素子に向けて流す電流量を調節し、発光を制御する。ここで書込み時と発光時とで閾値電圧Ｖｔｈが同じであれば、駆動トランジスタＴＲＤはその閾値電圧Ｖｔｈの大小に関わらず参照電位とデータ信号の電位との差に応じた電流を発光素子ＩＬに向けて流し、発光素子ＩＬは参照電位とデータ信号の電位との差に応じた発光量で発光する。

ここで駆動トランジスタＴＲＤのようなｐチャネル型の薄膜トランジスタでは、その閾値電圧Ｖｔｈがゲート電極−ソース電極間に印加された電位差の履歴によって変動する特性（ヒステリシス特性）があることが知られている。これについて説明する。

図６はｐチャネル型の薄膜トランジスタのヒステリシス特性を示す図である。閾値電圧Ｖｔｈはある一定値以上の電流が流れるゲート−ソース間の電位差（ゲート電圧Ｖｇ）である。図６から、ゲート電圧Ｖｇを、プラスからマイナスへ（薄膜トランジスタをオフからオンへ）変化させる時は閾値電圧Ｖｔｈがプラス方向へ変動しており、ゲート電圧Ｖｇをマイナスからプラスに（薄膜トランジスタをオンからオフへ）変化させる時は閾値電圧Ｖｔｈがマイナス方向へ変動していることがわかる。

図７はｐチャネル型の薄膜トランジスタのゲート電極にパルス信号が与えられた場合に流れる電流量の時間変化を示す図である。このパルス信号は、はじめは閾値電圧Ｖｔｈ近傍の電圧が印加され、時刻ｔ１（ｓ）から時刻ｔ２＝ｔ１＋０．１（ｓ）まで（０＜ｔ１＜ｔ２＜１）０．１ｓの間マイナス方向の電圧であって薄膜トランジスタをオンする電圧を印加し、その後再び閾値電圧Ｖｔｈ近傍の電圧を印加した場合の薄膜トランジスタのソース−ドレイン電極間に流れる電流の量を示している。すると、パルスを加えた直後はパルスを加える前より電流量が少なくなる。そしてゲート電圧をそのまま保持すると、徐々にパルスを印加する前の電流量に戻っていく。入力するパルス信号の保持時間が長いほど、そして入力パルスの電圧変化が大きいほど、パルスを加えてからの電流量の変化が大きくなる。なお、図６および図７に示すヒステリシス特性は駆動トランジスタＴＲＤに相当するトランジスタの特性である。作成プロセスによってヒステリシス特性による電流の変化量などが異なるとしても、少なくともゲート電圧Ｖｇの変化により閾値電圧Ｖｔｈが変化する点は同様である。

図１６に示されるような変動制御スイッチＳＷＨがない従来の画像表示装置では、他の行の画素回路ＰＣに書込みを行う際のデータ信号によって、駆動トランジスタＴＲＤの電位が変化する。これによる閾値電圧Ｖｔｈへの影響と、表示される画像への影響をある表示パターンの場合を例にして説明する。

図８は有機ＥＬ表示装置に表示させる画像のパターンの例を示す図である。以下ではこのパターンの例に従って各画素回路ＰＣにデータ信号の書込みを行う場合について説明していく。このパターンにおいては、表示させる画像の中心に矩形の黒領域ＢＡがあり、その外側はグレー領域ＧＡとなっている。そして、画像上の点Ａ、点Ｂ、点Ａ’、点Ｂ’はそれぞれグレー領域ＧＡ上の点である。点Ａと点ＢとはＸ座標が同じであり、どちらも同じデータ線ＤＡＴに接続された画素回路ＰＣによって表示される。また点Ａ’と点Ｂ’ともＸ座標が同じであり同様に同じデータ線ＤＡＴに接続された画素回路ＰＣによって表示される。点Ａと点Ａ’とは同じ行の画素回路ＰＣにより表示され、点Ｂと点Ｂ’とも同じ行の画素回路ＰＣにより表示される。点Ａと点Ｂとの間には黒領域ＢＡが無い一方、点Ａ’と点Ｂ’との間には黒領域ＢＡがある。このパターンを従来の有機ＥＬ表示装置で表示させた場合にグレー領域ＧＡのうち他のグレー領域ＧＡと異なる輝度で表示される領域が下部領域ＨＡである。

図９は従来の有機ＥＬ表示装置におけるＡ点およびＢ点におけるデータ線電位Ｖｄａｔａと閾値電圧Ｖｔｈとの変化を示す波形図である。データ線電位Ｖｄａｔａは、Ａ点を表示する画素回路ＰＣ（以下Ａの画素回路ＰＣ）およびＢ点を表示する画素回路ＰＣ（以下Ｂの画素回路ＰＣ）に接続されるデータ線ＤＡＴに印加される電位である。本図には、データ線電位Ｖｄａｔａと、Ａの画素回路ＰＣ内のノードＮＡの電位Ｖａおよび駆動トランジスタＴＲＤの閾値電圧Ｖｔｈと、Ｂの画素回路ＰＣ内のノードＮＡの電位Ｖａおよび駆動トランジスタＴＲＤの閾値電圧Ｖｔｈとが示されている。図１０は従来の有機ＥＬ表示装置における点Ａ’および点Ｂ’におけるデータ線電位Ｖｄａｔａと閾値電圧Ｖｔｈとの変化を示す波形図である。データ線電位Ｖｄａｔａは、点Ａ’を表示する画素回路ＰＣ（以下Ａ’の画素回路ＰＣ）および点Ｂ’を表示する画素回路ＰＣ（以下Ｂ’の画素回路ＰＣ）に接続されるデータ線ＤＡＴに印加される電位である。図９と同様にデータ線電位Ｖｄａｔａと、Ａ’の画素回路ＰＣ内のノードＮＡの電位Ｖａおよび駆動トランジスタＴＲＤの閾値電圧Ｖｔｈと、Ｂ’の画素回路ＰＣ内のノードＮＡの電位Ｖａおよび駆動トランジスタＴＲＤの閾値電圧Ｖｔｈとが示されている。

従来の有機ＥＬ表示装置では、データ信号が書き込まれる画素回路ＰＣ以外でもデータ線ＤＡＴと駆動トランジスタＴＲＤのゲート電極とが容量ＣＰを介して接続されているので、データ線ＤＡＴの電位の変化がそのままノードＮＡの電位Ｖａの変化となる。よって、発光期間ＰＩＬが終わって書込期間ＰＷが始まると、データ線ＤＡＴの電位Ｖｄａｔａは参照電位からグレーを表示させるデータ信号の電位となる。すると、これらの点を表示する画素回路ＰＣのそれぞれに含まれる駆動トランジスタＴＲＤにおいて、その電位Ｖａが低くなることにより、閾値電圧Ｖｔｈがヒステリシス特性によりマイナス方向に変化する。電位Ｖａは、Ａの画素回路ＰＣにデータ信号の書込みを行う時まではＡ、Ｂ、Ａ’、Ｂ’の画素回路ＰＣで同じ電位である。よって、閾値電圧Ｖｔｈのマイナス方向への変化も同様である。そしてＡの画素回路ＰＣに含まれる容量ＣＰおよびＡ’の画素回路ＰＣに含まれる容量ＣＰは、Ｔａのタイミングでこの時点の閾値電圧Ｖｔｈに応じた電位差を記憶する。ここで、点Ａと点Ａ’とでは閾値電圧Ｖｔｈが変化する程度も印加されるデータ信号の電位も同じである。次にＡおよびＢの画素回路ＰＣではこの後データ線ＤＡＴに印加されるデータ線電位Ｖｄａｔａが一定であるため、閾値電圧Ｖｔｈはそのデータ線電位Ｖｄａｔａに応じた電圧に収束していく。Ｂの画素回路ＰＣに含まれる容量ＣＰはＴｂのタイミングでこの時点の閾値電圧Ｖｔｈに応じた電位差を記憶する。

一方、Ａ’の画素回路ＰＣにデータ信号を書き込んだ後、黒領域ＢＡを表示する画素回路ＰＣにデータ信号を書込む期間には、点Ａ’および点Ｂ’に対応するデータ線電位Ｖｄａｔａは黒を表示させる電位となるため、その前後より低くなる。よってその期間にはＡ’およびＢ’の画素回路ＰＣにおいて、駆動トランジスタＴＲＤの閾値電圧Ｖｔｈがマイナスの方向へ変化する。その期間の後には再びデータ線電位Ｖｄａｔａはグレーを表示させる電位になり高くなる。それに合わせて閾値電圧Ｖｔｈはグレーのデータ線電位Ｖｄａｔａに応じて収束する閾値電圧Ｖｔｈに向けてプラスの方向に変化するが、タイミングＴｂの時点では戻る途中であるため、書込み時の閾値電圧Ｖｔｈはグレーのデータ線電位Ｖｄａｔａに応じて収束する電圧より低い電圧となる。

その後、発光期間ＰＩＬにおいては参照電位が供給され、また発光期間ＰＩＬは書込期間ＰＷに比べても長いため、発光期間ＰＩＬの途中でＡ、Ｂ、Ａ’、Ｂ’の画素回路ＰＣにおいて、閾値電圧Ｖｔｈはどれも参照電位に応じた電圧に収束する。ここで、ヒステリシスの影響による発光量の変化は、近似的には書込時と発光期間との閾値電圧Ｖｔｈの差（ΔＶｔｈ）によって比較できる。さらに発光期間ＰＩＬにおける閾値電圧Ｖｔｈをその発光期間ＰＩＬに収束する閾値電圧Ｖｔｈとすれば、点Ａにおける閾値電圧Ｖｔｈの差ΔＶｔｈ＿Ａと点Ａ’における差ΔＶｔｈ＿Ａ’とは同じとなり近似的に発光量は同じである。一方、点Ｂにおける閾値電圧ＶｔｈのΔＶｔｈ＿Ｂと点Ｂ’における閾値電圧Ｖｔｈの差ΔＶｔｈ＿Ｂ’とは相違が生じる。これにより、点Ｂと点Ｂ’とでは発光量の相違ができる。黒領域ＢＡの直下の領域では点Ｂ’と同じ現象が起き、一方黒領域ＢＡの直下でない領域は点Ｂと同じ現象が起きる。

すると左右方向で見ると、下部領域ＨＡの左右の端でその発光量の相違がはっきりと表れる。下部領域ＨＡ内では左右方向でみると同じ発光量であり、上下方向でみると黒領域ＢＡに近くなるほど白くなる。黒領域ＢＡから離れるにつれてその点を表示する画素回路ＰＣへの書込み時の閾値電圧Ｖｔｈがグレー時に収束する閾値電圧Ｖｔｈに近づいていくので、黒領域に近いほど相違が大きく（より白く）、離れるほど相違が小さくなる（よりグレーに近づく）からである。なお、個々の駆動トランジスタＴＲＤの製造時の原因による閾値電圧Ｖｔｈの違いは、駆動方法によってキャンセルされており、発光量の違いとしては認識されない。

一方、本実施形態に係る有機ＥＬ表示装置においては、他の画素回路ＰＣにデータ信号を書き込む際には変動制御スイッチＳＷＨがオフされているため、データ線ＤＡＴの電位によって駆動トランジスタＴＲＤのゲート電極の電位は変化しなくなる。それにより点Ａと点Ａ’、点Ｂと点Ｂ’との間で閾値電圧Ｖｔｈの変化は同じとなり、従来のように下部領域ＨＡの発光量が異なる現象は見られなくなる。この動作についてより具体的に説明する。

図１１は本発明の実施形態に係る有機ＥＬ表示装置におけるＡ点およびＢ点におけるデータ線電位Ｖｄａｔａと閾値電圧Ｖｔｈとの変化を示す波形図である。本図は、図９に対応する図であり同じ項目が示されている。図１２は本発明の実施形態に係る有機ＥＬ表示装置における点Ａ’および点Ｂ’におけるデータ線電位Ｖｄａｔａと閾値電圧Ｖｔｈとの変化を示す波形図である。本図は図１０に対応する図であり、同じ項目が示されている。

各画素回路ＰＣでは、書込期間ＰＷが始まる前に変動制御スイッチＳＷＨがオフになるため、書込期間ＰＷが始まる時点のノードＮＡの電位Ｖａは発光期間ＰＩＬにおける電位と同じとなる。ノードＮＡの電位はそのノードＮＡを含む画素回路ＰＣにデータ信号が書き込まれるまで維持されるため、書き込み時の閾値電圧Ｖｔｈは発光期間ＰＩＬにおいて収束する電位と同じとなる。画素回路ＰＣへのデータ信号の書き込みが行われると、その電位Ｖａは駆動トランジスタの閾値電圧Ｖｔｈに応じた電位となり、その前よりも低くなる。その後発光期間ＰＩＬまでは電位Ｖａは低くなり、発光期間ＰＩＬにおいてデータ線ＤＡＴから参照電位が供給されると、再び閾値電圧Ｖｔｈはその参照電位に応じた電圧に収束していく。この例では書込み時と発光期間ＰＩＬでの閾値電圧Ｖｔｈの収束時の電位の差は生じない。厳密には書き込みがされてから発光までの期間が画素回路ＰＣの行により異なるため、発光期間ＰＩＬの開始時点での閾値電圧Ｖｔｈは異なる。それにより画素による発光量の違いが生じ得るが、同じ行の画素回路ＰＣどうしではその違いは生じない。よって、下部領域ＨＡの左右端で発光量の違いを認識することはない。

なお上述の図１１および図１２では考慮していない現象ではあるが、寄生容量により発光量の違いを低減する場合もある。変動制御スイッチＳＷＨは薄膜トランジスタであり、そのゲート電極の配線とソース電極またはドレイン電極のうち駆動トランジスタのゲート電極に接続される配線との間で寄生容量が生じる。それにより場合によっては、変動制御スイッチＳＷＨがオフされる際にノードＮＡの電位が低くなり、オンされる際に低くなったのと同じ分だけ電位が高くなる現象が生じる。ここではこの現象をフィードスルーと呼ぶ。フィードスルーが生じる場合には、書込が行われてから発光期間ＰＩＬが始まるまでの期間に閾値電圧Ｖｔｈをその現象に応じた電圧に揃える効果が生じ、より閾値電圧Ｖｔｈの不意のばらつきを抑えることができる。

なお、画素回路ＰＣの構成は図１に示すものには限られない。図１３は本発明の実施形態に係る有機ＥＬ表示装置の画素回路ＰＣの他の一例を示す図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、容量ＣＰと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、変動制御スイッチＳＷＨと、を含む。発光素子ＩＬの一端には図示しない基準電位供給配線によって基準電位が供給される。変動制御スイッチＳＷＨの一端はこの画素回路ＰＣに対応するデータ線ＤＡＴに接続され、他端は容量ＣＰの一端に接続されている。容量ＣＰの他端は、駆動トランジスタＴＲＤのゲート電極と接続されている。駆動トランジスタＴＲＤのソース電極は電源線ＰＷＲに接続され、ドレイン電極は点灯制御スイッチＳＷＩの一端に接続される。点灯制御スイッチＳＷＩの他端は発光素子ＩＬの他端と接続されている。駆動トランジスタＴＲＤのゲート電極とドレイン電極とは、リセットスイッチＳＷＲを介して接続されている。この画素回路ＰＣの駆動方法は図１に示す画素回路ＰＣにおける制御と同様であるのでその説明は省略する。本図に示す画素回路ＰＣでも、図１に示すものと同様に、閾値電圧Ｖｔｈの差の変化を抑えることができる。

図１４は本発明の実施形態に係る有機ＥＬ表示装置の画素回路ＰＣの他の一例を示す図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、容量ＣＰと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、変動制御スイッチＳＷＨと、を含む。発光素子ＩＬの一端には図示しない基準電位供給配線によって基準電位が供給される。容量ＣＰの一端はこの画素回路ＰＣに対応するデータ線ＤＡＴに接続され、駆動トランジスタＴＲＤのゲート電極は容量ＣＰの他端と変動制御スイッチＳＷＨを介して接続されている。駆動トランジスタＴＲＤのソース電極は電源線ＰＷＲに接続され、ドレイン電極は点灯制御スイッチＳＷＩの一端に接続される。点灯制御スイッチＳＷＩの他端は発光素子ＩＬの他端と接続されている。容量ＣＰの他端と駆動トランジスタＴＲＤのドレイン電極とは、リセットスイッチＳＷＲを介して接続されている。本図に示す画素回路ＰＣでも、図１に示すものと同様に、閾値電圧Ｖｔｈの差の変化を抑えることができる。

図１５は、本発明の実施形態に係る有機ＥＬ表示装置の画素回路ＰＣの他の一例を示す図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、第１の容量ＣＰ１と、第２の容量ＣＰ２と、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、変動制御スイッチＳＷＨと、を含む。発光素子ＩＬの一端には、図示しない基準電位供給配線によって基準電位が供給される。第１の容量ＣＰ１の一端はデータ線ＤＡＴに接続される。駆動トランジスタＴＲＤのゲート電極は第１の容量ＣＰ１の他端に接続される。点灯制御スイッチＳＷＩは、一端が発光素子ＩＬの他端と接続され、他端が駆動トランジスタＴＲＤのドレイン電極に接続される。リセットスイッチＳＷＲは、一端が駆動トランジスタＴＲＤのゲート電極に接続され、他端が駆動トランジスタＴＲＤのドレイン電極に接続される。第２の容量ＣＰ２は、一端が駆動トランジスタＴＲＤのゲート電極に接続され、他端が駆動トランジスタＴＲＤのソース電極に接続される。変動制御スイッチＳＷＨは、一端が電源線ＰＷＲに接続され、他端が駆動トランジスタＴＲＤのソース電極に接続される。本図の例では変動制御スイッチＳＷＨはｐチャネル型の薄膜トランジスタとしている。各スイッチをオンオフするタイミングは上述の例と同様ではあるが、変動制御スイッチＳＷＨがｐチャネル型であるため、変動制御スイッチ制御線ＨＹＳに供給される電位のハイレベル、ローレベルの関係は反対となる。本図の例ではデータ線ＤＡＴと駆動トランジスタＴＲＤとの間を切断するスイッチの代わりに、駆動トランジスタＴＲＤのソース電極をフロートさせて駆動トランジスタＴＲＤのゲート電極とソース電極との間の電位差を保存し、データ線ＤＡＴの電位による閾値電圧Ｖｔｈの変動を抑えている。これでも図１などで説明した例と同様の効果が得られる。なお、本図の例では変動制御スイッチＳＷＨのドレイン電極と駆動トランジスタＴＲＤのゲート電極とを接続する必要が無い。ゲート電極とドレイン電極という異なる層に形成される配線を接続する必要がなくなるため、レイアウトの自由度は他の例に比べて高くなる。

ＤＡ 表示領域、ＸＤＶ データ線駆動回路、ＹＤＶ 垂直走査回路、ＣＬＡ，ＣＬＢ，ＣＬＣ ＲＧＢ切替制御線、ＤＡＴ，ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ データ線、ＤＡＴＩ 統合データ線、ＤＳＲ，ＤＳＧ，ＤＳＢ ＲＧＢ切替スイッチ、ＨＹＳ 変動制御スイッチ制御線、ＩＬＭ 点灯制御スイッチ制御線、ＰＣ，ＰＣＲ，ＰＣＧ，ＰＣＢ 画素回路、ＰＷＲ 電源線、ＲＥＳ リセットスイッチ制御線、ＣＰ 容量、ＣＰ１ 第１の容量、ＣＰ２ 第２の容量、ＩＬ 発光素子、ＮＡ ノード、ＳＷＩ 点灯制御スイッチ、ＳＷＨ 変動制御スイッチ、ＳＷＲ リセットスイッチ、ＴＲＤ 駆動トランジスタ、ＰＩＬ 発光期間、ＰＷ 書込期間、ＢＡ 黒領域、ＧＡ グレー領域、ＨＡ 下部領域。

Claims (8)

1. データ信号を供給するデータ線と、複数の画素回路とを含み、
   前記各画素回路は、
   発光素子と、
   前記データ信号により生じる電位差を記憶する容量と、
   ゲート電極が前記容量を介して前記データ線に接続され、前記データ線が供給する電位と前記容量に記憶された電位差とにより生じるゲート電極とソース電極の間の電位差により前記発光素子の発光を制御する駆動トランジスタと、
   オン時には前記駆動トランジスタのゲート電極とソース電極の間の電位差を前記データ信号により変動させ、オフ時には該電位差を変動させない変動制御スイッチと、
   を含む、
   ことを特徴とする画像表示装置。
2. 前記各画素回路に含まれる変動制御スイッチと容量とは、データ線と該画素回路に含まれる駆動トランジスタのゲート電極の間に直列的に配置されている、
   ことを特徴とする請求項１に記載の画像表示装置。
3. 前記各画素回路に含まれる駆動トランジスタのゲート電極と容量とは、該画素回路に含まれる変動制御スイッチを介して接続される、
   ことを特徴とする請求項２に記載の画像表示装置。
4. 前記データ線は、前記複数の画素回路に含まれる容量に電位差を記憶させる前記データ信号を供給する期間と異なる発光期間に、前記複数の画素回路に含まれる駆動トランジスタのゲート電極に向けて発光用電位を供給し、
   前記各画素回路に含まれる駆動トランジスタは、前記発光用電位と前記容量に記憶された電位差とにより生じるゲート電極とソース電極の間の電位差により該画素回路に含まれる発光素子の発光を制御する、
   ことを特徴とする請求項１から３に記載の画像表示装置。
5. 前記各画素回路に含まれる駆動トランジスタのゲート電極と変動制御スイッチとは、該画素回路に含まれる容量を介して接続される、
   ことを特徴とする請求項２に記載の画像表示装置。
6. 前記各画素回路に含まれる変動制御スイッチの一端は前記駆動トランジスタのソース電極に接続され、他端には電源電位が供給される、
   ことを特徴とする請求項１に記載の画像表示装置。
7. データ信号を供給するデータ線と、複数の画素回路と、を含み、
   前記各画素回路は、
   発光素子と、
   一端が前記データ線に接続され、前記データ信号により生じる電位差を記憶する容量と、
   一端が前記容量の他端に接続される変動制御スイッチと、
   ゲート電極が前記変動制御スイッチの他端に接続され、前記データ線が供給する電位と前記容量に記憶された電位差とに基づいて前記発光素子の発光制御を行う駆動トランジスタと、
   一端が前記発光素子の一端と接続され、他端が前記駆動トランジスタのドレイン電極に接続される点灯制御スイッチと、
   一端が前記駆動トランジスタのゲート電極に接続され、他端が前記駆動トランジスタのドレイン電極に接続されるリセットスイッチと、
   を含むことを特徴とする画像表示装置。
8. データ信号を供給するデータ線と、複数の画素回路と、電源線とを含み、
   前記各画素回路は、
   発光素子と、
   一端が前記データ線に接続され、前記データ信号により生じる電位差を記憶する第１の容量と、
   ゲート電極が前記第１の容量の他端に接続され、前記データ線が供給する電位と前記第１の容量に記憶された電位差とに基づいて前記発光素子の発光制御を行う駆動トランジスタと、
   一端が前記発光素子の一端と接続され、他端が前記駆動トランジスタのドレイン電極に接続される点灯制御スイッチと、
   一端が前記駆動トランジスタのゲート電極に接続され、他端が前記駆動トランジスタのドレイン電極に接続されるリセットスイッチと、
   一端が前記駆動トランジスタのゲート電極に接続され、他端が前記駆動トランジスタのソース電極に接続され、前記データ信号により生じる電位差を記憶する第２の容量と、
   一端が電源線に接続され、他端が前記駆動トランジスタのソース電極に接続される変動制御スイッチと、
   を含むことを特徴とする画像表示装置。

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