JP2006133511A - アクティブマトリクス型の表示装置 - Google Patents

Abstract

【課題】アクティブマトリクス型表示装置において、表示装置間で信号遅延等にばらつきが存在しても個々に調整を必要とすることなく、ゲートバスライン等の表示部の信号線における信号遅延の影響を抑えることにより、高精細で高品質の表示を行えるようにする。
【解決手段】ゲートバスラインを通過した信号に基づきゲートバスライン上の信号遅延を示す遅延時間Δτｇを遅延検出回路６０１によって検出し、データ信号線駆動回路３００に供給すべきデジタル画像信号ＤＡの表すｎ列目の画素データＤｎ（ｎ番目のデータ信号Ｓｎに対応する画素データ）を遅延時間Δτｇおよび列番号ｎに応じて修正し、修正後の画素データＤｎｃからなる修正デジタル画像データをＤＡｃをデータ信号線駆動回路３００に供給する。これにより、液晶パネル５００に印加される各データ信号Ｓｉの振幅がゲートバスライン上の信号遅延に応じて調整される。
【選択図】図１

Description

本発明は、アクティブマトリクス型の表示装置に関するものであり、更に詳しくは、そのような表示装置の駆動に関する。

従来のアクティブマトリクス型の液晶パネルは、液晶層を挟む２枚の透明基板のうちの一方の基板上に、複数のデータ信号線（以下「ソースバスライン」ともいう）と当該複数のデータ信号線に交差する複数の走査信号線（以下「ゲートバスライン」ともいう）とを形成し、各交差点に対応して形成される画素電極をマトリクス状に配置した構成となっている。そして、各画素電極は、それに対応する交差点を通過するデータ信号線にスイッチング素子としてのＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を介して接続され、そのＴＦＴのゲート端子は、その交差点を通過する走査信号線に接続されている。そして他方の透明基板には、上記複数の画素電極に共通の共通電極が形成され、画素電極と共通電極により画素容量Ｃｐが形成されている。このような構成の液晶パネルを使用する液晶表示装置は、その液晶パネルに画像を表示させるための駆動回路として、上記複数の走査信号線を順次に選択するための走査信号を上記複数の走査信号線に印加する走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）と、上記液晶パネルにおける各画素形成部にデータを書き込むために上記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路（「データドライバ」または「ソースドライバ」とも呼ばれる）とを備えている。このような構成において、データ信号線駆動回路は、データ信号線を介して、各画素電極と共通電極との間に当該画素電極に対応する画素の値に相当する電圧を印加して、当該画素容量Ｃｐを充電する。その結果、当該充電電圧に応じて液晶層の透過率が変化して上記液晶パネルに画像が表示される。したがって、液晶パネルにおいて良好な表示を実現するには、各画素容量Ｃｐは表示すべき画像の画素値に応じた電圧に確実に充電されなければならず、画素容量Ｃｐにおいて充電不足が生じると、適切な液晶層の透過率が得られず表示品質が低下する。
特開２００３−１６２２６２号公報 特許第３３３３４７０号公報 特許第３１６０２６２号公報

しかし、近年、液晶表示装置の大型化・高精細化が進んでいるという状況下で、画素容量Ｃｐへの充電が不足するという問題が顕在化しつつある。この問題については、下記のように、大きく二つの原因がある。

第１の原因は、液晶表示装置の大型化・高精細化により、ゲートバスライン（走査信号線）およびソースバスライン（データ信号線）の数が増加することとなり、そのために走査期間が短くなり、その結果として画素容量Ｃｐの充電期間を十分に確保できないことである。この原因に対処することで充電不足の問題を解決するために数々の手段が提案されている。このような解決手段として、例えば、ゲートバスラインに接続されたＴＦＴを導通（オン）させる信号を１水平期間中に２回出力するもの(ゲート２パルス駆動：特許第２８２０３３６号参照)、ＴＦＴのオン時間を拡大しオフ時間を短縮するもの(許第３０５０９９７号参照)、ＴＦＴのオン信号の電圧波形を操作するもの(特開２００２-９９２５６参照)、ソース・ゲート信号を双方向から入力するもの(特許第２９５０８０８号参照)、などがある。

第２の原因は、これも液晶表示装置の大型化・高精細化により、液晶表示パネル内のゲートバスラインの配線が長くなる結果、その配線抵抗が大きくなることによって、信号がゲートバスライン上で遅延し、ゲートバスラインの終端部分（図１に示すｂの部分をいう）に接続されたＴＦＴのオンしている期間（以下「オン期間」という）が、ゲートバスラインの先端部分（図１のａに示す部分をいう）に接続されたＴＦＴのオンしている期間よりも短くなってしまうことである。図１からわかるように、ここでは、ゲートバスラインの両端部のうち走査信号線駆動回路４００に近い方の端部を「先端部分」と称し、走査信号線駆動回路４００から遠い方の端部を「終端部分」と称しており、これは以下においても同様である。また、ソースバスライン上の信号遅延によっても画素容量Ｃｐへの充電が不足する。すなわち、液晶表示装置の大型化・高精細化により、液晶表示パネル内のソースバスラインの配線が長くなる結果、その配線抵抗が大きくなることによって、信号がソースバスライン上で遅延し、ソースバスラインの終端部分（図６に示すｄの部分をいう）におけるデータ信号の波形は、ソースバスラインの先端部分（図６に示すｃに示す部分をいう）におけるデータ信号の波形よりも鈍っており、このデータ信号の波形鈍りは画素容量Ｃｐにおける充電不足の原因となる。なお、この場合、ソースバスラインの両端部のうちデータ信号線駆動回路３００に近い方の端部を「先端部分」と称し、データ信号線駆動回路３００から遠い方の端部を「終端部分」と称しており、これは以下においても同様である。

以下、上記第２の原因およびそれに起因する問題につき図２を参照しつつ説明する。図２（ａ）は、ゲートバスラインの先端部分ａにおけるデータ信号Ｓｉ（ｉは“１”または“１”に近い自然数）、走査信号としてのゲート信号Ｇｊ（ｊ＝１，２，３，…）およびデータ信号線駆動回路の出力制御信号としてのラッチパルス信号（１ライン分の画像データをラッチするためのパルス信号）ＬＰの波形図である。また、図２（ｂ）は、ゲートバスラインの終端部分ｂにおけるデータ信号Ｓｉ（ｉはソースバスラインの本数ＮまたはＮに近い自然数）、ゲート信号Ｇｊ（ｊ＝１，２，３，…）およびデータ信号線駆動回路の出力制御信号としてのラッチパルス信号ＬＰの波形図である。ゲートバスラインの先端部分ａでは、図２（ａ）に示されているようにゲート信号Ｇｊに鈍りはないが、ゲートバスラインの終端部分ｂでは、図２（ｂ）に示されているようにゲート信号Ｇｊに鈍りが生じる。そのため、当該ゲートバスラインの終端部分ｂに接続されるＴＦＴをゲート信号Ｇｊがオンさせる期間Ｔｂは、当該ゲートバスラインの先端部分ａに接続されるＴＦＴをゲート信号Ｇｊがオンさせる期間Ｔａに比べて短くなる。したがって、ゲートバスラインの先端付近ａでの画素容量Ｃｐへの充電率に比べ、ゲートバスラインの終端付近ｂでの画素容量Ｃｐへの充電率が低下する、という問題が生じる。特に表示装置の高精細化が進むにしたがって、ゲートバスラインの配線幅も減少してゲートバスラインの抵抗成分が増大し、これによりゲートバスライン終端付近でのゲート信号の遅延の影響がより顕著になる。

このような第２の原因に対処することで充電不足の問題を解決するために、ゲートバスラインでの信号遅延と同時にデータ信号の出力タイミングも遅延させる手段が提案されている。このような先行例としての解決手段は、特許第３３３３４７０号公報や、特許第３１６０２６２号公報、特開２００３-１６２２６２号公報等に開示されている。これらはいずれも、データ信号線駆動回路の出力制御信号を遅延素子（バッファや、抵抗、コンデンサ等により構成）３５により遅延させて、ゲートバスラインでの遅延時間内にはデータ信号線駆動回路からデータを出力しないようにすることで、画素容量Ｃｐへの充電期間の短縮化を防止するものである。

図１０および図１１は、このようにデータ信号線駆動回路の出力制御信号を遅延素子により遅延させることで画素容量Ｃｐへの充電期間の短縮化を防止するための従来の構成例を模式的に示す回路図である。これらの構成例では、液晶パネルの各ソースバスラインに印加すべきデータ信号Ｓｉ（ｉ＝１〜Ｎ）を出力する下記のような出力回路３１がデータ信号線駆動回路に設けられている。すなわち、これらの構成例におけるＮ個の出力回路３１は、外部からソースデータとして供給されるデジタル画像データＤＡを順次取り込んで１水平期間ずつ保持し、当該保持されている画像データを１水平期間に対応する１表示ライン分ずつ出力制御信号としてのラッチパルス信号ＬＰでラッチすると共にアナログ電圧に変換しデータ信号Ｓｉ（ｉ＝１〜Ｎ）として出力する。

液晶パネルのゲートバスラインに印加される走査信号としてのゲート信号Ｇｊは、図７または図８に示すように、走査信号線駆動回路に供給されるゲート側クロック信号の立ち上がりまたは立ち下がりに同期してアクティブとなる（ゲート信号Ｇｊの電圧がＴＦＴをオンさせる値となる）。その後、ラッチパルス信号ＬＰが立ち上がり、ソースバスラインに印加すべきデータ信号のデータ信号線駆動回路からの出力が開始される。しかし、ゲート信号Ｇｊは、ゲートバスラインの先端部分ａから終端部分ｂに向かうにしたがって波形が鈍るので、当該ゲートバスラインに接続される各ＴＦＴがオンする期間は異なる。すなわち、ゲートバスラインの先端部分ａに近いＴＦＴのオン期間は図１２（ａ）に示す期間Ｔ１であるが、ゲートバスラインの終端部分ｂに近づくにしたがってオン期間の開始時点が遅れ、例えば、ｋ番目のソースバスラインと交差する位置では、ＴＦＴのオン期間が図１２（ｂ）に示す期間Ｔ２となり、オン期間の開始がΔτgkだけ遅延する（以下、この遅延時間を「オン動作遅延時間」という）。したがって、図１２（ｂ）に示すように、ｋ番目のソースバスラインに印加すべきデータ信号Ｓｋを出力する出力回路３１には、ラッチパルス信号ＬＰを上記オン動作遅延時間Δτgkだけ遅延させた信号ＬＰｋを出力制御信号として与えればよい。

図１０および図１１に示すように、本構成例のデータ信号線駆動回路の出力回路３１には、ラッチパルス信号ＬＰを遅延素子３５で遅延させた信号が出力制御信号として入力される。すなわち、遅延素子１つ当たりの遅延量をΔτとすると、ｋ番目のソースバスラインに印加すべきデータ信号Ｓｋを出力する出力回路３１には、ラッチパルス信号ＬＰをｋ・Δτだけ遅延させた信号ＬＰｋが出力制御信号として入力される。したがって、ｋ番目のソースバスラインに接続されるＴＦＴのオン動作遅延時間Δτgkにｋ・Δτがほぼ等しくなるように、Δτ（遅延素子１つ当たりの遅延量）を設定すればよい。これにより、ゲートバスライン上の信号遅延による画素容量の充電不足を防止することができる。

しかしながら、これら先行例においては、個々の表示装置に対して遅延量を調整することはできるが、表示装置間での信号遅延等のばらつきに対しても個々に調整を必要としなければならず、手間がかかるという問題がある。

そこで本発明は、表示装置間で信号遅延等のばらつきが存在しても個々に調整を必要とすることなく、ゲートバスライン等の表示部の信号線における信号遅延の影響を抑えることにより、高精細で高品質の表示を行えるアクティブマトリクス型表示装置を提供することを目的とする。

第１の発明は、複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部にて形成すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、前記複数の走査信号線を順次選択するための走査信号を前記複数の走査信号線に印加する走査信号線駆動回路とを有し、各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデータ信号線上のデータ信号を画素値として取り込む、アクティブマトリクス型の表示装置であって、
各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
前記複数の走査信号線のうち少なくとも１つの走査信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。

第２の発明は、第１の発明において、
前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。

第３の発明は、第１の発明において、
前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする。

第４の発明は、第３の発明において、
前記遅延補償回路は、
前記少なくとも１つの走査信号線を通過した信号の遅延量を検出する検出手段と、
各画素形成部に対応する交差点を通過するデータ信号線に印加すべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記走査信号線駆動回路から離れるにしたがって増大させる修正手段とを含むことを特徴とする。

第５の発明は、第１の発明において、
前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の出力タイミングを調整することを特徴とする。

第６の発明は、第１の発明において、
前記複数のデータ信号線のうち少なくとも１つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路を更に備え、
前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号および前記少なくとも１つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延および当該対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。

第７の発明は、複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部にて形成すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、前記複数の走査信号線を順次選択するための走査信号を前記複数の走査信号線に印加する走査信号線駆動回路とを有し、各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデータ信号線上のデータ信号を画素値として取り込む、アクティブマトリクス型の表示装置であって、
各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
前記複数のデータ信号線のうち少なくとも１つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
前記遅延補償回路は、前記少なくとも１つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号および／または当該対応する交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする。

第８の発明は、第７の発明において、
前記遅延補償回路は、前記少なくとも１つのデータ信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。

第９の発明は、第７の発明において、
前記遅延補償回路は、前記少なくとも１つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする。

第１０の発明は、第９の発明において、
前記遅延補償回路は、
前記少なくとも１つのデータ信号線を通過した信号の遅延量を検出する検出手段と、
各画素形成部が対応する交差点を通過するデータ信号線から前記画素値として取り込むべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記データ信号線駆動回路から離れるにしたがって増大させる修正手段とを含むことを特徴とする。

第１１の発明は、第７の発明において、
前記遅延補償回路は、前記少なくとも１つのデータ信号線を通過した信号に基づき、前記走査信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする。

上記第１の発明によれば、少なくとも１つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号が調整される。すなわち、各走査信号線上の信号遅延による画素値への影響を抑制すべく、少なくとも１つの走査信号線上の信号遅延がデータ信号線駆動回路にフィードバックされて各データ信号が調整される。したがって、表示装置間での制御信号の遅延量等のばらつきを個々に調整することなく、走査信号線上の信号遅延による画素値への影響を抑制され（例えば液晶表示装置の場合には走査信号線上の信号遅延による画素容量の充電低下が補償され）、これによりアクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。

上記第２の発明によれば、少なくとも１つの走査信号線を通過した信号に基づき、データ信号線駆動回路に供給すべき信号（例えば表示すべき画像を表すデジタル画像信号）を修正することにより、各データ信号線に印加すべきデータ信号が調整される。したがって、簡単な構成で、少なくとも１つの走査信号線上の信号遅延をデータ信号線駆動回路にフィードバックして、各走査信号線上の信号遅延による画素値への影響を抑制し、アクティブマトリクス型の表示装置において高精細で高品質の表示を行うことができる。

上記第３または第４の発明によれば、各データ信号線に印加すべきデータ信号の振幅が調整されることで、各走査信号線上の信号遅延による画素値への影響が抑制され、アクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。

上記第５の発明によれば、各データ信号線に印加すべきデータ信号の出力タイミングが調整されることで、各走査信号線上の信号遅延による画素値への影響が抑制され、アクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。

上記第６の発明によれば、少なくとも１つの走査信号線上の信号遅延がデータ信号線駆動回路にフィードバックされると共に少なくとも１つのデータ信号線上の信号遅延がデータ信号線駆動回路にフィードバックされ、これらのフィードバックに基づきデータ信号が調整されることで、各走査信号線上の信号遅延による画素値への影響および各データ信号線上の信号遅延による画素値への影響が抑制される。これにより、アクティブマトリクス型の表示装置において更に高精細で高品質の表示が可能となる。

上記第７の発明によれば、少なくとも１つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号および／または当該対応する交差点を通過する走査信号線に印加すべき走査信号が調整される。すなわち、各データ信号線上の信号遅延による画素値への影響を抑制すべく、少なくとも１つのデータ信号線上の信号遅延がデータ信号線駆動回路および／または走査信号線駆動回路にフィードバックされて各データ信号および／または走査信号が調整される。したがって、表示装置間での制御信号の遅延量等のばらつきを個々に調整することなく、データ信号線上の信号遅延による画素値への影響が抑制され、これによりアクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。

上記第８の発明によれば、少なくとも１つのデータ信号線を通過した信号に基づき、データ信号線駆動回路に供給すべき信号（例えば表示すべき画像を表すデジタル画像信号）を修正することにより、各データ信号線に印加すべきデータ信号が調整される。したがって、簡単な構成で、少なくとも１つのデータ信号線上の信号遅延をデータ信号線駆動回路にフィードバックして、各データ信号線上の信号遅延による画素値への影響を抑制し、アクティブマトリクス型の表示装置において高精細で高品質の表示を行うことができる。

上記第９または第１０の発明によれば、各データ信号線に印加すべきデータ信号の振幅が調整されることで、各データ信号線上の信号遅延による画素値への影響が抑制され、アクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。

上記第１１の発明によれば、少なくとも１つのデータ信号線を通過した信号に基づき、走査信号線駆動回路に供給すべき信号を修正することにより、各走査信号線に印加すべき走査信号が調整される。したがって、簡単な構成で、少なくとも１つのデータ信号線上の信号遅延を走査信号線駆動回路にフィードバックして、各データ信号線上の信号遅延による画素値への影響を抑制し、アクティブマトリクス型の表示装置において高精細で高品質の表示を行うことができる。

以下、本発明の実施形態について添付図面を参照して説明する。
＜１．第１の実施形態＞
＜１．１ 全体の構成および動作＞
図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路２００と、データ信号線駆動回路３００と、走査信号線駆動回路４００と、アクティブマトリクス型の液晶パネル５００と、遅延補償回路６００とを備えている。

この液晶表示装置における表示部としての液晶パネル５００は、外部のコンピュータにおけるＣＰＵ等から受け取る画像データＤｖの表す画像における水平走査線にそれぞれが対応する複数本の走査信号線としてのゲートバスラインと、それら複数本のゲートバスラインのそれぞれと交差する複数本のデータ信号線としてのソースバスラインと、それら複数本のゲートバスラインと複数本のソースバスラインとの交差点にそれぞれ対応して設けられた複数の画素形成部とを含む。各画素形成部の構成は、基本的には従来のアクティブマトリクス型液晶パネルにおける構成と同様である（詳細は後述）。

本実施形態では、液晶パネル５００に表示すべき画像を表す（狭義の）画像データおよび表示動作のタイミング等を決めるデータ（例えば表示用クロックの周波数を示すデータ）（以下「表示制御データ」という）は、外部のコンピュータにおけるＣＰＵ等から表示制御回路２００に送られる（以下、外部から送られるこれらのデータＤｖを「広義の画像データ」という）。すなわち、外部のＣＰＵ等は、広義の画像データＤｖを構成する（狭義の）画像データおよび表示制御データを、アドレス信号ＡＤｗを表示制御回路２００に供給して、表示制御回路２００内の表示メモリおよびレジスタにそれぞれ書き込む。

表示制御回路２００は、レジスタに書き込まれた表示制御データに基づき、表示用のソース側クロック信号ＳＣＫおよびゲート側クロック信号ＧＣＫや、ソース側スタートパルス信号ＳＳＰおよびゲート側スタートパルス信号ＧＳＰ、ソース側の出力制御信号としてのラッチパルス信号ＬＰおよびゲート側の出力パルス制御信号としてのＯＥなどを生成する。また、表示制御回路２００は、外部のＣＰＵ等によって表示メモリに書き込まれた（狭義の）画像データを表示メモリから読み出して、デジタル画像信号ＤＡとして出力する。このようにして表示制御回路２００によって生成される信号のうち、ソース側のクロック信号ＳＣＫ、スタートパルス信号ＳＳＰおよび出力制御信号としてのラッチパルス信号ＬＰはデータ信号線駆動回路３００に供給され、ゲート側のクロック信号ＧＣＫ、スタートパルス信号ＧＳＰおよび出力パルス制御信号ＯＥは走査信号線駆動回路４００に供給され、デジタル画像信号ＤＡは遅延補償回路６００を介して修正デジタル画像信号ＤＡｃとしてデータ信号線駆動回路３００に供給される。なお、表示制御回路２００からのデジタル画像信号ＤＡおよび遅延補償回路６００からの修正デジタル画像信号ＤＡｃは、共に画素単位でシリアルに入出力される。

遅延補償回路６００は、ゲートバスライン上で遅延した信号に基づき表示制御回路２００からのデジタル画像信号ＤＡを修正し、その修正後の信号を修正デジタル画像信号ＤＡｃとしてデータ信号線駆動回路３００に供給する。データ信号線駆動回路３００から液晶パネル５００に印加すべきデータ信号Ｓｉ（ｉ＝１，２，３，…）にゲートバスライン上での信号遅延を反映させることで、当該信号遅延を補償するためである。

データ信号線駆動回路３００には、上記のようにして、液晶パネル５００に表示すべき画像を表すデータが画素単位でシリアルに修正デジタル画像信号ＤＡｃとして供給されると共に、タイミングを示す制御信号としてクロック信号ＳＣＫ、スタートパルス信号ＳＳＰおよびラッチパルス信号ＬＰが供給される。データ信号線駆動回路３００は、これらの信号ＤＡｃ，ＳＣＫ、ＳＳＰ，ＬＰに基づき、液晶パネル５００を駆動するための画像信号である複数のデータ信号Ｓｉ（ｉ＝１〜Ｎ）を生成し、これらを液晶パネル５００における上記複数本（Ｎ本）のソースバスラインにそれぞれ印加する。

走査信号線駆動回路４００は、ゲート側クロック信号ＧＣＫ、出力パルス制御信号ＯＥおよびゲート側スタートパルス信号ＧＳＰに基づき、液晶パネル５００における上記複数本（Ｍ本）のゲートバスラインを１水平走査期間ずつ順次に選択するために各ゲートバスラインに印加すべき走査信号Ｇｊ（ｊ＝１〜Ｍ）を生成し、全ゲートバスラインのそれぞれを順に選択するためのアクティブな走査信号Ｇｊの各ゲートバスラインへの印加を１垂直走査期間（１フレーム期間）を周期として繰り返す。

図３（ａ）は、液晶パネル５００の構成を示す模式図であり、図３（ｂ）は、この液晶パネル５００の一部（４画素に相当する部分）５１０の等価回路を示す回路図である。この液晶パネル５００は、データ信号線駆動回路３００の複数（Ｎ個）の出力端子にそれぞれ接続される複数（Ｎ本）のソースバスラインＬｓと、走査信号線駆動回路４００の複数（Ｍ個）の出力端子にそれぞれ接続される複数（Ｍ本）のゲートバスラインＬｇとを備え、当該複数のソースバスラインＬｓと当該複数のゲートバスラインＬｇとは、各ソースバスラインＬｓと各ゲートバスラインＬｇとが交差するように格子状に配設されている。そして既述のように、当該複数のソースバスラインＬｓと当該複数のゲートバスラインＬｇとの交差点に対応して複数の画素形成部Ｐｘがそれぞれ設けられている。各画素形成部Ｐｘは、図３（ｂ）に示すように、対応する交差点を通過するソースバスラインである対応ソースバスラインＬｓにソース端子が接続されると共に、対応する交差点を通過するゲートバスラインである対応ゲートバスラインＬｇにゲート端子が接続されたＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極Ｅｐと、上記複数の画素形成部Ｐｘに共通的に設けられた共通電極Ｅｃと、上記複数の画素形成部Ｐｘに共通的に設けられ画素電極Ｅｐと共通電極Ｅｃとの間に挟持された液晶層とからなる。上記の画素形成部Ｐｘは、マトリクス状に配置されて画素形成マトリクスを構成する。

上記構成の液晶パネル５００において、ソースバスラインＬｓにはデータ信号線駆動回路３００から修正デジタル画像信号ＤＡｃに基づくデータ信号Ｓｉが印加され、ゲートバスラインＬｇには走査信号線駆動回路４００から走査信号Ｇｊが印加される。これにより各画素形成部Ｐｘは、対応ゲートバスラインがアクティブな走査信号Ｇｊを印加されて選択されているときに、対応ソースバスライン上のデータ信号Ｓｉを画素値として取り込む。すなわち、各画素形成部Ｐｘの画素電極Ｅｐには、対応ソースバスラインに印加されるデータ信号Ｓｉの電圧が、対応ゲートバスライン上の走査信号ＧｊによってオンされたＴＦＴを介して与えられる。その後、対応ゲートバスラインの走査信号Ｇｊが非アクティブとなって当該ＴＦＴがオフすると、次に当該走査信号Ｇｊがアクティブとなるまで、当該画素電極Ｅｐと共通電極Ｅｃによって形成される画素容量Ｃｐに、上記データ信号Ｓｉによって与えられた電圧が画素値として保持される。このようにして各画素容量Ｃｐに保持される電圧は、当該画素電極Ｅｐと共通電極Ｅｃとの間の液晶に印加され、この電圧印加によって液晶の透過率が変化することにより、外部のＣＰＵ等から受け取った画像データＤｖの表す画像が液晶パネル５００に表示される。

＜１．２ 実装例＞
上記のように、遅延補償回路６００においてゲートバスライン上の信号遅延に基づきデジタル画像信号ＤＡを修正するために、少なくとも１本のゲートバスラインを通過した信号が遅延補償回路６００に入力される構成となっている。そこで、このための実装例を説明する。この例では、遅延補償回路６００は、表示制御回路２００と共に１つのコントロール回路（不図示）として形成されている。そして図４に示すように、液晶パネル１７（図１に示す液晶パネル５００に相当）には、ソースバスラインに接続される配線を有するソース側フレキシブル基板１８１と、ゲートバスラインに接続される配線を有するゲート側フレキシブル基板１８２とが取り付けられている。ソース側フレキシブル基板１８１には、データ信号線駆動回路３００を構成するソースドライブＩＣ（Integrated Circuit）１９が搭載されており、液晶パネル１７に接続される側の反対側にソース配線基板２１１が接続されている。ゲート側フレキシブル基板１８２には、走査信号線駆動回路４００を構成するゲートドライブＩＣ２０が搭載されており、液晶パネル１７に接続される側の反対側にゲート側配線基板２１２が接続されている。

ソース側配線基板２１１およびゲート側配線基板２１２における配線は、コントロール回路（不図示）に接続されており、各ソースドライブＩＣ１９には、ソース側配線基板２１１およびソース側フレキシブル基板１８１を介してコントロール回路から所要の信号（既述の信号ＳＣＫ，ＳＳＰ，ＬＰ，ＤＡｃ等）が供給され、各ゲートドライブＩＣ２０には、ゲート側配線基板２１２よびゲート側フレキシブル基板１８２を介してコントロール回路から所要の信号（既述の信号ＧＣＫ，ＧＳＰ，ＯＥ等）が供給される。また、各ソースドライブＩＣ１９は、ソース側フレキシブル基板１８１を介して液晶パネル１７のソースバスラインに接続され、各ゲートドライブＩＣ２０は、ゲート側フレキシブル基板１８２を介して液晶パネル１７のゲートバスラインに接続されている。さらに、ゲートドライブＩＣ２０から出力されて液晶パネル１７のアクティブエリア１６内の所定のゲートバスラインＬｇａを通過した走査信号Ｇａをコントロール回路に導くための配線が、液晶パネル１７のアクティブエリア１６外、ソース側フレキシブル基板１８１およびソース側配線基板２１１に形成されている。

上記実装例によれば、所定のゲートバスラインＬｇａを通過した走査信号Ｇａが液晶パネル１７のアクティブエリア１６外の一部、ソース側フレキシブル基板１８１およびソース側配線基板２１１を介してコントロール回路に入力される。コントロール回路内の遅延補償回路６００では、このゲートバスラインＬｇａを通過した走査信号Ｇａに基づき、既述のようにして、ゲートバスラインにおける信号の遅延時間Δτｇが検出され、データ信号線駆動回路（ソースドライブＩＣ１９）に供給すべきデジタル画像信号ＤＡが当該遅延時間Δτｇに応じて修正される。これにより、ゲートバスライン上の信号遅延がデータ信号線駆動回路にフィードバックされ、当該信号遅延による影響が相殺されるようにデータ信号Ｓｋの振幅（電圧）が調整される。

なお、上記実装例では、液晶パネル１７のアクティブエリア１６内のゲートバスラインＬｇａを通過した走査信号Ｇａがコントロール回路に入力されるように構成されているが、これに代えて、図５に示すように液晶パネル１７のアクティブエリア１６外のゲートバスラインＬｇｂを通過した信号が、ソース側フレキシブル基板１８１およびソース側配線基板２１１を介してコントロール回路に入力されるように構成されてもよい。

また、上記実装例におけるソース側フレキシブル基板１８１およびゲート側フレキシブル基板１８２を省略して、ソースドライブＩＣおよびゲートドライブＩＣを液晶パネル１７上に搭載する構成とすることも可能である。この場合、上記ゲートバスラインＬｇａまたはＬｇｂを通過した信号は、例えば、液晶パネル１７に接続されるフレキシブル基板で構成されるソース側配線基板を介してコントロール回路に入力される。

＜１．３ 遅延補償回路＞
次に、図１および図２を参照しつつ遅延補償回路６００の構成および動作について説明する。この遅延補償回路６００は、遅延検出回路６０１、演算回路６０２およびレジスタ６０３を備える。遅延検出回路６０１は、走査信号線としてのゲートバスラインの終端部分ｂにおける走査信号の波形をゲートバスラインの先端部分ａにおける走査信号の波形と比較し、ゲートバスラインの終端部分ｂにおける走査信号のゲートバスラインの先端部分ａにおける走査信号に対する遅れ時間Δτgを検出する。

演算回路６０２には、デジタル画像信号ＤＡの表すｎ列目の画素データＤｎ（ｎ番目のデータ信号Ｓｎに対応する画素データ）から修正後のｎ列目の画素データＤｎｃを算出するための関数として、
Ｄｎｃ＝ｆ（Δτg，ｎ）・Ｄｎ …（１）
を満たす補正関数ｆ（Δτg，ｎ）が予め設定されており、この補正関数ｆ（Δτg，ｎ）を決定するパラメータの値がレジスタ６０３に予め格納されている（１≦ｎ≦Ｎ）。そこで演算回路６０２は、検出された上記遅れ時間Δτgとレジスタ６０３に格納された上記パラメータ値とを用いて、上記式（１）によって修正後のｎ列目の画素データＤｎｃを順次算出することにより、修正デジタル画像信号ＤＡｃを生成する。ここで、補正関数ｆ（Δτg，ｎ）は、Δτｇが大きいほど大きくなりかつ列番号ｎが大きいほど大きくなる正の関数である。したがって、演算回路６０２は、各画素形成部に対応する交差点を通過するデータ信号線に印加すべきデータ信号Ｓｎの振幅を修正する修正手段であって、当該振幅の修正量を前記遅れ時間τｇが大きくなるにしたがって増大させると共に当該対応する交差点が走査信号線駆動回路４００から離れるにしたがって増大させる修正手段として機能することになる。なお、上記補正関数ｆ（Δτg，ｎ）を決定するパラメータの値については、実験または計算機シミュレーション等に基づき、後述の画素容量Ｃｐの充電不足補償の観点から予め適切に設定される。

上記のようにして生成された修正デジタル画像信号ＤＡｃは、データ信号線駆動回路３００に入力され、液晶パネル５００におけるソースバスラインの数に対応する数のアナログ電圧信号であるデータ信号Ｓｉ（ｉ＝１〜Ｎ）に変換されて、データ信号線駆動回路３００から出力される。これらのデータ信号Ｓｉの電圧は、それぞれ、ソースバスラインを経てオン状態のＴＦＴに接続される画素容量Ｃｐに与えられる。

ところで図２に示すように、ゲートバスラインの終端部分ｂにおけるＴＦＴをオンさせる期間Ｔｂが、ゲートバスラインの先端部分ａにおけるＴＦＴをオンさせる期間Ｔａより短くなる。このようにゲートバスラインにおいて先端部分ａから終端部分ｂへ向かうにしたがってオン期間が短縮されるのに対し、遅延補償回路６００では、上記式（１）に基づく補正によってデータ信号Ｓｉの振幅Ｄｓが振幅Ｄｓｃへと増大してオン期間の短縮による画素容量Ｃｐの充電不足が補償されるように、上記の補正関数ｆ（Δτg，ｎ）およびそのパラメータ値が設定されている。

＜１．４ 作用および効果＞
以上のように本実施形態では、ゲートバスラインの終端部分ｂにおける走査信号の遅延時間Δτgが検出され、ゲートバスライン上の信号遅延による影響を相殺（抑制）すべく、この遅延時間Δτgに基づき、ゲートバスラインの終端部分ｂに近いソースバスラインほどデータ信号の振幅の修正量が大きくなるように、デジタル画像信号ＤＡが遅延補償回路６００において修正される（上記式（１）参照）。このように、ゲートバスライン上の走査信号Ｇｊの遅れをデータ信号線駆動回路３００にフィードバックしてデータ信号Ｓｉの振幅を調節することにより、装置間での制御信号の遅延量等のばらつきを個々に調整することなく、ゲートバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または緩和することができる。これにより、液晶表示装置において高精細で高品質の表示が可能となる。

＜２．第２の実施形態＞
図６は、本発明の第２の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路２００と、データ信号線駆動回路３００と、走査信号線駆動回路４００と、アクティブマトリクス型の液晶パネル５００と、遅延補償回路７００とを備えている。本実施形態における遅延補償回路７００の構成は、上記第１の実施形態における遅延補償回路６００と相違し、また、遅延補償回路７００には、ゲートバスラインを通過した後の信号（走査信号）に代えて、ソースバスラインを通過した後の信号（データ信号）が入力される。しかし他の部分については第１の実施形態と同様であるので、同一部分には同一の参照符号を付して説明を省略する。なお、ソースバスラインを通過した信号を遅延補償回路７００（またはそれを含むコントロール回路）に入力するための構成（実装形態）は、第１の実施形態につき図４または図５に示した構成から明らかであり、本実施形態において、所定のソースバスラインを通過した信号は、ゲート側フレキシブル基板１８２およびゲート側配線基板２１２を介してコントロール回路に入力される。以下では、遅延補償回路７００を中心に本実施形態について説明する。

＜２．１ 遅延補償回路＞
図６および図７を参照しつつ、遅延補償回路７００の構成および動作について説明する。遅延補償回路７００は、遅延検出回路７０１、演算回路７０２およびレジスタ７０３を備えており、ソースバスライン上で遅延した信号をデータ信号線駆動回路３００にフィードバックすべく、データ信号線駆動回路３００に供給すべき画像データＤＡを当該遅延した信号に基づき修正する。

遅延検出回路７０１は、データ信号線としてのソースバスラインの終端部分（図６に示すｄの部分）におけるデータ信号の波形をソースバスラインの先端部分（図６に示すｃの部分）におけるデータ信号の波形と比較して、ソースバスラインの終端部分ｄにおけるデータ信号のソースバスラインの先端部分ｃにおけるデータ信号に対する遅れ時間Δτｓを検出する。ここでは、ソースバスラインの両端部のうちデータ信号線駆動回路３００に近い方の端部を「先端部分」と称し、データ信号線駆動回路３００から遠い方の端部を「終端部分」と称しており、これは以下においても同様である。

演算回路７０２には、デジタル画像信号ＤＡの表す各フレームのｍ行目の画素データＤｍ（ｍ番目の走査信号線が選択されたときの各データ信号Ｓｉ（ｉ＝１，２，…）に対応する画素データ）から修正後のｍ行目の画素データＤｍｃを算出するための関数として、
Ｄｍｃ＝ｇ（Δτｓ，ｍ）・Ｄｍ …（２）
を満たす補正関数ｇ（Δτｓ，ｍ）が予め設定されており、この補正関数ｇ（Δτｓ，ｍ）を決定するパラメータの値がレジスタ７０３に予め格納されている（１≦ｍ≦Ｍ）。そこで演算回路７０２は、検出された上記遅れ時間Δτｓとレジスタ７０３に格納された上記パラメータ値とを用いて、上記式（２）によって修正後のｍ行目の画素データＤｍｃを順次算出することにより、修正デジタル画像信号ＤＡｃを生成する。ここで、補正関数ｇ（Δτｓ，ｍ）は、Δτｓが大きいほど大きくなりかつ行番号ｍが大きいほど大きくなる正の関数である。したがって、演算回路７０２は、各画素形成部が対応する交差点を通過するデータ信号線から画素値（画素容量Ｃｐに保持すべき電圧）として取り込むべきデータ信号Ｓｉ（ｉ＝１〜Ｎ）の振幅を修正する修正手段であって、当該振幅の修正量を前記遅れ時間τｓが大きくなるにしたがって増大させると共に当該対応する交差点がデータ信号線駆動回路３００から離れるにしたがって増大させる修正手段として機能することになる。なお、上記補正関数ｇ（Δτｓ，ｍ）を決定するパラメータの値については、実験または計算機シミュレーション等に基づき、後述の画素容量Ｃｐの充電不足補償の観点から予め適切に設定される。

上記のようにして生成された修正デジタル画像信号ＤＡｃは、データ信号線駆動回路３００に入力され、液晶パネル５００におけるソースバスラインの数に対応する数のアナログ電圧信号であるデータ信号Ｓｉ（ｉ＝１〜Ｎ）に変換されてデータ信号線駆動回路３００から出力される。これらのデータ信号Ｓｉの電圧は、それぞれ、ソースバスラインを経てオン状態のＴＦＴに接続される画素容量Ｃｐに与えられる。

ところで、ソースバスラインの終端部分ｄに近い画素容量Ｃｐほど、それへの印加電圧の波形が鈍っているので、充電不足となる傾向がある。これに対し、遅延補償回路７００における上記の演算回路７０２では、上記式（２）に基づく補正によってデータ信号Ｓｉの振幅Ｄｓが振幅Ｄｓｃへと増大して印加電圧の波形鈍りによる画素容量Ｃｐの充電不足が補償されるように、上記の補正関数ｇ（Δτｓ，ｍ）およびそのパラメータ値が設定される。すなわち、本実施形態に係る液晶表示装置の信号波形図である図７を参照して説明すると、走査信号線駆動回路４００においてゲート側クロック信号ＧＣＫおよび出力パルス制御信号ＯＥに基づき順次アクティブ（ハイレベル）となる走査信号Ｇ１，Ｇ２，Ｇ３，…，ＧＭが生成され、時間軸上において走査信号Ｇ１のアクティブ期間から走査信号ＧＭのアクティブ期間へと向かうにしたがってデータ信号Ｓｉ（ｉ＝１〜Ｎ）の振幅の補正量が大きくなるように、デジタル画像信号ＤＡが上記補正関数ｇ（Δτｓ，ｍ）に基づき修正される。これにより、ソースバスライン上の信号遅延による波形鈍りに起因する充電不足が補償される。

なお、図７に示した信号波形図では、ゲート信号Ｇｊ（ｊ＝１，２，…，Ｍ）は、ゲート側クロック信号ＧＣＫの立ち上がりでアクティブ（ハイレベル）となり、出力禁止範囲を規定する出力パルス制御信号ＯＥ（図７（ｂ））に立ち上がりで非アクティブ（ローレベル）となるが、このようなゲート信号Ｇｊを出力するゲートドライバを走査信号線駆動回路４００として使用する代わりに、図８に示すようにゲート側クロック信号ＧＣＫの立ち下がりでアクティブとなるゲート信号Ｇｊを出力するゲートドライバを使用してもよい。この場合においても、上記と同様にしてソースバスライン上の信号遅延による波形鈍りに起因する充電不足を補償することができる。なお、この場合、ゲート信号Ｇｊは、ゲート側クロック信号ＧＣＫの立ち上がりで非アクティブとなるので、上記の出力パルス制御信号ＯＥは不要となる。

＜２．２ 作用および効果＞
以上のように本実施形態では、ソースバスラインの終端部分ｄにおけるデータ信号の遅延時間Δτｓが検出され、ソースバスライン上の信号遅延による波形鈍りの影響を相殺すべく、この遅延時間Δτｓに基づき、ソースバスラインの終端部分ｄに近い画素容量Ｃｐほど印加電圧（の振幅）の修正量が大きくなるように、デジタル画像信号ＤＡが遅延補償回路７００において修正される（上記式（２）参照）。このように、ソースバスライン上のデータ信号の遅れをデータ信号線駆動回路３００にフィードバックしてデータ信号の振幅を調節することにより、装置間での制御信号の遅延量のばらつきを個々に調整することなく、ソースバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または緩和することができる。これにより、液晶表示装置において高精細で高品質の表示が可能となる。

＜３．第３の実施形態＞
図９は、本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路２００と、データ信号線駆動回路３００と、走査信号線駆動回路４００と、アクティブマトリクス型の液晶パネル５００と、遅延補償回路８００とを備えている。本実施形態における遅延補償回路８００の構成は、上記第１および第２の実施形態における遅延補償回路６００，７００と相違し、また、遅延補償回路８００には、ゲートバスラインを通過した後の信号（走査信号）と、ソースバスラインを通過した後の信号（データ信号）との双方が入力される。しかし他の部分については第１の実施形態と同様であるので、同一部分には同一の参照符号を付して説明を省略する。以下では、遅延補償回路８００を中心に本実施形態について説明する。

＜３．１ 遅延補償回路＞
図９を参照しつつ、遅延補償回路８００の構成および動作について説明する。遅延補償回路８００は、遅延検出回路８０１、演算回路８０２およびレジスタ８０３を備えており、ソースバスライン上で遅延した信号およびゲートバスライン上で遅延した信号をデータ信号線駆動回路３００にフィードバックすべく、データ信号線駆動回路３００に供給すべき画像データＤＡを当該遅延した信号に基づき修正する。

遅延検出回路８０１は、第１の実施形態と同様、走査信号線としてのゲートバスラインの終端部分ｂにおける走査信号の波形をゲートバスラインの先端部分ａにおける走査信号の波形と比較し、ゲートバスラインの終端部分ｂにおける走査信号のゲートバスラインの先端部分ａにおける走査信号に対する遅れ時間Δτgを検出する。また遅延検出回路８０１は、第２の実施形態と同様、データ信号線としてのソースバスラインの終端部分ｄにおけるデータ信号の波形をソースバスラインの先端部分ｃにおけるデータ信号の波形と比較して、ソースバスラインの終端部分ｄにおけるデータ信号のソースバスラインの先端部分ｃにおけるデータ信号に対する遅れ時間Δτｓを検出する。

演算回路８０２には、デジタル画像信号ＤＡの表す各フレームのｍ行目ｎ列目の画素データＤｍｎ（ｍ番目の走査信号線が選択されたときのデータ信号Ｓｎに対応する画素データ）から修正後のｍ行目ｎ列目の画素データＤｍｎｃを算出するための関数として、
Ｄｍｎｃ＝ｈ（Δτｇ，Δτｓ，ｍ，ｎ）・Ｄｍｎ …（３）
を満たす補正関数ｈ（Δτｇ，Δτｓ，ｍ，ｎ）をが予め設定されており、この補正関数ｈ（Δτｇ，Δτｓ，ｍ，ｎ）を決定するパラメータの値がレジスタ８０３に予め格納されている。そこで演算回路８０２は、検出された上記遅れ時間ΔτｇおよびΔτｓとレジスタ８０３に格納された上記パラメータ値とを用いて、上記式（３）によって修正後のｍ行目ｎ列目の画素データＤｍｎｃを順次算出することにより、修正デジタル画像信号ＤＡｃを生成する。ここで、補正関数ｈ（Δτｇ，Δτｓ，ｍ，ｎ）は、Δτｇ、Δτｓが大きいほど大きくなりかつ列番号ｎ、行番号ｍが大きいほど大きくなる正の関数である。なお、上記補正関数ｈ（Δτｇ，Δτｓ，ｍ，ｎ）を決定するパラメータの値については、実験または計算機シミュレーション等に基づき、後述の画素容量Ｃｐの充電不足補償の観点から予め適切に設定される。

上記のようにして生成された修正デジタル画像信号ＤＡｃは、データ信号線駆動回路３００に入力され、液晶パネル５００におけるソースバスラインの数に対応する数のアナログ電圧信号であるデータ信号Ｓｉ（ｉ＝１〜Ｎ）に変換されて、データ信号線駆動回路３００から出力される。これらのデータ信号Ｓｉの電圧は、それぞれ、ソースバスラインを経てオン状態のＴＦＴに接続される画素容量Ｃｐに与えられる。

既述のように、ゲートバスラインの終端部分ｂに近い画素容量Ｃｐほど、それに繋がるＴＦＴをオンさせる期間が短くなるので、充電不足となる傾向があり、また、ソースバスラインの終端部分ｄに近い画素容量Ｃｐほど、それへの印加電圧の波形が鈍っているので、充電不足となる傾向がある。これに対し、遅延補償回路８００では、上記式（３）に基づく補正によってデータ信号Ｓｉの振幅が増大することでオン期間の短縮による画素容量Ｃｐの充電不足および印加電圧の波形鈍りによる画素容量Ｃｐの充電不足が補償されるように、上記の補正関数ｈ（Δτｇ，Δτｓ，ｍ，ｎ）およびそのパラメータ値が設定される。

＜３．２ 作用および効果＞
以上のように本実施形態では、ゲートバスラインの終端部分ｂにおける走査信号の遅延時間Δτｇおよびソースバスラインの終端部分ｄにおけるデータ信号の遅延時間Δτｓが検出され、ゲートバスライン上の信号遅延によるＴＦＴのオン期間の短縮化の影響およびソースバスライン上の信号遅延による波形鈍りの影響を相殺すべく、これらの遅延時間ΔτｇおよびΔτｓに基づき、ゲートバスラインの終端部分ｂに近い画素容量Ｃｐほど、またソースバスラインの終端部分ｄに近い画素容量Ｃｐほど、印加電圧（の振幅）の修正量が大きくなるように、デジタル画像信号ＤＡが遅延補償回路７００において修正される（上記式（３）参照）。このように、ゲートバスライン上の走査信号の遅れおよびソースバスライン上のデータ信号の遅れをデータ信号線駆動回路３００にフィードバックしてデータ信号の振幅を調節することにより、装置間での制御信号の遅延量等のばらつきを個々に調整することなく、ゲートバスライン上およびソースバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または緩和することができる。これにより、液晶表示装置において高精細で高品質の表示が可能となる。

＜４．変形例＞
上記第２または第３の実施形態では、ソースバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または低減すべく、それらの信号遅延に基づきデータ信号Ｓｉの振幅を調整しているが、これに代えて又はこれと共に、走査信号線駆動回路４００の走査信号Ｇｊの振幅を対応する走査信号線の位置に応じて（ｊに応じて）調整するようにしてもよい。具体的には、例えば走査信号線駆動回路４００に供給すべきオン電圧（アクティブな走査信号Ｇｊの振幅を決定する電圧）を調整すればよい。

また、上記第１から第３の実施形態では、ゲートバスライン上および／またはソースバスライン上の信号遅延に基づきデータ信号Ｓｉの振幅を調整しているが、ソースバスライン上の信号遅延に基づくデータ信号Ｓｉの振幅調整に代えて又はこれと共に、走査信号Ｇｊの出力タイミングを遅延素子等によって調整するようにしてもよいし、ゲートバスライン上の信号遅延に基づくデータ信号Ｓｉの振幅調整に代えて又はこれと共に、データ信号Ｓｉの出力タイミングを遅延素子等によって調整するようにしてもよい。

例えば、既述の従来例のように、データ信号線駆動回路３００の出力制御信号としてのラッチパルス信号ＬＰを遅延素子によって遅延させるようにしてもよい。すなわち、図１０および図１１に示した従来の構成において、遅延素子１つ当たりの遅延量をΔτとし、ゲートバスラインを通過した信号に基づき遅延検出回路６０１等で検出される遅延量をΔτｇとしたとき、Δτｇ＝Ｎ・Δτ（Ｎはデータ信号Ｓｉの数）となるように、検出されるΔτｇに応じて遅延素子１つ当たりの遅延量Δτを決定する。そして、このように決定されたΔτに基づき、ゲートバスラインの先端側からｋ番目のソースバスラインに印加すべきデータ信号Ｓｋの出力タイミングの遅延量、すなわちデータ信号Ｓｋの出力制御信号としてのラッチパルス信号の遅延量をｋ・Δτとする（１≦ｋ≦Ｎ）。なお、遅延素子１つ当たりの遅延量Δτの調整は、例えば各遅延素子としてのバッファの動作電圧や出力側容量値の調節等により行うことができる。

上記のようにしてデータ信号Ｓｉの振幅（データ信号電圧）以外を調整する場合においても、ゲートバスライン上および／またはソースバスライン上の信号遅延をフィードバックしてそれらの信号遅延の影響が抑制されるように（信号遅延が補償されるように）出力制御信号としてのラッチパルス信号ＬＰの遅延量やゲート信号Ｇｊの振幅等が調整されるので、装置間での制御信号の遅延量等のばらつきを個々に調整することなく、画素容量の充電不足を解消または緩和することができる。

また、上記実施形態では、ゲートバスライン上および／またはソースバスライン上の信号遅延を遅延補償回路６００，７００または８００を介してデータ信号線駆動回路３００および／または走査信号線駆動回路４００にフィードバックするために、１本のゲートバスラインを通過した信号および／または１本のソースバスラインを通過した信号が遅延補償回路６００，７００または８００に入力されるが、これに代えて２本以上のゲートバスラインを通過した信号および／または２本以上のソースバスラインを通過した信号が遅延補償回路６００，７００または８００に入力され、入力されるそれらの信号の遅延時間（例えばそれらの遅延時間の平均値）に基づいてデータ信号Ｓｉおよび／または走査信号の振幅や出力制御信号としてのラッチパルス信号ＬＰの遅延量等が調整される構成としてもよい。

なお、上記実施形態については液晶表示装置を例に挙げて説明したが、これに限定されるものではなく、アクティブマトリクス型の表示パネルを使用した表示装置であれば本発明の適用が可能である。

本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 第１の実施形態におけるデータ信号、走査線信号、および（データ信号線駆動回路の）出力制御信号の波形図である。 第１の実施形態における液晶表示パネルの構成を示す模式図（ａ）および等価回路図（ｂ）である。 第１の実施形態における一実装例を示す模式図である。 第１の実施形態における他の実装例を示す模式図である。 本発明の第２の実施形態に係る液晶表示装置の構成を示すブロック図である。 第２の実施形態に係る液晶表示装置（特に遅延補償回路）の動作を説明するための信号波形図である。 第２の実施形態に係る液晶表示装置の動作を説明するための信号波形の別例を示す図である。 本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。 ゲートバスライン上の信号遅延による画素容量の充電不足を防止するための従来構成の一例を模式的に示す回路図である。 ゲートバスライン上の信号遅延による画素容量の充電不足を防止するための従来構成の他の例を模式的に示す回路図である。 ゲートバスライン上の信号遅延による画素容量の充電不足を防止するための従来構成の動作を説明するための信号波形図である。

符号の説明

１０ …ＴＦＴ（薄膜トランジスタ）
２００ …表示制御回路
３００ …データ信号線駆動回路
４００ …走査信号線駆動回路
５００ …液晶パネル
６００，７００，８００ …遅延補償回路
６０１，７０１，８０１ …遅延検出回路
６０２，７０２，８０２ …演算回路
６０３，７０３，８０３ …レジスタ
Ｌｓ …ソースバスライン（データ信号線）
Ｌｇ …ゲートバスライン（走査信号線）
Ｐｘ …画素形成部
Ｃｐ …画素容量
Ｅｐ …画素電極
Ｅｃ …共通電極
ＳＣＫ …ソース側クロック信号
ＳＳＰ …ソース側スタートパルス信号
ＧＣＫ …ゲート側クロック信号
ＧＳＰ …ゲート側スタートパルス信号
ＬＰ …ラッチパルス信号（出力制御信号）
ＤＡ …デジタル画像信号
ＤＡｃ …修正デジタル画像信号
Ｄｓ …未補正のデータ信号の振幅
Ｄｓｃ …補正後のデータ信号の振幅
Ｓｉ …データ信号（ｉ＝１，２，…，Ｎ）
Ｇｊ …走査信号（ｊ＝１，２，…，Ｍ）

Claims (11)

1. 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部にて形成すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、前記複数の走査信号線を順次選択するための走査信号を前記複数の走査信号線に印加する走査信号線駆動回路とを有し、各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデータ信号線上のデータ信号を画素値として取り込む、アクティブマトリクス型の表示装置であって、
   各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
   前記複数の走査信号線のうち少なくとも１つの走査信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
   前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする表示装置。
2. 前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする、請求項１に記載の表示装置。
3. 前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする、請求項１に記載の表示装置。
4. 前記遅延補償回路は、
   前記少なくとも１つの走査信号線を通過した信号の遅延量を検出する検出手段と、
   各画素形成部に対応する交差点を通過するデータ信号線に印加すべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記走査信号線駆動回路から離れるにしたがって増大させる修正手段と
   を含むことを特徴とする、請求項３に記載の表示装置。
5. 前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の出力タイミングを調整することを特徴とする、請求項１に記載の表示装置。
6. 前記複数のデータ信号線のうち少なくとも１つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路を更に備え、
   前記遅延補償回路は、前記少なくとも１つの走査信号線を通過した信号および前記少なくとも１つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延および当該対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする表示装置。
7. 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部にて形成すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、前記複数の走査信号線を順次選択するための走査信号を前記複数の走査信号線に印加する走査信号線駆動回路とを有し、各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデータ信号線上のデータ信号を画素値として取り込む、アクティブマトリクス型の表示装置であって、
   各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
   前記複数のデータ信号線のうち少なくとも１つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
   前記遅延補償回路は、前記少なくとも１つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号および／または当該対応する交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする表示装置。
8. 前記遅延補償回路は、前記少なくとも１つのデータ信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする、請求項７に記載の表示装置。
9. 前記遅延補償回路は、前記少なくとも１つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする、請求項７に記載の表示装置。
10. 前記遅延補償回路は、
    前記少なくとも１つのデータ信号線を通過した信号の遅延量を検出する検出手段と、
    各画素形成部が対応する交差点を通過するデータ信号線から前記画素値として取り込むべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記データ信号線駆動回路から離れるにしたがって増大させる修正手段と
    を含むことを特徴とする、請求項９に記載の表示装置。
11. 前記遅延補償回路は、前記少なくとも１つのデータ信号線を通過した信号に基づき、前記走査信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする、請求項７に記載の表示装置。
    

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