WO2009133906A1 - 映像信号線駆動回路および液晶表示装置 - Google Patents

映像信号線駆動回路および液晶表示装置 Download PDF

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拓也 津田
望 上坂
圭介 吉田
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シャープ株式会社
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Definitions

  • the present invention relates to a video signal line driving circuit and a liquid crystal display device including the video signal line driving circuit.
  • FIG. 21 is a configuration diagram of a general active matrix type liquid crystal display.
  • This liquid crystal display includes a source driver (signal line driver) 110, signal lines S1 to SN (102) connected to the source driver 110 and extending in the vertical direction, and a gate driver (scanning line driver) 120, as shown in FIG. And scanning lines G1 to GM (101) extending in the horizontal direction connected to the gate driver 120, and pixels and TFTs 103 located at intersections of the signal lines S1 to SN and the scanning lines G1 to GM.
  • the signal lines S1 to SN and the scanning lines G1 to GM are orthogonal to each other, and pixels and TFTs 103 are arranged at the intersections.
  • the pixel and the TFT 103 include the TFT 103, Cgd (gate-drain parasitic capacitance) 104, Clc (liquid crystal pixel capacitance) 105, Cs (auxiliary capacitance) 106, and a counter electrode 107. ing.
  • FIG. 22 is a waveform diagram showing a drive signal at point A in FIG. 21, and FIG. 23 is a waveform diagram showing a drive signal at point B in FIG.
  • a is a field through potential (VFD)
  • b is an effective field through potential
  • c is a voltage variation due to rewriting
  • ⁇ t is from the falling edge of the gate signal. The time until the TFT is turned off is shown.
  • the point A is located closer to the output of the gate driver than the point B.
  • VFD The field through potential
  • VFD Cgd * (Vgh ⁇ Vgl) / (Clc + Cs + Cgd) (Formula 1)
  • Cgd TFT-gate parasitic capacitance
  • Clc pixel capacitance
  • Vgh gate signal high potential
  • Vgl gate signal low potential
  • Equation 1 is an ideal case where the gate signal (scan line signal) is a rectangular wave. Field through potential. However, an actual large-screen / high-definition panel has long scanning lines and a large number of intersecting signal lines. Since the ON resistance and parasitic capacitance of the transistor (TFT) increase, the waveform of the gate signal (scanning line signal) becomes dull according to the time constant.
  • VFD ⁇ Cgd * (Vgh ⁇ Vgl) + ⁇ IDS * ⁇ t ⁇ / (Clc + Cs + Cgd) (Formula 3)
  • the delay ⁇ t of the gate signal waveform is relatively small as shown in FIG. 22, but at point B far from the output of the gate driver, the gate signal waveform is shown in FIG.
  • the delay ⁇ t is larger than the point A. Therefore, the voltage fluctuation c due to rewriting shown in the above (Formula 2) also has a distribution in the plane, and the effective field-through voltage b shown in the above (Formula 3) is also in the plane. With distribution. Therefore, the distribution on the line segment perpendicular to the source signal line having the optimum counter potential has a distribution as shown in FIG.
  • the potential of the counter electrode (common potential) is adjusted.
  • common potential is common within the same screen, even if flicker is adjusted at one location in the plane due to the distribution of the field-through potential on the line segment perpendicular to the source signal line, other locations can be obtained. The problem that it is not.
  • Patent Documents 1 and 2 disclose a technique called Cgd gradation.
  • Cgd gradation By adopting Cgd gradation, in-plane flicker can be suppressed to almost no problem level on a general display screen, but there is sufficient accuracy on some special display screens (eg, counter adjustment screen for production process). However, further improvement is needed.
  • a capacitance is created in advance between the gate and drain of the TFT, the capacitance is reduced at the point A near the output of the gate driver, and the capacitance is increased at the point B far from the output of the gate driver. The distribution of the optimum counter potential is uniformly compensated.
  • the liquid crystal screen is divided into a plurality of regions and the capacitance value is changed.
  • the correction characteristic is as shown by a broken line in FIG. Due to the approximation by the broken line, an error may appear in the vicinity of the boundary of the divided region, and adjustment and contrivance in design are necessary.
  • the method of creating the correction capacitor in the panel in this way has a limit in accuracy, and since the correction capacitor is embedded near the pixel, the transmittance of the panel may be sacrificed.
  • the liquid crystal display device described in Patent Document 4 corresponds to the optimum counter electrode potential obtained by the flicker minimum value determination method in order to make the image display characteristics uniform even in a large TFT liquid crystal display device.
  • the voltage applied to the counter substrate corresponding to the interval between the input end and the end of the scanning signal is inclined.
  • Japanese Patent Publication “Japanese Patent Laid-Open No. 11-84428” Publication Date: March 26, 1999
  • Japanese Patent Publication “JP 2002-236296” release date: August 23, 2002
  • Japanese Published Patent Publication “Japanese Patent Laid-Open No. 2006-171022” Publication Date: June 29, 2006
  • Japanese Published Patent Publication “Japanese Patent Laid-Open No. 2001-296843” Publication Date: October 26, 2001
  • Japanese Published Patent Publication “Japanese Patent Laid-Open No. 2002-91391” Publication Date: March 27, 2002)
  • the present invention has been made in view of the above-described conventional problems, and the object thereof is from in-plane flicker based on the distribution of the optimum counter potential according to the distance from the scanning signal line driving circuit, and from the scanning signal line driving circuit. It is an object of the present invention to provide a video signal line driving circuit and a liquid crystal display device that suppress in-plane flicker based on fluctuations due to the distance and CS trunk line resistance.
  • the video signal line driving circuit of the present invention is an optimal counter electrode obtained by a flicker minimum value determining method in a video signal line driving circuit for driving a video signal line provided in a liquid crystal display device. Based on the distribution of the potential on the line segment perpendicular to the video signal line, the potential of the output signal is changed according to the position of the video signal line, and the potential of the output signal is approximately the center of the display surface of the display device. It is characterized by the fact that it becomes larger as it gets closer to the outside.
  • the distribution of the optimum counter electrode potential obtained by the flicker minimum value determination method on the line segment perpendicular to the video signal line is the pull-in potential due to the signal delay of the scanning signal and / or the CS (auxiliary capacitance) potential. This is based on the field through potential.
  • an optimum counter electrode obtained by the flicker minimum value determination method as it approaches the outside from the approximate center of the display surface of the liquid crystal display device
  • the potential decreases. Therefore, if the potential of the output signal of the video signal line driving circuit is increased as it is closer to the outside from the approximate center of the display surface of the liquid crystal display device, the optimum counter electrode potential obtained by the flicker minimum value determination method is perpendicular to the video signal line. It is possible to compensate for a distribution on a straight line segment.
  • the video signal line driving circuit is an optimal video signal line driving circuit for driving a video signal line provided in a liquid crystal display device, which is obtained by a flicker minimum value determination method.
  • the potential of the output signal is changed in accordance with the position of the video signal line, and the potential of the output signal is applied to the display surface of the display device. It is characterized in that it becomes larger from the point near one end of the display surface of the display device toward the outside than the approximate center.
  • the distribution of the optimum counter electrode potential obtained by the flicker minimum value determination method on the line segment perpendicular to the video signal line is the pull-in potential due to the signal delay of the scanning signal and / or the CS (auxiliary capacitance) potential. This is based on the field through potential.
  • the optimum counter electrode potential obtained by the flicker minimum value determination method increases as the distance from the scanning signal line driving circuit used in the liquid crystal display device increases.
  • the optimum obtained by the flicker minimum value determination method as it approaches the outside from the approximate center of the display surface of the liquid crystal display device The counter electrode potential is reduced.
  • the potential of the output signal of the video signal line driving circuit is The video signal of the optimum counter electrode potential obtained by the flicker minimum value determination method can be increased by increasing the distance from the point near one end of the display surface of the liquid crystal display device to the outside from the approximate center of the display surface of the liquid crystal display device.
  • the distribution on the line segment perpendicular to the line can be compensated.
  • the flicker minimum value determination method takes into account the influence of the distribution of the optimal counter electrode potential on the line perpendicular to the video signal line obtained by the flicker minimum value determination method based on the auxiliary capacitance signal input from both sides. It is possible to compensate for the distribution of the optimum counter electrode potential to be generated on the line segment perpendicular to the video signal line.
  • the video signal line drive circuit of the present invention preferably includes an offset addition circuit storing an offset value for compensating the distribution on the vertical line segment.
  • the offset value is simply stored, that is, a line perpendicular to the video signal line generated by field-through of the optimum counter potential obtained by the flicker minimum value determination method with a simple configuration.
  • the minute distribution can be compensated.
  • the liquid crystal display device of the present invention includes a video signal line and a scanning signal line orthogonal to each other, a video signal line driving circuit for driving the video signal line, and the scanning signal line. And a scanning signal line driving circuit for driving the video signal line driving circuit, wherein the video signal line driving circuit distributes an optimum counter electrode potential obtained by a flicker minimum value determination method on a line segment perpendicular to the video signal line. And an auxiliary capacitance signal source for changing the potential of the output signal according to the position of the video signal line and inputting the auxiliary capacitance signal from both sides of the display device itself in parallel with the scanning signal line. The potential of the output signal increases as it approaches the outside from the approximate center of the display surface of the liquid crystal display device.
  • the distribution of the optimum counter electrode potential obtained by the flicker minimum value determination method on the line segment perpendicular to the video signal line is the pull-in potential due to the signal delay of the scanning signal and / or the CS (auxiliary capacitance) potential. This is based on the field through potential.
  • an optimum counter electrode obtained by the flicker minimum value determination method as it approaches the outside from the approximate center of the display surface of the liquid crystal display device
  • the potential decreases. Therefore, if the potential of the output signal of the video signal line driving circuit that drives the video signal line is increased as it is closer to the outside from the approximate center of the display surface of the liquid crystal display device, the optimum counter electrode potential obtained by the flicker minimum value determination method can be obtained.
  • the distribution on the line segment perpendicular to the video signal line can be compensated. Therefore, according to the above configuration, it is possible to compensate for the distribution on the line segment perpendicular to the video signal line of the optimum counter electrode potential obtained by the flicker minimum value determination method.
  • the liquid crystal display device of the present invention includes a video signal line and a scanning signal line orthogonal to each other, a video signal line driving circuit for driving the video signal line, and the scanning signal line. And a scanning signal line driving circuit for driving the video signal line driving circuit, wherein the video signal line driving circuit distributes an optimum counter electrode potential obtained by a flicker minimum value determination method on a line segment perpendicular to the video signal line. And an auxiliary capacitance signal source for changing the potential of the output signal in accordance with the position of the video signal line and inputting the auxiliary capacitance signal in parallel to the scanning signal line from both sides of the liquid crystal display device itself.
  • the potential of the output signal increases as it approaches the outside from a point closer to the scanning signal line driving circuit than the approximate center of the display surface of the liquid crystal display device.
  • the distribution of the optimum counter electrode potential obtained by the flicker minimum value determination method on the line segment perpendicular to the video signal line is the pull-in potential due to the signal delay of the scanning signal and / or the CS (auxiliary capacitance) potential. This is based on the field through potential.
  • the optimum counter electrode potential obtained by the flicker minimum value determination method increases as the distance from the scanning signal line driving circuit used in the liquid crystal display device increases.
  • the optimum obtained by the flicker minimum value determination method as it approaches the outside from the approximate center of the display surface of the liquid crystal display device The counter electrode potential is reduced.
  • the potential of the output signal of the video signal line driving circuit is If the distance from the point closer to the scanning signal line driving circuit is closer to the outside than the approximate center of the display surface of the liquid crystal display device, it is perpendicular to the video signal line at the optimum counter electrode potential obtained by the flicker minimum value determination method. It is possible to compensate for a distribution on a straight line segment.
  • the distribution on the line segment perpendicular to the video signal line of the optimum counter electrode potential obtained by the flicker minimum value determination method based on the distance from the scanning signal line driving circuit, and The minimum flicker value in consideration of the influence of both the distribution on the line segment perpendicular to the video signal line caused by the field through of the optimum counter potential determined by the flicker minimum value determination method based on the auxiliary capacitance signal input from both sides The distribution on the line segment perpendicular to the video signal line of the optimum counter electrode potential obtained by the determination method can be compensated.
  • the scanning signal line driving circuit includes an offset addition circuit storing an offset value for compensating the distribution on the vertical line segment.
  • the offset value is simply stored, that is, a line perpendicular to the video signal line generated by field-through of the optimum counter potential obtained by the flicker minimum value determination method with a simple configuration.
  • the minute distribution can be compensated.
  • the video signal line driving circuit of the present invention is a video signal line driving circuit that drives a video signal line provided in a liquid crystal display device, and has an optimal counter electrode potential obtained by the flicker minimum value determination method. Based on the distribution on the line segment perpendicular to the signal line, the potential of the output signal is changed according to the position of the video signal line, and the potential of the output signal approaches the outside from the approximate center of the display surface of the display device. It grows as you go.
  • the video signal line driving circuit of the present invention is the video signal line driving circuit for driving the video signal line provided in the liquid crystal display device, and has the optimum counter electrode potential obtained by the flicker minimum value determining method.
  • the potential of the output signal is changed according to the position of the video signal line based on the distribution on the line segment perpendicular to the video signal line, and the potential of the output signal is more than the approximate center of the display surface of the display device. The distance increases from the point near one end of the display surface of the display device toward the outside.
  • the liquid crystal display device of the present invention includes the video signal line and the scanning signal line orthogonal to each other, the video signal line driving circuit for driving the video signal line, and the scanning signal for driving the scanning signal line.
  • the video signal line drive circuit is based on the distribution on the line segment perpendicular to the video signal line of the optimum counter electrode potential obtained by the flicker minimum value determination method. It further comprises an auxiliary capacitance signal source for changing the potential of the output signal in accordance with the position of the video signal line and inputting the auxiliary capacitance signal from both sides of the display device itself in parallel with the scanning signal line. The potential increases as it approaches the outside from the approximate center of the display surface of the liquid crystal display device.
  • the liquid crystal display device of the present invention includes the video signal line and the scanning signal line orthogonal to each other, the video signal line driving circuit for driving the video signal line, and the scanning signal for driving the scanning signal line.
  • the video signal line drive circuit is based on the distribution on the line segment perpendicular to the video signal line of the optimum counter electrode potential obtained by the flicker minimum value determination method. It further includes an auxiliary capacitance signal source that changes the potential of the output signal in accordance with the position of the video signal line and inputs the auxiliary capacitance signal from both sides of the liquid crystal display device itself in parallel with the scanning signal line. The potential of the signal increases from the point closer to the scanning signal line driving circuit to the outside than the approximate center of the display surface of the liquid crystal display device.
  • the video signal line drive circuit of the present invention is a video signal line drive circuit that drives a video signal line provided in a liquid crystal display device, and uses a preset offset value to position the video signal line. Accordingly, the center potential of the output signal is changed, and the offset value is set so as to increase as the center potential of the output signal approaches the outside from the approximate center of the display surface of the liquid crystal display device.
  • the video signal line drive circuit of the present invention is a video signal line drive circuit for driving a video signal line provided in a liquid crystal display device, and uses a preset offset value according to the position of the video signal line.
  • the center potential of the output signal is changed, and the offset value is set such that the center potential of the output signal approaches the outside from a point near one end of the display surface of the liquid crystal display device rather than the approximate center of the display surface of the video display device. It is set to be large.
  • the liquid crystal display device includes a video signal line and a scanning signal line orthogonal to each other, a video signal line driving circuit for driving the video signal line, and a scanning signal line driving circuit for driving the scanning signal line.
  • the video signal line drive circuit changes the center potential of the output signal according to the position of the video signal line using a preset offset value
  • a storage capacitor signal source that is input from both sides of the liquid crystal display device itself is further provided in parallel with the scanning signal line.
  • the offset value is such that the center potential of the output signal is outside the approximate center of the display surface of the liquid crystal display device. It is set to increase as it approaches.
  • the liquid crystal display device includes a video signal line and a scanning signal line orthogonal to each other, a video signal line driving circuit for driving the video signal line, and a scanning signal line driving circuit for driving the scanning signal line.
  • the video signal line drive circuit changes the center potential of the output signal according to the position of the video signal line using a preset offset value
  • a storage capacitor signal source that inputs from both sides of the liquid crystal display device itself is further provided in parallel with the scanning signal line, and the offset value is such that the center potential of the output signal is higher than the approximate center of the display surface of the liquid crystal display device. It is set so as to increase from the point near the scanning signal line driving circuit toward the outside.
  • the video signal line drive that suppresses the in-plane flicker based on the distribution of the optimum counter potential according to the distance from the scanning signal line driving circuit and the in-plane flicker based on the variation from the distance from the scanning signal line driving circuit and the CS trunk line resistance.
  • a circuit and a liquid crystal display device can be provided.
  • FIG. 4 is a diagram illustrating timings and potentials of a source driver signal, a gate driver signal, and a CS signal input to the pixel model illustrated in FIG. 3.
  • FIG. 4 is a diagram illustrating timings and potentials of a source driver signal, a gate driver signal, and a CS signal input to the pixel model illustrated in FIG. 3.
  • FIG. 5 is a waveform diagram showing a TFT drain potential, a gate signal, and a CS signal in each of a pixel near the CS input terminal and a pixel far from the CS input terminal when a pSPICE simulation is performed on the models shown in FIGS.
  • This is a distribution on a line segment perpendicular to the source signal line of the optimum counter potential based on the potential drawn by the auxiliary capacitance potential when the auxiliary capacitance signal is input from one side.
  • It is a figure which shows the pixel model in the case of inputting an auxiliary capacity signal from both sides.
  • FIG. 8 is a diagram illustrating timings and potentials of a source driver signal, a gate driver signal, and a CS signal input to the pixel model illustrated in FIG. 7.
  • FIG. 9 is a waveform diagram showing a TFT drain potential and a CS signal in each of a pixel near the CS input terminal and a pixel far from the CS input terminal when a pSPICE simulation is performed on the models shown in FIGS. 7 and 8.
  • This is a distribution on a line segment perpendicular to the source signal line of the optimum counter potential based on the potential drawn by the auxiliary capacitance potential when the auxiliary capacitance signal is inputted from both sides.
  • This is a distribution on the line segment perpendicular to the source signal line of the optimum counter potential based on the pull-in potential due to the auxiliary capacitance potential and the pull-in potential due to the signal delay of the gate signal when the auxiliary capacitance signal is input from both sides.
  • FIG. It is a flowchart of the image data processing part shown in FIG. It is a figure which shows the internal structure of a gradation reference voltage generation circuit. It is a graph as a reference example showing the output voltage when the center potential adjustment of the source driver of the present embodiment is not performed. It is a graph which shows the output voltage at the time of performing center potential adjustment of the source driver of this Embodiment. It is a graph which shows the center electric potential of the source driver which compensates the distribution on the line segment perpendicular
  • the center potential of the source driver that compensates for the distribution on the line perpendicular to the source signal line of the optimum counter potential based on the pull-in potential due to the auxiliary capacitance potential and the pull-in potential due to the signal delay of the gate signal when the auxiliary capacitance signal is input from one side It is a graph which shows. It is a block diagram which shows the conventional active matrix type liquid crystal display. It is a wave form diagram which shows the drive signal in A point of FIG.
  • the pull-in voltage is synonymous with the field-through potential and refers to a potential that pulls the drain potential of the TFT in the shift direction of the gate signal.
  • the optimum counter potential is adjusted by the flicker minimum value determination method.
  • the flicker minimum value determination method is known as a technique for evaluating and determining symmetry as disclosed in Patent Document 5, and an optical response waveform is observed in a state where a display pattern in which flicker is most conspicuous is displayed, and a frequency component (30 Hz) is determined. This is a method of determining the counter potential as the optimum value when the minimum is the most).
  • the optimum counter potential determined by the above method is the case where the average potential of the “TFT drain potential” and the average potential of the “counter signal potential” coincide with each other.
  • the output of the output center potential means an output signal of the source driver (video signal line drive circuit), and the source driver is normally AC driven at a duty ratio of 50%.
  • the source driver output signal amplitude means an average potential between a high level and a low level.
  • the present invention is to improve the in-plane flicker by compensating the optimum counter potential distribution.
  • the present inventors have paid attention to the fact that not only the pull-in potential due to the signal delay of the gate signal but also the pull-in potential due to the CS (auxiliary capacitance) potential affects the in-plane flicker. Therefore, before describing this embodiment, a mechanism of in-plane flicker based on the auxiliary capacitance potential will be described. Since the auxiliary capacitance signal is input from only one side of the liquid crystal display device and input from both sides of the liquid crystal display device, the mechanism in each case will be described.
  • the source signal line 21 is connected to the pixel unit 10 including the TFT 12, the CS capacitor C1, and the Cgd capacitor C2.
  • the source signal line 22 is connected to the pixel unit 11 including the TFT 13, the CS capacitor C5, and the Cgd capacitor C6. Is connected.
  • the CS capacitor C1 of the pixel unit 10 is connected to the CS signal input unit 25 via the CS trunk line resistor R3, and the CS capacitor C5 of the pixel unit 11 is connected to the CS signal input unit 25 with the CS trunk line resistor R3 and CS. They are connected via a bus line resistor R2.
  • the CS trunk line resistance R3 is a storage capacitor (CS) signal line outside the display area on the substrate, and has a relatively small resistance value.
  • the CS bus line resistor R2 is a storage capacitor (CS) signal line in the display area on the substrate and has a relatively large resistance value, which affects the distribution of the optimum counter voltage.
  • FIG. 4A shows a gate waveform at point P on the gate signal line 20 connected to the Cgd capacitor C2
  • FIG. 4B shows the gate waveform on the gate signal line 20 connected to the Cgd capacitor C6.
  • the gate waveform at the Q point is shown.
  • the time required for rising and falling is 1 ⁇ s
  • the gate waveform at point Q the time required for rising and falling is 4 ⁇ s.
  • FIG. 4C shows voltages applied to the source signal line 21 and the drain of the TFT 12 and the source signal line 22 and the TFT 13. As shown in the figure, a DC voltage of 2 V is applied in the period of 8 ⁇ s to 38 ⁇ s.
  • FIG. 4D shows the CS signal waveform at the CS signal input terminal. It is a rectangular wave that reverses with a period of 50 ⁇ s.
  • FIG. 5 shows the result of SPICE simulation performed on the model shown in FIG. 3 by applying the external signal shown in FIG.
  • FIG. 5 is a waveform diagram showing a TFT drain potential, a gate signal, and a CS signal in each of a pixel near the CS input terminal and a distant pixel of the CS input terminal.
  • the CS signal (vi) of the far pixel of the CS input terminal has a dull waveform compared to the CS signal (iii) of the neighboring pixel of the CS input terminal.
  • the source driver output is applied to the drain potential of the TFT, and the signals (i) and (iv) corresponding to the TFT drain potential approach 2Vdc.
  • the signals (i) and (iv) corresponding to the TFT drain potential are pulled in through the Cgd capacitance (gate-drain parasitic capacitance) to be lowered.
  • the CS potential on the opposite side via the capacitor is similarly changed, but the CS potential and the TFT drain potential (i) of the pixel near the CS input terminal are the CS potential and TFT drain of the distant pixel of the CS input terminal.
  • the pull-in is smaller than the potential (iv) and the recovery is quick, the TFT drain potential (iv) of the distant pixel at the CS input terminal becomes the TFT drain potential (i of the pixel near the CS input terminal due to the influence of the CS bus line resistance R2. Converge higher than).
  • the CS input terminal increases as the distance from the distance increases.
  • R3 and R5 are CS trunk line resistors, and R2 and R4 are CS bus line resistors.
  • the CS bus line resistors R2 and R4 are auxiliary capacitance (CS) signal lines in the display area on the substrate, have a relatively large resistance value, and affect the distribution of the optimum counter voltage.
  • the CS main line resistors R3 and R5 are auxiliary capacitance (CS) signal lines outside the display area on the substrate, and have relatively small resistance values.
  • the fall time of the gate signal is changed depending on the position, but even if the fall time is made equal, the distribution of the TFT drain potential does not change.
  • the CS signal waveform becomes the smallest in the B point pixel portion, and the TFT drain potential becomes high.
  • the distribution of the optimum drain potential of the TFT drain potential on the line segment perpendicular to the source signal line has a mountain shape as shown in FIG. Note that when the auxiliary capacitance signal is input from both sides, the signal difference is smaller than when the auxiliary capacitance signal is input from one side.
  • FIG. 10 shows the distribution on the line segment perpendicular to the source signal line at the optimum counter potential when only the influence of the CS bus line (both sides input) is considered.
  • FIG. 11 shows a distribution on a line segment perpendicular to the source signal line of the optimum counter potential when the influence of the CS bus line (both side inputs) and the influence of the gate signal delay are taken into consideration.
  • the characteristic configuration of the present embodiment is an offset addition circuit (described later) inside the source driver.
  • This embodiment is characterized in that the offset addition circuit compensates for the distribution on the line segment perpendicular to the source signal line of the optimum counter potential.
  • the offset addition circuit compensates for the distribution on the line segment perpendicular to the source signal line of the optimum counter potential.
  • the first is a pattern that compensates for the distribution of the optimum counter potential on the line perpendicular to the source signal line by only the pull-in potential due to the gate signal delay
  • the second is the optimum counter potential by only the pull-in potential of the CS potential.
  • the third is a pattern for compensating the distribution on the line segment perpendicular to the source signal line, and the third is on the line segment perpendicular to the source signal line of the optimum counter potential due to the pull-in potential due to the gate signal delay and the pull-in potential of the CS potential.
  • This pattern compensates for the distribution of.
  • the configuration of the signal line driver circuit (source driver) for realizing these patterns is common except for the offset value stored in the offset addition circuit.
  • the offset is stored in the offset addition circuit.
  • the present invention is not limited to this, and the offset addition value may be read from the offset value stored in another location.
  • the source driver includes a data input unit 1, an image data processing unit 2, a timing controller 3, a left / right inversion switching / timing control circuit 4, a time division SW switching control circuit 5, a level shifter 6, a data register 7, A time division data selector 9, a level shifter 11, a plurality of source driver output units 12, and a gradation reference voltage generation circuit 13 are provided.
  • the 8-bit video data input DataIN, the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, and the data capturing clock input DCLK are input to the source driver as input signals.
  • 28 gradations, that is, 256 gradations can be displayed.
  • the timing controller 3 receives the VSYNC, HSYNC, and DCLK, and controls the left / right inversion switching / timing control circuit 4 and the time division SW switching control circuit 5.
  • Video data is sequentially input to the data input unit 1 in the order in which it is displayed in synchronization with DCLK with reference to HSYNC.
  • the data input unit 1 sends video data to the image data processing unit 2.
  • FIG. 12 shows a processing flow of the image data processing unit 2.
  • the image data processing unit 2 first expands to 10 bits (shifts by 2 bits; S1).
  • the black level / white level are matched, that is, the corresponding offset value is added to the data (S2).
  • the ⁇ characteristic of the display gradation is adjusted (S3). That is, a general display is given an input gradation-display luminance characteristic of an index of 2.2, but a gradation reference voltage generation circuit 13 described later has a linear gradation-voltage characteristic, so that the voltage-display of the panel is displayed. Even if combined with the luminance characteristic, it is not always possible to obtain the characteristic of index 2.2. Therefore, data conversion is necessary.
  • Data conversion in a ⁇ correction circuit is generally performed by a conversion formula or a conversion method using a conversion table called LOOK UP TABLE. Thereafter, the brightness and sub-brightness adjustment unit (not shown) performs black-and-white amplitude adjustment (S4) for each RGB display color, and data corresponding to 10 bits is output.
  • S4 black-and-white amplitude adjustment
  • the data that has passed through the image data processing unit 2 is stored in the data register 7.
  • the time division data selector 9 selects six pieces of data stored in the data register 7 according to the timing of a time division switching SW (switch) (not shown). This switch is controlled by the time division SW switching control circuit 5. The selected data is transferred to the source driver output unit 12 after the voltage level is adjusted by the level shifter 6.
  • the source driver output unit 12 has one output circuit per source driver 1 output terminal (output). For example, if the source driver has 320 output terminals (outputs), it has 320 output circuits.
  • the output circuit includes a DAC circuit 17 that switches a corresponding reference voltage for data corresponding to 10 bits from 0 to 1023, an output amplifier 18 that can drive a source bus line in the liquid crystal panel, an offset addition circuit 16, It has.
  • the reference voltage is generated by a gradation reference voltage generation circuit.
  • FIG. 13 shows a gradation reference voltage generation circuit 13 of a resistance DAC method.
  • the n-level positive polarity reference voltage is VnP and the n-level negative polarity reference voltage is VnN
  • VnP is created by a resistance ladder between V0P and V1023P
  • VnN is a resistance between V0N and V1023N.
  • the polarity inversion period is one horizontal period (1H inversion driving), and the resistance ladder between the positive and negative electrodes is shared, and only the voltage V0 / V1023 at both ends is switched corresponding to the polarity switching signal ⁇ . use.
  • FIG. 14 shows the output voltage when the gradation reference voltage configured in this way is changed from Data0 to Data1023 at a constant rate.
  • the source driver output when displaying the same gradation level is all the same voltage.
  • the source driver output voltage in the case of displaying “24 gradations” is output by switching V24P and V24N in accordance with the polarity switching signal ⁇ .
  • an offset addition circuit 16 is provided for each source driver output unit 12 in the preceding stage of the 10-bit DAC.
  • an offset addition value is created in advance according to the output position of the source driver, and the offset addition circuit 16 is switched between addition and subtraction by the polarity switching signal ⁇ .
  • the offset addition circuit 16 subtracts the output value for the offset addition value, and in the case of negative polarity, the offset addition circuit 16 adds the output value for the offset addition value.
  • V0P 4.596V
  • V1023P 0.500V
  • V0N 0.500V
  • V1023N 0.596V of the gradation reference voltage circuit.
  • the amount of change of the reference voltage per gradation is 4 [mV] (
  • the center value of the source driver output potential of the source driver output unit 12 can be set uniformly 16 [mV] higher. In this way, by setting the center value of the output potential of the source driver according to the position from the output of the gate driver, it is possible to compensate for variations in the distribution on the line segment perpendicular to the source signal line of the optimum counter potential. . In other words, by setting the output center potential of the source driver using this embodiment, the distribution of the optimum counter potential can be made constant and in-plane flicker can be eliminated.
  • the output center potential of the source driver is set higher by the field through potential. In other words, the output center potential of the source driver is set high in inverse proportion to the distance from the gate driver output unit 12.
  • the output center potential of the source driver is set high, and the effective field-through voltage is small in the distance from the output portion of the gate driver. Set the output center potential of the driver low.
  • the source driver output signal lines are S1, S2,..., Sn,.
  • the output center potential of the source driver is set higher by the difference of ⁇ V (inclined line in FIG. 16).
  • the distribution of the optimum counter potential can be corrected.
  • variation in the distribution on the line segment perpendicular to the source signal line having the optimum counter potential can be corrected, and in-plane flicker can be prevented.
  • the output center potential of the source driver is set lower as the distance from the auxiliary capacitance signal input portion increases. To do. As a result, variation in the distribution on the line segment perpendicular to the source signal line having the optimum counter potential can be corrected, and flicker can be prevented.
  • the output center potential of the source driver is set as a downward convex function as shown in FIG.
  • the distribution of the optimum counter potential on the line segment perpendicular to the source signal line is a distribution affected by both the pull-in voltage based on the gate signal delay and the pull-in voltage due to the CS potential pull-in at each point. That is, at each point, the distribution is drawn by the potential obtained by adding the pull-in voltage based on the gate signal delay and the pull-in voltage due to the pull-in of the CS potential. Therefore, the distribution of the optimum counter potential is as shown in FIG. FIG. 19 shows the case where the CS signal input is on the same side as the gate signal input.
  • the center potential of the source driver output that compensates for the distribution of the optimum counter potential on the line segment perpendicular to the source signal line based on the gate signal delay decreases as the distance from the gate driver output section increases.
  • the center potential of the source driver output that compensates for the distribution of the optimum counter potential on the line segment perpendicular to the source signal line also decreases as the distance from the output portion of the gate driver increases.
  • the center potential of the source driver output for compensating the distribution on the line segment perpendicular to the source signal line of the optimum counter potential based on the pull-in potential due to the signal delay of the gate signal and the pull-in potential of the CS potential is as shown in FIG.
  • the distribution on the line segment perpendicular to the source signal line of the optimum counter potential is the distribution drawn by the potential obtained by adding the pull-in voltage based on the gate signal delay and the pull-in voltage due to the CS potential pull-in at each point. Become. Therefore, this distribution is as shown in FIG.
  • the pull-in potential b at the center of the liquid crystal panel (point B) is a value obtained by adding the pull-in potential ⁇ shown in FIG. 20 and the pull-in potential ⁇ shown in FIG. Therefore, the center potential of the source driver output that compensates for the distribution of the optimum counter potential on the line segment perpendicular to the source signal line is slightly shifted from the center of the liquid crystal panel (display surface) as shown in FIG. It increases from the point between the point and the point C) toward the end of the liquid crystal panel. Thereby, the distribution on the line segment perpendicular to the source signal line having the optimum counter potential can be compensated.
  • the gradation reference voltage configuration of the driver IC is the configuration shown in FIG.
  • the amount of change in the reference voltage per gradation is
  • 4 [mV].
  • Vx50P positive output gradation when displaying 50 gray levels at point x
  • Vx50N negative output gradation when displaying 50 gray levels at point x
  • Vb50P V43P
  • Vb50N V57N
  • Vc50P V40P
  • Vc50N V60N
  • the offset of the design value can be given by the source center potential while maintaining the source output amplitude as designed.
  • the output center potential between the source driver output (A) that drives the source bus line close to the gate driver output and the source driver output (B) that drives the source bus line far from the gate driver output has a certain gradient.
  • the difference between the present invention and the prior art can be expressed as follows.
  • driving in three or six divisions is performed to reduce signal lines (drive by switching three or six signal lines in a time division manner for each driver output terminal).
  • the number of divisions is a sufficiently small unit, a gentle gradient can be formed.
  • one signal line is assigned to one driver output terminal.
  • the output voltage deviation of the source driver is usually kept low within 10-20 mV, the manufacturing variation is small. There is no factor that deteriorates the display quality because the design in the panel does not need to be changed as in the Cgd gradation.
  • most of the source driver ICs for small and medium-sized liquid crystals can be easily adjusted and changed from the outside by setting such as serial communication. It is even possible to adjust each unit individually according to the individual differences of panels and ICs.
  • the present invention can be suitably used for, for example, a medium-sized liquid crystal display for mobile use.
  • the application and size of the applicable liquid crystal display are not limited to this.

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Abstract

　本発明のソースドライバは、液晶表示装置に設けられたソース信号線を駆動するものであって、フリッカー最小値決定法で求められる最適対向電極電位の映像信号線に垂直な線分上の分布に基づいて、映像信号線の位置に応じて出力信号の電位を変化させ、出力信号のセンター電位は、表示装置の表示面の略中心から外側に近づくにつれて大きくなっている。これにより、走査信号線駆動回路からの距離に応じた最適対向電位の分布に基づく面内フリッカ、走査信号線駆動回路からの距離およびＣＳ幹線抵抗による変動に基づく面内フリッカを抑制する映像信号線駆動回路を提供する。

Description

映像信号線駆動回路および液晶表示装置
　本発明は、映像信号線駆動回路および映像信号線駆動回路を備えた液晶表示装置に関するものである。
　昨今、モバイル用途の中小型液晶ディスプレイにおいても、高精細および大画面化（ＶＧＡ、３型以上）の傾向があり、面内フリッカの問題、つまり、表示画面内で引き込み電圧に差異が生じ、画面全体でフリッカの調整ができないという問題、が顕著になっている。
　ここで、面内フリッカの発生メカニズムについて説明する。
　図２１は、一般的なアクティブマトリクス型液晶ディスプレイの構成図である。
　この液晶ディスプレイは、同図に示す通り、ソースドライバ（信号線ドライバ）１１０と、ソースドライバ１１０に接続された縦方向に延びる信号線Ｓ１～ＳＮ（１０２）と、ゲートドライバ（走査線ドライバ）１２０と、ゲートドライバ１２０に接続された横方向に延びる走査線Ｇ１～ＧＭ（１０１）と、信号線Ｓ１～ＳＮおよび走査線Ｇ１～ＧＭの交差部に位置する画素およびＴＦＴ１０３と、を備えている。信号線Ｓ１～ＳＮと走査線Ｇ１～ＧＭとは互いに直交しており、その交差部には画素およびＴＦＴ１０３が配されている。
　画素およびＴＦＴ１０３は、図２１の拡大図に示すように、ＴＦＴ１０３、Ｃｇｄ（ゲート－ドレイン間寄生容量）１０４、Ｃｌｃ（液晶画素容量）１０５、Ｃｓ（補助容量）１０６、および対向電極１０７を有している。
　ＴＦＴ１０３のゲート－ドレイン間に存在する、寄生容量に起因してゲート信号（走査線信号）の立下り時に、フィールドスルー（ゲート信号線の電位が画素ＴＦＴをオフさせる電位にシフトすると、画素電極の電位もゲート信号線の電位がシフトする方向にΔＶだけ引き込まれる現象。ΔＶは突き抜け電圧、またはフィールドスルー電圧と呼ぶ。）と呼ばれるドレイン電位の電圧変化が生じる。このフィールドスルーは、液晶パネルにおける焼付きやフリッカの原因となる。なお、フィールドスルーについては、特許文献４に開示されている。
　ここで、図２２は、図２１のＡ点における駆動信号を示す波形図であり、図２３は、図２１のＢ点における駆動信号を示す波形図である。これらの図中、ａは、フィールドスルー電位（ＶＦＤ）であり、ｂは、実効的なフィールドスルー電位であり、ｃは、再書きこみによる電圧変動であり、Δｔは、ゲート信号の立下りからＴＦＴがＯＦＦするまでの時間を示している。なお、Ａ点は、図２１に示すように、Ｂ点よりもゲートドライバの出力に近い地点に位置している。
　フィールドスルー電位（ＶＦＤ）は、次の（式１）で示される。
　ＶＦＤ＝Ｃｇｄ＊（Ｖｇｈ－Ｖｇｌ）／（Ｃｌｃ＋Ｃｓ＋Ｃｇｄ）・・・（式１）
Ｃｇｄ：ＴＦＴ部ゲート－ドレイン間寄生容量
Ｃｌｃ：画素容量
Ｃｓ：補助容量
Ｖｇｈ：ゲート信号ハイ電位
Ｖｇｌ：ゲート信号ロー電位
　（式１）は、ゲート信号（走査線信号）が矩形波の理想的な場合のフィールドスルー電位である。しかるに、現実の大画面・高精細のパネルでは、走査線が長く、交差する信号線数も多い。トランジスタ（ＴＦＴ）のＯＮ抵抗、寄生容量が大きくなるため、ゲート信号（走査線信号）の波形は時定数に応じて鈍る。すなわち、ゲート信号（走査線信号）が立ち下がってからＴＦＴがＯＦＦするまでの時間には遅延Δtが生じる。Δtの期間、ドレイン電極にはソース信号線を介して再度電圧が書き込まれて電圧変動ｃが生じる。この電圧変動ｃは、（式２）で示される。
　ｃ＝∫ＩＤＳ＊Δｔ／（Ｃｌｃ＋Ｃｓ＋Ｃｇｄ）・・・（式２）
　∫ＩＤＳ：Δｔの間にＴＦＴを介してドレイン電極からソース電極に流れる平均電流
　Δｔ：ゲート信号（走査線信号）の立下り開始からＴＦＴがオフするまでの時間
　この電圧変動を補正した実効的なフィールドスルー電圧ｂは次に（式３）で示される。
　ＶＦＤ＝｛Ｃｇｄ＊（Ｖｇｈ－Ｖｇｌ）＋∫ＩＤＳ＊Δｔ｝／（Ｃｌｃ＋Ｃｓ＋Ｃｇｄ）・・・（式３）
　一般的にゲートドライバの出力から近いＡ点では、図２２に示すようにゲート信号波形の遅延Δtは比較的小さいが、ゲートドライバの出力から遠いＢ点では、図２３に示すようにゲート信号波形の遅延ΔtはＡ点に比して大きくなる。それゆえ、上記の（式２）で示される、再書き込みによる電圧変動ｃも面内で分布を持ち、これに伴い上記の（式３）で示される、実効的なフィールドスルー電圧ｂも面内で分布を持つ。したがって、最適対向電位のソース信号線に垂直な線分上の分布は、図２４に示すような分布を持つ。
　通常、フィールドスルー電位を補正して、フリッカを抑制するために、対向電極の電位（コモン電位）を調整する。しかしながら、コモン電位は、同一画面内で共通であるため、上記したフィールドスルー電位のソース信号線に垂直な線分上の分布のために、面内の一箇所でフリッカを調整しても、他所であわないという問題が生じる。
　この問題を解決するために、特許文献１、および２などにＣｇｄグラデーションという技術が開示されている。Ｃｇｄグラデーションの採用により、一般的な表示画面では面内フリッカをほぼ問題ないレベルに抑えることができるが、一部の特殊な表示画面（例；生産工程の対向調整画面）では十分な精度があるとはいえないため、更なる改善が必要とされている。Ｃｇｄグラデーションは、ＴＦＴのゲートドレイン間にあらかじめ容量を作り込み、ゲートドライバの出力付近のＡ点では、容量を小さくし、ゲートドライバの出力から遠い位置のＢ点では、容量を大きくすることで、最適対向電位の分布を一様に補償するものである。
　しかしながら、実際の設計では、図２５に示すように、液晶画面内を複数の領域に分割して容量値を変化させる。このとき補正特性は、図２５に示す折れ線のようになる。この折れ線による近似のため、分割領域の境界付近で誤差に見える場合があり、設計上の調整および工夫が必要である。このように補正容量をパネル内に作りこむ方法は、精度に限界があり、画素付近に補正容量を埋め込むため、パネルの透過率が犠牲になる場合もある。
　これに対して、特許文献４に記載の液晶表示装置は、大型のＴＦＴ液晶表示装置においても画像表示特性を均一化させることを目的として、フリッカー最小値決定法で求められる最適対向電極電位に相応させて、走査信号の入力端と終端との間に対応する対向基板への印加電圧に傾斜を持たせるように構成している。
日本国公開特許公報「特開平１１－８４４２８号」（公開日：平成１１年３月２６日） 日本国公開特許公報「特開２００２－２３６２９６号」（公開日：平成１４年８月２３日） 日本国公開特許公報「特開２００６－１７１０２２号」（公開日：平成１８年６月２９日） 日本国公開特許公報「特開２００１－２９６８４３号」（公開日：平成１３年１０月２６日） 日本国公開特許公報「特開２００２－９１３９１号」（公開日：平成１４年３月２７日）
　しかしながら、特許文献５に記載のように、単に傾斜を持たせるだけでは、ＣＳ幹線抵抗による変動しか補償することができず、走査信号線駆動回路からの距離に応じた影響による最適対向電位の分布、および、走査信号線駆動回路からの距離およびＣＳ幹線抵抗による変動に応じた影響による最適対向電位の分布を補償することができないという問題があった。
　本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、走査信号線駆動回路からの距離に応じた最適対向電位の分布に基づく面内フリッカ、走査信号線駆動回路からの距離およびＣＳ幹線抵抗による変動に基づく面内フリッカを抑制する、映像信号線駆動回路および液晶表示装置を提供することを目的としている。
　本発明の映像信号線駆動回路は、上記の課題を解決するために、液晶表示装置に設けられた映像信号線を駆動する映像信号線駆動回路において、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布に基づいて、映像信号線の位置に応じて出力信号の電位を変化させ、上記出力信号の電位は、上記表示装置の表示面の略中心から外側に近づくにつれて大きくなっていることを特徴としている。
　ここで、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布とは、走査信号の信号遅延による引き込み電位、および／または、ＣＳ（補助容量）電位によるフィールドスルー電位に基づくものである。
　液晶表示装置に用いる補助容量信号源から入力する補助容量信号を両側から入力する液晶表示装置では、液晶表示装置の表示面の略中心から外側に近づくにつれてフリッカー最小値決定法で求められる最適対向電極電位が小さくなる。したがって、液晶表示装置の表示面の略中心から外側に近いほど映像信号線駆動回路の出力信号の電位を大きくすれば、フリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布を補償することができる。したがって、上記構成を、補助容量信号源から入力する補助容量信号を両側から入力する液晶表示装置に適用すれば、フリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布を補償することができる。
　また、本発明の映像信号線駆動回路は、上記の課題を解決するために、液晶表示装置に設けられた映像信号線を駆動する映像信号線駆動回路において、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布に基づいて、映像信号線の位置に応じて出力信号の電位を変化させ、上記出力信号の電位は、上記表示装置の表示面の略中心よりも上記表示装置の表示面の一端寄りの地点から外側に近づくにつれて大きくなっていることを特徴としている。
　ここで、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布とは、走査信号の信号遅延による引き込み電位、および／または、ＣＳ（補助容量）電位によるフィールドスルー電位に基づくものである。
　液晶表示装置に用いる走査信号線駆動回路から離れるほど、フリッカー最小値決定法で求められる最適対向電極電位は大きくなる。また、液晶表示装置に用いる補助容量信号源から入力する補助容量信号を両側から入力する液晶表示装置では、液晶表示装置の表示面の略中心から外側に近づくにつれてフリッカー最小値決定法で求められる最適対向電極電位が小さくなる。したがって、これらの両方の影響に基づくフリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布を考慮した場合、映像信号線駆動回路の出力信号の電位を、上記液晶表示装置の表示面の略中心よりも上記液晶表示装置の表示面の一端寄りの地点から外側に近づくにつれて大きくすれば、フリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布を補償することができる。したがって、上記構成を液晶表示装置に用いることにより、走査信号線駆動回路からの距離に基づくフリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布、および、両側から入力する補助容量信号に基づくフリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布の両方の影響を考慮してフリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布を補償することができる。
　また、本発明の映像信号線駆動回路では、上記垂直な線分上の分布を補償するオフセット値を格納したオフセット加算回路を備えていることが好ましい。
　上記構成によれば、単にオフセット値を格納しておくだけで、つまり、簡単な構成にて、フリッカー最小値決定法で求められる最適対向電位の、フィールドスルーによって生じる上記映像信号線に垂直な線分上の分布を補償することができる。
　また、本発明の液晶表示装置は、上記の課題を解決するために、互いに直交する映像信号線および走査信号線と、上記映像信号線を駆動する映像信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路と、を備えた液晶表示装置において、上記映像信号線駆動回路は、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布に基づいて、映像信号線の位置に応じて出力信号の電位を変化させ、補助容量信号を、上記走査信号線と平行に、表示装置自身の両側から入力する補助容量信号源をさらに備えており、上記出力信号の電位は、上記液晶表示装置の表示面の略中心から外側に近づくにつれて大きくなっていることを特徴としている。
　ここで、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布とは、走査信号の信号遅延による引き込み電位、および／または、ＣＳ（補助容量）電位によるフィールドスルー電位に基づくものである。
　液晶表示装置に用いる補助容量信号源から入力する補助容量信号を両側から入力する液晶表示装置では、液晶表示装置の表示面の略中心から外側に近づくにつれてフリッカー最小値決定法で求められる最適対向電極電位が小さくなる。したがって、液晶表示装置の表示面の略中心から外側に近いほど映像信号線を駆動する映像信号線駆動回路の出力信号の電位を大きくすれば、フリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布を補償することができる。従って上記構成によれば、フリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布を補償することができる。
　また、本発明の液晶表示装置は、上記の課題を解決するために、互いに直交する映像信号線および走査信号線と、上記映像信号線を駆動する映像信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路と、を備えた液晶表示装置において、上記映像信号線駆動回路は、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布に基づいて、映像信号線の位置に応じて出力信号の電位を変化させ、補助容量信号を、上記走査信号線と平行に、液晶表示装置自身の両側から入力する補助容量信号源をさらに備えており、上記出力信号の電位は、上記液晶表示装置の表示面の略中心よりも上記走査信号線駆動回路寄りの地点から外側に近づくにつれて大きくなっていることを特徴としている。
　ここで、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布とは、走査信号の信号遅延による引き込み電位、および／または、ＣＳ（補助容量）電位によるフィールドスルー電位に基づくものである。
　液晶表示装置に用いる走査信号線駆動回路から離れるほど、フリッカー最小値決定法で求められる最適対向電極電位は大きくなる。また、液晶表示装置に用いる補助容量信号源から入力する補助容量信号を両側から入力する液晶表示装置では、液晶表示装置の表示面の略中心から外側に近づくにつれてフリッカー最小値決定法で求められる最適対向電極電位が小さくなる。したがって、これらの両方の影響に基づくフリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布を考慮した場合、映像信号線駆動回路の出力信号の電位を、上記液晶表示装置の表示面の略中心よりも上記走査信号線駆動回路寄りの地点から外側に近づくにつれて大きくすれば、フリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布を補償することができる。したがって、上記構成を液晶表示装置に用いることにより、走査信号線駆動回路からの距離に基づくフリッカー最小値決定法で求められる最適対向電極電位の上記映像信号線に垂直な線分上の分布、および、両側から入力する補助容量信号に基づくフリッカー最小値決定法で求められる最適対向電位の、フィールドスルーによって生じる上記映像信号線に垂直な線分上の分布の両方の影響を考慮してフリッカー最小値決定法で求められる最適対向電極電位位の上記映像信号線に垂直な線分上の分布を補償することができる。
　また、本発明の液晶表示装置では、上記走査信号線駆動回路は、上記垂直な線分上の分布を補償するオフセット値を格納したオフセット加算回路を備えていることが好ましい。
　上記構成によれば、単にオフセット値を格納しておくだけで、つまり、簡単な構成にて、フリッカー最小値決定法で求められる最適対向電位の、フィールドスルーによって生じる上記映像信号線に垂直な線分上の分布を補償することができる。
　本発明の映像信号線駆動回路は、以上のように、液晶表示装置に設けられた映像信号線を駆動する映像信号線駆動回路において、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布に基づいて、映像信号線の位置に応じて出力信号の電位を変化させ、上記出力信号の電位は、上記表示装置の表示面の略中心から外側に近づくにつれて大きくなっている。
　また、本発明の映像信号線駆動回路は、以上のように、液晶表示装置に設けられた映像信号線を駆動する映像信号線駆動回路において、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布に基づいて、映像信号線の位置に応じて出力信号の電位を変化させ、上記出力信号の電位は、上記表示装置の表示面の略中心よりも上記表示装置の表示面の一端寄りの地点から外側に近づくにつれて大きくなっている。
　また、本発明の液晶表示装置は、以上のように、互いに直交する映像信号線および走査信号線と、上記映像信号線を駆動する映像信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路と、を備えた液晶表示装置において、記映像信号線駆動回路は、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布に基づいて、映像信号線の位置に応じて出力信号の電位を変化させ、補助容量信号を、上記走査信号線と平行に、表示装置自身の両側から入力する補助容量信号源をさらに備えており、上記出力信号の電位は、上記液晶表示装置の表示面の略中心から外側に近づくにつれて大きくなっている。
　また、本発明の液晶表示装置は、以上のように、互いに直交する映像信号線および走査信号線と、上記映像信号線を駆動する映像信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路と、を備えた液晶表示装置において、記映像信号線駆動回路は、フリッカー最小値決定法で求められる最適対向電極電位の、映像信号線に垂直な線分上の分布に基づいて、映像信号線の位置に応じて出力信号の電位を変化させ、補助容量信号を、上記走査信号線と平行に、液晶表示装置自身の両側から入力する補助容量信号源をさらに備えており、上記出力信号の電位は、上記液晶表示装置の表示面の略中心よりも上記走査信号線駆動回路寄りの地点から外側に近づくにつれて大きくなっている。
　換言すれば、本発明の映像信号線駆動回路は、液晶表示装置に設けられた映像信号線を駆動する映像信号線駆動回路において、予め設定されたオフセット値を用いて、映像信号線の位置に応じて出力信号のセンター電位を変化させ、上記オフセット値は、上記出力信号のセンター電位が上記液晶表示装置の表示面の略中心から外側に近づくにつれて大きくなるように設定されている。
　また、本発明の映像信号線駆動回路は、液晶表示装置に設けられた映像信号線を駆動する映像信号線駆動回路において、予め設定されたオフセット値を用いて、映像信号線の位置に応じて出力信号のセンター電位を変化させ、上記オフセット値は、上記出力信号のセンター電位が上記映像表示装置の表示面の略中心よりも上記液晶表示装置の表示面の一端寄りの地点から外側に近づくにつれて大きくなるように設定されている。
　また、本発明に係る液晶表示装置は、互いに直交する映像信号線および走査信号線と、上記映像信号線を駆動する映像信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路と、を備えた液晶表示装置において、上記映像信号線駆動回路は、予め設定されたオフセット値を用いて、映像信号線の位置に応じて出力信号のセンター電位を変化させ、補助容量信号を、上記走査信号線と平行に、液晶表示装置自身の両側から入力する補助容量信号源をさらに備えており、上記オフセット値は、上記出力信号のセンター電位が上記液晶表示装置の表示面の略中心から外側に近づくにつれて大きくなるように設定されている。
　また、本発明に係る液晶表示装置は、互いに直交する映像信号線および走査信号線と、上記映像信号線を駆動する映像信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路と、を備えた液晶表示装置において、上記映像信号線駆動回路は、予め設定されたオフセット値を用いて、映像信号線の位置に応じて出力信号のセンター電位を変化させ、補助容量信号を、上記走査信号線と平行に、液晶表示装置自身の両側から入力する補助容量信号源をさらに備えており、上記オフセット値は、上記出力信号のセンター電位が上記液晶表示装置の表示面の略中心よりも上記走査信号線駆動回路寄りの地点から外側に近づくにつれて大きくなるように設定されている。
　したがって、走査信号線駆動回路からの距離に応じた最適対向電位の分布に基づく面内フリッカ、走査信号線駆動回路からの距離およびＣＳ幹線抵抗による変動に基づく面内フリッカを抑制する映像信号線駆動回路および液晶表示装置を提供することができる。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。
本実施の形態のソースドライバ出力のセンター電位とゲートドライバ出力部からの距離との関係を示すグラフである。 本実施の形態のソースドライバの内部構成を示すブロック図である。 補助容量信号を片側から入力する場合の画素モデルを示す図である。 図３に示す画素モデルに入力されるソースドライバ信号、ゲートドライバ信号、ＣＳ信号のタイミング、電位を示す図である。 図３,４で示されるモデルに対してｐＳＰＩＣＥシミュレーションを行った場合のＣＳ入力端子近傍画素およびＣＳ入力端子遠方画素のそれぞれにおける、ＴＦＴドレイン電位、ゲート信号、ならびにＣＳ信号を示す波形図である。 補助容量信号を片側から入力する場合の補助容量電位による引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布である。 補助容量信号を両側から入力する場合の画素モデルを示す図である。 図７に示す画素モデルに入力されるソースドライバ信号、ゲートドライバ信号、ＣＳ信号のタイミング、電位を示す図である。 図７、図８で示されるモデルに対してｐＳＰＩＣＥシミュレーションを行った場合のＣＳ入力端子近傍画素およびＣＳ入力端子遠方画素のそれぞれにおける、ＴＦＴドレイン電位、ならびにＣＳ信号を示す波形図である。 補助容量信号を両側から入力する場合の補助容量電位による引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布である。 補助容量信号を両側から入力する場合の補助容量電位による引き込み電位およびゲート信号の信号遅延による引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布である。 図２に示す画像データ処理部のフローチャートである。 階調基準電圧生成回路の内部構成を示す図である。 本実施の形態のソースドライバのセンター電位調整を行わない場合の出力電圧を示す参考例としてのグラフである。 本実施の形態のソースドライバのセンター電位調整を行った場合の出力電圧を示すグラフである。 ゲート信号の信号遅延による引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布を補償するソースドライバのセンター電位を示すグラフである。 補助容量信号を片側から入力する場合の補助容量電位による引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布を補償するソースドライバのセンター電位を示すグラフである。 補助容量信号を両側から入力する場合の補助容量電位による引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布を補償するソースドライバのセンター電位を示すグラフである。 補助容量信号を片側から入力する場合の補助容量電位による引き込み電位およびゲート信号の信号遅延による引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布である。 補助容量信号を片側から入力する場合の補助容量電位による引き込み電位およびゲート信号の信号遅延による引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布を補償するソースドライバのセンター電位を示すグラフである。 従来のアクティブマトリクス型液晶ディスプレイを示す構成図である。 図２１のＡ点における駆動信号を示す波形図である。 図２１のＢ点における駆動信号を示す波形図である。 ゲート信号の信号遅延による引き込み電位による引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布である。 従来のＣｇｄグラデーションの問題点を説明するための図である。
　以下の実施の形態の説明において、引き込み電圧は、フィールドスルー電位と同義であり、ＴＦＴのドレイン電位をゲート信号のシフト方向へ引き込む電位をいう。また、最適対向電位は、フリッカー最小値決定法によって調整される。フリッカー最小値決定法は、特許文献５にあるように対称性を評価・決定する手法として既知であり、フリッカーが最も目立つ表示パターンを表示させた状態で光学応答波形を観察し、周波数成分（３０Ｈｚの場合が多い）が最小となる時の対向電位を最適値として決定する方法である。
　上記方法で決定された最適対向電位は、「ＴＦＴドレイン電位」の平均電位と「対向信号電位」の平均電位とが一致する場合であり、上記引き込み電圧の影響を考慮に入れて、「（ソースドライバ出力信号センター電位）－（フィールドスルー電位）」と一致する。さらに、また、出力センター電位の出力は、ソースドライバ（映像信号線駆動回路）の出力信号を意味しており、ソースドライバは、通常Ｄｕｔｙ比５０％でＡＣ駆動されるために、センター電位とはソースドライバ出力信号振幅ハイレベルとローレベルとの平均電位を意味する。
　本発明は、最適な対向電位分布を補償して、面内フリッカを改善することである。本発明者らは、ゲート信号の信号遅延による引き込み電位だけでなく、ＣＳ（補助容量）電位による引き込み電位も面内フリッカに影響を及ぼすことに着目した。そこで、本実施の形態を説明する前に、補助容量電位に基づく面内フリッカのメカニズムについて説明する。なお、補助容量信号は、液晶表示装置の片側のみから入力される場合、および液晶表示装置の両側から入力される場合の両方があるため、それぞれの場合のメカニズムについて説明する。
　〔補助容量信号を片側から入力する場合のメカニズムについて〕
　ここでは、簡略化されたパネルモデルを用いて説明する。簡略化されたモデルでは、図３に示すような画素モデルとし、ＣＳ容量（画素補助容量；Ｃ１，Ｃ５）、およびＣｇｄ容量（ゲート－ドレイン間寄生容量；Ｃ２，Ｃ６）のみを考慮して考える。図３では、ＣＳ信号入力部（ＣＳ入力端子）２５をゲート入力２４と同じ側として、ゲート信号線２０と、ＣＳ信号入力部２５に近い方のソース信号線２１およびＣＳ信号入力部２５から遠い方のソース信号線２２と、が交差している。ソース信号線２１には、ＴＦＴ１２、ＣＳ容量Ｃ１、およびＣｇｄ容量Ｃ２から成る画素部１０が接続されており、ソース信号線２２には、ＴＦＴ１３、ＣＳ容量Ｃ５、およびＣｇｄ容量Ｃ６から成る画素部１１が接続されている。また、画素部１０のＣＳ容量Ｃ１は、ＣＳ信号入力部２５にＣＳ幹線抵抗Ｒ３を介して接続されており、画素部１１のＣＳ容量Ｃ５は、ＣＳ信号入力部２５にＣＳ幹線抵抗Ｒ３およびＣＳバスライン抵抗Ｒ２を介して接続されている。ここで、ＣＳ幹線抵抗Ｒ３は、基板上表示領域外の補助容量（ＣＳ）信号線であり、相対的に抵抗値は小さい。一方、ＣＳバスライン抵抗Ｒ２は、基板上表示領域内の補助容量（ＣＳ）信号線であり、相対的に抵抗値が大きく、最適対向電圧の分布に影響を与える。
　この簡略化されたモデルに対して、実際の液晶パネルの駆動に即した駆動信号（ソース信号、ゲート信号、ＣＳ信号）、及び抵抗値、容量値を与えて動作メカニズムを確認する。
　駆動信号の波形図は図４に示すとおりである。図４（ａ）は、Ｃｇｄ容量Ｃ２と接続されたゲート信号線２０上のＰ点におけるゲート波形を示しており、図４（ｂ）は、Ｃｇｄ容量Ｃ６と接続されたゲート信号線２０上のＱ点におけるゲート波形を示している。これらの図に示すように、ゲート信号遅延により、画素部１０と、画素部１１とでは、信号波形（ゲート波形）に差がある。具体的には、Ｐ点におけるゲート波形では、立ち上がり、および立ち下がりにかかる時間が１μｓであるのに対し、Ｑ点におけるゲート波形では、立ち上がり、および立ち下がりにかかる時間が４μｓとなる。
　図４（ｃ）はソース信号線２１とＴＦＴ１２およびソース信号線２２とＴＦＴ１３のドレインに印加される電圧を示している。図に示されるとおり８μｓから３８μｓの期間に２ＶのＤＣ電圧が印加される。図４（ｄ）はＣＳ信号入力端におけるＣＳ信号波形である。５０μｓ周期で反転する矩形波である。
　図３のモデルに対して、図４の外部信号を与えてSPICEシミュレーションを行った結果が、図５となる。図５は、ＣＳ入力端子の近傍画素およびＣＳ入力端子の遠方画素のそれぞれにおける、ＴＦＴドレイン電位、ゲート信号、ならびにＣＳ信号を示す波形図である。
　ＣＳバスライン抵抗Ｒ２の影響で、ＣＳ入力端子の遠方画素のＣＳ信号（vi）は、ＣＳ入力端子の近傍画素のＣＳ信号（iii）に比べて鈍った波形となる。ＴＦＴがＯＮしている期間は、ＴＦＴのドレイン電位にはソースドライバ出力が印加され、ＴＦＴドレイン電位に対応した信号（i）・（iv）は、２Ｖｄｃに近づく。ＴＦＴがＯＦＦしてゲート信号が立ち下がるとき、Ｃｇｄ容量（ゲート－ドレイン間寄生容量）を介してＴＦＴドレイン電位に対応した信号（i）・（iv）が引き込まれて低下する。上記の通り、容量を介した反対側のＣＳ電位も同じく変動を受けるが、ＣＳ入力端子の近傍画素のＣＳ電位およびＴＦＴドレイン電位（i）は、ＣＳ入力端子の遠方画素のＣＳ電位およびＴＦＴドレイン電位（iv）よりも引き込みも小さく復帰も早いが、ＣＳバスライン抵抗Ｒ２の影響によって、ＣＳ入力端子の遠方画素のＴＦＴドレイン電位（iv）は、ＣＳ入力端子の近傍画素のＴＦＴドレイン電位（i）よりも高めに収束する。これにより、補助容量信号を片側から入力する場合のフリッカー最小値決定法で求められる最適対向電極電位のソース信号線２１に垂直な線分上の分布では、図６に示すように、ＣＳ入力端子から離れるにつれて最適対向電位が大きくなる。
　〔補助容量信号を両側から入力する場合のメカニズムについて〕
　両側から入力するＣＳバスラインの影響メカニズムも、片側から入力するＣＳバスラインの影響メカニズムと同様に、図７に示すようなモデルに図８で示される駆動信号を入力することによって図９に示すようなシミュレーション結果が得られる。図７に示すモデルでは、ゲートドライバから近い方からＡ点画素、Ｂ点画素、Ｃ点画素が並んでいる。また、Ａ点画素は、液晶パネル左端の画素であり、Ｂ点画素は、液晶パネル中央の画素であり、Ｃ点画素は、液晶パネル右端の画素である。図７では、Ｒ３，Ｒ５がＣＳ幹線抵抗であり、Ｒ２，Ｒ４がＣＳバスライン抵抗である。これらのうち、ＣＳバスライン抵抗Ｒ２，Ｒ４は、基板上表示領域内の補助容量（ＣＳ）信号線であり、相対的に抵抗値が大きく、最適対向電圧の分布に影響を与える。一方、ＣＳ幹線抵抗Ｒ３，Ｒ５は、基板上表示領域外の補助容量（ＣＳ）信号線であり、相対的に抵抗値は小さい。
　このシミュレーションでは、ゲート信号の立下り時間を位置によって変えているが、立下り時間を等しくしたとしても、ＴＦＴドレイン電位の分布は変わらない。シミュレーション結果に示す通り、Ｂ点画素部が最もＣＳ信号波形がなまり、ＴＦＴドレイン電位が高くなる。ＴＦＴドレイン電位の最適対向電位のソース信号線に垂直な線分上の分布は図１０に示すように山型となる。なお、両側から補助容量信号を入力する場合には、片側から補助容量信号を入力する場合に比べて信号差は小さくなる。
　図１０は、ＣＳバスライン（両側入力）の影響のみを考慮した場合の最適対向電位のソース信号線に垂直な線分上の分布である。また、図１１は、ＣＳバスライン（両側入力）の影響およびゲート信号遅延の影響を考慮した場合の最適対向電位のソース信号線に垂直な線分上の分布である。
　〔本実施の形態の構成について〕
　次に、本実施の形態について説明する。本実施の形態の特徴的構成は、ソースドライバ内部のオフセット加算回路（後述）である。本実施の形態は、このオフセット加算回路により、最適対向電位のソース信号線に垂直な線分上の分布を補償することを特徴としている。具体的には、本実施の形態の最適対向電位のソース信号線に垂直な線分上の分布の補償には、３つのパターンが存在する。一つ目は、ゲート信号遅延による引き込み電位のみによる最適対向電位のソース信号線に垂直な線分上の分布を補償するパターンであり、二つ目は、ＣＳ電位の引き込み電位のみによる最適対向電位のソース信号線に垂直な線分上の分布を補償するパターンであり、三つ目は、ゲート信号遅延による引き込み電位およびＣＳ電位の引き込み電位による最適対向電位のソース信号線に垂直な線分上の分布を補償するパターンである。但し、これらのパターンを実現するための信号線駆動回路（ソースドライバ）の構成では、オフセット加算回路の内部に格納するオフセット値以外は共通である。なお、ここで、オフセット加算回路にオフセットを格納するとしたが、これに限定されず、別の箇所に格納したオフセット値をオフセット加算値が読みにいくような構成でもよい。
　ソースドライバは、図２に示すように、データ入力部１、画像データ処理部２、タイミングコントローラ３、左右反転切替・タイミング制御回路４、時分割ＳＷ切替制御回路５、レベルシフタ６、データレジスタ７、時分割データセレクタ９、レベルシフタ１１、複数のソースドライバ出力部１２および階調基準電圧生成回路１３を備えている。
　ソースドライバには、入力信号として８ｂｉｔのビデオデータ入力ＤａｔａＩＮと、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、データ取り込み用クロック入力ＤＣＬＫが入力されている。８ｂｉｔのビデオ入力の場合、２８階調、すなわち、２５６階調の表示が可能となる。
　タイミングコントローラ３は、ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＣＬＫを受けて、左右反転切替・タイミング制御回路４、および時分割ＳＷ切替制御回路５を制御する。
　ビデオデータは、ＨＳＹＮＣを基準にＤＣＬＫに同期して、表示される順に順次データ入力部１へ入力される。データ入力部１は、ビデオデータを画像データ処理部２へ送る。
　図１２には、画像データ処理部２の処理フローが示されている。画像データ処理部２は、データ変換するために、最初に１０ｂｉｔに拡張する（２ｂｉｔ分シフトさせる；Ｓ１）。次に、黒レベル／白レベルを合わせる、つまり、データに対して相当するオフセット値を加算する（Ｓ２）。次に、表示階調のγ特性を合わせ込む（Ｓ３）。つまり、一般的なディスプレイは指数２．２の入力階調－表示輝度特性を与えられるが、後述する階調基準電圧生成回路１３は線形な階調－電圧特性を持つため、パネルの電圧－表示輝度特性と合成しても単純に指数２．２の特性を得られるとは限らない。したがって、データ変換が必要となる。γ補正回路（不図示）でのデータ変換は、変換式による演算、または、ＬＯＯＫ ＵＰ ＴＡＢＬＥと呼ばれる変換表による変換方式が一般的である。その後、ブライトネス、サブブライトネス調整部（不図示）でＲＧＢ表示色ごとの黒白振幅調整（Ｓ４）を経て、１０ｂｉｔ相当のデータが出力される。
　画像データ処理部２を経たデータは、データレジスタ７に格納される。データレジスタ７は、１ライン分の表示データを格納できる容量を持っている。例えば解像度がＶＧＡ相当のディスプレイでは、６４０×ＲＧＢ＝１９２０画素分の容量を持っている。データレジスタ７には、表示される順序にデータが格納されるが、左右反転の機能がある場合などは、逆順に格納される。
　ソースドライバの出力数削減のためパネル内部に切替ＳＷ（スイッチ）を持ち、時分割で出力を切り替える時分割駆動を行う場合がある。例えば時分割数が６の場合、１ライン期間の間に６回出力を切り替えることで、１出力につき６本のソースラインの駆動が可能である。
　時分割データセレクタ９ではデータレジスタ７に格納されたデータを６個１組として、図示しない時分割切替ＳＷ（スイッチ）のタイミングに合わせてデータを選択する。このスイッチの制御は、時分割ＳＷ切替制御回路５により行う。選択されたデータは、電圧レベルをレベルシフタ６で調節した後、ソースドライバ出力部１２へ転送される。
　ソースドライバ出力部１２は、ソースドライバ１出力端子（出力）につき１出力回路を持つ。例えばソースドライバが３２０出力端子（出力）を持っている場合、３２０個の出力回路を持つ。出力回路は、０～１０２３まで１０ｂｉｔ相当のデータに対して、対応した基準電圧を切り替えるＤＡＣ回路１７と、液晶パネル内のソースバスラインを駆動できるに足る出力アンプ１８と、オフセット加算回路１６と、を備えている。基準電圧は、階調基準電圧生成回路で生成される。図１３に抵抗ＤＡＣ方式の階調基準電圧生成回路１３を示す。
　抵抗ＤＡＣ方式の階調基準電圧生成回路１３は、図１３に示すように、ｎ階調の階調基準電圧をＶｎ（ｎ＝０，…１０２３）とすると、Ｖｎは基準電圧Ｖ０と基準電圧Ｖ１０２３との間の抵抗ラダーＲ１～Ｒ１０２３によって作られる。これに限定されるわけではないが、ここで説明する階調間の抵抗値は均等であるとする。本実施の形態のように、液晶ディスプレイは極性反転駆動を行う場合が多い。
　ここで、ｎ階調の正極性基準電圧をＶｎＰ、ｎ階調の負極性基準電圧をＶｎＮとすると、ＶｎＰは、Ｖ０ＰとＶ１０２３Ｐ間の抵抗ラダーで作成され、ＶｎＮは、Ｖ０ＮとＶ１０２３Ｎ間の抵抗ラダーで作成される。本実施の形態では、極性反転の周期は、１水平期間（１Ｈ反転駆動）とし、正極・負極間の抵抗ラダーを共通化して両端の電圧Ｖ０／Ｖ１０２３のみ極性切替信号φに対応して切り替えて使用する。このように構成された階調基準電圧をＤａｔａ０からＤａｔａ１０２３まで一定の割合で変化させていった場合の出力電圧は、図１４に示すようになる。
　通常のソースドライバであれば、同じ階調レベルを表示するときのソースドライバ出力は、全て同じ電圧となる。例えば、「２４階調」を表示する場合のソースドライバ出力電圧は、図１４に示すように、Ｖ２４ＰとＶ２４Ｎを極性切替信号φに合わせて切り替えて出力される。
　次に、本実施の形態の最重要部分について説明する。
　本実施の形態では、図２に示すように、ソースドライバ出力部１２毎に、１０ｂｉｔＤＡＣの前段にオフセット加算回路１６が設けられている。このオフセット加算回路１６には、オフセット加算値がソースドライバの出力位置に応じて予め作りこまれており、オフセット加算回路１６は、極性切替信号φによって加算と減算の切り替えが行われる。
　より具体的には、正極性のときは、オフセット加算回路１６は、オフセット加算値分出力値を減算し、負極性のときは、オフセット加算回路１６は、オフセット加算値分出力値を加算する。
　あくまで一例であるが、具体的な数値例を用いて出力の変化を説明する。階調基準電圧回路の基準電圧Ｖ０Ｐ＝４．５９６Ｖ、Ｖ１０２３Ｐ＝０．５００Ｖ、Ｖ０Ｎ＝０．５００Ｖ、Ｖ１０２３Ｎ＝４．５９６Ｖとする。この場合、１階調当たりの基準電圧の変化量は、４〔ｍＶ〕（│Ｖｎ＋１Ｐ－ＶｎＰ│＝│Ｖｎ＋１Ｎ－ＶｎＮ│）となる。
　あるソースドライバ出力部１２のオフセット加算値を「４」とすると、「２４階調」を表示するときの出力値は、正極性のときは、「４階調減算」されて「２０階調相当の出力値」となり、負極性のときは、「４階調加算」されて、「２８階調相当の出力値」となる。
　この場合の出力値（出力電圧）と時間との関係は、図１５に示すようになる。オフセット加算値が０の場合（従来の場合）と比較して、負極性時には、電位差ΔＶｎｐ＝Ｖ２０Ｐ－Ｖ２４Ｐ＝４．５１６－４．５００＝０．０１６〔Ｖ〕、電圧値を高く設定することができ、正極性時には、電位差ΔＶｐ＝Ｖ２０Ｐ－Ｖ２４Ｐ＝４．５１６－４．５００＝０．０１６〔Ｖ〕、電圧値を高く設定することができる。
　つまり、このソースドライバ出力部１２のソースドライバ出力電位のセンター値を一様に１６〔ｍＶ〕高く設定することができる。このようにゲートドライバの出力からの位置に応じてソースドライバの出力電位のセンター値を設定することにより、最適対向電位のソース信号線に垂直な線分上の分布のバラツキを補償することができる。換言すれば、本実施の形態を用いて、ソースドライバの出力センター電位を設定することにより、最適対向電位の分布が一定として、面内フリッカをなくすことができる。
　次に、上記した３つのパターンに分けて、具体的に最適対向電位のソース信号線に垂直な線分上の分布のばらつきをいかにして補償するかについて説明する。
　〔ゲート信号の信号遅延による引き込み電位による最適対向電位のソース信号線に垂直な線分上の分布補償〕
　上述のように、ゲートドライバ出力部からの距離に応じてゲート信号波形の遅延の大きさが異なり、フィールドスルー電位はゲートドライバ出力部からの距離が大きいほど小さくなるため、上記の図２０に示すように、ゲートドライバ出力部からの距離が大きいほど、最適対向電位が大きくなる。
　したがって、この最適対向電位のソース信号線に垂直な線分上の分布を補償するため、ソース信号線がゲートドライバの出力部から等間隔で並設されていることに着目して、図１６に示すように、ソースドライバの出力センター電位を、フィールドスルー電位分だけ高く設定する。つまり、ゲートドライバ出力部１２からの距離と反比例させてソースドライバの出力センター電位を高く設定する。
　さらに換言すれば、ゲートドライバの出力部の近傍では実効的なフィールドスルー電圧が大きいためソースドライバの出力センター電位を高く設定し、ゲートドライバの出力部遠方では実効的なフィールドスルー電圧が小さいためソースドライバの出力センター電位を低く設定する。
　具体的には、図１６に示すように、ソースドライバの出力信号線（ソース信号線）をゲートドライバ出力に近い方からＳ１、Ｓ２、…、Ｓｎ、…、ＳＮとする。出力信号線ＳＮにおけるフィールドスルー電位をΔＶとすると、ΔＶ１＞ΔＶ２＞…＞ΔＶｎ＞…＞ΔＶＮとなる傾向がある。本実施の形態では、このΔＶの差分だけソースドライバの出力センター電位を高く設定する（図１６の傾斜線）。これにより、最適対向電位の分布を補正することができる。これにより、最適対向電位のソース信号線に垂直な線分上の分布のバラツキを補正することができ、面内フリッカを防止することができる。
　〔Ｃｓ電位の引き込み電位による最適対向電位のソース信号線に垂直な線分上の分布補償〕
　補助容量信号を片側から入力する場合には、補助容量信号入力部の近傍では、Ｃｓ電位の引き込みが小さく、復帰も早い、一方、補助容量信号入力部の遠方では、Ｃｓ電位の引き込みが大きく、復帰も遅い。その結果、面内における最適対向電位は、補助容量信号入力部の遠方ほど大きくなる。このため、図６に示すように、補助容量信号入力部からの距離が大きいほど、最適対向電位が大きくなる。
　したがって、この最適対向電位のソース信号線に垂直な線分上の分布を補償するためには、図１７に示すように、補助容量信号の入力部から離れるほどソースドライバの出力センター電位を低く設定する。これにより、最適対向電位のソース信号線に垂直な線分上の分布のバラツキを補正することができ、フリッカを防止することができる。
　また、補助容量信号をゲート信号線と平行に両側から入力する場合には、ゲートドライバの出力部の近傍、およびゲートドライバから最も離れた位置の近傍では、Ｃｓ電位の引き込みが小さく復帰も早い、一方、ゲートドライバの出力部とゲートドライバから最も離れた位置との中間地点の近傍では、Ｃｓ電位の引き込みが大きく、復帰も遅い。そのため、面内における最適対向電位の分布は、図１０に示すように、上に凸の関数となる。
　したがって、この最適対向電位のソース信号線に垂直な線分上の分布を補償するため、図１８に示すように、ソースドライバの出力センター電位を下に凸の関数として設定する。これにより、最適対向電位のソース信号線に垂直な線分上の分布のバラツキを補正することができ、面内フリッカを防止することができる。
〔ゲート信号の信号遅延による引き込み電位およびＣＳ電位の引き込み電位による最適対向電位のソース信号線に垂直な線分上の分布補償〕
　次に、ゲート信号遅延、およびＣＳ電位の引き込みによる最適対向電位のソース信号線に垂直な線分上の分布を補償する場合について説明する。
　まず、補助容量信号が片側から入力される場合について説明する。最適対向電位のソース信号線に垂直な線分上の分布は、各点においてゲート信号遅延に基づく引き込み電圧と、ＣＳ電位引き込みによる引き込み電圧との両方の影響を受けた分布となる。つまり、各点において、ゲート信号遅延に基づく引き込み電圧とＣＳ電位の引き込みによる引き込み電圧とを加算した電位分引き込まれた分布となる。このため、この最適対向電位の分布は、図１９に示すようになる。図１９はＣＳ信号入力をゲート信号入力と同じ側とした場合である。
　上述の通り、ゲート信号遅延に基づく最適対向電位のソース信号線に垂直な線分上の分布を補償するソースドライバ出力のセンター電位は、ゲートドライバ出力部から遠ざかるほど小さくなり、ＣＳ電位の引き込みによる最適対向電位のソース信号線に垂直な線分上の分布を補償するソースドライバ出力のセンター電位も同様に、ゲートドライバの出力部から遠ざかるほど小さくなる。
　したがって、ゲート信号の信号遅延による引き込み電位およびＣＳ電位の引き込み電位に基づく最適対向電位のソース信号線に垂直な線分上の分布を補償するソースドライバ出力のセンター電位は、図２０に示すように、ゲートドライバの出力部から遠ざかるほど小さくなる。
　次に、補助容量信号が両側から入力される場合について説明する。
　この場合も、最適対向電位のソース信号線に垂直な線分上の分布は、各点においてゲート信号遅延に基づく引き込み電圧と、ＣＳ電位引き込みによる引き込み電圧とを加算した電位分引き込まれた分布となる。このため、この分布は、図１１に示すようになる。例えば、液晶パネル中央部（Ｂ点）における引き込み電位ｂが、図２０に示す引き込み電位αと図１０に示す引き込み電位βを加算した値となる。したがって、最適対向電位のソース信号線に垂直な線分上の分布を補償するソースドライバ出力のセンター電位は、図１に示すように、液晶パネル（表示面）の中心から少しずれた地点（Ｂ点とＣ点の間の地点）から液晶パネルの端部に近づくにつれて大きくしている。これにより、最適対向電位のソース信号線に垂直な線分上の分布を補償することができる。
　図１の特性の場合における、ソースドライバ出力電圧を具体的な数値例を用いて説明する。設計値として、ａ＝１００ｍＶ、ｂ＝２８ｍＶ、ｃ＝４０ｍＶとする。
　ドライバＩＣの階調基準電圧構成を図１３に示す構成であるとする。基準電圧を、Ｖ０Ｐ＝４．５９６Ｖ、Ｖ１０２３Ｐ＝０．５００Ｖ、Ｖ０Ｎ＝０．５００Ｖ、Ｖ１０２３Ｎ＝４．５９６Ｖとする。この場合、１階調あたりの基準電圧の変化量は、
│Ｖｎ＋１Ｐ－ＶｎＰ│＝│Ｖｎ＋１Ｎ－ＶｎＮ│＝４〔ｍＶ〕となる。この場合、Ａ点、Ｂ点、Ｃ点の各点に相当するソースドライバ出力のオフセット加算値は、それぞれ、ａ＝２５〔１００ｍＶ／４ｍＶ〕、ｂ＝７、ｃ＝１０となる。
　ここで、「５０階調」を出力する場合を考える。以下、Ｖｘ５０Ｐ（ｘ点の５０階調表示時の正極性出力階調）、Ｖｘ５０Ｎ（ｘ点の５０階調表示時の負極性出力階調）と表記する。
　この場合、ソースセンター電位（基準センター電位）は、
（Ｖ５０Ｐ＋Ｖ５０Ｎ）／２＝（４．３９６＋０．７）／２＝２．５４８〔Ｖ〕
となる。
　また、Ａ点におけるオフセット計算後出力値は、
Ｖａ５０Ｐ＝Ｖ２５Ｐ，Ｖａ５０Ｎ＝Ｖ７５Ｎ
Ａ点におけるセンター電位は、
（Ｖ２５Ｐ＋Ｖ７５Ｎ）／２＝（４．４９６＋０．８）／２＝２．６４８〔Ｖ〕
となる。
　また、Ｂ点におけるオフセット計算後出力値は、
Ｖｂ５０Ｐ＝Ｖ４３Ｐ，Ｖｂ５０Ｎ＝Ｖ５７Ｎ
Ａ点におけるセンター電位は、
（Ｖ４３Ｐ＋Ｖ５７Ｎ）／２＝（４．４２４＋０．７２８）／２＝２．５７６〔Ｖ〕
となる。
　さらに、Ｃ点におけるオフセット計算後出力値は、
Ｖｃ５０Ｐ＝Ｖ４０Ｐ，Ｖｃ５０Ｎ＝Ｖ６０Ｎ
Ａ点におけるセンター電位は、
（Ｖ４０Ｐ＋Ｖ６０Ｎ）／２＝（４．４３６＋０．７４）／２＝２．５８８〔Ｖ〕
となる。
　したがって、設計意図どおりソース出力振幅を保ったまま、ソースセンター電位だけ設計値のオフセットを持たせることができる。
　本発明は、ゲートドライバ出力に近いソースバスラインを駆動するソースドライバ出力（Ａ）とゲートドライバ出力から遠いソースバスラインを駆動するソースドライバ出力（Ｂ）間の出力センター電位に一定の勾配をもたせることで、引き込み電圧の差異を補償し、面内フリッカを改善する、と表現することができる。
　本発明と先行技術との差異は、次のように表現することができる。低温ポリシリコン型の液晶ディスプレイでは、信号線削減のため３分割や６分割の駆動を行う（それぞれドライバ出力１端子に対して３本、６本の信号線を時分割で切り替えて駆動を行う）場合がある。しかし、分割数は十分小さい単位のため、なだらかな勾配を構成できる。分割を行わない場合は、ドライバ出力1端子に対して１本の信号線が割り当てられる。
　また、ソースドライバの出力電圧偏差は通常１０～２０ｍＶ以内と低く抑えられるために製造上のばらつきは小さい。Ｃｇｄグラデーションのようにパネル内の設計は変更せずに良いため表示品位を悪化させる要因もない。また、中小型用液晶用ソースドライバＩＣはシリアル通信などの設定で外部から容易に調整変更が可能なものがほとんどである。パネルやＩＣの個体差に合わせて１台１台個別に調整することさえ可能である。
　発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。
　本発明は、例えば、モバイル用途の中小型液晶ディスプレイに好適に用いることができる。ただし、適用可能な液晶ディスプレイの用途およびサイズはこれに限定されるものではない。
　１６　　　オフセット加算回路

Claims (8)

  1. 　液晶表示装置に設けられた映像信号線を駆動する映像信号線駆動回路において、予め設定されたオフセット値を用いて、映像信号線の位置に応じて出力信号のセンター電位を変化させ、
    　上記オフセット値は、上記出力信号のセンター電位が上記液晶表示装置の表示面の略中心から外側に近づくにつれて大きくなるように設定されている、ことを特徴とする映像信号線駆動回路。
  2. 　液晶表示装置に設けられた映像信号線を駆動する映像信号線駆動回路において、予め設定されたオフセット値を用いて、映像信号線の位置に応じて出力信号のセンター電位を変化させ、
    　上記オフセット値は、上記出力信号のセンター電位が上記液晶表示装置の表示面の略中心よりも上記液晶表示装置の表示面の一端寄りの地点から外側に近づくにつれて大きくなるように設定されている、ことを特徴とする映像信号線駆動回路。
  3. 　上記オフセット値は、フリッカー最小値決定法で求められる最適対向電極電位の、上記映像信号線に垂直な線分上の分布に基づいて設定されている、ことを特徴とする請求項１または２に記載の映像信号線駆動回路。
  4. 　上記オフセット値を格納したオフセット加算回路を備えていることを特徴とする請求項１から３までの何れか１項に記載の映像信号線駆動回路。
  5. 　互いに直交する映像信号線および走査信号線と、上記映像信号線を駆動する映像信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路と、を備えた液晶表示装置において、
    　上記映像信号線駆動回路は、予め設定されたオフセット値を用いて、映像信号線の位置に応じて出力信号のセンター電位を変化させ、
    　補助容量信号を、上記走査信号線と平行に、上記液晶表示装置自身の両側から入力する補助容量信号源をさらに備えており、
    　上記オフセット値は、上記出力信号のセンター電位が上記液晶表示装置の表示面の略中心から外側に近づくにつれて大きくなるように設定されている、ことを特徴とする液晶表示装置。
  6. 　互いに直交する映像信号線および走査信号線と、上記映像信号線を駆動する映像信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路と、を備えた液晶表示装置において、
    　上記映像信号線駆動回路は、予め設定されたオフセット値を用いて、映像信号線の位置に応じて出力信号のセンター電位を変化させ、
    　補助容量信号を、上記走査信号線と平行に、上記液晶表示装置自身の両側から入力する補助容量信号源をさらに備えており、
    　上記オフセット値は、上記出力信号のセンター電位が上記液晶表示装置の表示面の略中心よりも上記走査信号線駆動回路寄りの地点から外側に近づくにつれて大きくなるように設定されている、ことを特徴とする液晶表示装置。
  7. 　上記オフセット値は、フリッカー最小値決定法で求められる最適対向電極電位の、上記映像信号線に垂直な線分上の分布に基づいて設定されている、ことを特徴とする請求項５または６に記載の液晶表示装置。
  8. 　上記映像信号線駆動回路は、上記オフセット値を格納したオフセット加算回路を備えていることを特徴とする請求項５から７までの何れか１項に記載の液晶表示装置。
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