JP2020008711A - 表示装置 - Google Patents

Abstract

【課題】表示装置の表示品位を向上させる。【解決手段】表示装置は、複数の選択画素電極に第１の極性の一定電圧を印加した場合における複数の選択画素電極の保持電圧Ｖｄ（＋）（Ｖｄ（−））が等しく又はほぼ等しくなるように、複数の選択画素電極それぞれに接続されたスイッチング素子のゲート電極とドレイン電極との重なり面積が個別に設定されており、複数の選択画素電極に第２の極性の電圧を印加する際、ソース信号Ｖｓ（−）（Ｖｓ（＋））にソース線ごとに決定された補正電圧を重畳して補正したソース信号Ｖｓｃをソース線に印加する。【選択図】図１２

Description

本発明は、複数の画素がマトリックス状に配置された表示装置に関する。

従来、表示装置において、ゲート信号の波形の鈍りに起因する表示品位の低下を抑制するために、各画素のスイッチング素子におけるゲート電極及びドレイン電極の間の寄生容量Ｃｇｄを、ゲート信号を供給するゲート印加部から各画素までの距離の遠近に応じて予め調整しておく技術（いわゆるＣｇｄグラデーション）が知られている（例えば、特許文献１等）。

特開２０１４−３２２８２号公報

しかし、Ｃｇｄグラデーションを採用した場合でも、画素間の輝度差を完全に解消することはできない。この問題に関して、発明者らは、鋭意研究を行なった結果、ゲート印加部から遠い画素電極ほど（即ち、ゲート信号の波形の鈍りが大きいほど）、正極性のソース信号が印加された場合の引き込み電圧値と負極性のソース信号が印加された場合の引き込み電圧値との差が大きくなるという知見を得た。

本発明は斯かる知見に基づいてなされたものであり、その主たる目的は、表示品位を向上させることができる表示装置を提供することにある。

本実施の形態に係る表示装置は、画素電極を含む複数の画素がマトリックス状に配置された表示装置であって、マトリックスの列方向に並置された複数のゲート線と、マトリックスの行方向に並置され、前記複数のゲート線と交差する複数のソース線と、前記ゲート線及び前記ソース線の交点付近において、該交点を通るゲート線にゲート電極が接続され、該交点を通るソース線にソース電極が接続され、該交点付近の前記画素の画素電極にドレイン電極が接続された複数のスイッチング素子と、マトリックスの行方向に並ぶ画素群を選択するゲート信号を前記複数のゲート線に順次印加するゲート印加部と、選択された画素群それぞれの画素電極である複数の選択画素電極に前記スイッチング素子を介して所望の電圧を印加するためのソース信号を前記複数のソース線に印加するソース印加部と、前記ゲート印加部及び前記ソース印加部を制御する制御部とを備え、前記ソース印加部は、前記制御部による制御の下、前記選択画素電極に所定電圧を基準とした正極性の電圧と負極性の電圧とを前記ソース信号のフレーム毎に交互に印加し、前記複数の選択画素電極に正極性及び負極性のうちのいずれか一方の第１の極性の一定電圧を印加した場合における前記複数の選択画素電極の保持電圧が等しく又はほぼ等しくなるように、前記複数の選択画素電極それぞれに接続された前記スイッチング素子のゲート電極とドレイン電極との重なり面積が個別に設定されており、前記制御部は、前記複数の選択画素電極に前記第１の極性とは逆の第２の極性の電圧を印加するための前記ソース信号を前記ソース印加部に印加させる際、前記ソース線ごとに決定された補正電圧を前記ソース信号に重畳することを特徴とする。

本発明によれば、表示装置の表示品位を向上させることができる。

実施の形態に係る表示装置の構成図である。 実施の形態に係る液晶パネルの構成図である。 実施の形態に係るスイッチング素子の構成図である。 実施の形態に係る液晶パネルの等価回路図である。 ゲート印加部に最も近いスイッチング素子における電圧の経時変化を示すグラフである。 ゲート印加部から最も遠いスイッチング素子における電圧の経時変化を示すグラフである。 正極性及び負極性それぞれのソース信号と保持電圧との関係を示すグラフである。 Ｃｇｄグラデーションを行なった場合のゲート印加部から最も遠いスイッチング素子における電圧の経時変化を示すグラフである。 Ｃｇｄグラデーションを行なった場合の正極性及び負極性それぞれのソース信号と保持電圧との関係を示すグラフである。 実施の形態に係る制御部の構成図である。 Ｃｇｄグラデーション及びソース信号の調整を行なった場合のゲート印加部から最も遠いスイッチング素子における電圧の経時変化を示すグラフである。 Ｃｇｄグラデーション及びソース信号の調整を行なった場合の正極性及び負極性それぞれのソース信号と保持電圧との関係を示すグラフである。

以下、本発明を、その実施の形態を示す図面に基づいて詳述する。

図１は、実施の形態に係る表示装置１の構成図である。図２は、実施の形態に係る液晶パネル１０の構成図である。表示装置１は、例えばテレビジョン受信機、又はパーソナルコンピュータのディスプレイとして構成される。表示装置１は、液晶パネル１０、１以上（本実施の形態では２つ）のゲート印加部１１，１１、ソース印加部１２、及び制御部１３を備える。

液晶パネル１０は、一面に映像が表示される表示パネルである。液晶パネル１０には、透光基板２０１，２０２が含まれている。透光基板２０１の一面には、Ｍ本のゲート線２１，２１，…、Ｎ本のソース線２２，２２，…、｛Ｍ×Ｎ｝個のスイッチング素子３，３，…、及び｛Ｍ×Ｎ｝個の画素電極４１，４１，…が設けられている。ここで、Ｍ，Ｎは任意の複数を示している。スイッチング素子３は図中「Ｔ」で示し、画素電極４１は図中「Ｐ」で示している。

図１及び図２に示すように、ゲート線２１，２１，…は、互いに平行に、図中上下方向に並設されている。各ゲート線２１の両端部は、ゲート印加部１１，１１に接続されている。各ゲート印加部１１には、ゲートクロック（図中「ＧＣ」）が制御部１３から与えられる。ゲート印加部１１，１１は、ゲートクロックが与えられた場合、ゲート線２１の両端部からゲート線２１にゲート信号を印加する。ゲート信号は、ゲート線２１，２１，…に、例えば上から順に印加される。一番下のゲート線２１にゲート信号が印加された場合、次は一番上のゲート線にゲート信号が印加される。

ソース線２２，２２，…は、互いに平行に、図中左右方向に並設されている。各ソース線２２は、図示しない絶縁層を介して、ゲート線２１，２１，…に交差している。各ソース線２２の一端部（図中上端部）は、ソース印加部１２に接続されている。ソース印加部１２には、表示すべき映像を構成する各画素の階調値を示す階調値信号（図中「ＧＶ」）が制御部１３から与えられる。また、ソース印加部１２には、階調値信号毎に、後述する補正電圧を示す補正電圧信号（図中「ＣＶ」）が制御部１３から与えられる。

また、ソース印加部１２には、Ｎ個の階調値信号が与えられる都度、１個のラッチストローブ信号（図中「ＬＳ」）が制御部１３から与えられる。Ｎ個の階調値信号及びＮ個の補正電圧信号は、Ｎ本のソース線２２，２２，…に一対一に対応する。ソース印加部１２には、｛Ｍ×Ｎ｝個の階調値信号が与えられる都度、１個のフレーム信号（図中「ＦＲ」）が制御部１３から与えられる。｛Ｍ×Ｎ｝個の階調値信号は、１フレーム分の映像を構成する｛Ｍ×Ｎ｝個の画素それぞれの階調値を示している。

ラッチストローブ信号が与えられた場合、ソース印加部１２は、ソース線２２の一端部からソース線２２に、階調値信号に応じた正極性又は負極性のソース信号を印加する。階調値信号が示す階調値が大きいほど、ソース信号の電圧の絶対値は大きい。ソース信号は、ソース線２２，２２，…に同時的に印加される。ソース印加部１２は、例えば隣り合うソース線２２，２２に印加されるソース信号の極性が互いに異なるように各ソース信号の極性を設定する。また、ソース印加部１２は、ソース信号の極性が１フレーム毎に反転するように各ソース信号の極性を設定する。

ソース線２２に印加すべきソース信号の極性が所定の極性（本実施の形態では負極性）である場合、ソース印加部１２は、ソース線２２へのソース信号の印加時に、補正電圧信号が示す補正電圧をソース信号に重畳する。この結果、補正電圧が重畳されたソース信号がソース線２２に印加される。一方、ソース線２２に印加すべきソース信号の極性が上記所定の極性とは逆の極性（本実施の形態では正極性）である場合、ソース印加部１２は、ソース信号に補正電圧信号が示す補正電圧を重畳しない。この結果、補正電圧が重畳されていないソース信号がソース線２２に印加される。

表示装置１は、ゲート線２１，２１，…及びソース線２２，２２，…が交差する交点２３のそれぞれに対応して、｛Ｍ×Ｎ｝個の画素５，５，…を備える。各画素５は画素電極４１含む。画素電極４１，４１，…とスイッチング素子３，３，…とは一対一対応である。画素５，５，…はマトリックス状に配置されている。即ち、ゲート線２１，２１，…はマトリックスの列方向（図中上下方向）に並置されており、ソース線２２，２２，…はマトリックスの行方向（図中左右方向）に並置されている。また、ゲート線２１，２１，…とソース線２２，２２，…とは画素５，５，…付近で交差している。

各スイッチング素子３は、ＴＦＴ（Thin Film Transistor）である。スイッチング素子３は、ゲート線２１及びソース線２２の交点２３付近に配されている。スイッチング素子３は、この交点２３を通るゲート線２１及びソース線２２に接続されている。また、スイッチング素子３は、この交点２３付近の画素５の画素電極４１に接続されている。同一のゲート線２１に接続されているスイッチング素子３，３，…は、このゲート線２１に沿って並設されている。同一のソース線２２に接続されているスイッチング素子３，３，…は、このソース線２２に沿って並設されている。

図３は、実施の形態に係るスイッチング素子３の構成図である。図３に示す一番左側（又は一番右側）のスイッチング素子は、左側（又は右側）のゲート印加部１１に近いスイッチング素子３，３，…の一例である。図３に示す左右方向中央部のスイッチング素子は、ゲート印加部１１，１１から遠いスイッチング素子３，３，…の一例である。

各スイッチング素子３は、ゲート電極３１、ソース電極３２、及びドレイン電極３３を有する。ゲート電極３１は、交点２３を通るゲート線２１に接続されている。ゲート電極３１には、ゲート線２１からゲート信号が印加される。ソース電極３２は、交点２３を通るソース線２２に接続されている。ソース電極３２には、ソース線２２からソース信号が印加される。ドレイン電極３３には、交点２３付近の画素５の画素電極４１が接続されている。ドレイン電極３３及び画素電極４１は等電位である。ゲート電極３１及びドレイン電極３３は、紙面に垂直な方向に互いに重ねられている。図３に示すハッチングは、ゲート電極３１及びドレイン電極３３の重なりを示している。

本明細書において、一のスイッチング素子３が他のスイッチング素子３に比べてゲート印加部１１，１１に近いとは、ゲート印加部１１から上記一のスイッチング素子３のゲート電極３１までのゲート線２１に沿った経路の長さが、ゲート印加部１１から上記他のスイッチング素子３のゲート電極３１までのゲート線２１に沿った経路の長さよりも短いことをいう。また、一の画素電極４１が他の画素電極４１に比べてゲート印加部１１，１１に近いとは、上記一の画素電極４１に接続されたスイッチング素子３が、上記他の画素電極４１に接続されたスイッチング素子３よりもゲート印加部１１，１１に近いことをいう。逆に、一のスイッチング素子３が他のスイッチング素子３に比べてゲート印加部１１，１１から遠いとは、ゲート印加部１１，１１から上記一のスイッチング素子３のゲート電極３１までのゲート線２１に沿った経路の長さが、ゲート印加部１１，１１から上記他のスイッチング素子３のゲート電極３１までのゲート線２１に沿った経路の長さよりも長いことをいう。また、一の画素電極４１が他の画素電極４１に比べてゲート印加部１１，１１から遠いとは、上記一の画素電極４１に接続されたスイッチング素子３が、上記他の画素電極４１に接続されたスイッチング素子３よりもゲート印加部１１，１１から遠いことをいう。

スイッチング素子３をオンするしきい値電圧よりも高い電圧の信号（本明細書ではこの信号を「ゲート信号」という）がゲート電極３１に印加されている場合（ゲートオン）、ソース電極３２とドレイン電極３３とが接続されている。ゲート電極３１にゲート信号の印加が終了した場合、即ち、しきい値電圧よりも低い電圧の信号がゲート電極３１に印加されている場合（ゲートオフ）、ソース電極３２とドレイン電極３３との接続は切断される。ソース電極３２にソース信号が印加されている場合、ゲートオンされたとき、ソース電極３２からドレイン電極３３及び画素電極４１にソース信号が印加される。故に、ドレイン電極３３及び画素電極４１の電圧は、ソース信号の電圧に等しくなる。一方、ゲートオフされたとき、ソース線２２から画素電極４１が切り離されて、画素電極４１の電圧は、印加されたソース信号の電圧から引き込み電圧値分だけ低下した電圧（即ち保持電圧）に保持される。

以上のようなゲート信号は、マトリックスの行方向に並ぶ画素群を選択するためにゲート線２１，２１，…に順次印加される。ゲート信号が印加されたゲート線２１にスイッチング素子３，３，…を介して接続されている画素電極４１，４１，…を、以下では選択画素電極４１，４１，…ということがある。選択された画素群とは、選択画素電極４１，４１，…を含む画素５，５，…である。ソース信号は、選択画素電極４１，４１，…に、スイッチング素子３，３，…を介して、表示すべき映像の階調値に応じた所望の電圧を印加するためにソース線２２，２２，…に印加される。

透光基板２０２の一面には、コモン電極４２が設けられている。透光基板２０２のコモン電極４２が設けられている面と、透光基板２０１の画素電極４１，４１，…が設けられている面とは紙面に垂直な方向に対向配置されている。画素電極４１，４１，…とコモン電極４２との間には、液晶が介在している。コモン電極４２には、所定のコモン電圧が印加されている。保持電圧とコモン電圧との差の絶対値を、以下では実効電圧という。実効電圧が等しい画素電極４１，４１，…を有する画素それぞれの輝度は等しい。実効電圧が高い画素電極４１を有する画素の輝度は高い。

図４は、実施の形態に係る液晶パネル１０の等価回路図である。図中Ｃｇｄ，Ｃｌｃは寄生容量及び液晶容量である。寄生容量Ｃｇｄは、スイッチング素子３のゲート電極３１及びドレイン電極３３（図３参照）の間に形成される。液晶容量Ｃｌｃは、画素電極４１（図３参照）とコモン電極４２との間に形成される。透光基板２０１の画素電極４１，４１，…が設けられている面には、Ｍ本の補助容量ライン４３，４３，…（図４に１本のみ図示）が、ゲート線２１，２１，…に平行に設けられている。各補助容量ライン４３には、所定の補助電圧が印加されている。補助容量ライン４３と画素電極４１との間には、補助容量Ｃｓが形成される。

ゲートオンされた画素電極４１（選択画素電極）にソース信号が印加され、液晶容量Ｃｌｃが充電される。ソース信号の極性は１フレーム毎に反転するので、選択画素電極４１には正極性の電圧（ソース信号）と負極性の電圧（ソース信号）とがフレーム毎に交互に印加される。ゲートオフによって画素電極４１の電圧は、保持電圧になる。引き込み電圧値は、選択画素電極４１に接続されたスイッチング素子３におけるゲート電極３１及びドレイン電極３３間の寄生容量Ｃｇｄと、選択画素電極４１に接続されたスイッチング素子３のゲート電極３１に印加されたゲート信号の波形の鈍りの程度と、選択画素電極４１に接続されたスイッチング素子３におけるゲート電極３１及びソース電極３２間の電位差（特に再充電が起こっているときの電位差）とに応じて定まる。補助容量Ｃｓに蓄積された電荷によって、保持電圧は一定に保たれる。

図５は、ゲート印加部１１に最も近いスイッチング素子３における電圧の経時変化を示すグラフである。図５の横軸は時間ｔであり、縦軸は電圧Ｖである。図５には、ゲート電極３１の電圧Ｖ３１（細い実線）、ソース電極３２の電圧Ｖ３２（二点鎖線）、及びドレイン電極３３の電圧Ｖ３３（太い実線）が示されている。

ゲート線２１からゲート電極３１にゲート信号が印加されていない場合、ゲート電極３１の電圧Ｖ３１は、所定のゲートロウ電圧Ｖｇｌ（Ｖｇｌ＜０）で一定である。スイッチング素子３はゲート印加部１１に最も近いので、ゲート線２１からゲート電極３１に印加されるゲート信号の波形には鈍りが生じていない。故に、ゲート信号が印加された場合、ゲート電極３１の電圧は、ゲートロウ電圧Ｖｇｌから急峻に増大して、所定のゲートハイ電圧Ｖｇｈ（Ｖｇｈ＞０）で一定になる。ゲート信号の印加が終了した場合、ゲート電極３１の電圧Ｖ３１は、ゲートハイ電圧Ｖｇｈから急峻に減少して、ゲートロウ電圧Ｖｇｌで一定になる。

ゲート電極３１にゲート信号が印加されていないとき、ドレイン電極３３の電圧Ｖ３３は、前回の保持電圧で一定である。図５の左側は、ソース電極３２に正極性のソース信号Ｖｓ（＋）が印加されている場合を示している（０＜Ｖｓ（＋）＜Ｖｇｈ）。ソース電極３２の電圧は、ソース信号Ｖｓ（＋）に等しい。ゲート電極３１にゲート信号が印加されたとき、ドレイン電極３３の電圧Ｖ３３は前回の保持電圧から変化して、ソース信号Ｖｓ（＋）で一定になる。ゲート電極３１へのゲート信号の印加が終了したとき、ドレイン電極３３の電圧Ｖ３３はソース信号Ｖｓ（＋）から引き込み電圧値だけ急峻に低下して、正極性の保持電圧α（＋）（０＜α（＋）＜Ｖs（＋））で一定になる。この場合の引き込み電圧値を“Ａ”とする。

図５の右側は、ソース電極３２に負極性のソース信号Ｖｓ（−）が印加されている場合を示している（０＞Ｖｓ（−）＞Ｖｇｌ）。ソース電極３２の電圧は、ソース信号Ｖｓ（−）に等しい。ゲート電極３１にゲート信号が印加されたとき、ドレイン電極３３の電圧Ｖ３３は前回の保持電圧から変化して、ソース信号Ｖｓ（−）で一定になる。ゲート電極３１へのゲート信号の印加が終了したとき、ドレイン電極３３の電圧Ｖ３３はソース信号Ｖｓ（−）から引き込み電圧値だけ急峻に低下して、負極性の保持電圧α（−）（０＜α（−）＜Ｖｓ（−））で一定になる。この場合の引き込み電圧値は“Ａ”に等しい。従って、引き込み電圧値Ａは、下記（１）式を満たす。
Ａ＝｜Ｖｓ（＋）−α（＋）｜＝｜Ｖs（−）−α（−）｜…（１）

コモン電圧Ｖｃは、表示装置１の製造時に、例えば保持電圧α（＋），α（−）に基づいて、下記（２）式のように設定される。
Ｖｃ＝｛α（＋）−α（−）｝／２…（２）

故に、ゲート印加部１１に最も近い画素電極４１においては、ソース信号が正極性の場合の実効電圧とソース信号が負極性の場合の実効電圧とが等しい。

図６は、ゲート印加部１１，１１から最も遠いスイッチング素子３における電圧の経時変化を示すグラフである。図６の横軸は時間ｔであり、縦軸は電圧Ｖである。図６にも、図５と同様に、ゲート電極３１の電圧Ｖ３１、ソース電極３２の電圧Ｖ３２、及びドレイン電極３３の電圧Ｖ３３が示されている。

ゲート線２１の電気抵抗及び静電容量によって、ゲート印加部１１からゲート線２１に印加されたゲート信号の波形は、ゲート印加部１１から遠ざかるほど鈍る。図６において、スイッチング素子３はゲート印加部１１，１１から最も遠いので、ゲート線２１からゲート電極３１に印加されるゲート信号の波形には大きな鈍りが生じている。故に、ゲート信号が印加された場合、ゲート電極３１の電圧は、ゲートロウ電圧Ｖｇｌから緩やかに増大して、ゲートハイ電圧Ｖｇｈで一定になる。ゲート信号の印加が終了した場合、ゲート電極３１の電圧Ｖ３１は、ゲートハイ電圧Ｖｇｈから緩やかに減少して、ゲートロウ電圧Ｖｇｌで一定になる。

図６の左側は、ソース電極３２に正極性のソース信号Ｖｓ（＋）が印加されている場合を示している。ゲート電極３１にゲート信号が印加されたとき、ドレイン電極３３の電圧Ｖ３３は前回の保持電圧から緩やかに変化して、ソース信号Ｖｓ（＋）で一定になる。ゲート電極３１へのゲート信号の印加が終了したとき、ドレイン電極３３の電圧Ｖ３３はソース信号Ｖｓ（＋）から引き込み電圧値だけ緩やかに低下して、正極性の保持電圧β（＋）（０＜β（＋）＜Ｖｓ（＋））で一定になる。この場合の引き込み電圧値を“Ｂ”とすると、引き込み電圧値Ｂは、下記（３）式を満たす。
Ｂ＝｜Ｖｓ（＋）−β（＋）｜…（３）

引き込み電圧値Ｂは、図５に示す引き込み電圧値Ａより小さい。ここで、Ｂ＜Ａとなる理由を述べる。即ち、ソース電極３２とドレイン電極３３との接続が切断されるタイミングは、ゲート電極３１の電圧が、ゲートハイ電圧Ｖｇｈよりも小さくゲートロウ電圧Ｖｇｌよりも大きいしきい値電圧に達したタイミングである。図５の場合、ゲート電極３１の電圧がゲートハイ電圧Ｖｇｈからしきい値電圧に減少するまでの経過時間は短い。つまり、ゲートオフ時にソース電極３２とドレイン電極３３との接続は即座に切断され、液晶容量Ｃｌｃへの充電が終了する。一方、図６の場合、ゲート電極３１の電圧がゲートハイ電圧Ｖｇｈからしきい値電圧に減少するまでの経過時間は長い。つまり、ゲートオフ時にソース電極３２とドレイン電極３３との接続は暫く継続され、液晶容量Ｃｌｃへの充電が暫く継続される（いわゆる再充電）。故に、保持電圧β（＋）は保持電圧α（＋）よりも高い（後述する図７参照）。従って、（１），（３）式により、Ｂ＜Ａである。

図６の右側は、ソース電極３２に負極性のソース信号Ｖｓ（−）が印加されている場合を示している。ゲート電極３１にゲート信号が印加されたとき、ドレイン電極３３の電圧Ｖ３３は前回の保持電圧から緩やかに変化して、ソース信号Ｖｓ（−）で一定になる。ゲート電極３１へのゲート信号の印加が終了したとき、ドレイン電極３３の電圧Ｖ３３はソース信号Ｖｓ（−）から引き込み電圧値だけ緩やかに低下して、負極性の保持電圧β（−）（０＜β（−）＜Ｖｓ（−））で一定になる。この場合の引き込み電圧値を“Ｃ”とする。

図６に示す引き込み電圧値Ｃは、図５に示す引き込み電圧値Ａより小さい。この理由は、引き込み電圧値Ｂが引き込み電圧値Ａより小さくなる理由と同じである。即ち、ゲート信号の波形の鈍りに起因する液晶容量Ｃｌｃへの最充電が行なわれるからである。

引き込み電圧値Ｃは引き込み電圧値Ｂより小さい。ここで、Ｃ＜Ｂとなる理由を説明する。即ち、スイッチング素子３は、ゲート電極３１及びソース電極３２間の電圧差Ｖｇｓが一定電圧を越えると電流Ｉｄが流れ始め、電圧差Ｖｇｓが大きくなるに連れて電流Ｉｄが大きくなるという特性（Ｉｄ−Ｖｇｓ特性）を有する。ゲートオフ時のゲート電極３１の電圧Ｖ３１がゲートハイ電圧Ｖｇｈからしきい値電圧まで低下する間（即ち、再充電が起こる期間）において、負極性のソース信号Ｖｓ（−）がソース電極３２に印加されたときの電圧差Ｖｇｓは、正極性のソース信号Ｖｓ（＋）がソース電極３２に印加されたときの電圧差Ｖｇｓよりも大きくなる。例えば、ゲート電極３１の電圧Ｖ３１がゲートハイ電圧Ｖｇｈからソース信号に一致する電圧に変化するまで（即ち、Ｖｇｓがプラスの値から０になるまで）の時間は、負極性のソース信号Ｖｓ（−）がソース電極３２に印加されたときのほうが正極性のソース信号Ｖｓ（＋）がソース電極３２に印加されたときよりも長い。従って、負極性のソース信号Ｖｓ（−）がソース電極３２に印加されたときのほうが、正極性のソース信号Ｖｓ（＋）がソース電極３２に印加されたときよりも、再充電時に大きな電流Ｉｄが流れるので再充電量が大きくなり、その分引き込み電圧値は小さくなる。従って、Ｃ＜Ｂである。

図７は、正極性及び負極性それぞれのソース信号Ｖｓ（＋），Ｖｓ（−）と保持電圧Ｖｄ（＋），Ｖｄ（−）との関係を示すグラフである。図７の横軸はゲート印加部１１からの遠近であり、縦軸は電圧Ｖである。ソース信号Ｖｓ（＋），Ｖｓ（−）は二点鎖線で示してある。保持電圧Ｖｄ（＋），Ｖｄ（−）は太い実線で示してある。図７には、細い実線でコモン電圧Ｖｃも示してある。

保持電圧Ｖｄ（＋）は、スイッチング素子３，３，…それぞれのソース電極３２に正極性のソース信号Ｖｓ（＋）が印加された場合における各ドレイン電極３３の保持電圧を示している。最もゲート印加部１１に近い画素電極４１の保持電圧Ｖｄ（＋）は“α（＋）”であり、最もゲート印加部１１，１１から遠い画素電極４１の保持電圧Ｖｄ（＋）は“β（＋） ”である。そして、保持電圧Ｖｄ（＋）は、ゲート印加部１１，１１から遠ざかるにつれて“α（＋）”から“β（＋）”まで徐々に大きくなる。故に、正極性のソース信号Ｖｓ（＋）の場合、画素電極４１がゲート印加部１１，１１から遠いほど、実効電圧Ｖｅ（＋）は大きい。

画素電極４１，４１，…それぞれの引き込み電圧値は｜Ｖｓ（＋）−Ｖｄ（＋）｜である。最もゲート印加部１１に近い画素電極４１の引き込み電圧値は“Ａ”であり、最もゲート印加部１１，１１から遠い画素電極４１の引き込み電圧値は“Ｂ”である。そして、引き込み電圧は、ゲート印加部１１，１１から遠ざかるにつれて“Ａ”から“Ｂ”まで徐々に小さくなる。

保持電圧Ｖｄ（−）は、スイッチング素子３，３，…それぞれのソース電極３２に負極性のソース信号Ｖｓ（−）が印加された場合における各ドレイン電極３３の保持電圧を示している。最もゲート印加部１１に近い画素電極４１の保持電圧Ｖｄ（−）は“α（−）”であり、最もゲート印加部１１，１１から遠い画素電極４１の保持電圧Ｖｄ（−）は“β（−）”である。そして、保持電圧Ｖｄ（−）は、ゲート印加部１１，１１から遠ざかるにつれて“α（−）”から“β（−）”まで徐々に大きくなる。故に、負極性のソース信号Ｖｓ（−）の場合、画素電極４１がゲート印加部１１，１１から遠いほど、実効電圧Ｖｅ（−）は大きい。

画素電極４１，４１，…それぞれの引き込み電圧値は｜Ｖｓ（−）−Ｖｄ（−）｜である。最もゲート印加部１１に近い画素電極４１の引き込み電圧値は“Ａ”であり、最もゲート印加部１１，１１から遠い画素電極４１の引き込み電圧値は“Ｃ”である。引き込み電圧値は、ゲート印加部１１，１１から遠ざかるにつれて“Ａ”から“Ｃ”まで徐々に小さくなる。

以上の結果、ゲート印加部１１，１１から遠い画素電極４１を有する画素とゲート印加部１１に近い画素電極４１を有する画素との間で輝度差が生じるので、表示装置１の表示品位が低下する。

画素間の輝度差を解消するために、本実施の形態では、Ｃｇｄグラデーション及びソース信号の調整が行なわれる。まず、Ｃｇｄグラデーションについて説明する。Ｃｇｄグラデーションとは、寄生容量Ｃｇｄの調整である。各スイッチング素子３の寄生容量Ｃｇｄが一定である場合、同極性のソース信号が印加された複数の画素電極４１について、画素電極４１がゲート印加部１１，１１から遠いほど引き込み電圧値は小さい。寄生容量Ｃｇｄを大きくすれば、引き込み電圧値は大きくなる。故に、スイッチング素子３がゲート印加部１１，１１から遠いほど寄生容量Ｃｇｄを適宜に大きくすることにより、同極性のソース信号が印加された場合における各画素電極４１の引き込み電圧値を一定にすることができる。

ゲート電極３１及びドレイン電極３３の重なり面積が大きいほど、寄生容量Ｃｇｄは大きい。従って、ゲート印加部１１，１１から遠いスイッチング素子３ほど、ゲート電極３１及びドレイン電極３３の重なり面積は大きくしてある（図３参照）。

各スイッチング素子３におけるゲート電極３１及びドレイン電極３３の重なり面積は、同一のゲート線２１にスイッチング素子３，３，…を介して接続されている複数の画素電極４１，４１，…それぞれに第１の極性（本実施の形態では正極性）のソース信号Ｖｓ（＋）（第１の極性の一定電圧）が印加された場合における複数の画素電極４１，４１，…それぞれの保持電圧Ｖｄ（＋）が互いに等しく又はほぼ等しくなるように、個別に設定されている。ここで、「保持電圧Ｖｄ（＋）が互いにほぼ等しい」とは、複数の保持電圧Ｖｄ（＋）が完全には一致していないが表示品位に悪影響がない程度の差であることを意味する。重なり面積の設定は、画素電極４１，４１，…に第１の極性のソース信号Ｖｓ（＋）を印加した場合における画素電極４１，４１，…での引き込み電圧値が等しく又はほぼ等しくなるように行なわれる。

図８は、Ｃｇｄグラデーションを行なった場合のゲート印加部１１，１１から最も遠いスイッチング素子３における電圧の経時変化を示すグラフである。図８の縦軸及び横軸は、図６の縦軸及び横軸と同じである。図８にも、図６と同様に、ゲート電極３１の電圧Ｖ３１、ソース電極３２の電圧Ｖ３２、及びドレイン電極３３の電圧Ｖ３３が示されている。

図８の左側は、ソース電極３２に正極性のソース信号Ｖｓ（＋）が印加されている場合を示している。ゲート電極３１にゲート信号が印加されたとき、ドレイン電極３３の電圧Ｖ３３は前回の保持電圧から緩やかに変化して、ソース信号Ｖｓ（＋）で一定になる。ゲート電極３１へのゲート信号の印加が終了したとき、ドレイン電極３３の電圧Ｖ３３はソース信号Ｖｓ（＋）から緩やかに減少して、保持電圧α（＋）で一定になる。この場合の引き込み電圧値は“Ａ”である。

図９は、Ｃｇｄグラデーションを行なった場合の正極性及び負極性それぞれのソース信号Ｖｓ（＋），Ｖｓ（−）と保持電圧Ｖｄ（＋），Ｖｄ（−）との関係を示すグラフである。図９の縦軸及び横軸は、図７の縦軸及び横軸と同じである。図９には、図７と同様に、ソース信号Ｖｓ（＋），Ｖｓ（−）、保持電圧Ｖｄ（＋），Ｖｄ（−）、及びコモン電圧Ｖｃが示してある。スイッチング素子３，３，…それぞれのソース電極３２に正極性のソース信号Ｖｓ（＋）が印加された場合、ゲート印加部１１からの距離の遠近に関わらず、引き込み電圧値は“Ａ”で一定である。故に、各画素電極４１の保持電圧Ｖｄ（＋）は“α（＋）”で一定であり、実効電圧Ｖｅ（＋）も一定である。

図８の右側は、ソース電極３２に負極性のソース信号Ｖｓ（−）が印加されている場合を示している。ゲート電極３１にゲート信号が印加されたとき、ドレイン電極３３の電圧Ｖ３３は前回の保持電圧から緩やかに変化して、ソース信号Ｖｓ（−）で一定になる。ゲート電極３１へのゲート信号の印加が終了したとき、ドレイン電極３３の電圧Ｖ３３はソース信号Ｖｓ（−）から緩やかに減少して、負極性の保持電圧γ（−）（０＜γ（−）＜Ｖｓ（−））で一定になる。この場合の引き込み電圧値を“Ｄ”とする。

図８に示す引き込み電圧値Ｄは、図６に示す引き込み電圧値Ｃより大きい（図７及び図９参照）。この理由は、Ｃｇｄグラデーションにより、ゲート印加部１１，１１から最も遠い画素５の寄生容量Ｃｇｄが、図６の場合よりも大きいからである。しかしながら、引き込み電圧値Ｄは、引き込み電圧値Ａより小さい。何故ならば、図６に示す引き込み電圧値Ｃが、引き込み電圧値Ｂより小さいからである（図７及び図９参照）。

図９に示すように、スイッチング素子３，３，…それぞれのソース電極３２に負極性のソース信号Ｖｓ（−）が印加された場合、最もゲート印加部１１に近い画素電極４１の保持電圧Ｖｄ（−）は“α（−）”であり、最もゲート印加部１１，１１から遠い画素電極４１の保持電圧Ｖｄ（−）は“γ（−）”である。そして、保持電圧Ｖｄ（−）は、ゲート印加部１１，１１から遠ざかるにつれて“α（−）”から“γ（−）”まで徐々に大きくなる。故に、負極性のソース信号Ｖｓ（−）の場合、画素電極４１がゲート印加部１１，１１から遠いほど、実効電圧Ｖｅ（−）は大きい。

画素電極４１，４１，…それぞれの引き込み電圧値は｜Ｖｓ（−）−Ｖｄ（−）｜である。最もゲート印加部１１に近い画素電極４１の引き込み電圧値は“Ａ”であり、最もゲート印加部１１，１１から遠い画素電極４１の引き込み電圧値は“Ｄ”である。そして、引き込み電圧値は、ゲート印加部１１，１１から遠ざかるにつれて“Ａ”から“Ｄ”まで徐々に小さくなる。

以上の結果、ゲート印加部１１，１１から遠い画素電極４１を有する画素とゲート印加部１１に近い画素電極４１を有する画素との間で輝度差が生じる。Ｃｇｄグラデーションを行なった場合の輝度差は、Ｃｇｄグラデーションを行なわない場合の輝度差よりは減少する。しかしながら、表示装置１の使用時に視認可能な程度の輝度差が残る。

次に、ソース信号の調整について説明する。本実施の形態においては、負極性のソース信号は調整されるが、正極性のソース信号は調整されない。何故ならば、画素電極４１，４１，…に正極性のソース信号が印加された場合の輝度差は、Ｃｇｄグラデーションによって解消されているからである。また、ソース信号の調整は、ソース信号に補正電圧を重畳することによって行なわれる。そこで、ソース印加部１２は、制御部１３の制御の下、画素電極４１，４１，…に正極性のソース信号を印加する場合はソース信号に補正電圧を重畳せず、画素電極４１，４１，…に負極性のソース信号を印加する場合はソース信号に補正電圧を重畳するよう構成されている。

図１０は、実施の形態に係る制御部１３の構成図である。制御部１３は、列カウンタ１３１、行カウンタ１３２、テーブル１３３、及び演算部１３４を備えている。制御部１３には、複数個の階調値信号が順次入力される。制御部１３に入力される階調値信号は、例えば、外部から受信した映像信号に所定の信号処理を施したものである。制御部１３に入力された階調値信号は、列カウンタ１３１及び演算部１３４に与えられる。

本実施の形態では、ゲート線２１，２１，…に個別の行番号が割り振られている。ゲート線２１，２１，…それぞれに割り振られている行番号は、上側のゲート線２１から順に“１”，“２”，…，“Ｍ”である。また、本実施の形態では、ソース線２２，２２，…に個別の列番号が割り振られている。ソース線２２，２２，…それぞれに割り振られている列番号は、左側のソース線２２から順に“１”，“２”，…，“Ｎ”である。

列カウンタ１３１は、階調値信号が与えられる都度、計数結果を“１”インクリメントする。計数結果が“Ｎ”に達している状態で階調値信号が与えられた場合、列カウンタ１３１は、計数結果を“１”にセットする。列カウンタ１３１の初期値は“Ｎ”である。つまり、列カウンタ１３１の計数結果は、演算部１３４に入力された階調値信号に対応するソース線２２の列番号を表わす。列カウンタ１３１は、計数結果を“１”にセットする場合に、所定の計数信号を行カウンタ１３２に入力する。

行カウンタ１３２は、計数信号が与えられる都度、計数結果を“１”インクリメントする。計数結果が“Ｍ”に達している状態で計数信号が与えられた場合、行カウンタ１３２は、計数結果を“１”にセットする。行カウンタ１３２の初期値は“Ｍ”である。つまり、行カウンタ１３２の計数結果は、演算部１３４に入力された階調値信号に対応するゲート線２１の行番号を表わす。

テーブル１３３は、不揮発性メモリに記憶されたルックアップテーブルである。テーブル１３３には、例えば列番号“１”〜“Ｎ”と、第１〜第Ｎの補正電圧とが関連付けて記憶してある。以下では、“Ｎ”が偶数であるものとして説明する。この場合、例えば、列番号“１”に関連付けられている第１の補正電圧は０Ｖであり、列番号“Ｎ”に関連付けられている第Ｎの補正電圧は０Ｖである。列番号“２”〜“Ｎ−１”に関連付けられている第２〜第｛Ｎ−１｝の補正電圧の絶対値は、何れも０Ｖより大きい。また、列番号“２”から列番号“Ｎ／２”までは、大きい列番号に関連付けられている補正電圧ほどその絶対値が大きく、列番号“Ｎ／２−１”から列番号“Ｎ−１”までは、小さい列番号に関連付けられている補正電圧ほどその絶対値が大きい。本実施の形態において、第２〜第｛Ｎ−１｝の補正電圧は、負の値である。

なお、Ｎ個の列番号を連続する所定個ごとにグループ分けし、グループごとに１つの補正電圧が関連付けられてもよい。

演算部１３４は、階調値信号が与えられる都度、列カウンタ１３１の計数結果（即ち列番号）と行カウンタ１３２の計数結果（即ち行番号）とを取得する。次に、演算部１３４は、取得した列番号のソース線２２に印加されるソース信号の極性を判定する。このために、演算部１３４には極性フラグが設けてある。例えば、極性フラグがセットされている場合、演算部１３４は、列番号が奇数の場合に正極性と判定し、列番号が偶数の場合に負極性と判定する。極性フラグがリセットされている場合、演算部１３４は、列番号が偶数の場合に正極性と判定し、列番号が奇数の場合に負極性と判定する。取得した行番号が“Ｍ”、且つ、取得した列番号が“Ｎ”の場合、演算部１３４は、ソース信号の極性を判定した後で、極性フラグのセットとリセットとを切り替える。つまり、ソース信号の極性は、１フレーム毎に反転する。

負極性と判定した場合、演算部１３４は、与えられた階調値信号をソース印加部１２に与えると共に、取得した列番号に関連付けられた補正電圧をテーブル１３３から読み出し、読み出した補正電圧を示す補正電圧信号をソース印加部１２に与える。行番号“１”，“Ｎ”の場合、補正電圧は０Ｖである。つまり、ゲート印加部１１に最も近い画素電極４１に接続されたソース線２２には、０Ｖの補正電圧が重畳された負極性のソース信号が印加される。一方、ゲート印加部１１，１１から遠い画素電極４１ほど、絶対値がより大きな負極性の補正電圧が重畳された負極性のソース信号が、画素電極４１に接続されたソース線２２に印加される。

ソース信号に重畳すべき補正電圧は、同一のゲート線２１にスイッチング素子３，３，…を介して接続されている複数の画素電極４１，４１，…それぞれに第２の極性（本実施の形態では負極性）の一定電圧が印加された場合における複数の画素電極４１，４１，…それぞれの保持電圧Ｖｄ（＋）が互いに等しく又はほぼ等しくなるように決定される。

列番号が“Ｎ”である場合、演算部１３４は、階調値信号及び補正電圧信号をソース印加部１２に与えると共に、ゲートクロックをゲート印加部１１，１１に与え、ラッチストローブ信号をソース印加部１２に与える。この場合、行番号が“Ｍ”であるときは、演算部１３４は、フレーム信号もソース印加部１２に与える。

ソース印加部１２には、制御部１３の演算部１３４からＮ組の階調値信号及び補正電圧信号が１組ずつ与えられる。ソース印加部１２には極性フラグが設けてある。例えば、極性フラグがセットされている場合、ソース印加部１２は、ラッチストローブ信号が与えられる都度、列番号が奇数のソース線２２に、与えられた階調値信号に応じた正極性のソース信号を印加し、列番号が偶数のソース線２２に、与えられた補正電圧信号に基づいて補正された負極性のソース信号（補正後のソース信号）を印加する。補正後のソース信号は、与えられた階調値信号に応じた負極性のソース信号に、与えられた補正電圧信号が示す補正電圧が重畳された信号である。極性フラグがリセットされている場合、演算部１３４は、列番号が奇数のソース線２２に、与えられた補正電圧信号に基づいて補正された負極性のソース信号（補正後のソース信号）を印加し、列番号が偶数のソース線２２に、与えられた階調値信号に応じた正極性のソース信号を印加する。ソース印加部１２は、フレーム信号が与えられる都度、ソース信号の印加後に極性フラグのセットとリセットとを切り替える。つまり、ソース信号の極性は、１フレーム毎に反転する。

以上のような制御部１３は、ゲートクロックをゲート印加部１１，１１に与え、階調値信号、補正電圧信号、ラッチストローブ信号、及びフレーム信号をソース印加部１２に与えることによってゲート印加部１１，１１及びソース印加部１２を制御する制御部として機能する。

図１１は、Ｃｇｄグラデーション及びソース信号の調整を行なった場合のゲート印加部１１，１１から最も遠いスイッチング素子３における電圧の経時変化を示すグラフである。図１１の縦軸及び横軸は、図８の縦軸及び横軸と同じである。図１１にも、図８と同様に、ゲート電極３１の電圧Ｖ３１、ソース電極３２の電圧Ｖ３２、及びドレイン電極３３の電圧Ｖ３３が示されている。

図１１の左側は、ソース電極３２に正極性のソース信号Ｖｓ（＋）が印加されている場合を示している。正極性のソース信号Ｖｓ（＋）は、補正電圧が重畳されていないソース信号である。故に、図１１の左側のグラフは図８の左側のグラフと同じである。

図１２は、Ｃｇｄグラデーション及びソース信号の調整を行なった場合の正極性及び負極性それぞれのソース信号Ｖｓ（＋），Ｖｓｃと保持電圧Ｖｄ（＋），Ｖｄ（−）との関係を示すグラフである。図１２の縦軸及び横軸は、図９の縦軸及び横軸と同じである。図１２には、図９と同様に、ソース信号Ｖｓ（＋），Ｖｓ（−）、保持電圧Ｖｄ（＋），Ｖｄ（−）、及びコモン電圧Ｖｃが示してある。また、図１２には、補正電圧が重畳されたソース信号Ｖｓｃが一点鎖線で示してある。補正電圧は｛Ｖｓｃ−Ｖｓ（−）｝である。

スイッチング素子３，３，…それぞれのソース電極３２に正極性のソース信号Ｖｓ（＋）が印加された場合、ゲート印加部１１からの距離の遠近に関わらず、各画素電極４１の保持電圧Ｖｄ（＋）は、“α（＋）”で一定である。故に、ゲート印加部１１からの距離の遠近に関わらず、実効電圧Ｖｅ（＋）及び引き込み電圧値はそれぞれ一定である。従って、ゲート印加部１１から遠い画素電極４１を有する画素とゲート印加部１１に近い画素電極４１を有する画素との間で生じる輝度差は“０”である。換言すれば、ドレイン電極３３に正極性のソース信号が印加された場合、保持電圧が互いに等しいドレイン電極３３に印加されたソース信号は、互いに等しい。

図１１の右側は、ソース電極３２に負極性のソース信号Ｖｓｃが印加されている場合を示している。ゲート電極３１にゲート信号が印加されたとき、ドレイン電極３３の電圧Ｖ３３は前回の保持電圧から緩やかに変化して、ソース信号Ｖｓｃで一定になる。ゲート電極３１へのゲート信号の印加が終了したとき、ドレイン電極３３の電圧Ｖ３３はソース信号Ｖｓｃから緩やかに減少して、保持電圧α（−）で一定になる。この場合の引き込み電圧値は“Ｄ”である。

図９及び図１２を比べればわかるように、ゲート印加部１１に最も近いスイッチング素子３のソース線２２に印加される負極性のソース信号Ｖｓｃは、Ｖｓｃ＝｛α（−）＋Ａ｝＝Ｖｓ（−）である。ゲート印加部１１，１１から最も遠いスイッチング素子３のソース線２２に印加される負極性のソース信号Ｖｓｃは、Ｖｓｃ＝｛α（−）＋Ｄ｝＜Ｖｓ（−）である。そして、ソース信号Ｖｓｃは、ゲート印加部１１，１１から遠ざかるにつれて“Ｖｓ（−）”から“｛α（−）＋Ｄ｝”まで徐々に減少する。

この結果、図１２に示すように、スイッチング素子３，３，…それぞれのソース電極３２に負極性のソース信号Ｖｓｃが印加された場合、ゲート印加部１１からの距離の遠近に関わらず、各画素電極４１の保持電圧Ｖｄ（−）は、“α（−）”で一定となる。故に、ゲート印加部１１からの距離の遠近に関わらず、実効電圧Ｖｅ（−）は一定となる。従って、ゲート印加部１１から遠い画素電極４１を有する画素とゲート印加部１１に近い画素電極４１を有する画素との間で生じる輝度差は“０”である。換言すれば、ドレイン電極３３に負極性のソース信号が印加された場合、保持電圧が互いに等しいドレイン電極３３に印加されたソース信号は、ゲート印加部１１，１１から遠いドレイン電極３３ほど、低い（即ち絶対値が大きい）。

以上のような表示装置１の場合、正極性のソース信号に関するＣｇｄグラデーションが行なわれた上で、負極性のソース信号の調整が行なわれる。つまり、ゲート印加部からの遠近とソース信号の極性とが共に考慮されている。故に、ゲート印加部１１から遠い画素電極４１を有する画素とゲート印加部１１に近い画素電極４１を有する画素との間で生じる輝度差を解消することができる。この結果、表示装置１の表示品位を向上させることができる。

なお、表示装置１が１つのゲート印加部１１を備え、各ゲート線２１の一端部が、ゲート印加部１１に接続されてもよい。また、表示装置１が２つのソース印加部１２，１２を備え、各ソース線２２の両端部が、ソース印加部１２，１２に接続されてもよい。

本実施の形態では、正極性のソース信号に関するＣｇｄグラデーションが行なわれた上で、負極性のソース信号の調整が行なわれるが、これに限定されるものではない。逆に、負極性のソース信号に関するＣｇｄグラデーションが行なわれた上で、正極性のソース信号の調整が行なわれてもよい。

また、本実施の形態では、補正電圧を示す補正電圧信号が制御部１３からソース印加部１２に与えられたが、これに限定されるものではない。例えば、ソース印加部１２が、ソース線２２ごとに補正電圧を記憶しておき（補正量に応じた抵抗等を備えることをも含む）、ソース線２２に印加するソース信号が負極性の場合にそのソース信号に補正電圧を重畳するように構成してもよい。

最後に、本実施の形態についてまとめる。

実施の形態にあっては、複数の選択画素電極に正極性及び負極性のうちのいずれか一方の第１の極性の一定電圧を印加した場合における複数の選択画素電極の保持電圧が等しく又はほぼ等しくなるように、複数の選択画素電極それぞれに接続されたスイッチング素子のゲート電極とドレイン電極との重なり面積が個別に設定されている。これは、重なり面積を予め調整しておくことによるＣｇｄグラデーションである。また、制御部は、複数の選択画素電極に第１の極性とは逆の第２の極性の電圧を印加するためのソース信号をソース印加部に印加させる際、ソース線ごとに決定された補正電圧をソース信号に重畳する。

つまり、Ｃｇｄグラデーションを行なった上で、ソース信号の極性を考慮したソース信号の調整が行なわれる。故に、画素間の輝度差が解消される。従って、ゲート印加部からの遠近に起因する表示品位の低下を抑制すると共に、ソース信号の極性に起因する表示品位の低下を抑制することができる。この結果、表示装置の表示品位を向上させることができる。

他の実施の形態にあっては、補正電圧は、複数の選択画素電極に第２の極性の一定電圧を印加した場合における複数の選択画素電極の保持電圧が等しく又はほぼ等しくなるように決定される。特に、ゲート印加部から遠い選択画素電極ほど、絶対値のより大きな補正電圧が重畳されたソース信号が、選択画素電極に接続されたソース線に印加される。この場合、第２の極性に関して、これらの選択画素電極を有する複数の画素夫々の輝度は等しいか、又はほぼ等しいので、過剰な輝度差に起因する表示装置の表示品位の低下を抑制することができる。一方、ゲート印加部に最も近い選択画素電極に接続されたソース線には、０Ｖの補正電圧が重畳されたソース信号が印加される。

他の実施の形態にあっては、複数の選択画素電極に第１の極性の電圧を印加した場合における複数の選択画素電極での引き込み電圧値が等しく又はほぼ等しくなるように、複数の選択画素電極それぞれに接続されたスイッチング素子の重なり面積が個別に設定されている。特に、ゲート印加部から遠い選択画素電極ほど、選択画素電極に接続されたスイッチング素子の重なり面積が大きく設定されている。この場合、第１の極性に関して、これらの選択画素電極を有する複数の画素夫々の輝度は等しいか、又はほぼ等しいので、過剰な輝度差に起因する表示装置の表示品位の低下を抑制することができる。

今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲と均等の意味及び特許請求の範囲内での全ての変更が含まれることが意図される。

１ 表示装置
１１ ゲート印加部
１２ ソース印加部
１３ 制御部
２１ ゲート線
２２ ソース線
２３ 交点
３ スイッチング素子
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
４１ 画素電極
５ 画素

Claims (6)

1. 画素電極を含む複数の画素がマトリックス状に配置された表示装置であって、
   マトリックスの列方向に並置された複数のゲート線と、
   マトリックスの行方向に並置され、前記複数のゲート線と交差する複数のソース線と、
   前記ゲート線及び前記ソース線の交点付近において、該交点を通るゲート線にゲート電極が接続され、該交点を通るソース線にソース電極が接続され、該交点付近の前記画素の画素電極にドレイン電極が接続された複数のスイッチング素子と、
   マトリックスの行方向に並ぶ画素群を選択するゲート信号を前記複数のゲート線に順次印加するゲート印加部と、
   選択された画素群それぞれの画素電極である複数の選択画素電極に前記スイッチング素子を介して所望の電圧を印加するためのソース信号を前記複数のソース線に印加するソース印加部と、
   前記ゲート印加部及び前記ソース印加部を制御する制御部とを備え、
   前記ソース印加部は、前記制御部による制御の下、前記選択画素電極に所定電圧を基準とした正極性の電圧と負極性の電圧とを前記ソース信号のフレーム毎に交互に印加し、
   前記複数の選択画素電極に正極性及び負極性のうちのいずれか一方の第１の極性の一定電圧を印加した場合における前記複数の選択画素電極の保持電圧が等しく又はほぼ等しくなるように、前記複数の選択画素電極それぞれに接続された前記スイッチング素子のゲート電極とドレイン電極との重なり面積が個別に設定されており、
   前記制御部は、前記複数の選択画素電極に前記第１の極性とは逆の第２の極性の電圧を印加するための前記ソース信号を前記ソース印加部に印加させる際、前記ソース線ごとに決定された補正電圧を前記ソース信号に重畳することを特徴とする表示装置。
2. 前記補正電圧は、前記複数の選択画素電極に前記第２の極性の一定電圧を印加した場合における前記複数の選択画素電極の保持電圧が等しく又はほぼ等しくなるように決定されることを特徴とする請求項１に記載の表示装置。
3. 前記選択画素電極の保持電圧は、前記選択画素電極に印加された電圧値から、前記選択画素電極に接続された前記スイッチング素子におけるゲート電極及びドレイン電極間の寄生容量と、前記選択画素電極に接続された前記スイッチング素子のゲート電極に印加された前記ゲート信号の波形の鈍りの程度と、前記選択画素電極に接続された前記スイッチング素子におけるゲート電極及びソース電極間の電位差とに応じて定まる引き込み電圧値分だけ低下した電圧であり、
   前記複数の選択画素電極に前記第１の極性の電圧を印加した場合における前記複数の選択画素電極での引き込み電圧値が等しく又はほぼ等しくなるように、前記複数の選択画素電極それぞれに接続された前記スイッチング素子の前記重なり面積が個別に設定されていることを特徴とする請求項１又は２に記載の表示装置。
4. 前記ゲート印加部は、前記複数のゲート線の端部に接続され、
   前記ゲート印加部から遠い選択画素電極ほど、該選択画素電極に接続された前記スイッチング素子の前記重なり面積が大きく設定されていることを特徴とする請求項３に記載の表示装置。
5. 前記ゲート印加部から遠い選択画素電極ほど、絶対値のより大きな補正電圧が重畳された前記ソース信号が該選択画素電極に接続されたソース線に印加されることを特徴とする請求項４に記載の表示装置。
6. 前記ゲート印加部に最も近い選択画素電極に接続されたソース線には、０Ｖの補正電圧が重畳された前記ソース信号が印加されることを特徴とする請求項１〜５のうちのいずれか１項に記載の表示装置。

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