JP2009180855A - 液晶表示装置 - Google Patents

Abstract

【課題】複数の表示行からなるブロック毎にまたは全表示行に渡って飛び越し走査を行いながら寄生容量により生じる横縞模様の発生を抑制する液晶表示装置を提供する。
【解決手段】本液晶表示装置の表示制御回路２００に含まれる画素値補正部２３は、入力データ記憶部２５から受け取った画素値の表示行がその上下の表示行との間の寄生容量の影響を受ける場合、第１および第２の減算部２３１，２３２により算出される当該上下の表示行における電位変動量に基づき第２の補正部２３４により上記画素値を補正して出力し、その下の表示行との間の寄生容量の影響のみを受ける場合、第２の減算部２３２により算出される当該下の表示行における電位変動量に基づき第１の補正部２３３により上記画素値を補正して出力する。このことにより隣接する行との間の寄生容量による電位変動の影響が補償されるので横縞模様の発生を抑制することができる。
【選択図】 図１０

Description

本発明は、アクティブマトリクス型の液晶表示装置に関するものであり、更に詳しくは、アクティブマトリクス型の液晶表示装置における交流化駆動に関する。

一般に液晶表示装置では、液晶の劣化を抑えると共に表示品位を維持するために交流化駆動が行われている。しかし、アクティブ型の液晶表示装置においては、画素毎に設けられたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子の特性が十分でないために、液晶パネルの映像信号線（列電極）に電圧を印加する映像信号線駆動回路（「列電極駆動回路」または「データ線駆動回路」とも呼ばれる）から出力される映像信号の正負すなわち共通電極の電位を基準とする印加電圧の正負が対称であっても、液晶層の透過率は正負のデータ電圧に対して完全に対称とはならない。このため、１フレーム毎に液晶への印加電圧の極性を反転させる駆動方式（フレーム反転駆動方式）では、液晶パネルよる表示においてフリッカが発生する。そこで近年では、液晶表示装置の交流化駆動方式として、１水平走査線毎に印加電圧の正負極性を反転させつつ１フレーム毎にも正負極性を反転させる駆動方式（「１ライン反転駆動方式」と呼ばれる）や、垂直・水平方向に隣り合う画素毎に印加電圧の正負極性を反転させつつ１フレーム毎にも正負極性を反転させる駆動方式（「１ドット反転駆動方式」と呼ばれる）が採用されている。

しかし、上記１ライン反転駆動方式を採用すると、液晶パネルに印加すべき映像信号における極性反転の頻度（反転周波数）が高くなり、また、駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に必要な耐圧の低減のために共通電極の電位の切換周波数も高くなる。その結果、消費電力が増大する。

そこで、消費電力低減のために液晶表示装置の交流化駆動方式として、複数の水平走査線毎に印加電圧の正負極性を反転させつつ１フレーム毎にも正負極性を反転させる駆動方式（「ｎライン反転駆動方式」と呼ばれる）が採用されることがある。また、走査信号線毎に順に走査することにより順に印加電圧の正負極性を反転させるのではなく、同一極性が印加されるべき走査信号線毎に飛び越し走査（インタレース走査）を行うことにより結果的にライン反転駆動を実現する駆動方式が採用されることがある。

さらに、フリッカを低減させるために表示画面を複数の表示行（例えば６行）からなるブロックに分け、ブロック毎に飛び越し走査を行うことにより結果的にライン反転駆動を実現する駆動方式が行われることがある。例えば、６行からなるブロックのうち１，３，５行目に正極性の電圧を印加した後、２，４，６行目に負極性の電圧を印加する動作をブロックごとに繰り返す従来の液晶表示装置や（特許文献１、２を参照）、１６行からなるブロックのうち１行目から４行毎に正極性の電圧を印加した後、２行目から４行毎に負極性の電圧を印加し、さらに３行目から４行毎に正極性の電圧を印加した後、４行目から４行毎に負極性の電圧を印加する動作をブロックごとに繰り返す従来の液晶表示装置がある（特許文献３を参照）。また、３以上の奇数本周期で全表示行に正極性の電圧を印加した後、重複しないようさらに奇数本周期で全表示行に負極性の電圧を印加する従来の液晶表示装置がある（特許文献４を参照）。
特開２００５−２０８６３４号公報 特開２００６−１８２９９号公報 特開平６−２２２３３０号公報 特開平３−２７１７９５号公報

しかし、上記の飛び越し走査を行う液晶表示装置では、隣接する行の画素形成部に書き込まれる印加電圧の極性が前のフレームとは異なることから大きな電位変動が生じる。そのため隣接する画素電極間または信号線間の寄生容量に基づく容量結合により、画素形成部に書き込まれ理想的には保持されるべき電位と実際の電位とに差異が生じることになる。その結果、横縞模様の発生などの好ましくない影響が生じる（後述する図６を参照）。特に或る行に対して（上下に）隣接する２つの行の画素形成部に書き込まれる印加電圧の極性が同一である場合には上記寄生容量による電位変動の影響は大きくなる。

そこで本発明では、複数の表示行からなるブロック毎にまたは全表示行に渡って飛び越し走査を行いながら寄生容量により生じる横縞模様の発生を抑制することができる液晶表示装置を提供することを目的とする。

第１の発明は、表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されており、対応する交差点を通過する走査信号線が前記走査信号線駆動回路によって選択されているときに、当該対応する交差点を通過する映像信号線によって伝達される映像信号を画素値として取り込むことにより保持するアクティブマトリクス型の液晶表示装置であって、
前記複数の走査信号線を所定数おきに順に選択的に駆動する飛び越し走査を複数回繰り返すことにより全ての前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
今回の飛び越し走査において前記走査信号線が選択されているときと、前回の飛び越し走査において前記走査信号線が選択されているときとで、各映像信号線によって伝達される映像信号の正負極性が互いに異なるように、かつ１回の飛び越し走査において各映像信号線によって伝達される映像信号の正負極性が同一となるように、前記複数の映像信号線に前記複数の映像信号をそれぞれ印加する映像信号線駆動回路と、
隣接する走査信号線に対応して隣接する画素形成部間の寄生容量による一方の画素形成部における電位変動の他方の画素形成部に対する影響が補償されるよう、今回の飛び越し走査において前記走査信号線が選択されているときに各映像信号線によって伝達されるべき映像信号の電圧値を、今回の飛び越し走査において選択されている走査信号線に隣接する走査信号線が次回または次回以降の飛び越し走査において選択されるときに各映像信号線によって伝達される映像信号の電圧値に基づき補正し、前記映像信号線駆動回路に与える表示制御回路とを備えることを特徴とする。

第２の発明は、第１の発明において、
前記走査信号線駆動回路は、前記複数の走査信号線のうち隣接する２以上の走査信号線を１組として複数組が定められるブロックのうち１組のブロックに含まれる全ての走査信号線が選択的に駆動されるまで所定数おきに順に前記走査信号線を選択する飛び越し走査を繰り返し、全ての走査信号線が選択的に駆動されるまで前記ブロック毎に前記飛び越し走査を繰り返すことを特徴とする。

第１の発明によれば、１回の飛び越し走査において各映像信号線によって伝達される映像信号の正負極性が同一となるので消費電力を低減することができ、かつ隣接する画素形成部間の寄生容量による一方の画素形成部における電位変動の他方の画素形成部に対する影響が補償されるよう映像信号の画素値が補正されるので、寄生容量により生じる横縞模様の発生を抑制することができる。

第２の発明によれば、ブロック毎に飛び越し走査が繰り返される構成によってフリッカを軽減させることでき、かつ映像信号の画素値が補正されることにより寄生容量により生じる横縞模様の発生を抑制することができる。

＜１． 液晶表示装置の全体構成および動作＞
図１は、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００、映像信号線駆動回路（ソースドライバ）３００、および走査信号線駆動回路（ゲートドライバ）４００からなる駆動制御部と、表示部５００と、共通電極駆動回路６００とを備えている。表示部５００は、複数本（Ｍ本）の映像信号線ＳＬ（１）〜ＳＬ（Ｍ）と、複数本（Ｎ本）の走査信号線ＧＬ（１）〜ＧＬ（Ｎ）と、それら複数本の映像信号線ＳＬ（１）〜ＳＬ（Ｍ）と複数本の走査信号線ＧＬ（１）〜ＧＬ（Ｎ）との交差点にそれぞれ対応して設けられた複数個（Ｍ×Ｎ個）の画素形成部を含んでおり（以下、走査信号線ＧＬ（ｎ）と映像信号線ＳＬ（ｍ）との交差点に対応する画素形成部を参照符号“Ｐ（ｎ，ｍ）”で示すものとする。）、図２および図３に示すような構成となっている。ここで、図２は、本実施形態における表示部５００の構成を模式的に示し、図３は、この表示部５００における画素形成部Ｐ（ｎ，ｍ）の等価回路を示している。

図２および図３に示すように、各画素形成部Ｐ（ｎ，ｍ）は、対応する交差点を通過する走査信号線ＳＬ（ｎ）にゲート端子が接続されるとともに当該交差点を通過する映像信号線ＳＬ（ｍ）にソース端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極Ｅｐｉｘと、上記複数個の画素形成部Ｐ（ｉ，ｊ）（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）に共通的に設けられた共通電極（「対向電極」ともいう）Ｅｃｏｍと、上記複数個の画素形成部Ｐ（ｉ，ｊ）（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）に共通的に設けられ画素電極Ｅｐｉｘと共通電極Ｅｃｏｍとの間に挟持された電気光学素子としての液晶層とによって構成される。

なお図２において、各画素形成部Ｐ（ｎ，ｍ）に付されている“＋”は、或るフレームにおいて当該画素形成部Ｐ（ｎ，ｍ）を構成する画素液晶に（もしくは共通電極Ｅｃｏｍを基準として画素電極Ｅｐｉｘに）正の電圧が印加されることを意味し、“−”は、当該フレームにおいて当該画素形成部Ｐ（ｎ，ｍ）を構成する画素液晶に（もしくは共通電極Ｅｃｏｍを基準として画素電極Ｅｐｉｘに）負の電圧が印加されることを意味し、これら各画素形成部Ｐ（ｎ，ｍ）に付された“＋”と“−”により、画素マトリクスにおける極性パターンが示される。この図２に示すように本実施形態では、画素液晶への印加電圧の正負極性を表示部５００における行毎に反転させ且つ１フレーム毎にも反転させる駆動方式であるライン反転駆動方式が結果的に実現されている。もっとも、詳しくは後述するように、本実施形態では、複数の行からなるブロック毎に飛び越し走査を行うことにより結果的にライン反転駆動方式を実現している。

図３に示されるように、各画素形成部Ｐ（ｎ，ｍ）では、画素電極Ｅｐｉｘと、それに液晶層を挟んで対向する共通電極Ｅｃｏｍとによって液晶容量Ｃｌｃが形成されており、その近傍に補助容量Ｃｓが形成されている。

ＴＦＴ１０は、走査信号線ＧＬ（ｎ）に印加される走査信号Ｇ（ｎ）がアクティブになると、当該走査信号線が選択されて導通状態となる。そして、画素電極Ｅｐｉｘには駆動用映像信号Ｓ（ｍ）が映像信号線ＳＬ（ｍ）を介して印加される。これにより、その印加された駆動用映像信号Ｓ（ｍ）の電圧（共通電極Ｅｃｏｍの電位を基準とする電圧）が、その画素電極Ｅｐｉｘを含む画素形成部Ｐ（ｎ，ｍ）に画素値として書き込まれる。

表示制御回路２００は、外部から送られる表示データ信号ＤＡＴとタイミング制御信号ＴＳとを受け取り、デジタル画像信号ＤＶと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、および極性反転信号φを出力する。

映像信号線駆動回路３００は、表示制御回路２００から出力されたデジタル画像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、表示部５００内の各画素形成部Ｐ（ｎ，ｍ）の画素容量を充電するために駆動用映像信号を各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に印加する。このとき、映像信号線駆動回路３００では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に印加すべき電圧を示すデジタル画像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル画像信号ＤＶがアナログ電圧に変換される。変換されたアナログ電圧は、駆動用映像信号として全ての映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に一斉に印加される。すなわち、本実施形態においては、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の駆動方式には線順次駆動方式が採用されている。なお、各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に印加される映像信号は、表示部５００の交流化駆動のために、極性反転信号φに応じてその極性が反転する。その詳しい態様については後述する。

走査信号線駆動回路４００は、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、各走査信号線ＧＬ（１）〜ＧＬ（Ｎ）にアクティブな走査信号を印加する。この走査信号の印加順序については後述する。

共通電極駆動回路６００は、液晶の共通電極に与えるべき電圧である共通電圧Ｖｃｏｍを生成する。本実施形態では、映像信号線の電圧の振幅を抑えるために、交流化駆動に応じて共通電極の電位をも変化させている。すなわち、共通電極駆動回路６００は、表示制御回路２００からの極性反転信号φに応じて、各行毎にかつ１フレーム毎において２種類の基準電圧の間で切り換わる電圧を生成し、これを共通電圧Ｖｃｏｍとして表示部５００の共通電極に供給する。

以上のようにして、各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に駆動用映像信号が印加され、各走査信号線ＧＬ（１）〜ＧＬ（Ｎ）に走査信号が印加されることにより、表示部５００に画像が表示される。

＜２． 駆動方法＞
次に、図４および図５を参照しつつ、上記構成の表示部５００を備えた本実施形態に係る液晶表示装置の駆動方法を説明する。なお以下の図４および図５では、説明の便宜上、表示部５００における走査信号線ＧＬ（ｎ）は１２本まで記載しており、これらには走査信号線駆動回路４００により走査信号Ｇ（１）〜Ｇ（１２）が印加される。また映像信号線ＳＬ（ｍ）の本数はＭ本であって、これらには映像信号線駆動回路３００により駆動用映像信号Ｄ（１）〜Ｄ（Ｍ）が印加されるものとする。

図４は、本実施形態に係る液晶表示装置の駆動方法を説明するための概念図であり、行からなる各矩形は画素マトリクスを示しており、この画素マトリクスに付された記号“＋”または“−”は、画素液晶に印加される電圧すなわち共通電極Ｅｃｏｍを基準とする画素電極Ｅｐｉｘの電圧（以下「画素電圧」という）の極性を示しており、画素マトリクスを示す各矩形に沿って描かれた矢印は、走査方向（行番号の昇順方向）を示している。

また、図５は、本駆動方法を説明するためのタイミングチャートである。すなわち図５（ａ）〜（ｌ）は走査信号Ｇ（１）〜Ｇ（１２）を示しており、走査信号Ｇ（ｎ）がＨレベルのとき、当該走査信号Ｇ（ｎ）の印加される走査信号線ＧＬ（ｎ）が選択され、走査信号Ｇ（ｎ）がＬレベルのとき、当該走査信号Ｇ（ｎ）の印加される走査信号線ＧＬ（ｎ）は非選択状態となる（ｎ＝１〜１２）。また、図４（ｍ）は、各映像信号線に印加される駆動用の映像信号Ｄ（１）〜Ｄ（Ｍ）の（共通電極Ｅｃｏｍを基準とする）電圧極性を１水平走査期間Ｔｈ毎に示している。

本駆動方法では、図５（ａ）〜（ｌ）に示すように、或る２つの連続フレーム（以下では、これを第（ａ−１）フレームおよび第ａフレームとし、記号“Ｆ（ａ−１）”および記号“Ｆ（ａ）”で表すものとする）において、図４（ａ）に示される画素マトリクスにおける１行目、３行目、５行目と、図４（ｂ）に示される画素マトリクスにおける２行目、４行目、６行目とに対応する走査信号Ｇ（１）、Ｇ（３）、Ｇ（５）、Ｇ（２）、Ｇ（４）、Ｇ（６）がこの順にアクティブとなることで走査が行われる。続いて同様に、図４（ｃ）に示される画素マトリクスにおける７行目、９行目、１１行目と、図４（ｄ）に示される画素マトリクスにおける８行目、１０行目、１２行目とに対応する走査信号Ｇ（７）、Ｇ（９）、Ｇ（１１）、Ｇ（８）、Ｇ（１０）、Ｇ（１２）がこの順にアクティブとなることで走査が行われる。ここで本実施形態では、画素マトリクスにおける１行目から６行目までと、７行目から１２行目までと（さらにそれ以降の６行毎と）に対応する走査信号線ＧＬ（１）〜ＧＬ（６）の組と走査信号線ＧＬ（７）〜ＧＬ（１２）の組と（さらにそれ以降の６本毎の組と）をブロックと呼ぶ。よって、例えば走査信号線ＧＬ（６），ＧＬ（１２）はブロックの最終行に対応する走査信号線となる。

そして、画素マトリクスにおける１行目、３行目、５行目、２行目、４行目、６行目、…の各画素形成部Ｐ（ｍ，ｎ）に書き込むべき画素値に相当する電圧が、それぞれ走査信号Ｇ（１）、Ｇ（３）、Ｇ（５）、Ｇ（２）、Ｇ（４）、Ｇ（６）、…のアクティブ期間において、図５（ｍ）に示すように３行毎に反転する正極性または負極性の映像信号Ｄ（１）〜Ｄ（Ｍ）として各映像信号線に印加される。このようにこの映像信号Ｄ（１）〜Ｄ（Ｍ）の極性は、１ブロックを構成する３行毎に反転される。この前半の３行に印加されるときの時間帯を第１フィールドと呼び、後半の３行に印加されるときの時間帯を第２フィールドと呼ぶ。例えば、図４（ａ）および図４（ｃ）は第１フィールドの画素電圧の極性を、図４（ｂ）および図４（ｄ）は第２フィールドの画素電圧の極性をそれぞれ示している。

以上のように本実施形態では、各ブロック毎に走査信号線１本の間を空けて飛び越し走査が行われる。このように、飛び越し走査が行われるのは極性反転周期を長くすることにより駆動周波数を下げ消費電力を低減させるためであるが、各ブロック毎に飛び越し走査が行われるのは、同一極性の映像信号が印加される時間を短くするためである。すなわち、従来の液晶表示装置のように全画面で飛び越し走査が行われると、例えば画素マトリクスにおける奇数行の画素形成部にまず正極性の映像信号が印加された後に、偶数行の画素形成部に負極性の映像信号が印加されることになるので、１／２フレーム期間中、同一極性の映像信号が印加されることになり、フリッカが認識されやすくなる。このことは（例えば前述した特許文献４に記載されている従来の液晶表示装置のような）全画面で４行毎に飛び越し走査が行われる場合も同様である。しかし、各ブロック毎に飛び越し走査が行われる場合には、例えば表示部５００の表示行が６００行であるとき、６行からなる１ブロックにおける第１フィールドまたは第２フィールドでの表示が行われる１／２００フレーム期間中、同一極性の映像信号が印加されることになるにすぎず、フリッカが非常に認識されにくくなる。

また上記のような駆動方法によれば、画素マトリクスの極性パターンは、第（ａ−１）フレームＦ（ａ−１）の終了時点では、画素マトリクスにおける奇数行が正極性、偶数行が負極性であるパターンとなり、第ａフレームＦ（ａ）の終了時点では、画素マトリクスにおける奇数行が負極性、偶数行が正極性であるパターンとなる。このようにして上記駆動方法により、結果的にライン反転駆動が実現されている。

しかし後述する印加電圧の補正を行わない場合、上記のように駆動すると図６に示すような横縞模様が生じ、表示品質が低下するという問題点がある。以下、図６を参照して説明する。

図６は、時間経過に応じた各行毎の表示輝度を簡易に示した図である。図６では、色が黒いほど輝度が低く、白いほど輝度が高いことを表している。なお、図６（ａ）〜図６（ｄ）は、図４（ａ）〜図４（ｄ）にそれぞれ時間的に対応しており、例えば図６（ａ）では、図４（ａ）に示される画素マトリクスにおける１行目、３行目、５行目に対応する走査信号Ｇ（１）、Ｇ（３）、Ｇ（５）がこの順にアクティブとなることにより１行目、３行目、５行目の輝度が高くなり、続いて図６（ｂ）では、図４（ｂ）に示される画素マトリクスにおける２行目、４行目、６行目とに対応する走査信号Ｇ（２）、Ｇ（４）、Ｇ（６）がこの順にアクティブとなることにより２行目、４行目、６行目の輝度が高くなる。しかし、このとき図６（ｂ）に示される画素マトリクスにおける１行目、３行目、５行目の輝度は、図６（ａ）に示される同一行の輝度よりも低くなっている。

さらに続いて、図６（ｃ）では、図４（ｃ）に示される画素マトリクスにおける７行目、９行目、１１行目とに対応する走査信号Ｇ（７）、Ｇ（９）、Ｇ（１１）がこの順にアクティブとなることにより７行目、９行目、１１行目の輝度が高くなる。しかし、このときも図６（ｃ）に示される画素マトリクスにおける６行目の輝度は、図６（ｂ）に示される同一行の輝度よりも低くなっている。

さらにまた続いて、図６（ｄ）では、図４（ｄ）に示される画素マトリクスにおける８行目、１０行目、１２行目とに対応する走査信号Ｇ（８）、Ｇ（１０）、Ｇ（１２）がこの順にアクティブとなることにより８行目、１０行目、１２行目の輝度が高くなる。しかし、このときも図６（ｄ）に示される画素マトリクスにおける７行目、９行目、１１行目の輝度は、図６（ｃ）に示される同一行の輝度よりも低くなっている。

このように、画素形成部の画素電極に印加され保持されている電位が後に隣接する行の画素形成部の画素電極における電位変化に応じて変化するのは、前述した寄生容量の影響による。この寄生容量について図７を参照して説明する。

図７は、画素マトリクスにおける２行目から４行目までのある列の画素形成部に関連する寄生容量を説明するための図である。図７に示されるように、主な寄生容量としては、走査信号線と対応する画素電極Ｅｐｉｘとの間のゲートドレイン間容量Ｃｇｄと、映像信号線と対応する画素電極Ｅｐｉｘとの間のドレインソース間容量Ｃｄｓと、隣接する２つの画素電極Ｅｐｉｘの間の画素電極間容量Ｃｐｐとがあり、これらのうち特に画素電極間容量Ｃｐｐによる影響により横縞模様が発生することになる。

例えば、画素マトリクスにおける３行目のある画素形成部の画素電極に着目すれば、当該画素電極に所望の正極性の電圧が印加された後に、画素マトリクスにおける２行目および４行目のある画素形成部の画素電極に負極性の所定電圧が印加されると、上記画素電極間容量Ｃｐｐによる影響により上記３行目の当該画素電極電位が引き上げられ、その結果画素の輝度が下がることになる。さらに数値例を挙げて詳しく説明する。

ここで、図７（または図３）に示される補助容量Ｃｓおよび液晶容量Ｃｌｃの和である画素容量Ｃｐ（厳密にはその他の容量も含む）を１ｐＦとし、画素電極間容量Ｃｐｐを０．０２ｐＦとし、また図８に示されるように上記３行目の画素形成部における画素電極には正極性の階調２００に対応する３．５Ｖの電圧が第（ａ−１）フレームＦ（ａ−１）の第１フィールドで印加され、上記２行目および４行目の画素形成部における画素電極にはそれぞれ負極性の階調２００に対応する１．３Ｖの電圧が同フレームＦ（ａ−１）の第２フィールドで印加されるものとする。さらにその次に続くフレームである第ａフレームＦ（ａ−１）の第１フィールドで上記３行目の画素形成部における画素電極には負極性の階調２００に対応する１．３Ｖの電圧が印加され、同フレームＦ（ａ）の第２フィールドで上記２行目および４行目の画素形成部における画素電極にはそれぞれ正極性の階調２００に対応する３．５Ｖの電圧が印加されるものとする。なお、図８は、８ビットで表される表示階調（０〜２５５）と、画素電極に印加されるべき正極性および負極性の階調電圧（０〜４．５Ｖ）との対応関係を示す図である。

これらに基づき上記３行目の画素電極電位の変化量ΔＶを算出すると、次式（１）のように表すことができる。
ΔＶ＝（３．５−１．３）［Ｖ］×（０．０２／（１＋０．０２））［ｐＦ］×２ ＝０．０８６［Ｖ］…（１）

したがって、上式（１）から上記３行目の画素電極電位は１．３Ｖから０．０８６Ｖだけ上昇するので、図８に示される負極性の階調電圧と表示階調との対応関係を参照すると上記３行目の画素形成部の輝度は２００階調から２階調下がった１９８階調となることがわかる。このことは５行目の画素形成部においても同様である。

また、ブロックの最初の行である１行目および最後の行である６行目の画素形成部における画素電極の電位は、隣接する２つの行のうちの２行目および７行目の画素形成部における画素電極電位の変化による影響しか受けないので、その電位変化量は次式（１）により算出される量の半分となる。したがって、上記２行目および７行目の画素形成部の輝度は２００階調から１階調下がった１９９階調となることがわかる。

以上のように印加電圧の補正を行わない場合、図６に示すような横縞模様が生じるので、この横縞模様の発生を抑制するためには寄生容量による影響を受けて輝度が低下する各行の画素形成部に与えられるべき印加電圧を輝度が低下しないように適宜補正すればよい。以下、このような補正動作を行う表示制御回路の構成および動作について説明する。

＜３． 表示制御回路の構成および動作＞
図９は、本実施形態における表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、横縞模様を解消するために画素値を補正する画素値補正部２３と、タイミング制御を行うタイミング制御部２４と、装置外部から与えられる表示データ信号ＤＡＴに含まれる画素値（表示階調データ）を記憶する入力データ記憶部２５と、出力されるデジタル画像信号ＤＶに含まれるべき画素値を記憶する出力データ記憶部２６とを備えている。なお、入力データ記憶部２５および出力データ記憶部２６は、図示されない半導体メモリ等の記憶装置における所定の記憶領域にデータを記憶している。この記憶装置に限定はないが、構成の簡単なラインメモリであることが好ましい。

タイミング制御部２４は、外部から送られるタイミング制御信号ＴＳを受け取り、入力データ記憶部２５、画素値補正部２３および出力データ記憶部２６の動作を制御するための制御信号ＣＴと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、および極性反転信号φとを出力する。

入力データ記憶部２５は、複数のラインメモリにより構成され、後述する補正動作のために必要な１つ以上の画素データを順に画素値補正部２３に与える。画素値補正部２３は、入力データ記憶部２５から受け取った１つ以上の画素データに基づき、寄生容量の影響が補償されるよう対応する行の画素値を補正し、出力データ記憶部２６に与える。出力データ記憶部２６は、画素値補正部２３から受け取った画素データを記憶し（必要に応じて並べ替えた後に）適宜のタイミングで出力する。なお、画素値補正部２３から適切なタイミングで画素データが順に出力される場合には、この出力データ記憶部２６は省略されてもよい。

図１０は、画素値補正部の構成を示すブロック図である。画素値補正部２３は、第１および第２の補正部２３３、２４４と、第１および第２の減算部２３１、２３２とを含み、入力データ記憶部２５から受け取ったデータに基づき、以下のような補正動作を行う。

まず、入力データ記憶部２５から受け取った第ａフレームｂ行目が偶数行のとき（であってかつブロック最終行でないとき）の画素値は、画素値補正部２３によって補正されることなくそのまま出力データ記憶部２６に出力される。図６（ｄ）を参照すればわかるように、これらｂ行目の画素形成部に記憶される画素値を示す画素電極電位は寄生容量による電位変動の影響を受けることがないからである。

次に、入力データ記憶部２５から受け取った第ａフレームｂ行目がブロック第一行または最終行であるときの画素値は、第２の減算部２３２により算出された値に基づき、第１の補正部２３３によって補正される。ここで、第２の減算部２３２は、入力データ記憶部２５から受け取った第ａフレーム（ｂ＋１）行目の画素値から対応する列の第（ａ−１）フレーム（ｂ＋１）行目の画素値を減算する。すなわち、第２の減算部２３２は、１つ前のフレームから現在のフレームに変化したときの上記（ｂ＋１）行目における画素形成部の画素電極での電位変化量を算出する。第１の補正部２３３は、この算出値に基づき、上記（ｂ＋１）行目の画素電極との間の寄生容量により変化する上記ｂ行目の画素形成部の画素電極での電位変化量を算出し、この電位変化量が補償される（打ち消される）ように上記ｂ行目の画素値を補正して出力データ記憶部２６に出力する。このように補正するのは、図６（ｃ）、（ｄ）を参照すればわかるように、これらｂ行目の画素形成部に記憶される画素値を示す画素電極電位が、１行下の（ｂ＋１）行目の画素電極との間の寄生容量による電位変動の影響のみを受けるからである。

また、入力データ記憶部２５から受け取った第ａフレームｂ行目が奇数行のとき（であってブロック第一行でないとき）の画素値は、第１および第２の減算部２３１，２３２により算出されたそれぞれの値に基づき、第２の補正部２３４によって補正される。ここで、第１の減算部２３１は、入力データ記憶部２５から受け取った第ａフレーム（ｂ−１）行目の画素値から対応する列の第（ａ−１）フレーム（ｂ−１）行目の画素値を減算する。すなわち、第１の減算部２３１は、１つ前のフレームから現在のフレームに変化したときの上記（ｂ−１）行目における画素形成部の画素電極での電位変化量を算出する。第２の補正部２３３は、この算出値と上記第２の減算部２３２の算出値とに基づき、上式（１）のように上記（ｂ−１）行目の画素電極との間および上記（ｂ＋１）行目の画素電極との間のそれぞれの寄生容量により変化する上記ｂ行目の画素形成部の画素電極での電位変化量を算出し、この電位変化量が補償される（打ち消される）ように上記ｂ行目の画素値を補正して出力データ記憶部２６に出力する。このように補正するのは、図６（ｂ）〜（ｄ）を参照すればわかるように、これらｂ行目の画素形成部に記憶される画素値を示す画素電極電位が、１行上の（ｂ−１）行目の画素電極との間の寄生容量による電位変動の影響と、１行下の（ｂ＋１）行目の画素電極との間の寄生容量による電位変動の影響とをそれぞれ受けるからである。

なお、上記実施形態では、６つの表示行からなるブロック毎に飛び越し走査を行うことによりライン反転駆動を実現する構成であるが、ブロックを構成する表示行数に制限はなく、また全表示行に渡って飛び越し走査を行うことによりライン反転駆動を実現する構成であってもよい。

＜４． 効果＞
以上のように本実施形態における画素値補正部２３を備えるアクティブマトリクス型表示装置は、複数の表示行からなるブロック毎にまたは全表示行に渡って飛び越し走査を行いながら、隣接する行との間の寄生容量による電位変動の影響が補償されるように画素値を補正することにより、当該寄生容量により生じる横縞模様の発生を抑制することができる。

本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。 上記実施形態における表示部の構成を示す模式図である。 上記実施形態における表示部に含まれる画素形成部Ｐ（ｎ，ｍ）の等価回路図である。 上記実施形態に係る液晶表示装置の駆動方法を説明するための概念図である。 上記実施形態に係る液晶表示装置の駆動方法を説明するためのタイミングチャートである。 上記実施形態において、時間経過に応じた各行毎の表示輝度を簡易に示した図である。 上記実施形態における画素形成部に関連する寄生容量を説明するための図である。 上記実施形態において、表示階調と画素電極に印加されるべき正極性および負極性の階調電圧との対応関係を示す図である。 上記実施形態における表示制御回路の構成を示すブロック図である。 上記実施形態における画素値補正部の構成を示すブロック図である。

符号の説明

１０ …ＴＦＴ（薄膜トランジスタ）
２３ …画素値補正部
２００ …表示制御回路
３００ …映像信号線駆動回路
４００ …走査信号線駆動回路
５００ …表示部
６００ …共通電極駆動回路
Ｐ（ｎ，ｍ）…画素形成部（画素）
Ｅｐｉｘ …画素電極
Ｅｃｏｍ …共通電極（対向電極）
Ｇ（ｋ） …走査信号（ｋ＝１，２，３，…）
ＧＬ（ｋ）…走査信号線（ｋ＝１，２，３，…）
Ｄ（ｊ） …映像信号（ｊ＝１，２，３，…）
ＳＬ（ｊ）…映像信号線（ｊ＝１，２，３，…）
Ｆ（ａ） …第ａフレーム

Claims (2)

1. 表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されており、対応する交差点を通過する走査信号線が前記走査信号線駆動回路によって選択されているときに、当該対応する交差点を通過する映像信号線によって伝達される映像信号を画素値として取り込むことにより保持するアクティブマトリクス型の液晶表示装置であって、
   前記複数の走査信号線を所定数おきに順に選択的に駆動する飛び越し走査を複数回繰り返すことにより全ての前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
   今回の飛び越し走査において前記走査信号線が選択されているときと、前回の飛び越し走査において前記走査信号線が選択されているときとで、各映像信号線によって伝達される映像信号の正負極性が互いに異なるように、かつ１回の飛び越し走査において各映像信号線によって伝達される映像信号の正負極性が同一となるように、前記複数の映像信号線に前記複数の映像信号をそれぞれ印加する映像信号線駆動回路と、
   隣接する走査信号線に対応して隣接する画素形成部間の寄生容量による一方の画素形成部における電位変動の他方の画素形成部に対する影響が補償されるよう、今回の飛び越し走査において前記走査信号線が選択されているときに各映像信号線によって伝達されるべき映像信号の電圧値を、今回の飛び越し走査において選択されている走査信号線に隣接する走査信号線が次回または次回以降の飛び越し走査において選択されるときに各映像信号線によって伝達される映像信号の電圧値に基づき補正し、前記映像信号線駆動回路に与える表示制御回路と
   を備えることを特徴とする、液晶表示装置。
2. 前記走査信号線駆動回路は、前記複数の走査信号線のうち隣接する２以上の走査信号線を１組として複数組が定められるブロックのうち１組のブロックに含まれる全ての走査信号線が選択的に駆動されるまで所定数おきに順に前記走査信号線を選択する飛び越し走査を繰り返し、全ての走査信号線が選択的に駆動されるまで前記ブロック毎に前記飛び越し走査を繰り返すことを特徴とする、請求項１に記載の液晶表示装置。

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