CN103985362B - 栅极驱动电路及液晶显示器件 - Google Patents

Abstract

本发明提供了一种栅极驱动电路，包括：多级移位寄存器电路，所述多级移位寄存器电路依次连接，前一级移位寄存器电路的输出端连接后一级移位寄存器电路的输入端，每级移位寄存器电路通过所述输出端输出移位信号；所述多级移位寄存器电路中序数为奇数的移位寄存器电路的输入端接入第一时序信号，序数为偶数的移位寄存器电路的输入端接入第二时序信号。在本发明提供的栅极驱动电路及液晶显示器件中，前一级移位寄存器电路输出的移位信号直接提供给后一级移位寄存器电路，后一级移位寄存器电路输出的移位信号无需提供给前一级移位寄存器电路，根据两个时序信号能够从单侧输出移位信号，因此既不会出现栅极信号衰减，也能避免显示不均。

Description

栅极驱动电路及液晶显示器件

技术领域

本发明涉及显示器技术领域，特别涉及一种栅极驱动电路及液晶显示器件。

背景技术

随着半导体科技的发展，平面显示器产品也随之兴起。在众多的平面显示器当中，液晶显示器（LiquidCrystalDisplay）基于其低功耗、低辐射、重量轻以及体积小等优点，已成为显示器产品的主流。

液晶显示器包括源极驱动电路、栅极驱动电路和液晶显示面板，其中，液晶显示面板具有像素阵列，源极驱动电路和栅极驱动电路分别与像素阵列连接，栅极驱动电路用以依序打开像素阵列中对应的像素列，源极驱动电路输出像素数据至打开的各个像素。栅极驱动电路一般包含多个级，在一帧周期内栅极驱动电路的各个级均输出一个栅极信号给像素阵列。

栅极驱动电路一般采用左右奇偶输入方式或者单侧输入方式提供栅极信号至像素阵列。小尺寸产品的栅极驱动一般采用单侧输入方式，即像素阵列的一侧连接栅极驱动电路，栅极信号只从像素阵列的一侧输入。而中大尺寸的产品，特别是高分辨率产品的栅极驱动一般采用左右奇偶输入，即像素阵列的两侧分别连接栅极驱动电路，栅极信号分别从像素阵列的左右两端输入。

请参考图1，其为左右奇偶输入的栅极驱动电路的部分框图。如图1所示，其中一侧的栅极驱动电路中第1级接收起始信号STP，各个级根据接收的时序信号CK和时序信号CKB输出移位信号，其中，第2级的输出端Gout2与第1级的输入端连接，同样的，第3级的输出端Gout3与第2级的输入端连接，如此，下一级的输出都被提供到上一级用以关断上一级的信号。对于单侧驱动的小尺寸的产品也同样如此，下一级的输出端与上一级的输入端连接。可见，下一级输出的移位信号作为栅极信号提供给像素阵列的同时，也被提供到上一级。随着级数的上升，移位信号会逐渐衰减。并且，级数越多，衰减越严重。特别是对于高分辨率的产品，比如LTPSTFT和OxideTFT由于电子迁移率比较高，衰减更加严重，完全不能保证后面几级的充电。

而且，左右奇偶输入由于相邻两条gate线的栅极信号分别由左右两端输入，信号的延时使得相邻像素之间的充电率有很大的差异，所以非常容易出现显示不均。

基此，如何解决现有技术中栅极信号的衰减问题以及栅极信号左右奇偶输入所引起的显示不均已经成为本领域技术人员亟需解决的技术问题。

发明内容

本发明的目的在于提供一种栅极驱动电路及液晶显示器件，以解决现有的栅极驱动电路中栅极信号衰减，以及显示不均的问题。

为解决上述技术问题，本发明提供一种栅极驱动电路，所述栅极驱动电路包括：多级移位寄存器电路，所述多级移位寄存器电路用于分别输出多级移位信号；

所述多级移位寄存器电路依次连接，前一级移位寄存器电路的输出端连接后一级移位寄存器电路的输入端，每级移位寄存器电路通过所述输出端输出移位信号；

所述多级移位寄存器电路中序数为奇数的移位寄存器电路的输入端接入第一时序信号，序数为偶数的移位寄存器电路的输入端接入第二时序信号。

本发明还提供了一种液晶显示器件，所述液晶显示器件包括：像素阵列、至少一个如上所述的栅极驱动电路和时序控制单元；

所述栅极驱动电路连接像素阵列和时序控制单元。

可选的，在所述液晶显示器件中，所述栅极驱动电路的数量是2个，所述2个栅极驱动电路分别位于像素阵列的相对两侧。

在本发明提供的栅极驱动电路及液晶显示器件中，前一级移位寄存器电路输出的移位信号直接提供给后一级移位寄存器电路，后一级移位寄存器电路输出的移位信号无需提供给前一级移位寄存器电路，根据两个时序信号能够从单侧输出移位信号，因此既不会出现栅极信号衰减，也能避免显示不均。

附图说明

图1是现有技术中的栅极驱动电路的框图；

图2是本发明实施例的单侧驱动的栅极驱动电路的框图；

图3是本发明实施例的栅极驱动电路输出的波形模拟图；

图4是本发明实施例的移位寄存器电路的原理图；

图5是本发明实施例的双侧驱动的栅极驱动电路的框图。

具体实施方式

以下结合附图和具体实施例对本发明提出的栅极驱动电路及液晶显示器件作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图2，其为本发明实施例的采用单侧驱动的栅极驱动电路的框图。如图2所示，所述栅极驱动电路包括：多级移位寄存器电路，所述多级移位寄存器电路用于分别输出多个移位信号；所述多个移位寄存器电路依次连接，前一级移位寄存器电路的输出端连接后一级移位寄存器电路的输入端，各级的移位寄存器电路通过输出端输出移位信号；所述多个移位寄存器电路中序数为奇数的移位寄存器电路的输入端与第一时序信号端连接，序数为偶数的移位寄存器电路的输入端与第二时序信号端连接。

具体的，栅极驱动电路一般包括n个级，即n个移位寄存器电路，n个移位寄存器电路依次连接。如图2所示，前一级移位寄存器电路的输出端连接后一级移位寄存器电路的输入端。因此，前一级输出的移位信号作为后一级输入的起始信号。第1级移位寄存器电路输出的移位信号Gout1提供到第2级移位寄存器电路作为第2级移位寄存器电路的起始信号。同样的，第2级移位寄存器电路输出的移位信号Gout2被提供到第3级移位寄存器电路作为第3级移位寄存器电路的起始信号。依次，第n-1级移位寄存器电路输出的移位信号Goutn-1被提供到第n级移位寄存器电路作为第n级移位寄存器电路的起始信号。

各个级的移位寄存电路按照其级数的奇偶性分别接收时序信号，级数为奇数的移位寄存器电路接收第一时序信号CK1，级数为偶数的移位寄存器电路接收第二时序信号CK2，其中，第一时序信号CK1与第二时序信号CK2彼此反相。如图2所示，第1级接收时序信号CK1，第2级接收时序信号CK2，第3级接收时序信号CK1，第4级接收时序信号CK2，依次设置，级数为奇数的移位寄存器电路接收时序信号CK1，级数为偶数的移位寄存器电路接收时序信号CK2。

各个级的移位寄存器电路根据接收的时序信号和起始信号，输出两个彼此反相的移位信号。第1级的移位寄存电路接收起始信号S、起始信号R和时序信号CK1后输出两个彼此反相的移位信号Gout1和移位信号Goutf1，第2级的移位寄存电路接收移位信号Gout1和移位信号Goutf1作为起始信号，并根据时序信号CK2输出两个彼此反相的移位信号Gout2和移位信号Goutf2。各个级的移位寄存电路依次工作，第n级的移位寄存电路接收移位信号Goutn-1和移位信号Goutfn-1作为起始信号，并根据时序信号CK2输出两个彼此反相的移位信号Goutn和移位信号Goutfn。在一帧周期，栅极驱动电路顺序地输出n个移位信号，即移位信号Gout1、移位信号Gout2至移位信号Goutn，n个移位信号作为栅极信号被顺序地提供到液晶面板。

请结合图3，如图3所示，起始信号S信号启动后，时序信号CK1开始采样，移位信号Gout1开始输出高电平，当时序信号CK1第二次采样时起始信号S为低电平，移位信号Gout1输出VHL，同时时序信号CK2开始采样时移位信号Gout1为高电平，则移位信号Gout2输出高电平，时序信号CK2第二次采样时，移位信号Gout1为低电平，则移位信号Gout2输出低电平，时序信号CK1第二次采样，移位信号Gout3开始输出高电平，当时序信号CK1第三次采样时起始信号S为低电平，移位信号Gout3输出VHL，同时时序信号CK2开始第二次采样时移位信号Gout3为高电平，则移位信号Gout4输出高电平，时序信号CK2第三次采样时，移位信号Gout3为低电平，则移位信号Gout4输出低电平，如此依次实现移位功能。可见，时序信号CK2采样开始和结束时，时序信号CK1都处于低电平，输出的移位信号的波形在高电平周期部分交叠。

栅极驱动电路为输出上述的移位信号，采用了特别设计的移位寄存器电路。请参考图4，其为本发明实施例的移位寄存器电路的原理图。如图4所示，栅极驱动电路采用的移位寄存器电路100包括控制单元和触发单元，其中，所述控制单元包括第一与非门10和第二与非门20，所述第一与非门10的输入端和第二与非门20的输入端连接同一个时序信号端，所述触发单元包括第三与非门30和第四与非门40，所述第三与非门30的输出端与所述第四与非门40的输入端连接，所述第一与非门10的输出端与所述第三与非门30的输入端连接，所述第二与非门20的输出端与所述第四与非门40的输入端连接。为了减小输出信号的纹波，第三与非门30的输出端还连接一电容。

所述第一与非门10、第二与非门20、第三与非门30和第四与非门40均由3个薄膜晶体管组成。其中，第一与非门10包括第一晶体管101、第二晶体管102和第三晶体管103，第一晶体管101的第一端和第二端均与一高电平连接，第二晶体管102的第一端接入第一输入信号，第二晶体管102的第二端与第一晶体管101的输出端连接，第三晶体管103的第一端接入时序信号，第三晶体管103的第二端与第二晶体管102的输出端连接，第三晶体管103的第三端连接一低电平。

第二与非门20包括第四晶体管104、第五晶体管105和第六晶体管106，其中，第四晶体管104的第一端和第二端均与所述高电平连接，第五晶体管105的第一端接入所述时序信号，第五晶体管105的第二端与第四晶体管104的输出端连接，第六晶体管106的第一端接入第二输入信号，第六晶体管106的第二端与第五晶体管105的输出端连接，第六晶体管106的第三端与所述低电平连接。

第三与非门30包括第七晶体管107、第八晶体管108和第九晶体管109，其中，第七薄膜晶体管107的第一端和第二端均与所述高电平连接，第八薄膜晶体管108的第一端与第一晶体管101的输出端连接，第八薄膜晶体管108的第二端与第七薄膜晶体管107的输出端连接，第九薄膜晶体管109的第一端与第十薄膜晶体管110的输出端连接，第九薄膜晶体管109的第二端与第八薄膜晶体管108的输出端连接，第九薄膜晶体管109的第三端与所述低电平连接。

第四与非门40包括第十晶体管110、第十一晶体管111和第十二晶体管112，其中，第十薄膜晶体管110的第一端和第二端均与所述高电平连接，第十一薄膜晶体管111的第一端与第七薄膜晶体管107的输出端连接，第十一薄膜晶体管111的第二端与第十薄膜晶体管110的输出端连接，第十二薄膜晶体管112的第一端与第四晶体管104的输出端连接，第十二薄膜晶体管112的第二端与第十一薄膜晶体管111的输出端连接，第十二薄膜晶体管112的第三端与所述低电平连接。

如图4所示，第一与非门10和第二与非门20接收同一个时序信号CK，即时序信号CK1或时序信号CK2，第一与非门10接收的起始信号R和第二与非门20接收的起始信号S正好反相。移位寄存器电路100的工作过程如下：控制单元接收的时序信号CK为高电平时，打开第三晶体管103和第五晶体管105，读入起始信号R与起始信号S，之后通过触发单元写入移位信号Gout和移位信号Goutf，移位信号Gout与移位信号Goutf正好反相；时序信号CK为低电平时，关断第三晶体管103和第五晶体管105，移位信号Gout和移位信号Goutf继续保持，等到下一次时序信号CK为高电平时，再次写入起始信号R与起始信号S从而改变移位信号Gout和移位信号Goutf的输出。

基于栅极驱动电路的构造，每级移位寄存器电路100输出的移位信号作为下一级的起始信号被提供到下一级，同时，下一级输出的移位信号无需提供到上一级以关断上一级的信号。同时，栅极驱动电路输出的移位信号作为栅极信号可以从单侧输入到像素阵列。

目前，为了降低液晶显示器的制造成本并藉以实现窄边框的目的，在制造过程中一般利用形成于基板上的薄膜晶体管(Thin-FilmTransistor)，直接在液晶显示面板上形成栅极驱动电路。液晶显示面板具有用于显示图像的显示区域和围绕显示区域的非显示区域，其中，像素阵列位于显示区域，所述栅极驱动电路位于非显示区域。

本发明还提供了一种液晶显示器件，所述液晶显示器件包括：像素阵列、时序控制单元和上述的栅极驱动电路；所述栅极驱动电路连接像素阵列和时序控制单元。

具体的，像素阵列位于液晶显示器件的显示区域，像素阵列具有多个像素单元。时序控制单元与栅极驱动电路连接，用于输出第一时序信号CK1和第二时序信号CK2。栅极驱动电路根据接收到的时序信号CK1和第二时序信号CK2顺序地输出栅极信号至像素阵列，从而打开像素单元。

栅极驱动电路可以构建在液晶显示面板的一侧，即如图2所示的单侧驱动的栅极驱动电路。栅极驱动电路也可以构建在液晶显示面板的两侧，即双侧驱动的栅极驱动电路。请参考图5，其为本发明实施例的双侧驱动的栅极驱动电路的框图。如图5所示，像素阵列的相对两侧分别设置有一个栅极驱动电路，两个栅极驱动电路分别连接时序控制单元，时序控制单元用于输出第一时序信号CK1和第二时序信号CK2。两个栅极驱动电路根据接收到的时序信号CK1和第二时序信号CK2可以分别顺序地输出栅极信号至像素阵列，从而打开像素单元。两个栅极驱动电路与像素单元的连接方向正好相反，因此两个栅极驱动电路可以分别实现正反扫描。

双侧驱动的栅极驱动电路中一个栅极驱动电路处于工作状态，另一个栅极驱动电路处于非工作状态。在产品的制造或者使用过程中，如果处于工作状态的栅极驱动电路因静电击穿等原因造成失效时，另一侧的栅极驱动电路可以代替已经失效的栅极驱动电路继续工作，不会影响产品显示，因而大大增加了产品的可靠性。

综上，在本发明实施例提供的栅极驱动电路及液晶显示器件中，前一级移位寄存器电路输出的移位信号直接提供给后一级移位寄存器电路，后一级移位寄存器电路输出的移位信号无需提供给前一级移位寄存器电路，栅极驱动电路根据2个时序信号就能够从单侧顺序地输出多个移位信号，移位信号作为栅极信号被顺序地提供到像素阵列用以打开各个像素。因此，所述栅极驱动电路输出的栅极信号不会衰减，而且，所述栅极驱动电路能够从单侧将栅极信号输入到像素阵列，可以避免因左右双侧输入而产生的显示不均现象。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：多级移位寄存器电路，所述多级移位寄存器电路用于分别输出多级移位信号；

所述多级移位寄存器电路依次连接，前一级移位寄存器电路的输出端连接后一级移位寄存器电路的输入端，每级移位寄存器电路通过所述输出端输出移位信号；

所述多级移位寄存器电路中序数为奇数的移位寄存器电路的输入端接入第一时序信号，序数为偶数的移位寄存器电路的输入端接入第二时序信号；

所述移位寄存器电路包括控制单元和触发单元；

其中，所述控制单元包括第一与非门和第二与非门，所述第一与非门的输入端和第二与非门的输入端接入同一级时序信号；

所述触发单元包括第三与非门和第四与非门，所述第三与非门的输出端与所述第四与非门的输入端连接；

所述第一与非门的输出端与所述第三与非门的输入端连接，所述第二与非门的输出端与所述第四与非门的输入端连接。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述前一级移位寄存器电路输出的移位信号与所述后一级移位寄存器电路输出的移位信号在高电平周期部分交叠。

3.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时序信号与第二时序信号彼此反相。

4.如权利要求1所述的栅极驱动电路，其特征在于，所述第三与非门的输出端与一电容连接。

5.如权利要求1所述的栅极驱动电路，其特征在于，所述第一与非门包括：第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管；

其中，第一晶体管的第一端和第二端均与一高电平连接，第二晶体管的第一端接入第一输入信号，第二晶体管的第二端与第一晶体管的输出端连接，第三晶体管的第一端接入时序信号，第三晶体管的第二端与第二晶体管的输出端连接，第三晶体管的第三端连接一低电平。

6.如权利要求5所述的栅极驱动电路，其特征在于，所述第二与非门包括：第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管；

其中，第四晶体管的第一端和第二端均与所述高电平连接，第五晶体管的第一端接入所述时序信号，第五晶体管的第二端与第四晶体管的输出端连接，第六晶体管的第一端接入第二输入信号，第六晶体管的第二端与第五晶体管的输出端连接，第六晶体管的第三端与所述低电平连接。

7.如权利要求5所述的栅极驱动电路，其特征在于，所述第三与非门包括：第七薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管；

其中，第七薄膜晶体管的第一端和第二端均与所述高电平连接，第八薄膜晶体管的第一端与第一晶体管的输出端连接，第八薄膜晶体管的第二端与第七薄膜晶体管的输出端连接，第九薄膜晶体管的第一端与第十薄膜晶体管的输出端连接，第九薄膜晶体管的第二端与第八薄膜晶体管的输出端连接，第九薄膜晶体管的第三端与所述低电平连接。

8.如权利要求5所述的栅极驱动电路，其特征在于，所述第四与非门包括：第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管；

其中，第十薄膜晶体管的第一端和第二端均与所述高电平连接，第十一薄膜晶体管的第一端与第七薄膜晶体管的输出端连接，第十一薄膜晶体管的第二端与第十薄膜晶体管的输出端连接，第十二薄膜晶体管的第一端与第四晶体管的输出端连接，第十二薄膜晶体管的第二端与第十一薄膜晶体管的输出端连接，第十二薄膜晶体管的第三端与所述低电平连接。

9.一种液晶显示器件，其特征在于，包括：像素阵列、至少一个如权利要求1所述的栅极驱动电路和时序控制单元；

所述栅极驱动电路连接像素阵列和时序控制单元。

10.如权利要求9所述的液晶显示器件，其特征在于，栅极驱动电路的数量是2个，所述2个栅极驱动电路分别位于像素阵列的相对两侧。