CN113012743A - 移位寄存器、数据格式转换电路和数据格式转换器 - Google Patents

Abstract

本发明实施例公开了一种移位寄存器、数据格式转换电路和数据格式转换器。移位寄存器包括第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；第一输出控制模块根据起始信号、时钟信号、第二起始信号端的信号和第一电位信号确定第一节点和第二节点的电位；第一输出模块在第一节点的和第二节点的电位的控制下，根据第一电位信号或第二电位信号确定第一输入端和第二输入端的信号；第二输出控制模块根据其第一输入端、第二输入端、第三输入端的信号和第一电位信号确定第三节点和第四节点的电位；第二输出模块在第三节点和第四节点的电位的控制下，根据第一电位信号或第二电位信号确定第一移位信号输出端和第二移位信号输出端的信号。

Description

移位寄存器、数据格式转换电路和数据格式转换器

技术领域

本发明实施例涉及集成电路技术领域，尤其涉及一种移位寄存器、数据格式转换电路和数据格式转换器。

背景技术

集成电路通常可分为数字集成电路和模拟集成电路，在实际应用中，数字集成电路通常用于驱动各种模拟集成电路的运行，二者一般集成在同一芯片上。

目前，市场上大部分的数字集成电路均为硅材料制作，不利于与砷化镓模拟电路集成在同一芯片上，使得集成电路的制作成本较高，影响了集成电路的可靠性和稳定性，不利于市场发展。

发明内容

本发明实施例提供一种移位寄存器、数据格式转换电路和数据格式转换器，以实现输入信号的数据格式转换，提高移位寄存器的集成度。

第一方面，本发明实施例提供了一种移位寄存器，包括：第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；

所述第一输出控制模块包括第一反相器、第一起始信号端、第二起始信号端和时钟信号端；所述第一反相器连接于所述第一起始信号端和所述第二起始信号端之间；所述第一输出控制模块用于根据所述第一起始信号端输入的起始信号、所述时钟信号端输入的时钟信号、所述第二起始信号端输入的信号和第一电位信号确定第一节点和第二节点的电位；

所述第二输出控制模块包括第一输入端和第二输入端，所述第一输出模块用于在所述第一节点的电位和所述第二节点的电位的控制下，根据所述第一电位信号或第二电位信号确定所述第二输出控制模块的第一输入端和第二输入端的信号；

所述第二输出控制模块还包括第二反相器和第三输入端；所述第二反相器连接于所述第一输出控制模块的时钟信号端和所述第三输入端之间；所述第二输出控制模块用于根据自身的所述第一输入端、所述第二输入端、第三输入端的信号和所述第一电位信号确定第三节点和第四节点的电位；

所述第二输出模块包括第一移位信号输出端和第二移位信号输出端，所述第二输出模块用于在所述第三节点的电位和所述第四节点的电位的控制下，根据所述第一电位信号或所述第二电位信号确定所述第一移位信号输出端和所述第二移位信号输出端的信号。

第二方面，本发明实施例还提供了一种数据格式转换电路，包括缓存器和第一方面所述的移位寄存器，所述缓存器包括：第三输出模块、第三输出控制模块和复位模块；

所述第三输出控制模块用于根据数据就绪信号、所述第一电位信号、所述第一移位信号输出端和所述第二移位信号输出端的信号确定第五节点和第六节点的电位；

所述第三输出模块包括第一输出端和第二输出端，所述第三输出模块用于在所述第五节点和所述第六节点的电位的控制下，根据所述第一电位信号或所述第二电位信号确定自身的第一输出端和第二输出端的信号；其中，所述第五节点连接所述第三输出模块的第一输出端，所述第六节点连接所述第三输出模块的第二输出端；

所述复位模块用于根据复位信号和所述第一电位信号确定所述第三输出模块的第一输出端和第二输出端的电位。

第三方面，本发明实施例还提供了一种数据格式转换器，包括多个第二方面所述的数据格式转换电路，多个所述数据格式转换电路级联连接；

第一级所述数据格式转换电路的移位寄存器的第一起始信号端接入起始信号，每一级所述数据格式转换电路的移位寄存器的时钟信号端均接入时钟信号，第一级所述数据格式转换电路的移位寄存器的第一移位信号输出端连接下一级所述数据格式转换电路的移位寄存器的第二起始信号端，第一级所述数据格式转换电路的移位寄存器的第二移位信号输出端连接下一级所述数据格式转换电路的移位寄存器的第一起始信号端。

本发明实施例提供的移位寄存器、数据格式转换电路和数据格式转换器，通过移位寄存器实现了在时钟信号为有效信号时，根据第一输出控制模块输入的两路电位相反的信号对第一输出模块进行控制，以使第一输出模块输出两路电位相反的信号，使得第一输出控制模块和第二输出模块构成移位寄存器中的主锁存器，在时钟信号通过第二反相器向第二输出控制模块的第三输入端输入有效信号时，根据第二输出控制模块输入的两路电位相反的信号对第二输出模块进行控制，以使第二输出模块输出两路电位相反的信号，使得第二输出控制模块和第二输出模块构成移位寄存器中的从锁存器，该移位寄存器能够利用主锁存器和从锁存器，根据时钟信号的跳变，将第一输出控制模块的第一起始信号端和第二起始信号端输入的两路电位相反的信号，通过第二输出模块的第一移位信号输出端和第二移位信号输出端移位输出，进而实现输入信号的数据格式转换。并且，本发明实施例提供的移位寄存器仅由第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块构成，使得该移位寄存器的结构简单紧凑，与现有技术相比，本方案有利于简化移位寄存器的电路结构，减小移位寄存器的面积，以提高移位寄存器的集成度，进而节约移位寄存器的生产成本。

附图说明

图1是本发明实施例提供的一种移位寄存器的模块结构示意图；

图2是本发明实施例提供的另一种移位寄存器的模块结构示意图；

图3是本发明实施例提供的另一种移位寄存器的模块结构示意图；

图4是本发明实施例提供的另一种移位寄存器的模块结构示意图；

图5是本发明实施例提供的一种移位寄存器的电路结构示意图；

图6是本发明实施例提供的一种驱动时序图；

图7是本发明实施例提供的一种数据格式转换电路的模块结构示意图；

图8是本发明实施例提供的另一种数据格式转换电路的模块结构示意图；

图9是本发明实施例提供的另一种数据格式转换电路的模块结构示意图；

图10是本发明实施例提供的一种数据格式转换电路的结构示意图；

图11是本发明实施例提供的另一种驱动时序图；

图12是本发明实施例提供的一种数据格式转换器的模块结构示意图；

图13是本发明实施例提供的另一种驱动时序图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

本发明实施例提供了一种移位寄存器，图1是本发明实施例提供的一种移位寄存器的模块结构示意图，如图1所示，该移位寄存器100包括：第一输出模块10、第二输出模块20、第一输出控制模块30和第二输出控制模块40；

第一输出控制模块30包括第一反相器D1、第一起始信号端I1、第二起始信号端I2和时钟信号端I3；第一反相器D1连接于第一起始信号端I1和第二起始信号端I2之间；第一输出控制模块30用于根据第一起始信号端I1输入的起始信号IN、时钟信号端I3输入的时钟信号CLK、第二起始信号端I2输入的信号和第一电位信号VGL确定第一节点N1和第二节点N2的电位；

第二输出控制模块40包括第一输入端a1和第二输入端a2，第一输出模块10用于在第一节点N1和第二节点N2的电位的控制下，根据第一电位信号VGL或第二电位信号VGH，确定第二输出控制模块40的第一输入端a1和第二输入端a2的信号；

第二输出控制模块40还包括第二反相器D2和第三输入端a3；第二反相器D2连接于第一输出控制模块30的时钟信号端I3和第三输入端a3之间；第二输出控制模块40用于根据自身的第一输入端a1、第二输入端a2、第三输入端a3的信号和第一电位信号VGL确定第三节点N3和第四节点N4的电位；

第二输出模块20包括第一移位信号输出端O1和第二移位信号输出端O2，第二输出模块20用于在第三节点N3和第四节点N4的电位的控制下，根据第一电位信号VGL或第二电位信号VGH，确定第一移位信号输出端O1和第二移位信号输出端O2的信号。

具体地，第一输出控制模块30的第一起始信号端I1输入起始信号IN，该起始信号IN通过第一反相器D1输入第一输出控制模块30的第二起始信号端I2，以使第一起始信号端I1和第二起始信号端I2输入的信号的电位相反。第一电位信号VGL是低电平信号，第二电位信号VGH是高电平信号。

第一输出控制模块30根据第一起始信号端I1输入的起始信号IN、时钟信号端I3输入的时钟信号CLK、第二起始信号端I2输入的信号和第一电位信号VGL确定第一节点N1和第二节点N2的电位，是指在时钟信号CLK为有效信号时，第一输出控制模块30能够响应于第一起始信号端I1输入的起始信号IN的有效信号或第二起始信号端I2输入的有效信号，来根据第一电位信号VGL确定第一节点N1和第二节点N2的电位。例如，在时钟信号CLK的有效信号到来时，若起始信号IN为有效信号，则第一输出控制模块30根据第一电位信号VGL确定第一节点N1的电位，使第一节点N1为低电位，第二节点N2为高电位；在时钟信号CLK的有效信号到来时，若第二起始信号端I2输入的信号为有效信号，则第一输出控制模块30根据第一电位信号VGL确定第二节点N2的电位，使第二节点N2为低电位，第一节点N1为高电位。

第一输出模块10在第一节点N1和第二节点N2的电位的控制下，根据第一电位信号VGL或第二电位信号VGH，确定第二输出控制模块40的第一输入端a1和第二输入端a2的信号，是指第一输出模块10能够在第一节点N1的有效信号(例如高电平信号)的控制下，根据第一电位信号VGL确定第二输入端a2的信号，使第二输入端a2的信号为低电平信号，以及在第一节点N1为低电平信号时，根据第二电位信号VGH确定第二输入端a2的信号，使第二输入端a2的信号为高电平信号。第一输出模块10还能响应于第二节点N2的有效信号(例如高电平信号)，根据第一电位信号VGL确定第一输入端a1的信号，使第二节点N2的信号为低电平信号，以及在第二节点N2为低电平信号时，根据第二电位信号VGH确定第一输入端a1的信号，使第一输入端a1的信号为高电平信号。

时钟信号CLK通过第二反相器D2传输至第二输出控制模块40的第三输入端a3，以使第一输出控制模块30的时钟信号端I3和第二输出控制模块40的第三输入端a3输入的信号的电位相反。第二输出控制模块40根据自身的第一输入端a1、第二输入端a2、第三输入端a3的信号和第一电位信号VGL确定第三节点N3和第四节点N4的电位，是指在第三输入端a3为有效信号时，第二输出控制模块40能够响应于第一输入端a1和第二输入端a2的有效信号，来根据第一电位信号VGL确定第三节点N3和第四节点N4的电位。例如，在第三输入端a3的有效信号到来时，若第一输入端a1为有效信号，则第二输出控制模块40根据第一电位信号VGL确定第三节点N3的电位，使第三节点N3为低电位；在第三输入端a3的有效信号到来时，若第二输入端a2为有效信号，则第二输出控制模块40根据第一电位信号VGL确定第四节点N4的电位，使第四节点N4为低电位。

第二输出模块20在第三节点N3和第四节点N4的电位的控制下，根据第一电位信号VGL或第二电位信号VGH，确定第一移位信号输出端O1和第二移位信号输出端O2的信号，是指第二输出模块20能够响应于第三节点N3的有效信号，例如高电平信号，根据第一电位信号VGL确定第一移位信号输出端O1的信号，使第一移位信号输出端O1的信号为低电平信号，以及在第三节点N3为低电平信号时，根据第二电位信号VGH确定第一移位信号输出端O1的信号，使第一移位信号输出端O1的信号为高电平信号。第二输出模块20还能响应于第四节点N4的有效信号，例如高电平信号，根据第一电位信号VGL确定第二移位信号输出端O2的信号，使第二移位信号输出端O2的信号为低电平信号，并在第四节点N4为低电平信号时，根据第二电位信号VGH传输确定第二移位信号输出端O2的信号，使第二移位信号输出端O2的信号为高电平信号。

示例性地，以移位寄存器开始工作前，第一节点N1、第二节点N2、第三节点N3和第四节点N4的电位均是高电位为例进行说明。在移位寄存器工作时，由于第一输出控制模块30的第一起始信号端I1和第二起始信号端I2分别输入两路电位相反的信号，因此第一输出控制模块30能够响应于时钟信号CLK的有效信号交替下拉第一节点N1和第二节点N2的电位，使得第一节点N1和第二节点N2的电位相反，有助于使第一输出模块10根据第一节点N1和第二节点N2的电位，交替输出两路电位相反的信号至第二输出控制模块40的第一输入端a1和第二输入端a2。在时钟信号CLK为有效信号时，第二输出控制模块40的第三输入端a3输入的信号是无效信号(即与有效信号电位相反的信号)，因此第二输出控制模块40无法控制第三节点N3和第四节点N4的电位，第二输出模块20根据第三节点N3和第四节点N4的电位输出至第一移位信号输出端O1和第二移位信号输出端O2的信号均维持原状。

同理，在第二输出控制模块40的第三输入端a3输入的信号为有效信号时，时钟信号CLK是无效信号，第一输出控制模块30无法控制第一节点N1和第二节点N2的电位，第一输出模块10根据第一节点N1和第二节点N2的电位输出至第二输出控制模块40的第一输入端a1和第二输入端a2的信号均维持原状，即两路电位相反的信号。第二输出控制模块40可响应于第三输入端a3的有效信号交替下拉第三节点N3和第四节点N4的电位，使得第三节点N3和第四节点N4的电位相反，有助于使第二输出模块20根据第三节点N3和第四节点N4的电位，交替输出两路电位相反的信号至第一移位信号输出端O1和第二移位信号输出端O2。

本发明实施例的技术方案，实现了在时钟信号为有效信号时，根据第一输出控制模块输入的两路电位相反的信号对第一输出模块进行控制，以使第一输出模块输出两路电位相反的信号，使得第一输出控制模块和第二输出模块构成移位寄存器中的主锁存器，在时钟信号通过第二反相器向第二输出控制模块的第三输入端输入有效信号时，根据第二输出控制模块输入的两路电位相反的信号对第二输出模块进行控制，以使第二输出模块输出两路电位相反的信号，使得第二输出控制模块和第二输出模块构成移位寄存器中的从锁存器，该移位寄存器能够利用主锁存器和从锁存器，根据时钟信号的跳变，将第一输出控制模块的第一起始信号端和第二起始信号端输入的两路电位相反的信号，通过第二输出模块的第一移位信号输出端和第二移位信号输出端移位输出，进而实现输入信号的数据格式转换。并且，本发明实施例提供的移位寄存器仅由第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块构成，使得该移位寄存器的结构简单紧凑，与现有技术相比，本方案有利于简化移位寄存器的电路结构，减小移位寄存器的面积，以提高移位寄存器的集成度，进而节约移位寄存器的生产成本。

图2是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图2所示，在上述实施例的基础上，可选地，设置第一输出控制模块30包括第一输出控制单元31、第二输出控制单元32和第三输出控制单元33；第三输出控制单元33包括第一端和第二端，第一输出控制单元31用于根据起始信号IN和第三输出控制单元33的第一端的电位控制第一节点N1的电位；第二输出控制单元32用于根据第二起始信号端I2输入的信号和第三输出控制单元33的第二端的电位控制第二节点N2的电位；第三输出控制单元33用于根据时钟信号CLK和第一电位信号VGL确定自身的第一端和第二端的电位。

示例性地，第三输出控制单元33的第一端连接第一输出控制单元31，第三输出控制单元33的第二端连接第二输出控制单元32。第三输出控制单元33能够响应于时钟信号CLK的有效信号，将第一电位信号VGL传输至自身的第一端和第二端。第一输出控制单元31能够响应于起始信号IN的有效信号，将第三输出控制单元33的第一端的电位传输至第一节点N1，以在时钟信号CLK的有效信号到来时，根据第三输出控制单元33的第一端的第一电位信号VGL确定第一节点N1的电位，使第一节点N1为低电位。第二输出控制单元32能够响应于第二起始信号端I2的有效信号，将第三输出控制单元33的第二端的电位传输至第二节点N2，以在时钟信号CLK的有效信号到来时，根据第三输出控制单元33的第二端的第一电位信号VGL确定第二节点N2的电位，使第二节点N2为低电位。由于起始信号IN和第二起始信号端I2的电位相反，这样设置的好处在于，能够在时钟信号CLK的有效信号到来时，将第一节点N1和第二节点N2的电位交替下拉至低电位，进而控制第一输出模块10的输出。

参见图2，在上述实施例的基础上，可选地，设置第一输出控制单元31包括第一晶体管T1，第一晶体管T1的栅极连接第一起始信号端I1，第一晶体管T1的第一极连接第三输出控制单元33的第一端，第一晶体管T1的第二极连接第一节点N1；第二输出控制单元32包括第二晶体管T2，第二晶体管T2的栅极连接第二起始信号端I2，第二晶体管T2的第一极连接第三输出控制单元33的第二端，第二晶体管T2的第二极连接第二节点N2；第三输出控制单元33包括第三晶体管T3和第四晶体管T4，第三晶体管T3的栅极和第四晶体管T4的栅极均连接时钟信号端I3输，第三晶体管T3的第一极和第四晶体管T4的第一极均接入时钟信号CLK，第三晶体管T3的第二极作为第三输出控制单元33的第一端，第四晶体管T4的第二极作为第三输出控制单元33的第二端。

本实施例以及下文中的各实施例均以移位寄存器中的晶体管是N型晶体管，并且高电平信号是有效信号为例进行示意性说明，在实际应用中，也可以结合移位寄存器的具体结构选用P型晶体管，并设置低电平信号是有效信号，本实施例对此不进行限定。示例性地，第三晶体管T3和第四晶体管T4响应于时钟信号CLK中的高电平信号导通，并分别在二者导通时将第一电位信号VGL传输至第一晶体管T1的第一极和第二晶体管T2的第一极。第一晶体管T1响应于起始信号IN中的高电平信号导通，并在导通时将第三晶体管T3的第二极的信号传输至第一节点N1。第二晶体管T2响应于第二起始信号端I2的高电平信号导通，并在导通时将第四晶体管T4的第二极的信号传输至第二节点N2。

图3是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图3所示，可选地，设置第一节点N1和第二节点N2均接入第二电位信号VGH，第一输出模块10包括第一输出单元11和第二输出单元12；第一输出单元11用于在第一节点N1的电位的控制下，根据第一电位信号VGL或第二电位信号VGH确定第二输出控制模块40的第二输入端a2的信号；第二输出单元12用于在第二节点N2的电位的控制下，根据第一电位信号VGL或第二电位信号VGH确定第二输出控制模块40的第一输入端a1的信号。

示例性地，第一节点N1和第二节点N2均接入第二电位信号VGH，在移位寄存器开始工作前，第一节点N1和第二节点N2为高电位。在移位寄存器工作时，第一输出单元11能够响应于第一节点N1的高电平信号，根据第一电位信号VGL确定第二输入端a2的信号，使第二输入端a2的信号为低电平信号，以及在第一节点N1为低电平信号时，根据第二电位信号VGH确定第二输入端a2的信号，使第二输入端a2的信号为高电平信号。第二输出单元12能够响应于第二节点N2高电平信号，根据第一电位信号VGL确定第一输入端a1的信号，使第一输入端a1的信号为低电平信号，以及在第二节点N2为低电平信号时，根据第二电位信号VGH确定第一输入端a1的信号，使第一输入端a1的信号为高电平信号。由于第一节点N1和第二节点N2在第一输出控制模块30的作用下被交替下拉至低电位，第一节点N1和第二节点N2的电位不同，因此通过设置第一输出单元11和第二输出单元12，能够使第一输出模块10输出两路电位相反的信号。

参见图3，在上述实施例的基础上，可选地，设置第一输出单元11包括第五晶体管T5，第五晶体管T5的栅极连接第一节点N1，第五晶体管T5的第一极接入第一电位信号VGL，第五晶体管T5的第二极接入第二电位信号VGH并连接至第二输出控制模块40的第二输入端a2；第二输出单元12包括第六晶体管T6，第六晶体管T6的栅极连接第二节点N2，第六晶体管T6的第一极接入第一电位信号VGL，第六晶体管T6的第二极接入第二电位信号VGH并连接至第二输出控制模块40的第一输入端a1。

示例性地，在第一输出控制模块30根据第一电位信号VGL确定第一节点N1的信号时，第一节点N1的信号为低电平信号，第二节点N2的信号为高电平信号，第六晶体管T6响应于第二节点N2的高电平信号导通，第一电位信号VGL传输至第一输入端a1，使第一输入端a1的信号为低电平信号，第五晶体管T5关断，第二输入端a2的信号与第二节点N2的信号同为高电平信号；同理，在第一输出控制模块30将第一电位信号VGL传输至第二节点N2时，第二节点N2的信号为低电平信号，第一节点N1为高电平信号，第五晶体管T5响应于第一节点N1的高电平信号导通，将第一电位信号VGL传输至第二输入端a2，使第二输入端a2的信号为低电位信号，第六晶体管T6关断，第一输入端a1的信号与第一节点N1的信号同为高电平信号。

图4是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图4所示，可选地，设置第二输出控制模块40包括第四输出控制单元41、第五输出控制单元42和第六输出控制单元43；第六输出控制单元43包括第一端和第二端，第四输出控制单元41用于根据第二输出控制模块40的第一输入端a1的信号和第六输出控制单元43的第一端的电位控制第三节点N3的电位；第五输出控制单元42用于根据第二输出控制模块40的第二输入端a2的信号和第六输出控制单元43的第二端的电位控制第四节点N4的电位；第六输出控制单元43用于根据第二输出控制模块40的第三输入端a3的信号和第一电位信号VGL确定自身的第一端和第二端的电位。

示例性地，第六输出控制单元43能够响应于第三输入端a3的有效信号，将第一电位信号VGL传输至自身的第一端和第二端。第四输出控制单元41能够响应于第一输入端a1的有效信号，将第六输出控制单元43的第一端的电位传输至第三节点N3，以在第三输入端a3的有效信号到来时，根据第六输出控制单元43的第一端的第一电位信号VGL确定第三节点N3的电位，使第三节点N3为低电位。第五输出控制单元42能够响应于第二输入端a2的有效信号，将第六输出控制单元43的第二端的电位传输至第四节点N4，以在第三输入端a3的有效信号到来时，根据第六输出控制单元43的第二端的第一电位信号VGL确定第四节点N4的电位，使第四节点N4为低电位。由于第一输入端a1和第二输入端a2的电位相反，这样设置的好处在于，能够在第三输入端a3的有效信号到来时，将第三节点N3和第四节点N4的电位交替下拉至低电位，进而控制第二输出模块20的输出。

参见图4，在上述实施例的基础上，可选地，设置第四输出控制单元41包括第七晶体管T7，第七晶体管T7的栅极连接第二输出控制模块40的第一输入端a1，第七晶体管T7的第一极连接第六输出控制单元43的第一端，第七晶体管T7的第二极连接第三节点N3；第五输出控制单元42包括第八晶体管T8，第八晶体管T8的栅极连接第二输出控制模块40的第二输入端a2，第八晶体管T8的第一极连接第六输出控制单元43的第二端，第八晶体管T8的第二极连接第四节点N4；第六输出控制单元43包括第九晶体管T9和第十晶体管T10，第九晶体管T9的栅极和第十晶体管T10的栅极均连接第二输出控制模块40的第三输入端a3，第九晶体管T9的第一极和第十晶体管T10的第一极均接入时钟信号CLK，第九晶体管T9的第二极作为第六输出控制单元43的第一端，第十晶体管T10的第二极作为第六输出控制单元43的第二端。

示例性地，第九晶体管T9和第十晶体管T10响应于第三输入端a3的高电平信号导通，并分别在二者导通时将第一电位信号VGL传输至第七晶体管T7的第一极和第八晶体管T8的第一极。第七晶体管T7响应于第一输入端a1的高电平信号导通，并在导通时将第九晶体管T9的第二极的信号传输至第三节点N3。第八晶体管T8响应于第二输入端a2的高电平信号导通，并在导通时将第十晶体管T10的第二极的信号传输至第四节点N4。

图5是本发明实施例提供的一种移位寄存器的电路结构示意图，结合图4和图5，可选地，设置第三节点N3和第四节点N4均接入第二电位信号VGH，第二输出模块20包括第三输出单元21和第四输出单元22；第三输出单元21用于在第三节点N3的电位的控制下，根据第一电位信号VGL或第二电位信号VGH确定第一移位信号输出端O1的信号；第四输出单元22用于在第四节点N4的电位的控制下，根据第一电位信号VGL或第二电位信号VGH确定第二移位信号输出端O2的信号。

示例性地，第三节点N3和第四节点N4均接入第二电位信号VGH，在移位寄存器开始工作前，第三节点N3和第四节点N4为高电位。第三输出单元21能够响应于第三节点N3的高电平信号，根据第一电位信号VGL确定第一移位信号输出端O1的信号，使第一移位信号输出端O1的信号为低电平信号，以及在第三节点N3为低电平信号时，根据第二电位信号VGH确定第一移位信号输出端O1的信号，使第一移位信号输出端O1为高电平信号。第四输出单元22能够响应于第四节点N4高电平信号，根据第一电位信号VGL确定第二移位信号输出端O2的信号，使第二移位信号输出端O2为低电平信号，以及在第四节点N4为低电平信号时，根据第二电位信号VGH确定第二移位信号输出端O2，使第二移位信号输出端O2的信号为高电平信号。由于第三节点N3和第四节点N4在第二输出控制模块40的作用下被交替下拉至低电位，第三节点N3和第四节点N4的电位不同，因此通过设置第三输出单元21和第四输出单元22，能够使第二输出模块20输出两路电位相反的信号。

参见图5，在上述实施例的基础上，可选地，设置第三输出单元21包括第十一晶体管T11，第十一晶体管T11的栅极连接第三节点N3，第十一晶体管T11的第一极接入第一电位信号VGL，第十一晶体管T11的第二极接入第二电位信号VGH并连接至第一移位信号输出端O1；第四输出单元22包括第十二晶体管T12，第十二晶体管T12的栅极连接第四节点N4，第十二晶体管T12的第一极接入第一电位信号VGL，第十二晶体管T12的第二极接入第二电位信号VGH并连接至第二移位信号输出端O2。

示例性地，在第二输出控制模块40将第一电位信号VGL传输至第三节点N3时，第三节点N3为低电平信号，第四节点N4为高电平信号，第十二晶体管T12响应于第四节点N4的高电平信号导通，将第一电位信号VGL传输至第二移位信号输出端O2，第二移位信号输出端O2的信号为低电平信号，第十一晶体管T11关断，第一移位信号输出端O1的信号与第四节点N4的信号同为高电平信号；同理，在第二输出控制模块40将第一电位信号VGL传输至第四节点N4时，第四节点N4为低电平信号，第三节点N3为高电平信号，第十一晶体管T11响应于第三节点N3的高电平信号导通，将第一电位信号VGL传输至第一移位信号输出端O1，第一移位信号输出端O1的信号为低电平信号，第十二晶体管T12关断，第二移位信号输出端O2的信号与第三节点N3的信号同为高电平信号。

结合图1至图5，在上述各实施例的基础上，可选地，设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12为砷化镓晶体管。基于砷化镓(GaAs)半导体工艺的晶体管具有电子迁移率高、开关速度块以及功耗低的优势，并且砷化镓晶体管具有较好的抗辐射性能和耐高温性能。现有技术的移位寄存器中的晶体管多为基于硅工艺的晶体管，与现有技术相比，本实施例设置移位寄存器中的晶体管均为砷化镓晶体管，有利于提高移位寄存器的运行速度、降低移位寄存器的功耗、提高移位寄存器的抗辐射性能和耐高温性能以及延长移位寄存器的使用寿命，进而提升移位寄存器的性能。基于砷化镓晶体管的移位寄存器还便于与砷化镓射频模拟电路集成，以降低生产成本，并促进微波通信、相控阵雷达和航空航天等产业的发展。

结合图1至图5，在上述各实施例的基础上，可选地，设置移位寄存器还包括第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4，第二电位信号VGH通过第一电阻R1接入第一节点N1、通过第二电阻R2接入第二节点N2、通过第三电阻R3接入第三节点N3并通过第四电阻R4接入第四节点N4，第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4均起到分压的作用。

图6是本发明实施例提供的一种驱动时序图，具体可用于驱动图1至图5所示的移位寄存器100工作。下面将结合图5和图6，对本发明实施例提供的移位寄存器的工作原理进行说明。示例性地，移位寄存器100的工作阶段至少包括t1阶段和t2阶段。

在t1阶段，时钟信号CLK的第一个脉冲信号到来，当时钟信号CLK处于上升沿时，第三晶体管T3和第四晶体管T4导通，当起始信号IN也为高电平信号时，第二起始信号端I2输入的信号为低电平信号，第一晶体管T1导通，将第一电位信号VGL传输至第一节点N1，使第一节点N1为低电平信号，第二晶体管T2关断，第二节点N2为高电平信号，第六晶体管T6导通，将低电平信号传输至第一输入端a1，第二输入端a2为第二节点N2的高电平信号。此时第九晶体管T9和第十晶体管T10关断，第一移位信号输出端O1输出的第一移位信号OUT1和第二移位信号输出端O2输出的第二移位信号OUT2维持原状。

在t1阶段，当时钟信号CLK处于下降沿时，第三晶体管T3和第四晶体管T4关断，第九晶体管T9和第十晶体管T10导通，起始信号IN由高电平向低电平跳变，第二起始信号端I2输入的信号由低电平向高电平跳变，第一晶体管T1关断，第一节点N1为高电平信号，该高电平信号输入第五晶体管T5的栅极和第六晶体管T6的第二极，第二晶体管T2导通，将低电平信号传输至第二节点N2，使低电平信号输入第六晶体管T6的栅极和第五晶体管T5的第二极，第五晶体管T5导通，将低电平信号传输至第二输入端a2，第一输入端a1为第一节点N1的高电平信号。第七晶体管T7导通，将低电平信号传输至第三节点N3，使低电平信号输入第十一晶体管T11的栅极和第十二晶体管T12的第二极，第八晶体管T8关断，第四节点N4为高电平信号，该高电平信号输入第十二晶体管T12的栅极和第十一晶体管T11的第二极。第十二晶体管T12导通，将低电平信号传输至第二移位信号输出端O2，第二移位信号输出端O2输出的第二移位信号OUT2由高电平信号跳变为低电平信号，第十一晶体管T11关断，第一移位信号输出端O1为第四节点N4的信号，第一移位信号OUT1由低电平信号跳变为高电平信号。

在t1阶段，本发明实施例提供的移位寄存器实现了将第一起始信号端I1输入的起始信号IN通过第一移位信号输出端O1移位输出，将第二起始信号端I2输入的信号通过第二移位信号输出端O2移位输出。移位寄存器在t2阶段的工作原理与t1阶段类似，不再赘述。

本发明实施例还提供了一种数据格式转换电路，图7是本发明实施例提供的一种数据格式转换电路的模块结构示意图，如图7所示，本发明实施例提供的数据格式转换电路，包括缓存器200和本发明上述任意实施例所提供的移位寄存器100，缓存器200包括：第三输出模块50、第三输出控制模块60和复位模块70；第三输出控制模块60用于根据数据就绪信号Vre、第一电位信号VGL、第一移位信号输出端O1和第二移位信号输出端O2的信号确定第五节点N5和第六节点N6的电位；第三输出模块50包括第一输出端O3和第二输出端O4，第三输出模块50用于在第五节点N5和第六节点N6的电位的控制下，根据第一电位信号VGL或第二电位信号VGH，确定自身的第一输出端O3的信号和第二输出端O4的信号；其中，第五节点N5连接第三输出模块60的第一输出端O3，第六节点N6连接第三输出模块60的第二输出端O4；复位模块70用于根据复位信号Vset和第一电位信号VGL确定第三输出模块50的第一输出端O3和第二输出端O4的电位。

具体地，移位寄存器100的第一移位信号输出端O1和第二移位信号输出端O2输出的信号均输入至第三输出控制模块60。第三输出控制模块60根据数据就绪信号Vre、第一电位信号VGL、第一移位信号输出端O1和第二移位信号输出端O2的信号确定第五节点N5和第六节点N6的电位，是指在数据就绪信号Vre为有效信号时，第三输出控制模块60能够根据第一移位信号输出端O1或第二移位信号输出端O2的有效信号，来通过第一电位信号VGL确定第五节点N5和第六节点N6的电位。例如，在数据就绪信号Vre为有效信号时，若第一移位信号输出端O1的信号为有效信号，则第三输出控制模块60根据第一电位信号VGL确定第五节点N5的电位，使第五节点N5为低电位；在数据就绪信号Vre为有效信号时，若第二移位信号输出端O2的信号为有效信号，则第三输出控制模块60根据第一电位信号VGL确定第六节点N6的电位，使第六节点N6为低电位。

第三输出模块50在第五节点N5和第六节点N6的电位的控制下，根据第一电位信号VGL或第二电位信号VGH，确定自身的第一输出端O3的信号和第二输出端O4的信号，是指第三输出模块50能够响应于第六节点N6的有效信号，例如高电平信号，根据第一电位信号VGL确定第一输出端O3的信号，使第一输出端O3为低电平信号，以及在第六节点N6为低电平信号时，根据第二电位信号VGH确定第一输出端O3的信号，使第一输出端O3为高电平信号，第三输出模块50还能响应于第五节点N5的有效信号，例如高电平信号，根据第一电位信号VGL确定第二输出端O4的信号，使第二输出端O4为低电平信号，以及在第五节点N5为低电平信号时，根据第二电位信号VGH确定第二输出端O4的信号，使第二输出端O4为高电平信号。

复位模块70根据复位信号Vset和第一电位信号VGL确定第一输出端O3和第二输出端O4的电位，是指复位模块70能够响应于复位信号Vset的有效信号，根据第一电位信号VGL确定第一输出端O3和第二输出端O4的电位，使第一输出端O3和第二输出端O4均为低电位，实现第一输出端O3和第二输出端O4的复位功能。

示例性地，以数据格式转换电路开始工作前，第五节点N5和第六节点N6的电位均是高电位为例，对本发明实施例提供的数据格式转换电路的工作原理进行说明。在移位寄存器100输入起始信号IN和时钟信号CLK之前，可通过复位模块70根据复位信号Vset通过第一电位信号VGL对第一输出端O3和第二输出端O4进行复位。完成第一输出端O3和第二输出端O4的复位之后，向移位寄存器100传输起始信号IN和时钟信号CLK，以使移位寄存器100通过第一移位信号输出端O1和第二移位信号输出端O2输出两路电位相反的信号。此时若数据就绪信号Vre是无效信号，例如数据就绪信号Vre为低电平信号，则第三输出控制模块60无法控制第五节点N5和第六节点N6的电位，第五节点N5和第六节点N6均为高电位，第一输出端O3和第二输出端O4的电位与第五节点N5和第六节点N6的电位相同，第一输出端O3和第二输出端O4的输出信号与第一移位信号输出端O1和第二移位信号输出端O2的输出信号无关。

若数据就绪信号Vre是有效信号，例如数据就绪信号Vre为高电平信号，并且考虑到第一移位信号输出端O1和第二移位信号输出端O2输出两路电位相反的信号，因此第三输出控制模块60能够响应于数据就绪信号Vre的有效信号，根据第一移位信号输出端O1和第二移位信号输出端O2的电位将第五节点N5或第六节点N6的电位下拉，使第五节点N5和第六节点N6的电位相反，有助于使第三输出模块50根据第五节点N5和第六节点N6的电位，输出两路电位相反的信号至第一输出端O3和第二输出端O4，使得数据格式转换电路实现了根据第一移位信号输出端O1和第二移位信号输出端O2的输出信号，控制第一输出端O3和第二输出端O4的输出信号。因此，可以在第一移位信号输出端O1和第二移位信号输出端O2将信号全部输入至缓存器200之后，控制数据就绪信号Vre为有效信号，以实现第一输出端O3和第二输出端O4的输出信号的更新，进而实现缓存功能。

本发明实施例的技术方案，通过数据格式转换电路中的移位寄存器根据时钟信号的跳变，将第一输出控制模块的第一起始信号端和第二起始信号端输入的两路电位相反的信号，通过第二输出模块的第一移位信号输出端和第二移位信号输出端移位输出，并通过数据格式转换电路中的缓存器实现在数据就绪信号为有效信号时，利用第一移位信号输出端和第二移位信号输出端的输出信号，控制第三输出模块的第一输出端和第二输出端的输出信号，以实现第一输出端和第二输出端的输出信号输出数据的更新，进而实现缓存功能。本发明实施例提供的数据格式转换电路，有利于实现输入信号的数据格式转换，并且该数据格式转换电路的结构简单紧凑，有利于简化数据格式转换电路的工作方式，减小数据格式转换电路的面积，并提高数据格式转换电路的集成度，以便数据格式转换电路与模拟电路的集成，进而节约生产成本。

图8是本发明实施例提供的另一种数据格式转换电路的模块结构示意图，如图8所示，在上述实施例的基础上，可选地，设置第三输出控制模块60包括第七输出控制单元61和第八输出控制单元62；第八输出控制单元62包括第一端和第二端，第七输出控制单元61用于根据第一电位信号VGL、第一移位信号输出端O1和第二移位信号输出端O2的信号确定第八输出控制单元62的第一端和第二端的电位；第八输出控制单元62用于根据数据就绪信号Vre和自身的第一端和第二端的电位控制第五节点N5和第六节点N6的电位。

示例性地，第七输出控制单元61连接在移位寄存器100的第一移位信号输出端O1和第二移位信号输出端O2以及第八输出控制单元62的第一端和第二端之间。第七输出控制单元61能够在第一移位信号输出端O1的信号为有效信号时，将第一电位信号VGL传输至第八输出控制单元62的第一端，使第八输出控制单元62的第一端的信号为低电平信号，或者在第二移位信号输出端O2的信号为有效信号时，将第一电位信号VGL传输至第八输出控制单元62的第二端，使第八输出控制单元62的信号为低电平信号。第八输出控制单元62能够在数据就绪信号Vre为有效信号时，将其第一端的信号传输至第五节点N5，或者将其第二端的信号传输至第六节点N6。本发明实施例的技术方案，实现了在数据就绪信号Vre为有效信号时，根据第一移位信号输出端O1和第二移位信号输出端O2的电位将第五节点N5或第六节点N6的电位下拉，使第五节点N5和第六节点N6的电位相反，有助于使第三输出模块50根据第五节点N5和第六节点N6的电位，控制第一输出端O3和第二输出端O4的电位。

参见图8，在上述实施例的基础上，可选地，设置第七输出控制单元61包括第十三晶体管T13和第十四晶体管T14；第十三晶体管T13的栅极连接第一移位信号输出端O1，第十三晶体管T13的第一极和第十四晶体管T14的第一极均接入第一电位信号VGL，第十三晶体管T13的第二极连接第八输出控制单元62的第一端，第十四晶体管T14的栅极连接第二移位信号输出端O2，第十四晶体管T14的第二极连接第八输出控制单元62的第二端；第八输出控制单元62包括第十五晶体管T15和第十六晶体管T16；第十五晶体管T15的栅极和第十六晶体管T16的栅极均接入数据就绪信号Vre，第十五晶体管T15的第一极作为第八输出控制单元62的第一端，第十五晶体管T15的第二极连接第五节点N5，第十六晶体管T16的第一极作为第八输出控制单元62的第二端，第十六晶体管T16的第二极连接第六节点N6。

示例性地，以数据格式转换电路开始工作前，第五节点N5和第六节点N6是高电位为例进行说明。在数据就绪信号Vre为低电平信号时，第十五晶体管T15和第十六晶体管T16关断，第三输出控制模块60无法根据第一移位信号输出端O1和第二移位信号输出端O2的电位将第一电位信号VGL传输至第五节点N5和第六节点N6。在数据就绪信号Vre为高电平信号时，第十五晶体管T15和第十六晶体管T16导通，第一移位信号输出端O1和第二移位信号输出端O2的电位相反，例如在第一移位信号输出端O1输出低电平信号，第二移位信号输出端O2输出高电平信号时，第十四晶体管T14导通，第一电位信号VGL通过第十四晶体管T14和第十六晶体管T16传输至第六节点N6，使第六节点N6为低电位，第十三晶体管T13关断，第五节点N5为高电位。

图9是本发明实施例提供的另一种数据格式转换电路的模块结构示意图，如图9所示，可选地，设置第五节点N5和第六节点N6均接入第二电位信号VGH，第三输出模块50包括第五输出单元51和第六输出单元52；第五输出单元51用于在第五节点N5的电位的控制下，根据第一电位信号VGL或第二电位信号VGH确定第三输出模块50的第二输出端O4的信号；第六输出单元52用于在第六节点N6的电位的控制下，根据第一电位信号VGL或第二电位信号VGH确定第三输出模块50的第一输出端O3的信号。

示例性地，第五节点N5和第六节点N6均接入第二电位信号VGH，数据格式转换电路开始工作前，第五节点N5和第六节点N6为高电位。第五输出单元51能够响应于第五节点N5的高电平信号，根据第一电位信号VGL确定第二输出端O4的信号，使第二输出端O4为低电平信号，以及在第五节点N5为低电平信号时，根据第二电位信号VGH确定第二输出端O4的信号，使第二输出端O4为高电平信号。第六输出单元52能够响应于第六节点N6高电平信号，根据第一电位信号VGL确定第一输出端O3的信号，使第一输出端O3为低电平信号，以及在第六节点N6为低电平信号时，根据第二电位信号VGH确定第一输出端O3的信号，使第一输出端O3为高电平信号。由于第五节点N5和第六节点N6在第三输出控制模块60的作用下被交替下拉至低电位，第五节点N5和第六节点N6的电位不同，因此通过设置第五输出单元51和第六输出单元52，能够使第三输出模块50输出两路电位相反的信号。

参见图9，在上述实施例的基础上，可选地，设置第五输出单元51包括第十七晶体管T17，第十七晶体管T17的栅极连接第五节点N5，第十七晶体管T17的第一极接入第一电位信号VGL，第十七晶体管T17的第二极接入第二电位信号VGH并连接至第三输出模块50的第二输出端O4；第六输出单元52包括第十八晶体管T18，第十八晶体管T18的栅极连接第六节点N6，第十八晶体管T18的第一极接入第一电位信号VGL，第十八晶体管T18的第二极接入第二电位信号VGH并连接至第三输出模块50的第一输出端O3；

示例性地，在第三输出控制模块60根据第一电位信号VGL确定第五节点N5的信号时，第五节点N5为低电平信号，第六节点N6为高电平信号，第十八晶体管T18响应于第六节点N6的高电平信号导通，将第一电位信号VGL传输至第一输出端O3，第十七晶体管T17关断，第二输出端O4的信号与第六节点N6的信号同为高电平信号；同理，在第三输出控制模块60根据第一电位信号VGL确定第六节点N6的信号时，第六节点N6为低电平信号，第五节点N5为高电平信号，第十七晶体管T17响应于第五节点N5的高电平信号导通，将第一电位信号VGL传输至第二输出端O4，第十八晶体管T18关断，第一输出端O3的信号与第五节点N5的信号同为高电平信号。

图10是本发明实施例提供的一种数据格式转换电路的结构示意图，结合图9和图10，可选地，设置复位模块70包括第一复位单元71和第二复位单元72；第一复位单元71用于根据复位信号Vset和第一电位信号VGL确定第三输出模块50的第一输出端O3的电位；第二复位单元72用于根据复位信号Vset和第一电位信号VGL确定第三输出模块50的第二输出端O4的电位。示例性地，第一复位单元71能够响应于复位信号Vset的有效信号，根据第一电位信号VGL确定第一输出端O3的电位，使第一输出端O3为低电位，第二复位单元72能够响应于复位信号Vset的有效信号，根据第一电位信号VGL确定第二输出端O4的电位，使第二输出端O4为低电位，以实现第一输出端O3和第二输出端O4的复位功能。

参见图10，在上述实施例的基础上，可选地，设置第一复位单元71包括第十九晶体管T19，第十九晶体管T19的栅极接入复位信号Vset，第十九晶体管T19的第一极接入第一电位信号VGL，第十九晶体管T19的第二极连接第三输出模块50的第一输出端O3；第二复位单元72包括第二十晶体管T20，第二十晶体管T20的栅极接入复位信号Vset，第二十晶体管T20的第一极接入第一电位信号VGL，第二十晶体管T20的第二极连接第三输出模块50的第二输出端O4。示例性地，在复位信号Vset为高电平信号时，第十九晶体管T19和第二十晶体管T20导通，将第一电位信号VGL传输至第一输出端O3和第二输出端O4，使第一输出端O3和第二输出端O4均为低电位，实现第一输出端O3和第二输出端O4的复位功能。

结合图7至图10，在上述各实施例的基础上，可选地，设置第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、十七晶体管T17、第十八晶体管T18、第十九晶体管T19和第二十晶体管T20均为砷化镓晶体管。基于砷化镓(GaAs)半导体工艺的晶体管具有电子迁移率高、开关速度块以及功耗低的优势，并且砷化镓晶体管具有较好的抗辐射性能和耐高温性能。现有技术的数据格式转换电路中的晶体管多为基于硅工艺的晶体管，与现有技术相比，本实施例设置数据格式转换电路中的晶体管均为砷化镓晶体管，有利于提高数据格式转换电路的运行速度、降低数据格式转换电路的功耗、提高数据格式转换电路的抗辐射性能和耐高温性能以及延长数据格式转换电路的使用寿命，进而提升数据格式转换电路的性能。基于砷化镓晶体管的数据格式转换电路还便于与砷化镓射频模拟电路集成，以降低生产成本，并促进微波通信、相控阵雷达和航空航天等产业的发展。

结合图7至图10，在上述各实施例的基础上，可选地，设置数据格式转换电路还包括第五电阻R5和第六电阻R6，第二电位信号VGH通过第五电阻R5接入第五节点N5，通过第六电阻R6接入第六节点N6，第五电阻R5和第六电阻R6均起到分压的作用。

图11是本发明实施例提供的另一种驱动时序图，具体可用于驱动图7至图10所示的数据格式转换电路工作。下面将结合图10和图11，对本发明实施例提供的数据格式转换电路的工作原理进行说明。示例性地，移位寄存器100的工作阶段至少包括t10阶段、t11阶段和t2阶段。

在t10阶段，移位寄存器100输入起始信号IN和时钟信号CLK之前，复位信号Vset为高电平信号，第十九晶体管T19和第二十晶体管T20导通，将低电平信号传输至第一输出端O3和第二输出端O4，使第一输出端O3和第二输出端O4均为低电位，实现第一输出端O3和第二输出端O4的复位功能。

在t11阶段，移位寄存器100输入起始信号IN和时钟信号CLK，移位寄存器将第一起始信号端I1输入的起始信号IN通过第一移位信号输出端O1移位输出，得到第一移位信号OUT1，并将第二起始信号端I2输入的信号通过第二移位信号输出端O2移位输出，得到第二移位信号OUT2。此时数据就绪信号Vre保持低电平信号，第十五晶体管T15和第十六晶体管T16关断，第五节点N5和第六节点N6均为高电平信号，第一输出端O3和第二输出端O4输出高电平信号。

在t12阶段，第一移位信号输出端O1和第二移位信号输出端O2将信号全部输入至缓存器200，数据就绪信号Vre为高电平信号，第十五晶体管T15和第十六晶体管T16导通，第一移位信号输出端O1输出低电平信号，第二移位信号输出端O2输出高电平信号时，第十四晶体管T14导通，第一电位信号VGL通过第十四晶体管T14和第十六晶体管T16传输至第六节点N6，使第六节点N6为低电位，第十三晶体管T13关断，第五节点N5为高电位。第十七晶体管T17导通，将第一电位信号VGL传输至第二输出端O4，第二输出端O4输出低电平信号，第十八晶体管T18关断，第一输出端O3输出高电平信号。

本发明实施例所提供的数据格式转换电路包括本发明上述任意实施例所提供的移位寄存器，具备移位寄存器相应的功能模块和有益效果，不再赘述。

本发明实施例还提供了一种数据格式转换器，图12是本发明实施例提供的一种数据格式转换器的模块结构示意图，结合图1、图5、图7、图10和图12，本发明实施例提供的数据格式转换器，包括多个本发明上述任意实施例提供的数据格式转换电路，多个数据格式转换电路级联连接(图12仅示意性地示出了数据格式转换器由三个级联连接的数据格式转换电路构成的情况)；第一级数据格式转换电路的移位寄存器100的第一起始信号端I1接入起始信号IN，每一级数据格式转换电路的移位寄存器100的时钟信号端I3均接入时钟信号CLK，第一级数据格式转换电路的移位寄存器100的第一移位信号输出端O1连接下一级数据格式转换电路的移位寄存器100的第二起始信号端I2，第一级数据格式转换电路的移位寄存器100的第二移位信号输出端O2连接下一级数据格式转换电路的移位寄存器100的第一起始信号端I1。

图12仅示意性地示出了数据格式转换电路中的移位寄存器100和缓存器200的部分结构，移位寄存器100和缓存器200的具体结构可参见图1、图5、图7及图10。其中，由于每个移位寄存器100的第三输入端a3均通过第二反相器D2接入时钟信号CLK，因此可在多个级联连接的数据格式转换电路构成的数据格式转换器中仅设置一个第二反相器D2即可，该第二反相器D2的信号输入端接入时钟信号CLK，信号输出端连接每个移位寄存器100的第三输入端a3。

图13是本发明实施例提供的另一种驱动时序图，具体可用于驱动图12所示的数据格式转换器工作。结合图12和图13，右侧的第一个移位寄存器100的第二移位信号输出端O2的输出信号OUTPUT1可作为中间的移位寄存器100的第一起始信号端I1的输入信号，右侧的第一个移位寄存器100的第一移位信号输出端O1的输出信号可作为中间的移位寄存器100的第二起始信号端I2的输入信号，中间的移位寄存器100的第二移位信号输出端O2的输出信号OUTPUT2可作为左侧的第一个移位寄存器100的第一起始信号端I1的输入信号，中间的移位寄存器100的第一移位信号输出端O1的输出信号可作为左侧的第一个移位寄存器100的第二起始信号端I2的输入信号。每一级移位寄存器100的输出信号，均可作为下一级移位寄存器100的输入信号，以实现输入信号的移位输出。

本发明实施例提供的数据格式转换器既能工作于串行输入模式，还能工作于并行输入模式。串行输入模式包括左移移位输出模式和右移移位输出模式，上述实施例均为左移移位输出模式，采用右移移位输出模式时，可将信号输入端设置在各移位寄存器的左侧，将信号输出端设置在各移位寄存器的右侧，使得起始信号和时钟信号通过移位寄存器的左侧输入，并通过移位寄存器的右侧输出移位信号。在并行输入模式中，可同时向各移位寄存器的第一反相器D1的信号输入端输入时钟信号CLK’，并将各缓存器200中的第一输出端O3和第二输出端O4作为信号输出端。

本发明实施例所提供的数据格式转换器包括本发明上述任意实施例所提供的数据格式转换电路，具备数据格式转换电路相应的功能模块和有益效果，不再赘述。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种移位寄存器，其特征在于，包括：第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；

所述第一输出控制模块包括第一反相器、第一起始信号端、第二起始信号端和时钟信号端；所述第一反相器连接于所述第一起始信号端和所述第二起始信号端之间；所述第一输出控制模块用于根据所述第一起始信号端输入的起始信号、所述时钟信号端输入的时钟信号、所述第二起始信号端输入的信号和第一电位信号确定第一节点和第二节点的电位；

所述第二输出控制模块包括第一输入端和第二输入端，所述第一输出模块用于在所述第一节点的电位和所述第二节点的电位的控制下，根据所述第一电位信号或第二电位信号确定所述第二输出控制模块的第一输入端和第二输入端的信号；

所述第二输出控制模块还包括第二反相器和第三输入端；所述第二反相器连接于所述第一输出控制模块的时钟信号端和所述第三输入端之间；所述第二输出控制模块用于根据自身的所述第一输入端、所述第二输入端、第三输入端的信号和所述第一电位信号确定第三节点和第四节点的电位；

所述第二输出模块包括第一移位信号输出端和第二移位信号输出端，所述第二输出模块用于在所述第三节点的电位和所述第四节点的电位的控制下，根据所述第一电位信号或所述第二电位信号确定所述第一移位信号输出端和所述第二移位信号输出端的信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出控制模块包括第一输出控制单元、第二输出控制单元和第三输出控制单元；

所述第三输出控制单元包括第一端和第二端，所述第一输出控制单元用于根据所述起始信号和所述第三输出控制单元的第一端的电位控制所述第一节点的电位；所述第二输出控制单元用于根据所述第二起始信号端输入的信号和所述第三输出控制单元的第二端的电位控制所述第二节点的电位；所述第三输出控制单元用于根据所述时钟信号和所述第一电位信号确定自身的第一端和第二端的电位；

所述第一输出控制单元包括第一晶体管，所述第一晶体管的栅极连接所述第一起始信号端，所述第一晶体管的第一极连接所述第三输出控制单元的第一端，所述第一晶体管的第二极连接所述第一节点；所述第二输出控制单元包括第二晶体管，所述第二晶体管的栅极连接所述第二起始信号端，所述第二晶体管的第一极连接所述第三输出控制单元的第二端，所述第二晶体管的第二极连接所述第二节点；所述第三输出控制单元包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第四晶体管的栅极均连接所述时钟信号端输，所述第三晶体管的第一极和所述第四晶体管的第一极均接入所述时钟信号，所述第三晶体管的第二极作为所述第三输出控制单元的第一端，所述第四晶体管的第二极作为所述第三输出控制单元的第二端；

所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为砷化镓晶体管。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第一节点和所述第二节点均接入所述第二电位信号，所述第一输出模块包括第一输出单元和第二输出单元；

所述第一输出单元用于在所述第一节点的电位的控制下，根据所述第一电位信号或所述第二电位信号确定所述第二输出控制模块的第二输入端的信号；所述第二输出单元用于在所述第二节点的电位的控制下，根据所述第一电位信号或第二电位信号确定所述第二输出控制模块的第一输入端的信号；

所述第一输出单元包括第五晶体管，所述第五晶体管的栅极连接所述第一节点，所述第五晶体管的第一极接入所述第一电位信号，所述第五晶体管的第二极接入所述第二电位信号并连接至所述第二输出控制模块的第二输入端；所述第二输出单元包括第六晶体管，所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的第一极接入所述第一电位信号，所述第六晶体管的第二极接入所述第二电位信号并连接至所述第二输出控制模块的第一输入端；

所述第五晶体管和所述第六晶体管均为砷化镓晶体管。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第二输出控制模块包括第四输出控制单元、第五输出控制单元和第六输出控制单元；

所述第六输出控制单元包括第一端和第二端，所述第四输出控制单元用于根据所述第二输出控制模块的第一输入端的信号和所述第六输出控制单元的第一端的电位控制所述第三节点的电位；所述第五输出控制单元用于根据所述第二输出控制模块的第二输入端的信号和所述第六输出控制单元的第二端的电位控制所述第四节点的电位；所述第六输出控制单元用于根据所述第二输出控制模块的第三输入端的信号和所述第一电位信号确定自身的第一端和第二端的电位；

所述第四输出控制单元包括第七晶体管，所述第七晶体管的栅极连接所述第二输出控制模块的第一输入端，所述第七晶体管的第一极连接所述第六输出控制单元的第一端，所述第七晶体管的第二极连接所述第三节点；所述第五输出控制单元包括第八晶体管，所述第八晶体管的栅极连接所述第二输出控制模块的第二输入端，所述第八晶体管的第一极连接所述第六输出控制单元的第二端，所述第八晶体管的第二极连接所述第四节点；所述第六输出控制单元包括第九晶体管和第十晶体管，所述第九晶体管的栅极和所述第十晶体管的栅极均连接所述第二输出控制模块的第三输入端，所述第九晶体管的第一极和所述第十晶体管的第一极均接入所述时钟信号，所述第九晶体管的第二极作为所述第六输出控制单元的第一端，所述第十晶体管的第二极作为所述第六输出控制单元的第二端；

所述第七晶体管、所述第八晶体管、所述第九晶体管和所述第十晶体管均为砷化镓晶体管。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第三节点和所述第四节点均接入所述第二电位信号，所述第二输出模块包括第三输出单元和第四输出单元；

所述第三输出单元用于在所述第三节点的电位的控制下，根据所述第一电位信号或所述第二电位信号确定所述第一移位信号输出端的信号；所述第四输出单元用于在所述第四节点的电位的控制下，根据所述第一电位信号或所述第二电位信号确定所述第二移位信号输出端的信号；

所述第三输出单元包括第十一晶体管，所述第十一晶体管的栅极连接所述第三节点，所述第十一晶体管的第一极接入所述第一电位信号，所述第十一晶体管的第二极接入所述第二电位信号并连接至所述第一移位信号输出端；所述第四输出单元包括第十二晶体管，所述第十二晶体管的栅极连接所述第四节点，所述第十二晶体管的第一极接入所述第一电位信号，所述第十二晶体管的第二极接入所述第二电位信号并连接至所述第二移位信号输出端；

所述第十一晶体管和所述第十二晶体管均为砷化镓晶体管。

6.一种数据格式转换电路，其特征在于，包括缓存器和权利要求1-5中任一所述的移位寄存器，所述缓存器包括：第三输出模块、第三输出控制模块和复位模块；

所述第三输出控制模块用于根据数据就绪信号、所述第一电位信号、所述第一移位信号输出端和所述第二移位信号输出端的信号确定第五节点和第六节点的电位；

所述第三输出模块包括第一输出端和第二输出端，所述第三输出模块用于在所述第五节点和所述第六节点的电位的控制下，根据所述第一电位信号或所述第二电位信号确定自身的第一输出端和第二输出端的信号；其中，所述第五节点连接所述第三输出模块的第一输出端，所述第六节点连接所述第三输出模块的第二输出端；

所述复位模块用于根据复位信号和所述第一电位信号确定所述第三输出模块的第一输出端和第二输出端的电位。

7.根据权利要求6所述的数据格式转换电路，其特征在于，所述第三输出控制模块包括第七输出控制单元和第八输出控制单元；

所述第八输出控制单元包括第一端和第二端，所述第七输出控制单元用于根据所述第一电位信号、所述第一移位信号输出端和所述第二移位信号输出端的信号确定所述第八输出控制单元的第一端和第二端的电位；所述第八输出控制单元用于根据所述数据就绪信号和自身的第一端和第二端的电位控制第五节点和第六节点的电位；

所述第七输出控制单元包括第十三晶体管和第十四晶体管；所述第十三晶体管的栅极连接所述第一移位信号输出端，所述第十三晶体管的第一极和所述第十四晶体管的第一极均接入所述第一电位信号，所述第十三晶体管的第二极连接所述第八输出控制单元的第一端，所述第十四晶体管的栅极连接所述第二移位信号输出端，所述第十四晶体管的第二极连接所述第八输出控制单元的第二端；

所述第八输出控制单元包括第十五晶体管和第十六晶体管；所述第十五晶体管的栅极和所述第十六晶体管的栅极均接入所述数据就绪信号，所述第十五晶体管的第一极作为所述第八输出控制单元的第一端，所述第十五晶体管的第二极连接所述第五节点，所述第十六晶体管的第一极作为所述第八输出控制单元的第二端，所述第十六晶体管的第二极连接所述第六节点；

所述第十三晶体管、所述第十四晶体管、所述第十五晶体管和所述第十六晶体管均为砷化镓晶体管。

8.根据权利要求6所述的数据格式转换电路，其特征在于，所述第五节点和所述第六节点均接入所述第二电位信号，所述第三输出模块包括第五输出单元和第六输出单元；

所述第五输出单元用于在所述第五节点的电位的控制下，根据所述第一电位信号或所述第二电位信号确定所述第三输出模块的第二输出端的信号；所述第六输出单元用于在所述第六节点的电位的控制下，根据所述第一电位信号或第二电位信号确定所述第三输出模块的第一输出端的信号；

所述第五输出单元包括第十七晶体管，所述第十七晶体管的栅极连接所述第五节点，所述第十七晶体管的第一极接入所述第一电位信号，所述第十七晶体管的第二极接入所述第二电位信号并连接至所述第三输出模块的第二输出端；所述第六输出单元包括第十八晶体管，所述第十八晶体管的栅极连接所述第六节点，所述第十八晶体管的第一极接入所述第一电位信号，所述第十八晶体管的第二极接入所述第二电位信号并连接至所述第三输出模块的第一输出端；

所述第十七晶体管和所述第十八晶体管均为砷化镓晶体管。

9.根据权利要求6所述的数据格式转换电路，其特征在于，所述复位模块包括第一复位单元和第二复位单元；

所述第一复位单元用于根据所述复位信号和所述第一电位信号确定所述第三输出模块的第一输出端的电位；所述第二复位单元用于根据所述复位信号和所述第一电位信号确定所述第三输出模块的第二输出端的电位；

所述第一复位单元包括第十九晶体管，所述第十九晶体管的栅极接入所述复位信号，所述第十九晶体管的第一极接入所述第一电位信号，所述第十九晶体管的第二极连接所述第三输出模块的第一输出端；所述第二复位单元包括第二十晶体管，所述第二十晶体管的栅极接入所述复位信号，所述第二十晶体管的第一极接入所述第一电位信号，所述第二十晶体管的第二极连接所述第三输出模块的第二输出端；

所述第十九晶体管和所述第二十晶体管均为砷化镓晶体管。

10.一种数据格式转换器，其特征在于，包括多个如权利要求6-9中任一项所述的数据格式转换电路，多个所述数据格式转换电路级联连接；

第一级所述数据格式转换电路的移位寄存器的第一起始信号端接入起始信号，每一级所述数据格式转换电路的移位寄存器的时钟信号端均接入时钟信号，第一级所述数据格式转换电路的移位寄存器的第一移位信号输出端连接下一级所述数据格式转换电路的移位寄存器的第二起始信号端，第一级所述数据格式转换电路的移位寄存器的第二移位信号输出端连接下一级所述数据格式转换电路的移位寄存器的第一起始信号端。

Images