JP5350141B2 - レベルシフト回路 - Google Patents

Description

本発明は、レベルシフト回路に関する。

近時、表示装置の分野では液晶表示装置や有機ＥＬ素子を用いたディスプレイなど様々な表示デバイスを用いたディスプレイが開発されている。これらの表示装置には、高画質化（多階調化）が求められており、走査信号や階調信号の電圧振幅は高くなる傾向にある。このため、表示パネルの走査線を駆動するロウドライバ、及び、表示パネルのデータ線を階調信号で駆動するカラムドライバの各出力部は高電圧化が求められている。

その一方、表示コントローラーからロウドライバ（走査ドライバ）及びカラムドライバ（データドライバ）へ供給される各種制御信号及び映像データ信号は、少ない配線数で高速転送、低ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）等が求められており、それらの信号は低振幅化されつつある。またロウドライバ及びカラムドライバ内部においても、高精細化、多階調化に伴い増加するデータ量を処理するロジック回路の面積増（高コスト化）を抑えるため、微細プロセスが採用され、それに伴い、ロジック回路の電源電圧は低電圧化の傾向にある。すなわち、ロウドライバ及びカラムドライバは、入力部では、低電圧化、出力部では高電圧化が求められている。

このため、入力部の低電圧信号を出力部の高電圧信号に変換するレベルシフト回路においては、低振幅信号を高速に高振幅信号に変換しなければならない。

低振幅信号を高速に高振幅信号にレベル変換する構成として、例えば特許文献１には、図１１に示すように、入力信号に応じて前記入力信号のレベルとは異なるレベルをもつレベル変換信号を出力するレベルコンバーティング部１１０と、レベルコンバーティング部１１０からのレベル変換信号を設定された遅延だけ遅延する遅延部１２０と、遅延部１２０で遅延されたレベル変換信号に応じて、リセット信号を生成し、これをレベルコンバーティング部１１０に提供することにより、出力されるレベル変換信号のパルス幅が、前記設定された遅延と、内部動作遅延との和だけに設定されるようにするセルフリセット部１３０と、を備えた第１のコンバータ１００と、レベルコンバーティング部２１０、遅延部２２０、セルフリセット部２３０を備えた第２のコンバータ２００と、ラッチ部３００を備えた構成が開示されている（図１１は、特許文献１の図６から引用）。

図１１において、第１コンバータ１００は、入力信号ＤＯＵが図１２（図１２は、特許文献１の図９から引用）の波形Ａｐｏｓのように印加される場合、符号Ａｌのように波形Ａｐｏｓの立ち上がりエッジに応じてＤＯＵＯと命名された第１変換信号Ｂを図１２の波形Ｂのように出力する。第１変換信号Ｂのパルス幅Ｄ１を拡張又は縮小するのは遅延部１２０を構成するインバータの個数を加減することにより達成される。ラッチ部３００内のｐＭＯＳトランジスタ３３１は、波形ＢがＬｏｗレベルに遷移されるときにターンオンされる。第２電源電圧ＶＤＤＱとしてのＨｉｇｈレベルがラッチＬ２を構成するインバータ３３３の入力端に印加され、インバータ３３３はインバーティング動作を行ってＤＯＵＴと命名された出力端を通じて図１２の波形Ｄに示されるようにＬｏｗレベルの信号を出力する。Ｌｏｗレベルの信号は、ｐＭＯＳトランジスタ３３１がＨｉｇｈレベルに復帰される波形ＢによりターンオフされてもラッチＬ２のラッチ動作により継続して維持される。ラッチＬ２がＬｏｗレベルの信号を出力するようにセットされた場合に、セット動作の維持はｎＭＯＳトランジスタＮ１のターンオン動作によりリセットになるまでに行われる。図１２の波形Ｄを参照すると、波形ＡｐｏｓがＨｉｇｈレベルに到達されるときに、波形Ｄは直ちにＬｏｗレベルに遷移されるため、出力信号は入力信号の立ち上がりエッジに高速に応答する。第２コンバータ２００は、入力信号ＤＯＤが図１２の波形Ａｎｅｇのように印加される場合、符号Ａ２のように波形Ａｎｅｇの立ち上がりエッジに応じてＤＯＤ０と命名された第２変換信号Ｃを図１２の波形Ｃのように出力する。ラッチ部３００内のｎＭＯＳトランジスタ３３２は、波形ＣがＨｉｇｈレベルに遷移されるときにターンオンされる。よって、ラッチＬ２を構成するインバータ３３３の入力端はＬｏｗレベルとなってラッチＬ２はリセットされる。インバータ３３３の動作によりＤＯＵＴと命名された出力端には図１２の波形Ｄに示されるようにＨｉｇｈレベルの信号が出力される。Ｈｉｇｈレベルの信号は、ｎＭＯＳトランジスタ３３２がターンオフされてもラッチＬ２のラッチ動作により継続して維持される。ラッチＬ２がＨｉｇｈレベルの信号を出力するようにリセットされた場合に、リセット動作の維持は、ｐＭＯＳトランジスタ３３１のターンオン動作があるときまでに行われる。図１２の波形Ｄを参照すると、シングルエンド信号として出力された出力信号ＤＯＵＴは、差動入力信号ＤＯＵ、ＤＯＤのパルス幅に一致するパルス幅をもち、レベル変換に要する全体的な遅延時間Ｔ１＋Ｔ２が最小化されて高速応答特性をもつ。

特開２００３−１５２５２６公報（図６、図９）

以下、本発明による関連技術の分析結果を与える。

図１１、図１２を参照して説明したレベルシフト回路においては、レベル変換を高速化することは可能であるが、セルリセット部に多くの素子が含まれている等、回路が複雑であり、素子数が大となり、省面積化が難しいという問題がある。

したがって、本発明の目的は、回路構成の簡素化を図ることで素子数の増大を抑止し、低振幅の入力信号を高速に高振幅信号に変換するレベルシフト回路を提供することにある。

また、本発明の他の目的は、多数のレベルシフト回路を必要とする多出力ドライバにおいて、高速動作を実現しながら、低消費電力、省面積（低コスト）を実現可能とするドライバ及び該ドライバを備えた表示装置を提供することにある。

本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面（アスペクト）によれば、第１の電圧を与える第１の電源端子と出力端子との間に接続され、導通時、前記出力端子を前記第１の電圧とする第１の回路と、
前記出力端子と第２の電圧を与える第２の電源端子との間に接続され、導通時、前記出力端子を第２の電圧とする第２の回路と、
前記出力端子の出力信号を帰還パスを介して帰還させた信号を入力し、
前記帰還信号が、前記出力端子の出力信号が前記第２の電圧に対応した値であることを示しており、且つ、前記入力信号が第３の電圧に対応した値のとき、前記第１の回路を導通させ、
前記帰還信号が、前記出力端子の出力信号が前記第１の電圧に対応した値であることを示しているときは、前記入力信号の値によらずに、前記第１の回路を非導通とする制御を行う第３の回路と、を備え、前記第２の回路は、前記入力信号が第４の電圧に対応した値のとき、導通し、前記第３の電圧に対応した値のとき、非導通とされ、前記第１の電圧に対する前記第２の電圧の高低と前記第３の電圧に対する前記第４の電圧の高低との関係が等しく、且つ、前記第３の電圧と前記第４の電圧を振幅範囲とする前記入力信号は、前記第１の電圧と第２の電圧を振幅範囲とする前記出力信号よりも低振幅である、レベルシフト回路が提供される。

本発明においては、前記帰還パスに、前記出力端子の出力信号を受け逆相で遅延させた信号を前記帰還信号として前記第３の回路に供給する第１の遅延回路を備えている。

本発明の別の側面においては、前記出力端子の前記出力信号を同相で遅延させる第２の遅延回路を備え、前記第２の回路は、前記入力信号が前記第４の電圧に対応した値であり、且つ、前記第２の遅延回路の出力が前記第１の電圧に対応した値のとき、導通し、前記入力信号が前記第３の電圧に対応した値のとき、又は、前記第２の遅延回路の出力が前記第２の電圧に対応した値のとき、非導通とされる。

本発明によれば、低振幅の入力信号を高速に高振幅信号に変換することができる。

また、本発明の別の側面によれば、入力信号の波形鈍り等に対して、デューティの崩れを抑制し、貫通電流を抑制することができる。

本発明によれば、多数のレベルシフト回路を必要とする多出力ドライバ、該ドライバを備えた表示装置において、高速動作、低消費電力、省面積（低コスト）を実現する。

本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例のタイミング動作の一例を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明の第３の実施例のタイミング動作の一例を示す図である。 本発明の第４の実施例の構成を示す図である。 本発明の第５の実施例の構成を示す図である。 本発明の第１の実施例のタイミング動作の一例を示す図である。 本発明の第６の実施例の構成を示す図である。 本発明の第７の実施例の構成を示す図である。 特許文献１のレベルシフト回路の構成の一例を示す図である。 特許文献１のレベルシフト回路のタイミング動作を示す図である。

本発明について説明する。本発明の一態様によれば、第１の電圧（ＶＥ１）を与える第１給電端子（電源端子）（Ｅ１）と出力端子（４）との間に接続され、導通時、出力端子（４）を第１の電圧（ＶＥ１）とする第１の回路（トランジスタＭ４）と、出力端子（４）と第２電圧（ＶＥ２）を与える第２の給電端子（電源端子）（Ｅ２）との間に接続され、導通時、出力端子を第２の電圧（ＶＥ２）とする第２の回路（トランジスタＭ５）と、出力端子（４）の出力信号（ＯＵＴ）を、帰還パス（第１の遅延回路１０とノード５）を介して帰還させた信号（Ｖ５）を入力し、帰還信号（Ｖ５）が、出力端子（４）の出力信号（ＯＵＴ）が第２の電圧（ＶＥ２）に対応した値（例えば高振幅Ｌｏｗ）であることを示しており、且つ、入力信号（ＩＮ）が第３の電圧（ＶＥ３）に対応した値（例えば低振幅Ｈｉｇｈ）のとき、第１の回路（Ｍ４）を導通させ、出力端子（４）の出力信号（ＯＵＴ）が第１の電圧（ＶＥ１）に対応した値（例えば高振幅Ｈｉｇｈ）であることを示しているときは、入力信号（ＩＮ）の値によらずに、第１の回路（Ｍ４）を非導通とする制御を行う第３の回路（トランジスタＭ３、Ｍ１、Ｍ２）とを備え、第２の回路（Ｍ５）は、入力信号（ＩＮ）が第４の電圧（ＶＥ４）に対応した値（低振幅Ｌｏｗ）のとき、導通し、第３の電圧（ＶＥ３）に対応した値（低振幅Ｈｉｇｈ）のとき、非導通とされる。

本発明において、出力端子（４）と第３の回路（トランジスタＭ３、Ｍ１、Ｍ２）の間の帰還パスには、第１の遅延回路（１０）が設けられている。第１の遅延回路（１０）は、出力端子（４）の出力信号（ＯＵＴ）を受け、該出力信号を逆相（反転）で遅延させた信号を前記帰還信号として、前記第３の回路を構成する回路（トランジスタＭ３、Ｍ２）に供給する。

さらに、本発明の別の態様においては、出力端子（４）の出力信号を同相で遅延させる第２の遅延回路（２０）を備え、第２の回路は、入力信号（ＩＮ）が第４の電圧（ＶＥ４）に対応した値（低振幅Ｌｏｗ）であり、且つ、第２の遅延回路（２０）の出力が第１の電圧（ＶＥ１）に対応した値（例えば高振幅Ｈｉｇｈ）のとき、導通し、入力信号（ＩＮ）が前記第３の電圧（ＶＥ３）に対応した値（低振幅Ｈｉｇｈ）のとき、又は、第２の遅延回路（２０）の出力が第２の電圧（ＶＥ２）に対応した値（例えば高振幅Ｌｏｗ）のとき、非導通とされる。かかる構成により、入力信号の波形鈍り等に対して、デューティの崩れを抑制し、貫通電流を抑制することができる。以下、実施例に即して説明する。

＜実施例１＞
図１は、本発明の第１の実施例の構成を示す図である。図１において、ＩＮ、ＩＮＢは、第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）の振幅を有する互いに相補な低振幅の入力信号である。ＯＵＴは第１及び第２電圧レベル（ＶＥ１及びＶＥ２）の振幅を有する高振幅の出力信号である。ＶＥ１、ＶＥ２は高電位、低電位側の第１、第２の電源電圧である。図１において、ＶＥ１、ＶＥ２、ＶＥ３、ＶＥ４の電位の関係は、ＶＥ２≦ＶＥ４＜ＶＥ３＜ＶＥ１とされる。

図１を参照すると、本発明の第１の実施例のレベルシフト回路は、
第１電圧レベル（ＶＥ１）を与える第１の電源端子（Ｅ１）にソースが接続されたｐＭＯＳトランジスタＭ３と、
ｐＭＯＳトランジスタＭ３のドレインにドレインが接続され、低振幅の入力信号（ＩＮ）をゲートに受けるｎＭＯＳトランジスタＭ１と、
ｎＭＯＳトランジスタＭ１のソースにドレインが接続され、第２電圧レベル（ＶＥ２）を与える第２の電源端子（Ｅ２）にソースが接続されたｎＭＯＳトランジスタＭ２と、
第１の電源端子（Ｅ１）にソースが接続され、ｐＭＯＳトランジスタＭ３のドレインにゲートが接続されたｐＭＯＳトランジスタＭ４と、
ｐＭＯＳトランジスタＭ４のドレインにドレインが接続され、第２の電源端子（Ｅ２）にソースが接続され、入力信号（ＩＮ）の相補信号（ＩＮＢ）をゲートに受けるｎＭＯＳトランジスタＭ５と、
ｐＭＯＳトランジスタＭ４のドレインとｎＭＯＳトランジスタＭ５のドレインの接続点である出力端子４に入力が接続されたインバータ（ＩＮＶ）を含む第１の遅延回路１０と、
を備えている。なお、ｐＭＯＳトランジスタは、特許請求の範囲の第１導電型、ｎＭＯＳトランジスタは、特許請求の範囲の第２導電型のトランジスタに対応する。

第１の遅延回路１０の出力ノード５は出力信号（ＯＵＴ）の帰還路をなし、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ２のゲートに共通に接続されている。特に制限されないが、第１の遅延回路１０は、高位側と低位側の電源電圧をそれぞれ、ＶＥ１、ＶＥ２とし、出力ノード５の振幅はＶＥ１、ＶＥ２とされる。

図２は、図１の回路の動作を説明するための電圧波形図である。図２には、図１のＩＮ、ＩＮＢ（振幅はＶＥ４、ＶＥ３）、ノード３の電圧Ｖ３、出力端子４の出力信号電圧ＯＵＴ、第１の遅延回路１０の出力の電圧（ノード５の電圧）Ｖ５が示されている。

タイミングｔ０の直前において、低振幅の入力信号ＩＮがＬｏｗ（ＶＥ４）、ＩＮＢはＨｉｇｈ（ＶＥ３）であり、ｎＭＯＳトランジスタＭ１は非導通状態、ｎＭＯＳトランジスタＭ５は導通状態であり、出力端子４の出力信号電圧ＯＵＴはＬｏｗ、第１の遅延回路１０の出力Ｖ５はＨｉｇｈであり、ｎＭＯＳトランジスタＭ２を導通とし、ｐＭＯＳトランジスタＭ３を非導通とする。ｐＭＯＳトランジスタＭ３、ｎＭＯＳトランジスタＭ１が非導通であることから、ノード３はフローティング状態とされる。なお、図２では、ノード３は前の状態のレベルを保持しＨｉｇｈレベルとして描かれている。

タイミングｔ０において、入力信号ＩＮがＬｏｗレベル（ＶＥ４）からＨｉｇｈレベル（ＶＥ３）に変化するとき（このとき、逆相入力信号ＩＮＢはＨｉｇｈレベルからＬｏｗレベルに変化）、入力信号ＩＮをゲートに受けるｎＭＯＳトランジスタＭ１は導通する。タイミングｔ０において、ノード５の電位Ｖ５はＨｉｇｈレベルとされており、ｎＭＯＳトランジスタＭ２は導通状態とされ、ｐＭＯＳトランジスタＭ３は非導通とされており、このため、入力信号ＩＮの立ち上がりに応答して、ノード３の電圧（Ｖ３）は、ＶＥ２側に引き下げられる（図２のＩＮの立ち上がりエッジからＶ３の立ち下がりエッジへの矢線参照）。

この結果、ノード３の電圧（Ｖ３）をゲートに受けるｐＭＯＳトランジスタＭ４は導通状態となる。また、タイミングｔ０でＨｉｇｈ（ＶＥ３）からＬｏｗ（ＶＥ４）に変化する逆相入力信号ＩＮＢをゲートに受けるｎＭＯＳトランジスタＭ５は非導通となり、出力端子４を高電位（ＶＥ１）側から充電して、高振幅の出力信号ＯＵＴを、Ｌｏｗレベル（ＶＥ２）からＨｉｇｈレベル（ＶＥ１）とする（図２のＶ３の立ち下がりエッジからＯＵＴの立ち上がりエッジへの矢線参照）。

この後、Ｈｉｇｈレベル（ＶＥ１）の出力信号ＯＵＴを入力する第１の遅延回路１０の出力ノード５の電圧Ｖ５はＬｏｗ（ＶＥ２）となり、ｎＭＯＳトランジスタＭ２は非導通となり、ｐＭＯＳトランジスタＭ３は導通し、ノード３の電圧Ｖ３は高電位ＶＥ１側に引き上げられる（図２のＶ５の立ち下がりエッジからＶ３の立ち上がりエッジへの矢線参照）。

この結果、ノード３の電圧Ｖ３をゲートに受けるｐＭＯＳトランジスタＭ４は非導通となる。また、このとき、逆相入力信号ＩＮＢはＬｏｗレベル（ＶＥ２）であるため、ｎＭＯＳトランジスタＭ５は非導通（ターンオフ）となり、出力端子４は、フローティング状態となる。出力端子４の出力信号ＯＵＴのＨｉｇｈ状態は、出力端子４の寄生容量（出力端子４に接続される容量性負荷）で蓄積保持される。図２の波形ＯＵＴにおいてＴａで示す範囲は、出力端子４がフローティング状態（ＩＮ＝Ｖ４、Ｖ５＝ＶＥ１）の期間を示している。

次に、タイミングｔ１で、入力信号ＩＮがＨｉｇｈレベル（ＶＥ３）からＬｏｗレベル（ＶＥ４）、逆相入力信号ＩＮＢがＬｏｗレベル（ＶＥ４）からＨｉｈレベル（ＶＥ３）に変化するとき、ｎＭＯＳトランジスタＭ１は非導通、ｎＭＯＳトランジスタＭ５は導通となる。このとき、ｐＭＯＳトランジスタＭ４は非導通とされる。よって、導通状態のｎＭＯＳトランジスタＭ５を介して、出力端子４の電荷が放電され、出力信号ＯＵＴはＬｏｗレベル（ＶＥ１）に立ち下がる（図２のｔ１におけるＩＮＢの立ち上がりエッジからＯＵＴの立ち下がりエッジへの矢線参照）。

この出力信号ＯＵＴのＨｉｇｈからＬｏｗへの遷移に応答して、第１の遅延回路１０の出力電圧（ノード５の電位）Ｖ５はＬｏｗからＨｉｇｈに立ち上がる（図２のＯＵＴの立ち下がりエッジからＶ５の立ち上がりエッジへの矢線参照）。

また、ノード５の電位Ｖ５がＨｉｇｈのとき、ｐＭＯＳトランジスタＭ３は非導通とされ、入力信号ＩＮがＬｏｗのとき、ｎＭＯＳトランジスタＭ１は非導通となるため、ノード３は、フローティング状態となり、ノード３の電圧は、タイミングｔ１よりも前の値であるＨｉｇｈレベル（ＶＥ１）のままとされる。このため、ｐＭＯＳトランジスタＭ４も非導通とされる。図２の波形Ｖ３にＴｃで示す範囲は、ノード３がフローティング状態（ＩＮ＝Ｖ４、Ｖ５＝ＶＥ１）の期間を示している。

次に、タイミングｔ２で、入力信号ＩＮがＬｏｗレベル（ＶＥ４）からＨｉｇｈレベル（ＶＥ３）、逆相入力信号ＩＮＢがＨｉｇｈレベル（ＶＥ３）からＬｏｗレベル（ＶＥ４）に変化しているが、このタイミングｔ２における回路動作は、タイミングｔ０の回路動作と同一であるため、説明は省略する。

本実施例によれば、ノード３と出力端子４（ノード４）において、各ノードとも充電動作と放電動作は同時に発生することはない。すなわち、ノード３の充電動作（放電動作）が行われるときは、ノード３の放電動作（充電動作）は行われない。また、出力端子４の充電動作（放電動作）が行われるときは、出力端子４の放電動作（充電動作）は行われない。このため、高速動作が可能となる。

なお、本実施例において、第１の遅延回路１０は、入力した信号を反転して出力する構成とされ、縦続接続した奇数個のインバータ等で構成できる。図１では、第１の遅延回路１０はインバータ（ＩＮＶ）１段の構成とされているが、後述されるように、例えば３段等の奇数段のインバータで構成してもよい。

なお、本実施例は、入力信号ＩＮ及び相補信号ＩＮＢのＨｉｇｈレベル（ＶＥ３）を高電位側（ＶＥ１）に大きくレベルシフトさせるのに好適な構成として例示している。入力信号ＩＮ及び相補信号ＩＮＢのＬｏｗレベル（ＶＥ４）を低電位側（ＶＥ２）に大きくレベルシフトさせるのに好適な構成とする場合は、図面は省略するが、図１において、電源電圧の電位の順序を入れ替える（ＶＥ１≦ＶＥ３＜ＶＥ４＜ＶＥ２）とともに、各トランジスタの導電型を入れ替える（ｐＭＯＳはｎＭＯＳへ、ｎＭＯＳはｐＭＯＳへ入れ替える）ことで容易に実現できる。

＜実施例２＞
本発明の第２の実施例について説明する。図３は、本発明の第２の実施例の構成を示す図である。図３を参照すると、本実施例においては、図１に示した構成において、ｎＭＯＳトランジスタＭ１、Ｍ２の接続を入れ替えたものである。すなわち、入力信号ＩＮをゲートに受けるｎＭＯＳトランジスタＭ１のソースを第２の電源端子（Ｅ２）に接続し、第１の遅延回路１０の出力５をゲートに受けるｎＭＯＳトランジスタＭ２をノード３とｎＭＯＳトランジスタＭ１のドレイン間に接続したものである。かかる構成においても、前記第１の実施例と同様に動作する。

＜実施例３＞
次に本発明の第３の実施例について説明する。図４は、本発明の第３の実施例の構成を示す図である。図４を参照すると、本発明の第３の実施例においては、第２の電源端子Ｅ２と出力端子４との間に直列形態に接続された、ｎＭＯＳトランジスタＭ５とｎＭＯＳトランジスタＭ６を備えている。ｎＭＯＳトランジスタＭ５は、図１の実施例１と同様、ドレインが出力端子４に接続され、ゲートに入力信号ＩＮＢを受ける。ｎＭＯＳトランジスタＭ６は、ドレインがｎＭＯＳトランジスタＭ５のソースに接続され、ソースが第２の電源端子Ｅ２に接続され、ゲートに、出力信号ＯＵＴと同相の遅延信号を受ける。なお、前記第１、第２の実施例において、ｎＭＯＳトランジスタＭ１、Ｍ２の接続を入れ替えたように、本実施例においても、ｎＭＯＳトランジスタＭ５、Ｍ６の接続順を入れ替えてもよい。

また、本実施例においても、入力信号ＩＮ及び相補信号ＩＮＢのＨｉｇｈレベル（ＶＥ３）を高電位側（ＶＥ１）に大きくレベルシフトさせるのに好適な構成として例示しており、入力信号ＩＮ及び相補信号ＩＮＢのＬｏｗレベル（ＶＥ４）を低電位側（ＶＥ２）に大きくレベルシフトさせるのに好適な構成とする場合は、電源電圧の電位の順序を入れ替える（ＶＥ１≦ＶＥ３＜ＶＥ４＜ＶＥ２）とともに、各トランジスタの導電型を入れ替える（ｐＭＯＳはｎＭＯＳへ、ｎＭＯＳはｐＭＯＳへ入れ替える）ことで実現可能である。

第１の遅延回路１０は、出力信号ＯＵＴを入力し、出力信号ＯＵＴの逆相遅延信号（Ｖ５）をノード５を出力する奇数段のインバータ等で構成される。第２の遅延回路２０は、出力信号ＯＵＴの同相の遅延信号（Ｖ６）をノード６に出力する偶数段のインバータで構成される。図４の実施例では、第２の遅延回路２０が第１の遅延回路１０に含まれる構成例を示しているが、第１の遅延回路１０が第２の遅延回路２０に含まれる構成としてもよい。また、特に制限されないが、図４において、第２の遅延回路２０は２段のインバータＩＮＶで構成され、第１の遅延回路１０は、第２の遅延回路２０と、第２の遅延回路２０の出力を受ける１段のインバータの計３段のインバータで構成されている。

本実施例によれば、入力信号ＩＮ、ＩＮの相補信号が大幅に鈍る場合でも、デユーティ特性がよく、低電力・高速動作を可能としている。

図５は、図４の回路の動作を説明するための電圧波形図である。図５には、図４のＩＮ、ＩＮＢ（振幅ＶＥ４、ＶＥ３）、ノード３の電圧Ｖ３、出力端子４の出力信号電圧ＯＵＴ、第１の遅延回路１０の出力の電圧（ノード５の電圧）Ｖ５、第２の遅延回路２０の出力の電圧（ノード６の電圧）Ｖ６が示されている。

ＩＮ、ＩＮＢは波形鈍りにより、立ち上がり、立ち下がりのスルーレート（ｓｌｅｗ ｒａｔｅ）が小さくなり、図５のＩＮ、ＩＮＢにおける立ち上がり、立ち下がり遷移における時間区間ｔｓでは、ｎＭＯＳトランジスタＭ１、Ｍ５がともに導通状態となる（ターンオンする）。

タイミングｔ０の直前において、低振幅の入力信号ＩＮがＬｏｗ（ＶＥ４）、ＩＮＢはＨｉｇｈ（ＶＥ３）であり、ｎＭＯＳトランジスタＭ１は非導通状態、ｎＭＯＳトランジスタＭ５は導通状態である。出力端子４の出力信号ＯＵＴはＬｏｗ（ＶＥ２）のフローティング状態とされる（ｐＭＯＳトランジスタＭ４、ｎＭＯＳトランジスタＭ６が非導通であるため）。第１の遅延回路１０の出力Ｖ５はＨｉｇｈ（ＶＥ１）、第２の遅延回路２０の出力Ｖ６はＬｏｗ（ＶＥ２）であり、ｎＭＯＳトランジスタＭ２を導通とし、ｐＭＯＳトランジスタＭ３を非導通とする。このとき、ｎＭＯＳトランジスタＭ１は非導通であるため、ノード３は、Ｈｉｇｈ（ＶＥ１）のフローティング状態とされる。

タイミングｔ０から、入力信号ＩＮがＬｏｗレベル（ＶＥ４）からＨｉｇｈレベル（ＶＥ３）に変化するとき（このとき、逆相入力信号ＩＮＢはＨｉｇｈレベルからＬｏｗレベルに変化）、入力信号ＩＮをゲートに受けるｎＭＯＳトランジスタＭ１は導通する。この時、ノード５の電位Ｖ５はＨｉｇｈレベル（ＶＥ１）とされており、ｎＭＯＳトランジスタＭ２は導通状態とされており、ｐＭＯＳトランジスタＭ３は非導通とされ、このため、ノード３の電圧（Ｖ３）はＶＥ２側に立ち下がる（図５のＩＮの立ち上がりからＶ３の立ち下がりへの矢線参照）。

この結果、ノード３の電圧（Ｖ３）をゲートに受けるｐＭＯＳトランジスタＭ４は導通状態となり、出力端子４の出力信号電圧ＯＵＴをＨｉｇｈレベル（ＶＥ１）側から充電して、高振幅の出力信号ＯＵＴをＬｏｗレベル（ＶＥ２）からＨｉｇｈレベル（ＶＥ１）にする（図５のＶ３の立ち下がりエッジからＯＵＴの立ち上がりエッジへの矢線参照）。タイミングｔ０でＨｉｇｈ（ＶＥ３）からＬｏｗ（ＶＥ４）に変化する逆相入力信号ＩＮＢの立ち下がりのスルーレートが小さいため、ｎＭＯＳトランジスタＭ５が、ｎＭＯＳトランジスタＭ１と同時に導通状態となる期間ｔｓにおいても、ｎＭＯＳトランジスタＭ６は非導通状態であるため、出力端子４と第２電源端子Ｅ２間の電流パスはカットされている。このため、立ち下がりスルーレートの低い入力信号ＩＮＢに対し、ｐＭＯＳトランジスタＭ４により、出力端子４をＨｉｇｈレベル（ＶＥ１）側から充電して、高振幅の出力信号電圧ＯＵＴをＬｏｗレベル（ＶＥ２）からＨｉｇｈレベル（ＶＥ１）にする。すなわち、出力信号ＯＵＴは入力信号ＩＮ、ＩＮＢの波形鈍りの影響を受けず、デユーティ比が崩れることはない。

出力信号ＯＵＴのＬｏｗ（ＶＥ２）からＨｉｇｈ（ＶＥ１）への遷移を受け、第２の遅延回路２０の出力Ｖ６は所定の遅延時間（ｔｐ１）ののちＬｏｗ（ＶＥ２）からＨｉｇｈ（ＶＥ１）に遷移し（図５のＯＵＴの立ち上がりエッジからＶ６の立ち上がりエッジへの矢線参照）、ｎＭＯＳトランジスタＭ６は導通状態となる（ターンオンする）。

図５のノード６の電位Ｖ６の波形は、出力信号ＯＵＴを同相で遅延させた信号であり、波形Ｖ６の立ち上がり開始時点のｔｐ１は、出力信号ＯＵＴの立ち上がりエッジからの第２の遅延回路２０（インバータ２段分）の遅延時間に対応する。

図５のノード５の電位Ｖ５の波形はノード６の電位Ｖ６（出力信号ＯＵＴ）を逆相で遅延させた信号であり、波形Ｖ５の立ち下がり開始時点のｔｐ２は、ノード６の電位Ｖ６の立ち上がりエッジから、第１の遅延回路１０のインバータ１段分の遅延時間に対応する。すなわち、ノード６の電位Ｖ６の波形は出力信号ＯＵＴを同相でｔｐ１遅延させた信号である。ここで、ｔｐ１は入力信号の遷移期間ｔｓよりも、時間的にあとに位置するように第１の遅延回路１０の遅延時間が設定される。

第２の遅延回路２０の出力Ｖ６の立ち上がりから所定の遅延時間ののち、第１の遅延回路１０の出力ノード５の電圧Ｖ５は、Ｈｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）に立ち下がる（図５のＶ６の立ち上がりエッジからＶ５の立ち下がりエッジの矢線参照）。このため、ｎＭＯＳトランジスタＭ２は非導通状態となり、ｐＭＯＳトランジスタＭ３は導通状態となる。この結果、ノード３は充電され、その電位Ｖ３はＨｉｇｈ（ＶＥ１）となる（図５のＶ５の立ち下がりエッジからＶ３の立ち上がりエッジの矢線参照）。

ＨｉｇｈのＶ３をゲート電位として受けるｐＭＯＳトランジスタＭ４は非導通状態となる。また、このとき、逆相入力信号ＩＮＢをゲートに受けるｎＭＯＳトランジスタＭ５は非導通状態とされ、この結果、出力端子４はＨｉｇｈ（ＶＥ１）のフローティング状態となる。図５に示す例では、出力端子４の寄生容量等により、Ｈｉｇｈレベル（ＶＥ１）が保持される。図５の出力信号波形ＯＵＴにおいてＴａの範囲は、出力端子４がＨｉｇｈ（ＶＥ１）のフローティング状態であることを示している（ＩＮＢ≒ＶＥ４、Ｖ３＝ＶＥ１）。

次に、タイミングｔ１で、入力信号ＩＮがＨｉｇｈレベル（ＶＥ３）からＬｏｗレベル（ＶＥ４）、逆相入力信号ＩＮＢがＬｏｗレベル（ＶＥ４）からＨｉｈレベル（ＶＥ３）に変化する。タイミングｔ１直後、ノード３の電位はＨｉｇｈレベルであるため、ｐＭＯＳトランジスタＭ４は非導通とされ、ノード６の電位Ｖ６はＨｉｇｈであるため、ｎＭＯＳトランジスタＭ６は導通状態、逆相入力信号ＩＮＢの電圧が、ｎＭＯＳトランジスタの閾値電圧以上となるとｎＭＯＳトランジスタＭ５が導通状態となり、出力端子ＯＵＴの電荷は放電され、Ｈｉｇｈ（ＶＥ１）からＬｏｗ（ＶＥ２）に立ち下がる（図５のＩＮＢの立ち上がりからＯＵＴの立ち下がりエッジへの矢線参照）。

このとき、ノード５の電位はＬｏｗ（ＶＥ２）であることから、ｎＭＯＳトランジスタＭ２は非導通状態とされる。相補入力信号ＩＮ、ＩＮＢの立ち下がり、立ち上がりのスルーレートは小さい（立ち下がり、立ち上がり時間が長い）。このため、本来、ｎＭＯＳトランジスタＭ１は非導通、ｎＭＯＳトランジスタＭ５は導通となるべきところが、相補入力信号ＩＮ、ＩＮＢの遷移におけるｔｓの期間、ｎＭＯＳトランジスタＭ１、Ｍ５の両方が導通する場合がある（ＩＮ、ＩＮＢが、ｎＭＯＳトランジスタの閾値電圧ＶＴの２倍以上の場合）。しかしながら、タイミングｔ１ののちのｔｓの期間において、ノード５の電位はＬｏｗとされ、ｎＭＯＳトランジスタＭ２は非導通であることから、ｎＭＯＳトランジスタＭ１が導通しても、ノード３と第２電源端子Ｅ２間のパスはカットされたままであり、ｐＭＯＳトランジスタＭ３は導通状態とされ、ノード３はＨｉｇｈレベル（ＶＥ１）に保たれる。したがって、ｐＭＯＳトランジスタＭ４は非導通状態とされる。出力信号ＯＵＴのＨｉｇｈからＬｏｗへの立ち下がりエッジから遅延時間ｔｐ３遅れてノード６の電位Ｖ６が立ち下がる（図５のＯＵＴの立ち下がりエッジからＶ６の立ち上がりエッジの矢線参照）。この遅延時間ｔｐ３は、第２の遅延回路２０のＴＰＬＨ（入力立ち下がりに対する出力立ち上がりの伝播遅延時間）である。

そして、ノード６の電位Ｖ６が立ち下りから第１の遅延回路１０のインバータ１段の遅延時間遅れて、ノード５の電位Ｖ５がＬｏｗ（ＶＥ２）からＨｉｇｈ（ＶＥ１）に立ち上がる（Ｖ６の立ち下がりエッジからＶ５の立ち上がりエッジへの矢線参照）。ノード５の電位Ｖ５がＨｉｇｈ（ＶＥ１）となると、ｐＭＯＳトランジスタＭ３が非導通となり、また、Ｌｏｗ（ＶＥ４）の入力信号をゲートに受けるｎＭＯＳトランジスタＭ１も非導通であるため、ノード３はＨｉｇｈ（ＶＥ１）のフローティング状態となる。すなわち、入力信号ＩＮ≒ＶＥ４、ノード５の電位Ｖ５＝ＶＥ１のとき、ノード３はＨｉｇｈ（ＶＥ１）のフローティング状態となる（図５の波形Ｖ３のＴｃの時間範囲参照）。よって、この場合、ノード３はその寄生容量等でＨｉｇｈレベルを保持し、ｐＭＯＳトランジスタＭ４は非導通に保持される。一方、ノード６の電位Ｖ６がＬｏｗに立ち下がると、ｎＭＯＳトランジスタＭ６が非導通となり、出力端子４はＬｏｗ（ＶＥ２）のフローティング状態とされる。すなわち、ノード３の電位Ｖ３がＶＥ１、ノード６の電位Ｖ６がＶＥ２のとき、出力端子４はＬｏｗ（ＶＥ２）のフローティング状態とされる（図５のＯＵＴのＴｂの時間範囲）。

次に、タイミングｔ２で、入力信号ＩＮがＬｏｗレベル（ＶＥ４）からＨｉｇｈレベル（ＶＥ３）、逆相入力信号ＩＮＢがＨｉｇｈレベル（ＶＥ３）からＬｏｗレベル（ＶＥ４）に変化しているが、このタイミングｔ２における回路動作は、タイミングｔ０の回路動作と同一であるため、説明は省略する。

＜実施例４＞
次に本発明の第４の実施例について説明する。図６は、本発明の第４の実施例の構成を示す図である。本実施例においては、図１の構成に、さらに、第１の電圧保持回路３０を付加したものである。他の構成は図１の第１の実施例の構成と同じである。以下では、前記第１の実施例との相違点について説明し、同一部分の説明は重複を回避するため、適宜省略する。

図６を参照すると、第１の電圧保持回路３０は、第１電源端子Ｅ１にソースが接続され、ゲートにバイアス電圧（ＢＰ）を入力し、ドレインがノード３に接続されたｐＭＯＳトランジスタＭ３１と、
第１電源端子Ｅ１にソースが接続され、ゲートにバイアス電圧（ＢＰ）を入力するｐＭＯＳトランジスタＭ３２と、ソースがｐＭＯＳトランジスタＭ３２のドレインに接続され、ノード５（第１の遅延回路１０の出力）にゲートが接続され、ドレインが出力端子４に接続されたｐＭＯＳトランジスタＭ３３と、を備えている。

第１の電圧保持回路３０の作用は、ｐＭＯＳトランジスタＭ３１のドレインからノード３に対して、電流Ｉｐ１を供給して、図２の期間Ｔｃ（ノード３がフローティング状態）に、ノード３の電位Ｖ３を、Ｈｉｇｈレベル（ＶＥ１）に保持する。

また、ｐＭＯＳトランジスタＭ３３のドレインから出力端子４に電流Ｉｐ２を供給して、図２の期間Ｔａに、出力信号電圧ＯＵＴをＨｉｇｈレベル（ＶＥ１）に保持する。

出力端子４がＬｏｗレベル（ＶＥ２）とされ、ノード５の電位Ｖ５がＨｉｇｈレベル（ＶＥ１）のときは、ｐＭＯＳトランジスタＭ３３は非導通（ターンオフ）とされ、電流Ｉｐ２は遮断される。

一方、ノード３の電圧Ｖ３がＬｏｗレベル（ＶＥ２）の期間、すなわち、ｎＭＯＳトランジスタＭ１、Ｍ２がともに導通状態のとき、ｐＭＯＳトランジスタＭ３１から電流Ｉｐ１がノード３から第２電源端子Ｅ２に流れる。しかし、それ以外の期間、すなわちノード３の電圧Ｖ３がＨｉｇｈレベルの期間、ｎＭＯＳトランジスタＭ１、Ｍ２のパスは非導通とされ、ｐＭＯＳトランジスタＭ３は導通又は非導通状態とされ、第１電源端子Ｅ１と第２電源端子Ｅ２間の電流パスが遮断されるため、電流Ｉｐ１はほとんど流れない。

＜実施例５＞
次に本発明の第５の実施例について説明する。図７は、本発明の第５の実施例の構成を示す図である。本実施例は、図４に示した第３の実施例の構成に、図６を参照して説明した第１の電圧保持回路３０と、さらに、第２の電圧保持回路４０を付加したものである。他の構成は、図４の第３の実施例の構成と同じである。以下では、前記第３の実施例との相違点について説明し、同一部分の説明は重複を回避するため、適宜省略する。

第２の電圧保持回路４０は、ソースが第２電源端子Ｅ２に接続され、ゲートにバイアス電圧ＢＮを受けるｎＭＯＳトランジスタＭ４１と、ソースがｎＭＯＳトランジスタＭ４１のドレインに接続され、出力端子４にドレインが接続され、第１の遅延回路１０の出力ノードＮ５にゲートが接続されたｎＭＯＳトランジスタＭ４２とを備えている。

第２の電圧保持回路４０の作用は、ｎＭＯＳトランジスタＭ４２のドレインから出力端子４にシンク電流Ｉｐ３（電流源トランジスタＭ４１の電流値）を供給して、図５の期間Ｔｂで、出力信号電圧ＯＵＴをＬｏｗレベル（ＶＥ２）に保持する。ノード５がＬｏｗレベル（ＶＥ２）のとき（出力信号電圧ＯＵＴはＨｉｇｈレベル（ＶＥ１）のとき）、ｎＭＯＳトランジスタＭ４２は非導通状態となり、電流Ｉｐ３は遮断される。出力端子４がＨｉｇｈのとき、第２の電圧保持回路４０において、出力端子４と第２電源端子Ｅ２間の電流パスが遮断されているため、電流Ｉｐ３は、出力信号ＯＵＴの変動時以外ほとんど流れない。

＜入力信号の波形鈍りについての検討＞
図８は、図１に示した第１の実施例において、入力信号ＩＮ、ＩＮＢが鈍る場合、相補の入力信号ＩＮ、ＩＮＢの立ち上がり、立ち下がりの期間Ｔｓで、ｎＭＯＳトランジスタＭ１、Ｍ５のゲート・ソース間電位が閾値電圧以上となって同時導通状態となり、期間Ｔｖにおいて、第１電源端子Ｅ１と第２電源端子Ｅ２間に貫通電流が流れ、Ｄｕｔｙも悪化する場合がある。

すなわち、入力信号ＩＮの立ち上がり時（逆相入力信号ＩＮＢの立ち下がり時）、ノード５の電位はＨｉｇｈ（ＶＥ１）とされ、ｎＭＯＳトランジスタＭ２は導通状態とされ、ｐＭＯＳトランジスタＭ３は非導通状態とされる。このとき、ｎＭＯＳトランジスタＭ１、Ｍ５が導通状態となると、ノード３がＬｏｗとなり、ｐＭＯＳトランジスタＭ４が導通し、ｎＭＯＳトランジスタＭ５が導通し、貫通電流が流れる。また出力信号電圧ＯＵＴの立ち上がりにより、ノード５がＬｏｗ（ＶＥ２）に変化すると、ｐＭＯＳトランジスタＭ３が導通状態となり、ｐＭＯＳトランジスタＭ３、ｎＭＯＳトランジスタＭ１、Ｍ２の電流パスに貫通電流が流れる。

図１の第１の実施例は、入力信号の波形鈍りが小さい場合に、適用可能である。入力信号の波形鈍りが大きい場合、あるいは波形鈍りを考慮する必要がある場合には、図４、図７等の回路構成が用いられる。

＜実施例６＞
次に本発明の第６の実施例について説明する。図９は、本発明のレベルシフト回路（レベル変換回路）５０を表示ドライバのデータ受信回路に用いる場合の構成例を示す図である。図９において、レベルシフト回路５０として、図１、図３、図４、図６、図７の構成を用いることができるが、相補入力信号ＩＮ、ＩＮＢの鈍りが大きい場合には、図４、図７の構成が好適とされる。

差動増幅回路（レシーバ）６０は、ソースが電源ＶＥ３に接続され、ゲートにバイアス電圧ＢＰを受けるｐＭＯＳトランジスタ（電流源トランジスタ）Ｍ５０と、共通接続されたソースがｐＭＯＳトランジスタ（電流源トランジスタ）Ｍ５０のドレインに接続され、小振幅の差動信号ＩＮ０、ＩＮ０Ｂをゲートに受ける差動対（ｐＭＯＳトランジスタＭ５１、Ｍ５２）と、ｐＭＯＳトランジスタＭ５１、Ｍ５２のドレインと電源ＶＥ４間に接続された負荷素子Ｒ５３、Ｒ５４を備えている。負荷素子Ｒ５３、Ｒ５４の端子電圧がレベルシフト回路５０の入力端子１、２に接続されている。差動増幅回路（レシーバ）６０の差動出力の鈍りが大きい場合には、図４、図７の構成を用いることで、デューティ崩れを回避することができる。

＜実施例７＞
次に本発明の第７の実施例について説明する。図１０は、本発明の表示装置のデータドライバ（表示ドライバ、カラムドライバともいう）の構成の一実施例の構成を示す図である。図１０は、本発明のレベルシフト回路を、多出力ドライバのレベルシフト回路に適用した一例を示している。図１０を参照すると、小振幅差動信号（表示データ）を入力するデータ受信回路８１と、データ受信回路８１の出力をタイミング制御信号に基づき、シリアルパラレル変換するシリアルパラレル変換回路８２と、シリアルパラレル変換回路８２からのパラレル出力を受け、タイミング制御信号２に基づき、ラッチアドレスを選択するラッチアドレスセレクタと、該セレクタで選択されたパラレル出力をラッチするラッチ８３と、ラッチ８３の出力をレベルシフトするレベルシフタ群８４と、レベルシフタ群８４の出力信号（映像データ）と、参照電圧発生回路８７から互いにレベルの異なる参照電圧を受け、映像データに対応する階調電圧を出力するデジタルアナログ変換回路群（ＤＡＣ）８５と、デジタルアナログ変換回路群（ＤＡＣ）８５の出力電圧を受けデータ線を駆動する出力バッファ群８６と、データ受信回路８１、レベルシフトタ群８４、出力バッファ群８４にバイアス電圧を供給するバイアス電圧発生回路８８を備えている。レベルシフタ群８４、デジタルアナログ変換回路群（ＤＡＣ）８５、出力バッファ群８６は、電源電圧（ＶＥ１、ＶＥ２）で駆動される。出力バッファ群８６の出力は表示パネルのデータ線群にそれぞれ接続される。不図示の走査ドライバによりライン単位に走査選択される画素群に、データ線群からの映像信号が書き込まれ、表示が行われる。なお、画素としては、液晶素子、有機ＥＬ（Ｏｒｇａｎｉｃ ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子であってよい。

図１０に示す構成において、レベルシフタ群８４は、前記実施例で説明したレベルシフト回路を備えている。本発明のレベルシフト回路を適用することで、低消費電力、高速動作のデータドライバを実現でき、省面積化による低コスト化も実現可能である。
上記した実施形態は以下のように付記される（ただし、以下に限定されない）。
（形態１）
第１の電圧を与える第１の給電端子とレベルシフト回路の出力端子との間に接続され、導通時、前記出力端子を前記第１の電圧とする第１の回路と、
第２の電圧を与える第２の給電端子と前記出力端子との間に接続され、導通時、前記出力端子を前記第２の電圧とする第２の回路と、
前記出力端子の出力信号を、帰還パスを介して、帰還させた信号を受け、前記帰還信号が、前記出力端子の出力信号が前記第２の電圧に対応した値であることを示しており、且つ、レベルシフト回路への入力信号が第３の電圧に対応した値のときに、前記第１の回路を導通させ、
前記帰還信号が、前記出力端子の出力信号が前記第１の電圧に対応した値であることを示しているときは、前記入力信号の値によらずに、前記第１の回路を非導通とする制御を行う第３の回路と、
を備え、
前記第２の回路は、前記入力信号が第４の電圧に対応した値のとき、導通し、前記第３の電圧に対応した値のときは、非導通とされ、
前記第１の電圧に対する前記第２の電圧の高低と、前記第３の電圧に対する前記第４の電圧の高低との関係が等しく、且つ、前記第３の電圧と前記第４の電圧を振幅範囲とする前記入力信号は、前記第１の電圧と前記第２の電圧を振幅範囲とする前記出力信号よりも低振幅である、レベルシフト回路。
（形態２）
前記第３の回路は、前記第１の給電端子と前記第２の給電端子間に直列形態に接続された第１乃至第３のトランジスタを備え、
前記第１のトランジスタは制御端子に前記帰還信号を受け、
前記第２及び第３のトランジスタのうち一方のトランジスタはその制御端子に前記入力信号を受け、他方のトランジスタはその制御端子に前記帰還信号を受け、
前記第１のトランジスタと前記第２のトランジスタの接続ノードが、前記第１の回路の導通と非導通を制御する制御端子に接続されている、形態１記載のレベルシフト回路。
（形態３）
前記第１のトランジスタは第１導電型とされ、前記帰還信号は、前記出力端子の出力信号を反転させたものであり、
前記第２及び第３のトランジスタは第１の導電型と逆導電型の第２導電型とされる、形態２記載のレベルシフト回路。
（形態４）
前記第１の回路が、前記第１の給電端子と前記出力端子間に接続され、制御端子が、前記第１のトランジスタと前記第２のトランジスタの接続ノードに接続された第１導電型の第４のトランジスタを備え、
前記第２の回路が、前記第２の給電端子と前記出力端子間に接続され、制御端子に前記入力信号と逆相の入力信号を受ける第２導電型の第５のトランジスタを備えている、ことを特徴とする形態３記載のレベルシフト回路。
（形態５）
前記帰還パスに、前記出力端子の出力信号を受け遅延させた信号を、前記帰還信号として、前記第３の回路に供給する第１の遅延回路を備えている、形態１乃至４のいずれか１に記載のレベルシフト回路。
（形態６）
前記第１の遅延回路は、前記出力端子の出力信号を逆相で遅延させた信号を、前記帰還信号として出力する、形態５記載のレベルシフト回路。
（形態７）
前記出力端子の前記出力信号を同相で遅延させる第２の遅延回路をさらに備え、
前記第２の回路は、前記入力信号が前記第４の電圧に対応した値であり、且つ、前記第２の遅延回路の出力が前記第１の電圧に対応した値のとき、導通し、
前記入力信号が前記第３の電圧に対応した値のとき、又は、前記第２の遅延回路の出力が前記第２の電圧に対応した値のとき、非導通とされる、形態５又は６に記載のレベルシフト回路。
（形態８）
前記出力端子の前記出力信号を同相で遅延させる第２の遅延回路をさらに備え、
前記第２の回路は、前記出力端子と前記第２の給電端子との間に、前記第５のトランジスタと直列形態に接続され、前記第２の遅延回路の出力信号を制御端子に受け、導通、非導通が制御される第２導電型の第６のトランジスタを備えている、形態４記載のレベルシフト回路。
（形態９）
前記第２の遅延回路の遅延時間は、前記第１の遅延回路の遅延時間よりも、インバータの１段又は３以上の奇数段分短い、形態７記載のレベルシフト回路。
（形態１０）
前記第１及び第２のトランジスタの接続ノードと、前記第１の回路の制御端子とを接続する接続ノードを、前記第１の電圧に保持する第１の電圧保持回路を備えている形態２乃至９のいずれか１に記載のレベルシフト回路。
（形態１１）
前記第１の電圧保持回路は、前記出力端子を前記第１の電圧に保持する形態１０記載のレベルシフト回路。
（形態１２）
前記第１の電圧保持回路は、
前記第１の給電端子と前記第１の回路の制御端子との間に接続された第１の電流源と、
前記第１の給電端子に接続された第２の電流源と、
前記第２の電流源の出力と前記出力端子の間に接続され、前記出力端子が前記第１の電圧のとき導通し、前記出力端子が前記第２の電圧のとき非導通とされる第１のスイッチと、
を備えた形態１１記載のレベルシフト回路。
（形態１３）
前記出力端子を前記第２の電圧に保持する第２の電圧保持回路を備えた形態１０又は１１記載のレベルシフト回路。
（形態１４）
前記第２の電圧保持回路は、
前記第２の給電端子に接続された第３の電流源と、
前記出力端子と前記第３の電流源の出力との間に接続され、前記出力端子が前記第２の電圧のとき導通し、前記出力端子が前記第１の電圧のとき、非導通とされる第２スイッチと、
を備えた形態１３記載のレベルシフト回路。
（形態１５）
第１の電圧を与える第１の給電端子と、第２の電圧を与える第２の給電端子間に直列形態に接続された第１乃至第３のトランジスタと、
前記第１の給電端子と前記第２の給電端子間に直列形態に接続された第４及び第５のトランジスタと、
前記第４及び第５のトランジスタの接続ノードに入力が接続され、入力した信号と逆相の遅延信号を出力する第１の遅延回路と、
を備え、
前記第４及び第５のトランジスタの接続ノードは前記レベルシフト回路の出力端子に接続され、
前記第２及び第３のトランジスタのうちの一方のトランジスタの制御端子と、前記第１のトランジスタの制御端子とは、前記第１の遅延回路の出力に共通に接続され、
前記第２及び第３のトランジスタのうちの他方のトランジスタの制御端子には、第３、第４の電圧を振幅範囲とする入力信号が入力され、
前記第１のトランジスタと前記第２のトランジスタの接続ノードが前記第４のトランジスタの制御端子に接続され、
前記第５のトランジスタの制御端子には、前記入力信号の相補信号が入力され、
前記第１のトランジスタ及び前記第４のトランジスタは第１導電型とされ、
前記第２のトランジスタ、前記第３のトランジスタ及び前記第５のトランジスタは第２導電型とされ、
前記第１の電圧に対する前記第２の電圧の高低と、前記第３の電圧に対する前記第４の電圧の高低との関係が等しく、且つ、前記第３の電圧と前記第４の電圧を振幅範囲とする前記入力信号は、前記第１の電圧と第２の電圧を振幅範囲とする前記出力信号よりも低振幅である、レベルシフト回路。
（形態１６）
前記第１の遅延回路が、
前記第４及び第５のトランジスタの接続ノードに入力が接続され、入力した信号と同相の遅延信号を出力する第２の遅延回路と、
前記第２の遅延回路の出力を受ける１段又は奇数段の反転回路と、
を備え、
前記出力端子と前記第２の給電端子間に、前記第５のトランジスタと直列形態に接続され、制御端子に、前記第２の遅延回路の出力を受ける第２導電型の第６のトランジスタを備えている、形態１５記載のレベルシフト回路。
（形態１７）
前記第１の給電端子と、前記第１のトランジスタの制御端子と、前記第４のトランジスタの制御端子の接続ノード間に接続された第１の電流源と、
前記第１の給電端子に接続された第２の電流源と、
前記第２の電流源の出力と前記出力端子の間に接続され、前記第１の遅延回路の出力を制御端子に受け、前記第１の遅延回路の出力が前記第２の電圧のとき導通し、前記第１の遅延回路の出力が前記第１の電圧のとき非導通とされる第１導電型の第７のトランジスタと、
を備えた形態１５又は１６記載のレベルシフト回路。
（形態１８）
前記第２の給電端子に接続された第３の電流源と、
前記出力端子と前記第３の電流源の出力との間に接続され、前記第２の遅延回路の出力を制御端子に受け、前記第２の遅延回路の出力が前記第１の電圧のとき導通し、前記第２の遅延回路の出力が前記第２の電圧のとき非導通とされる第２導電型の第８のトランジスタと、
を備えた形態１６記載のレベルシフト回路。
（形態１９）
入力信号を差動で受け差動で出力する差動回路と、
前記差動回路からの出力信号を前記入力信号として受ける形態１乃至１８のいずれか１に記載のレベルシフト回路と、
を備えたデータ受信回路。
（形態２０）
形態１乃至１８のいずれか１に記載のレベルシフト回路を備えた表示ドライバ。
（形態２１）
形態２０記載の表示ドライバを備え、
前記表示ドライバは、前記レベルシフト回路の出力をデジタルアナログ変換した信号を階調信号として、出力バッファを介して、表示パネルの信号線に出力する表示装置。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 入力端子
２ 相補入力端子（反転入力端子）
３ ノード
４ 出力端子
５ ノード
６ ノード
１０ 第１の遅延回路
２０ 第２の遅延回路
３０ 第１の電圧保持回路
４０ 第２の電圧保持回路
５０ レベルシフト回路
６０ 差動増幅回路（データ受信回路）
８１ データ受信回路
８２ シリアルパラレル変換回路
８３ ラッチアドレスセレクタ、ラッチ
８４ レベルシフタ群
８５ デジタルアナログ変換回路群
８６ 出力バッファ群
８７ 参照電圧発生回路
８８ バイアス電圧発生回路
１００ 第１のコンバータ
１１０ レベルコンバーティング
１２０ 遅延部
１３０ セルフリセット部
２００ 第２のコンバータ
２１０ レベルコンバーティング部
２２０ 遅延部、
２３０ セルフリセット部
３００ ラッチ部
３３１ ｐＭＯＳトランジスタ
３３２ ｎＭＯＳトランジスタ
３３３、３３４ インバータ
Ｅ１ 第１の電源端子
Ｅ２ 第２の電源端子
ＩＮ 入力信号
ＩＮＢ 逆相入力信号
ＩＮＶ インバータ
Ｍ１、Ｍ２、Ｍ５、Ｍ６、Ｍ４１ ｎＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ５０、Ｍ５１、Ｍ５２ ｐＭＯＳトランジスタ
Ｍ９ 電流源トランジスタ
ＯＵＴ 出力信号

Claims (11)

1. 第１の電圧を与える第１の給電端子とレベルシフト回路の出力端子との間に接続され、導通時、前記出力端子を前記第１の電圧とする第１の回路と、
   第２の電圧を与える第２の給電端子と前記出力端子との間に接続され、導通時、前記出力端子を前記第２の電圧とする第２の回路と、
   前記出力端子の出力信号を、帰還パスを介して、帰還させた信号を受け、前記帰還信号が、前記出力端子の出力信号が前記第２の電圧に対応した値であることを示しており、且つ、レベルシフト回路への入力信号が第３の電圧に対応した値のときに、前記第１の回路を導通させ、
   前記帰還信号が、前記出力端子の出力信号が前記第１の電圧に対応した値であることを示しているときは、前記入力信号の値によらずに、前記第１の回路を非導通とする制御を行う第３の回路と、
   を備え、
   前記第２の回路は、前記入力信号が第４の電圧に対応した値のとき、導通し、前記第３の電圧に対応した値のときは、非導通とされ、
   前記第３の回路は、前記第１の給電端子と前記第２の給電端子間に直列形態に接続された第１乃至第３のトランジスタを備え、
   前記第１のトランジスタは制御端子に前記帰還信号を受け、
   前記第２及び第３のトランジスタのうち一方のトランジスタはその制御端子に前記入力信号を受け、他方のトランジスタはその制御端子に前記帰還信号に受け、
   前記第１のトランジスタと前記第２のトランジスタの接続ノードが、前記第１の回路の導通と非導通を制御する制御端子に接続されており、
   前記第１のトランジスタは第１導電型とされ、前記帰還信号は、前記出力端子の出力信号を反転させたものであり、
   前記第２及び第３のトランジスタは第１の導電型と逆導電型の第２導電型とされ、
   前記第１の電圧に対する前記第２の電圧の高低と、前記第３の電圧に対する前記第４の電圧の高低との関係が等しく、且つ、前記第３の電圧と前記第４の電圧を振幅範囲とする前記入力信号は、前記第１の電圧と前記第２の電圧を振幅範囲とする前記出力信号よりも低振幅である、レベルシフト回路。
2. 前記第１の回路が、前記第１の給電端子と前記出力端子間に接続され、制御端子が、前記第１のトランジスタと前記第２のトランジスタの接続ノードに接続された第１導電型の第４のトランジスタを備え、
   前記第２の回路が、前記第２の給電端子と前記出力端子間に接続され、制御端子に前記入力信号と逆相の入力信号を受ける第２導電型の第５のトランジスタを備えている、ことを特徴とする請求項１記載のレベルシフト回路。
3. 前記帰還パスに、前記出力端子の出力信号を受け遅延させた信号を前記帰還信号として、前記第３の回路に供給する第１の遅延回路を備えている、請求項１又は２に記載のレベルシフト回路。
4. 前記第１の遅延回路は、前記出力端子の出力信号を逆相で遅延させて出力する、請求項３記載のレベルシフト回路。
5. 前記出力端子の前記出力信号を同相で遅延させる第２の遅延回路をさらに備え、
   前記第２の回路は、前記入力信号が前記第４の電圧に対応した値であり、且つ、前記第２の遅延回路の出力が前記第１の電圧に対応した値のとき、導通し、
   前記入力信号が前記第３の電圧に対応した値のとき、又は、前記第２の遅延回路の出力が前記第２の電圧に対応した値のとき、非導通とされる、請求項３又は４に記載のレベルシフト回路。
6. 前記出力端子の前記出力信号を同相で遅延させる第２の遅延回路をさらに備え、
   前記第２の回路は、前記出力端子と前記第２の給電端子との間に、前記第５のトランジスタと直列形態に接続され、前記第２の遅延回路の出力信号を制御端子に受け、導通、非導通が制御される第２導電型の第６のトランジスタを備えている、請求項２記載のレベルシフト回路。
7. 前記第２の遅延回路の遅延時間は、前記第１の遅延回路の遅延時間よりも、インバータの１段又は３以上の奇数段分短い、請求項５記載のレベルシフト回路。
8. 前記第１、第２のトランジスタの接続ノードと前記第１の回路の制御端子との接続ノードを前記第１の電圧に保持するとともに、前記出力端子を前記第１の電圧に保持する第１の電圧保持回路を備え、
   前記第１の電圧保持回路は、
   前記第１の給電端子と前記第１の回路の制御端子間に接続された第１の電流源と、
   前記第１の給電端子に接続された第２の電流源と、
   前記第２の電流源の出力と前記出力端子の間に接続され、前記出力端子が前記第１の電圧のとき導通し、前記出力端子が前記第２の電圧のとき非導通とされる第１のスイッチと、
   を備えている請求項２乃至７のいずれか１項に記載のレベルシフト回路。
9. 前記出力端子を前記第２の電圧に保持する第２の電圧保持回路を備え、
   前記第２の電圧保持回路は、
   前記第２の給電端子に接続された第３の電流源と、
   前記出力端子と前記第３の電流源の出力との間に接続され、前記出力端子が前記第２の電圧のとき導通し、前記出力端子が前記第１の電圧のとき非導通とされる第２スイッチと、を備えた請求項８記載のレベルシフト回路。
10. 入力信号を差動で受け差動で出力する差動回路と、
    前記差動回路からの出力信号を前記入力信号として受ける請求項１乃至９のいずれか１項記載のレベルシフト回路と、
    を備えたデータ受信回路。
11. 請求項１乃至９のいずれか１項記載のレベルシフト回路を備えた表示ドライバ。

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