CN102006053B - 电平移位电路及使用该电路的驱动器和显示装置 - Google Patents

Abstract

一种电平移位电路及使用该电路的驱动器和显示装置，具有：第一电路，连接在供给第一电压的第一供电端子和电平移位电路的输出端子之间，导通时使输出端子为第一电压；第二电路，连接在输出端子和供给第二电压的第二供电端子之间，导通时使输出端子为第二电压；第三电路，输入了输出信号的反馈信号，当反馈信号表示输出端子是对应于第二电压的值，并且电平移位电路的输入信号是对应于第三电压的值时，使第一电路导通，当表示输出端子是对应于第一电压的值时，使第一电路不导通，第二电路在输入信号的倒相信号是对应于第三电压的值时导通，在倒相信号是对应于第四电压的值时不导通。其中，第二电压≤第四电压＜第三电压＜第一电压。

Description

电平移位电路及使用该电路的驱动器和显示装置

技术领域

本发明涉及一种电平移位电路及使用该电路的驱动器和显示装置。

背景技术

近来，在显示装置领域开发了应用液晶显示装置和有机EL元件的显示器等应用多种显示器件的显示器。对于这些显示装置，倾向于要求高画质化(多灰度化)并提高扫描信号和灰度信号的电压振幅。因此，要求驱动显示面板的扫描线的行驱动器、以及利用灰度信号来驱动显示面板的数据线的列驱动器的各输出部高电压化。

另一方面，从显示控制器提供至行驱动器(扫描驱动器)以及列驱动器(数据驱动器)的各种控制信号以及图像数据信号要求利用少的布线数来实现高速传送、低EMI(Electromagnetic Interference：电磁干扰)等，这些信号正在低振幅化。另外，在行驱动器以及列驱动器内部，还要抑制处理随着高精细化、多灰度化而增加的数据量的逻辑电路的面积增大(高成本化)，因此采用微细工艺，与此相伴，逻辑电路的电源电压存在低电压化的趋势。即，要求行驱动器以及列驱动器在输入部低电压化，在输出部高电压化。

因此，在将输入部的低电压信号变换为输出部的高电压信号的电平移位电路中，必须将低振幅信号高速地变换为高振幅信号。

作为将低振幅信号高速地电平变换为高振幅信号的结构，例如，专利文献1中公开了如图11所示的结构，该结构具有第一转换器100、第二转换器200以及锁存部300，其中，第一转换器100具有：电平转换部110，其根据输入信号输出保持有与所述输入信号的电平不同的电平的电平变换信号；延迟部120，其使来自电平转换部110的电平变换信号延迟设定的延迟；自重置(Self reset)部130，其根据延迟部120所延迟的电平变化信号生成重置信号，并通过将该重置信号提供至电平转换部110，将输出的电平变换信号的脉冲宽度设定成所述设定的延迟和内部动作延迟的和，第二转换器200具有电平转换部210、延迟部220及自重置部230(图11引自专利文献1的图6)。

在图11中，在对第一转换器100施加如图12(图12引自专利文献1的图9)的波形Apos那样的输入信号DOU的情况下，输出如标号A1所示与波形Apos的上升沿对应的、如图12的波形B那样的命名为DOUO的第一变换信号B。通过增减构成延迟部120的倒相器的个数来增大或减小第一变换信号B的脉冲宽度D1。锁存部300内的pMOS晶体管331在波形B过渡至Low电平时导通。作为第二电源电压的VDDQ的High电平施加至构成锁存器L2的倒相器333的输入端，倒相器333进行倒相动作，并通过命名为DOUT的输出端输出如图12的波形D所示那样的Low电平的信号。即便pMOS晶体管331由于波形B恢复成High电平而被截止，也可以通过锁存器L2的锁存动作继续维持Low电平的信号。在锁存器L2设置为输出Low电平的信号的情况下，在通过nMOS晶体管332的导通动作来重置为止维持设置动作。参照图12的波形D，当波形Apos达到High电平时，波形D立即过渡至Low电平，因此输出信号高速地响应输入信号的上升沿。在对第二转换器200施加如图12的波形Aneg那样的输入信号DOD的情况下，输出如标号A2所示与波形Aneg的上升沿对应的如图12的波形C那样的命名为DOU0的第二变换信号C。锁存部300内的nMOS晶体管332在波形C过渡至High电平时导通。因此，构成锁存器L2的倒相器333的输入端变为Low电平并重置锁存器L2。通过倒相器333的动作，在命名为DODT的输出端输出如图12的波形D所示那样的High电平的信号。即便nMOS晶体管332被截止，也可以通过锁存器L2的锁存动作继续维持High电平的信号。在锁存器L2重置为输出High电平的信号的情况下，在pMOS晶体管331的导通动作出现为止维持重置动作。参照图12的波形D，作为单端信号输出的输出信号DOUT保持了与差动输入信号DOU、DOD的脉冲宽度一致的脉冲宽度，具有使得电平变换所需的全部延迟时间T1+T2最小化而进行高速响应的特性。

专利文献1：日本特开2003-152526号公报(其图6、图9)

下面给出本发明对关联技术的分析结果。

在参照图11、图12说明的电平移位电路中，虽然能够使电平变换高速化，但存在自重置部含有多个元件等电路复杂、元件数量大、省面积化困难的问题。

发明内容

因此，本发明的目的在于提供一种电平移位电路，通过使电路结构简单化来抑制元件数量的增大，并将低振幅的输入信号高速地变换为高振幅信号。

另外，本发明的其它目的在于提供一种驱动器及具有该驱动器的显示装置，在需要多个电平移位电路的多输出驱动器中实现高速动作并实现低功耗及节省面积(低成本)。

为解决上述问题，本申请所公开的发明大致包括以下结构。

根据本发明的一个侧面(方面)，提供一种电平移位电路，具有：第一电路，其连接在供给第一电压的第一供电端子和输出端子之间，在导通时使所述输出端子成为所述第一电压；第二电路，其连接在供给第二电压的第二供电端子和所述输出端子之间，在导通时使所述输出端子成为所述第二电压；第三电路，其中输入所述输出端子的输出信号经由反馈路径反馈的反馈信号，当所述反馈信号表示所述输出端子的输出信号是与所述第二电压对应的值，并且当所述输入信号是与第三电压对应的值时，使所述第一电路导通，当所述反馈信号表示所述输出端子的输出信号是与所述第一电压对应的值时，不依赖于所述输入信号的值而进行使所述第一电路不导通的控制，所述第二电路在所述输入信号是与第四电压对应的值时导通，在所述输入信号是与第三电压对应的值时不导通，所述第二电压相对于所述第一电压的高低和所述第四电压相对于所述第三电压的高低的关系相同，并且，将所述第三电压和所述第四电压作为振幅范围的所述输入信号的振幅低于将所述第一电压和所述第二电压作为振幅范围的所述输出信号的振幅。

在本发明中，在所述反馈路径中具有第一延迟电路，该第一延迟电路接收所述输出端子的输出信号并以反相方式延迟了的信号作为所述反馈信号提供至所述第三电路。

在本发明的另一侧面中，具有第二延迟电路，其将所述输出端子的所述输出信号以同相方式延迟，所述第二电路在所述输入信号为与所述第四电压对应的值，并且在所述第二延迟电路的输出为与所述第一电压对应的值时导通，所述第二电路在所述输入信号为与所述第三电压对应的值时，或者在所述第二延迟电路的输出为与所述第二电压对应的值时不导通。

发明效果

根据本发明，能够将低振幅的输入信号高速地变换为高振幅信号。

另外，根据本发明的其它侧面，对于输入信号的波形钝化等，能够抑制占空比变差，并能抑制贯通电流。

根据本发明，在需要多个电平移位电路的多输出驱动器及具有该驱动器的显示装置中，实现了高速动作、低功耗和节省面积(低成本)。

附图说明

图1是示出本发明第一实施例的结构的图。

图2是示出本发明第一实施例的定时动作的一个例子的图。

图3是示出本发明第二实施例的结构的图。

图4是示出本发明第三实施例的结构的图。

图5是示出本发明第三实施例的定时动作的一个例子的图。

图6是示出本发明第四实施例的结构的图。

图7是示出本发明第五实施例的结构的图。

图8是示出本发明第一实施例的定时动作的一个例子的图。

图9是示出本发明第六实施例的结构的图。

图10是示出本发明第七实施例的结构的图。

图11是示出专利文献1的电平移位电路的结构的一个例子的图。

图12是示出专利文献1的电平移位电路的定时动作的图。

具体实施方式

下面对本发明进行说明。根据本发明的一种方式，具有：第一电路(晶体管M4)，其连接在供给第一电压(VE1)的第一供电端子(电源端子)(E1)和输出端子(4)之间，并且在导通时使输出端子(4)成为第一电压(VE1)；第二电路(晶体管M5)，其连接在输出端子(4)和供给第二电压(VE2)的第二供电端子(电源端子)(E2)之间，并且在导通时使输出端子成为第二电压(VE2)；以及第三电路(晶体管M3、M1、M2)，其中输入输出端子(4)的输出信号(OUT)经由反馈路径(第一延迟电路10和节点5)反馈的反馈信号(V5)，当反馈信号(V5)表示输出端子(4)的输出信号(OUT)是对应于第二电压(VE2)的值(例如高振幅Low)，并且输入信号(IN)是对应于第三电压(VE3)的值(例如低振幅High)时，使第一电路(M4)导通；当表示输出端子(4)的输出信号(OUT)是对应于第一电压(VE1)的值(例如高振幅High)时，不依赖于输入信号(IN)的值而进行使第一电路(M4)不导通的控制。第二电路(M5)在输入信号(IN)是对应于第四电压(VE4)的值(例如低振幅Low)时导通，在输入信号(IN)是对应于第三电压(VE3)的值(例如低振幅High)时不导通。

在本发明中，在输出端子(4)和第三电路(晶体管M3、M1、M2)之间的反馈路径中设置有第一延迟电路(10)。第一延迟电路(10)接收输出端子(4)的输出信号(OUT)，通过对该输出信号进行反相(反转)而延迟的信号作为所述反馈信号提供至构成所述第三电路的电路(晶体管M3、M2)。

进一步，在本发明的其它方式中，具有对输出端子(4)的输出信号进行同相延迟的第二延迟电路(20)，第二电路在输入信号(IN)是与第四电压(VE4)对应的值(低振幅Low)、并且第二延迟电路(20)的输出是与第一电压(VE1)对应的值(例如高振幅High)时导通，在输入信号(IN)是与所述第三电压(VE3)对应的值(低振幅High)时，或者第二延迟电路(20)的输出是与第二电压(VE2)对应的值(例如高振幅Low)时不导通。通过这样的结构，对于输入信号的波形钝化等，能够抑制占空比变差，并能抑制贯通电流。下面通过实施例进行说明。

[实施例1]

图1是示出本发明第一实施例的结构的图。在图1中，IN、INB是具有第三及第四电压电平(VE3及VE4)的振幅的、相互互补的低振幅的输入信号。OUT是具有第一及第二电压电平(VE1及VE2)的振幅的、高振幅的输出信号。VE1、VE2是高电位、低电位侧的第一、第二电源电压。在图1中，VE1、VE2、VE3、VE4的电位关系为VE2≤VE4＜VE3＜VE1。

参照图1，本发明第一实施例的电平移位电路具有：pMOS晶体管M3，其源极连接至供给第一电压电平(VE1)的第一电源端子(E1)；nMOS晶体管M1，其漏极连接至pMOS晶体管M3的漏极，其栅极接收低振幅的输入信号(IN)；nMOS晶体管M2，其漏极连接至nMOS晶体管M1的源极，其源极连接至供给第二电压电平(VE2)的第二电源端子(E2)；pMOS晶体管M4，其源极连接至第一电源端子(E1)，其栅极连接至pMOS晶体管M3的漏极；nMOS晶体管M5，其漏极连接至pMOS晶体管M4的漏极，其源极连接至第二电源端子(E2)，其栅极接收输入信号(IN)的互补信号(INB)；以及第一延迟电路10，其包括倒相器(Inverter)(INV)，倒相器(INV)的输入端连接至pMOS晶体管M4的漏极和nMOS晶体管M5的漏极的连接点即输出端子4，输出连接至节点5。此外，pMOS晶体管对应于权利要求书中的第一导电类型晶体管，nMOS晶体管对应于权利要求书中的第二导电类型晶体管。

第一延迟电路10的输出节点5作为输出信号(OUT)的反馈线路，并且pMOS晶体管M3和nMOS晶体管M2的栅极共同连接至节点5。尽管没有特别地限定，第一延迟电路10将高电位侧和低电位侧的电源电压分别取VE1、VE2，输出节点5的振幅取VE1、VE2。

图2是用于说明图1中电路的动作的电压波形图。在图2中示出了图1中的IN、INB(振幅为VE4、VE3)、节点3的电压V3、输出端子4的输出信号电压OUT、第一延迟电路10的输出的电压(节点5的电压)V5。

在定时t0之前，低振幅的输入信号IN为Low(低电平)(VE4)、INB为High(高电平)(VE3)，nMOS晶体管M1为非导通状态，nMOS晶体管M5为导通状态，输出端子4的输出信号电压OUT为Low，第一延迟电路10的输出V5为High，nMOS晶体管M2导通，pMOS晶体管M3不导通。由于pMOS晶体管M3、nMOS晶体管M1不导通，因此节点3处于浮动(Floating)状态。此外，在图2中，节点3保持前一状态的电平，表示为High电平。

在定时t0，当输入信号IN从Low电平(VE4)变化为High电平(VE3)时(此时，反相输入信号INB从High电平变化为Low电平)，栅极接收输入信号IN的nMOS晶体管M1导通。在定时t0，节点5的电位V5为High电平，nMOS晶体管M2为导通状态，pMOS晶体管M3为非导通状态，因此，响应于输入信号IN的上升，节点3的电压(V3)被下拉至VE2侧(参照图2中从IN的上升沿指向V3的下降沿的箭头)。

这样的结果是栅极接收节点3的电压(V3)的pMOS晶体管M4成为导通状态。此外，在定时t0，在栅极接收从High(VE3)变化为Low(VE4)的反相输入信号INB的nMOS晶体管M5不导通，使得从高电位(VE1)侧对输出端子4进行充电，因而高振幅的输出信号OUT从Low电平(VE2)变为High电平(VE1)(参照图2中从V3的下降沿指向OUT的上升沿的箭头)。

此后，输入了High电平(VE1)的输出信号OUT的第一延迟电路10的输出节点5的电压V5变为Low(VE2)，nMOS晶体管M2变为不导通，pMOS晶体管M3导通，节点3的电压V3被上拉至高电位VE1侧(参照图2中从V5的下降沿指向V3的上升沿的箭头)。

这样的结果是栅极接收节点3的电压V3的pMOS晶体管M4变为不导通。另外，此时反相输入信号INB为Low电平(VE2)，因此nMOS晶体管M5不导通(Turn off)，输出端子4变为浮动状态。通过输出端子4的寄生电容(连接至输出端子4的电容性负载)的方式来蓄积保持输出端子4的输出信号OUT的High状态。图2的波形OUT中Ta所表示的范围示出了输出端子4处于浮动状态(IN＝VE3，V5＝VE2)的期间。

接下来，在定时t1，当输入信号IN从High电平(VE3)变化为Low电平(VE4)，并且反相输入信号INB从Low电平(VE4)变化为High电平(VE3)时，nMOS晶体管M1不导通、nMOS晶体管M5导通。此时，pMOS晶体管M4不导通。因此，经由导通状态的nMOS晶体管M5，输出端子4的电荷进行放电，输出信号OUT降低至Low电平(VE2)(参照图2中在定时t1时从INB的上升沿指向OUT的下降沿的箭头)。

响应于该输出信号OUT从High过渡至Low，第一延迟电路10的输出电压(节点5的电位)V5从Low升高至High(参照图2中从OUT的下降沿指向V5的上升沿的箭头)。

另外，当节点5的电位V5为High时，pMOS晶体管M3不导通，当输入信号IN为Low时，nMOS晶体管M1变为不导通，因此节点3变为浮动状态，节点3的电压维持定时t1之前的值即High电平(VE1)。因此，pMOS晶体管M4也不导通。图2的波形V3中以Tc表示的范围示出了节点3处于浮动状态(IN＝VE4，V5＝VE1)的期间。

接下来，在定时t2，输入信号IN从Low电平(VE4)变化为High电平(VE3)，反相输入信号INB从High电平(VE3)变化为Low电平(VE4)，但由于在该定时t2的电路动作与定时t0的电路动作相同，因此省略了说明。

根据本实施例，节点3和输出端子4(节点4)中的每一个均不会同时发生充电动作和放电动作。即，当进行节点3的充电动作(放电动作)时，不会进行节点3的放电动作(充电动作)。另外，当进行输出端子4的充电动作(放电动作)时，不会进行输出端子4的放电动作(充电动作)。因此能够进行高速动作。

此外，在本实施例中，第一延迟电路10为对输入的信号进行倒相并输出的结构，可以由级联连接的奇数个倒相器等构成。在图1中，第一延迟电路10由一个倒相器(INV)构成，但如后面所述，第一延迟电路10还可以由例如三个等奇数个倒相器构成。

此外，本实施例作为优选结构示出了进行电平移位使得输入信号IN以及互补信号INB的High电平(VE3)增大为高电位侧(VE1)。在优选为进行电平移位使得输入信号IN以及互补信号INB的Low电平(VE4)增大为低电位侧(VE2)的结构的情况下，虽然省略了附图，但能够通过替换图1中电源电压的电位的顺序(VE1≤VE3＜VE4＜VE2)并替换各晶体管的导电类型来(将pMOS替换为nMOS、nMOS替换为pMOS)容易地实现这种结构。

[实施例2]

下面对本发明第二实施例进行说明。图3是示出本发明第二实施例的结构的图。参照图3，在本实施例中，交换了在图1所示结构中nMOS晶体管M1、M2的连接。即，栅极接收输入信号IN的nMOS晶体管M1的源极连接至第二电源端子(E2)，栅极接收第一延迟电路10的输出5的nMOS晶体管M2连接在节点3和nMOS晶体管M1的漏极之间。在该结构中也进行与所述实施例1相同的动作。

[实施例3]

接下来对本发明的第三实施例进行说明。图4是示出本发明第三实施例的结构的图。参照图4，在本发明的第三实施例中具有在第二电源端子E2和输出端子4之间以串联方式连接的nMOS晶体管M5和nMOS晶体管M6。与图1的实施例1相同，nMOS晶体管M5的漏极连接至输出端子4，栅极接收输入信号INB。nMOS晶体管M6的漏极连接至nMOS晶体管M5的源极，源极连接至第二电源端子E2，栅极接收与输出信号OUT同相的延迟信号。此外，如所述第一、第二实施例中交换nMOS晶体管M1、M2的连接那样，在本实施例中也可以交换nMOS晶体管M5、M6的连接顺序。

另外，本实施例也作为优选结构示出了进行电平移位使得输入信号IN以及互补信号INB的High电平(VE3)增大为高电位侧(VE1)，在优选为进行电平移位使得输入信号IN以及互补信号INB的Low电平(VE4)增大为低电位侧(VE2)的结构的情况下，能够通过替换电源电压的电位的顺序(VE1≤VE3＜VE4＜VE2)并替换各晶体管的导电类型来(将pMOS替换为nMOS、nMOS替换为pMOS)实现这种结构。

第一延迟电路10由输入输出信号OUT并将输出信号OUT的反相延迟信号(V5)经节点5输出的奇数个倒相器等构成。第二延迟电路20由将与输出信号OUT同相的延迟信号(V6)输出至节点6的偶数个倒相器构成。虽然图4的实施例中示出了第二延迟电路20包含在第一延迟电路10中的结构例子，但也可以是第一延迟电路10包含在第二延迟电路20中的结构。另外，尽管没有特别的限定，在图4中第二延迟电路20由两个倒相器INV构成，第一延迟电路10由第二延迟电路20和接收第二延迟电路20的输出的一个倒相器共计三个倒相器构成。

根据本实施例，即使在输入信号IN及IN的互补信号大幅钝化的情况下，也可以实现占空比特性良好、低功耗且高速的动作。

图5是用于说明图4的电路的动作的电压波形图。图5示出了图4中的IN、INB(振幅VE4、VE3)、节点3的电压V3、输出端子4的输出信号电压OUT、第一延迟电路10的输出电压(节点5的电压)V5、以及第二延迟电路20的输出电压(节点6的电压)V6。

由于IN、INB的波形钝化，其上升、下降的电压转换速率(slew rate)变小，在图5的IN、INB的上升及下降的过渡时间区间ts中，nMOS晶体管M1、M5均成为导通状态(Turn on)。

在定时t0之前，低振幅的输入信号IN为Low(VE4)，INB为High(VE3)，nMOS晶体管M1为非导通状态，nMOS晶体管M5为导通状态。输出端子4的输出信号OUT为Low(VE2)的浮动状态(因为pMOS晶体管M4、nMOS晶体管M6不导通)。第一延迟电路10的输出V5为High(VE1)，第二延迟电路20的输出V6为Low(VE2)，nMOS晶体管M2导通，pMOS晶体管M3不导通。此时，由于nMOS晶体管M1不导通，因此节点3为High(VE1)的浮动状态。

从定时t0起，当输入信号IN从Low电平(VE4)变化为High电平(VE3)时(此时反相输入信号INB从High电平变化为Low电平)，栅极接收输入信号IN的nMOS晶体管M1导通。此时，节点5的电位V5为High电平(VE1)，nMOS晶体管M2为导通状态，pMOS晶体管M3不导通，因此节点3的电压(V3)降低至VE2侧(参照图5中从IN的上升指向V3的下降的箭头)。

这样的结果是栅极接收节点3的电压(V3)的pMOS晶体管M4变为导通状态，从High电平(VE1)侧对输出端子4的输出信号OUT充电，高振幅的输出信号OUT从Low电平(VE2)变为High电平(VE1)(参照图5中从V3的下降沿指向OUT的上升沿的箭头)。由于在定时t0从High(VE3)变化为Low(VE4)的反相输入信号INB下降的电压转换速率小，因此即使在nMOS晶体管M5与nMOS晶体管M1同时变为导通状态的期间ts中，由于nMOS晶体管M6为非导通状态，输出端子4和第二电源端子E2之间的电流路径被断开。因此，对于下降电压转换速率低的输入信号INB，通过pMOS晶体管M4从High电平(VE1)侧对输出端子4充电，高振幅的输出信号OUT从Low电平(VE2)变为High电平(VE1)。即，输出信号OUT不受输入信号IN、INB的波形钝化的影响，不会出现占空比变差。

受到输出信号OUT从Low(VE2)过渡到High(VE1)的影响，第二延迟电路20的输出V6在预定的延迟时间(tp1)之后从Low(VE2)过渡到High(VE1)(参照图5中从OUT的上升沿指向V6的上升沿的箭头)，nMOS晶体管M6变为导通状态。

图5中节点6的电位V6的波形是将输出信号OUT以同相的方式延迟了的信号，波形V6的上升开始时刻tp1对应于从输出信号OUT的上升沿开始的第二延迟电路20(两个倒相器的延迟量)的延迟时间。

图5的节点5的电位V5的波形是将节点6的电位V6(输出信号OUT)以反相方式延迟了的信号，波形V5的下降开始时刻tp2对应于从节点6的电位V6的上升沿开始的第一延迟电路10的一个倒相器的延迟量的延迟时间。即，节点6的电位V6的波形是将输出信号OUT以同相的方式延迟了tp1的信号。在此，第一延迟电路10的延迟时间被设定为tp1与输入信号的过渡期间ts相比在时间上靠后。

在从第二延迟电路20的输出电压V6的上升开始到预定的延迟时间之后，第一延迟电路10的输出节点5的电压V5从High(VE1)下降至Low(VE2)(参照图5中从V6的上升沿指向V5的下降沿的箭头)。因此，nMOS晶体管M2变为非导通状态，pMOS晶体管M3变为导通状态。这样的结果是，节点3被充电，其电位V3变为High(VE1)(参照图5中从V5的下降沿指向V3的上升沿的箭头)。

将High的V3作为栅极电位接收的pMOS晶体管M4变为非导通状态。另外，此时栅极接收反相输入信号INB的nMOS晶体管M5变为非导通状态，这样的结果是，输出端子4变为High(VE1)的浮动状态。在图5所示的例子中，通过输出端子4的寄生电容等来保持High电平(VE1)。图5的输出波形OUT中Ta的范围示出了输出端子4为High(VE1)的浮动状态(INB≈VE4，V3＝VE1)。

接下来，在定时t1，输入信号IN从High电平(VE3)变化为Low电平(VE4)，反相输入信号INB从Low电平(VE4)变化为High电平(VE3)。由于紧接在定时t1之后节点3的电位为High电平，因此pMOS晶体管M4不导通，由于节点6的电位V6为High，因此nMOS晶体管M6为导通状态，当反相输入信号INB的电压达到nMOS晶体管的阈值电压以上时，nMOS晶体管M5变为导通状态，输出端子OUT的电荷被放电并从High(VE1)下降为Low(VE2)(参照图5中从INB的上升指向OUT的下降沿的箭头)。

此时，由于节点5的电位为Low(VE2)，因此nMOS晶体管M2为非导通状态。互补输入信号IN、INB下降、上升的电压转换速率较小(下降、上升的时间长)。因此存在如下情况：本应该nMOS晶体管M1不导通、nMOS晶体管M5导通，然而在互补输入信号IN、INB的过渡当中的ts期间内，nMOS晶体管M1、M5两者均导通(在IN、INB是nMOS晶体管的阈值电压VT的2倍以上的情况下)。然而，在定时t1之后的ts期间内，节点5的电位为Low，nMOS晶体管M2不导通，因此即便nMOS晶体管M1导通，节点3和第二电源端子E2间的路径也保持为断开状态，pMOS晶体管M3为导通状态，节点3保持为High电平(VE1)。因此pMOS晶体管M4为非导通状态。从输出信号OUT由High到Low的下降沿开始延迟tp3的延迟时间后节点6的电位V6下降(参照图5中从OUT的下降沿指向V6的下降沿的箭头)。该延迟时间tp3是第二延迟电路20的TPLH(与输入下降对应的输出上升的传输延迟时间)。

而且，从节点6的电位V6下降开始，延迟第一延迟电路10的一个倒相器所延迟的时间，节点5的电位V5从Low(VE2)上升至High(VE1)(参照从V6的下降沿指向V5的上升沿的箭头)。当节点5的电位V5变为High(VE1)时，pMOS晶体管M3不导通，并且栅极接收Low(VE4)的输入信号的nMOS晶体管M1也不导通，因此节点3变为High(VE1)的浮动状态。即，当输入信号IN≈VE4、节点5的电位V5＝VE1时，节点3变为High(VE1)的浮动状态(参照图5中波形V3的Tc的时间范围)。因此，在这种情况下，节点3通过其寄生电容等来保持High电平，并使得pMOS晶体管M4保持不导通。另一方面，当节点6的电位V6下降为Low时，nMOS晶体管M6不导通，输出端子4变为Low(VE2)的浮动状态。即，当节点3的电位V3为VE1、节点6的电位V6为VE2时，输出端子4变为Low(VE2)的浮动状态(图5中OUT的Tb的时间范围)。

接下来，在定时t2，输入信号IN从Low电平(VE4)变化为High电平(VE3)，反相输入信号INB从High电平(VE3)变化为Low电平(VE4)，由于该定时t2的电路动作与定时t0的电路动作相同，因此省略了说明。

[实施例4]

接下来对本发明的第四实施例进行说明。图6是示出本发明第四实施例的结构的图。在本实施例中，在图1的结构中另添加了第一电压保持电路30。其它的结构与图1中第一实施例的结构相同。下面对与所述第一实施例的不同之处进行说明，避免相同部分的重复说明而适当地进行了省略。

参照图6，第一电压保持电路30具有：pMOS晶体管(电流源晶体管)M31，其源极连接至第一电源端子E1、栅极中输入偏置电压(BP)、漏极连接至节点3；和pMOS晶体管(电流源晶体管)M32，其源极连接至第一电源端子E1、栅极中输入偏置电压(BP)；以及pMOS晶体管M33，其源极连接至pMOS晶体管M32的漏极、栅极连接至节点5(第一延迟电路10的输出)、漏极连接至输出端子4。

第一电压保持电路30的作用是从pMOS晶体管M31的漏极对节点3提供电流Ip1，从而在图2的期间Tc(节点3为浮动状态)中将节点3的电位V3保持为High电平(VE1)。

另外，从pMOS晶体管M33的漏极对输出端子4提供电流Ip2，从而在图2的期间Ta中将输出信号电压OUT保持为High电平(VE1)。

当输出端子4为Low电平(VE2)，节点5的电位V5为High电平(VE1)时，pMOS晶体管M33不导通，电流Ip2被截断。

另一方面，在节点3的电压V3为Low电平(VE2)的期间，即nMOS晶体管M1、M2均为导通状态时，电流Ip1从pMOS晶体管M31经由节点3流至第二电源端子E2。但是除此之外的期间，即节点3的电压V3为High电平的期间，nMOS晶体管M1、M2的路径不导通，pMOS晶体管M3为导通或非导通状态，第一电源端子E1和第二电源端子E2间的电流路径被截断，因此几乎没有电流Ip1流过。

[实施例5]

接下来对本发明的第五实施例进行说明。图7是示出本发明第五实施例的结构的图。本实施例在图4中所示的第三实施例的结构中添加了参照图6说明的第一电压保持电路30，并且另添加了第二电压保持电路40。其它的结构与图4中第三实施例的结构相同。下面对与所述第三实施例的不同之处进行说明，并避免相同部分的重复说明而适当地进行了省略。

第二电压保持电路40具有：nMOS晶体管41，其源极连接至第二电源端子E2、栅极接收偏置电压BN；nMOS晶体管M42，其源极连接至nMOS晶体管M41的漏极、漏极连接至输出端子4、栅极连接至第一延迟电路10的输出节点5。

第二电压保持电路40的作用是从nMOS晶体管M42的漏极向输出端子4提供灌入电流(Sink current)Ip3(电流源晶体管M41的电流值)，从而在图5的期间Tb中将输出信号电压OUT保持为Low电平(VE2)。当节点5为Low电平(VE2)时(输出信号电压OUT为High电平(VE1)时)，nMOS晶体管M42变为非导通状态，电流Ip3被截断。输出端子4为High时，在第二电压保持电路40中输出端子4和第二电源端子E2间的电流路径被截断，因此除了在输出信号OUT变化时之外几乎没有电流Ip3流过。

[对输入信号的波形钝化的研究]

图8示出存在如下这样的情况：在图1所示的第一实施例中输入信号IN、INB钝化的情况下，在互补的输入信号IN、INB的上升、下降期间Ts中，nMOS晶体管M1、M5的栅极和源极间的电位变为阈值电压以上而同时变为导通状态，在期间Tv中第一电源端子E1和第二电源端子E2之间流过贯通电流并且占空比也劣化。

即，当输入信号IN上升时(反相输入信号INB下降时)，节点5的电位为High(VE1)，nMOS晶体管M2为导通状态，pMOS晶体管M3为非导通状态。此时，如果nMOS晶体管M1、M5变为导通状态，则节点3为Low，pMOS晶体管M4导通，nMOS晶体管M5导通，因而流过贯通电流。另外，当节点5由于输出信号电压OUT上升而变为Low(VE2)时，pMOS晶体管M3变为导通状态，在pMOS晶体管M3、nMOS晶体管M1、M2的电流路径中流过贯通电流。

图1的第一实施例能够适用于输入信号的波形钝化较小的情况。在输入信号的波形钝化较大的情况，或者在需要考虑波形钝化的情况下，可以使用图4、图7等电路结构。

[实施例6]

接下来对本发明的第六实施例进行说明。图9是示出将本发明的电平移位电路(电平变换电路)50用于显示驱动器的数据接收电路中的情况的结构例的图。在图9中，可以使用图1、图3、图4、图6、图7的结构作为电平移位电路50，但是在互补输入信号IN、INB钝化较大的情况下，优选为图4、图7的结构。

差动放大电路(接收器)60具有：pMOS晶体管(电流源晶体管)M50，其源极连接至电源VE3、在栅极中接收偏置电压Bp；差动对(pMOS晶体管M51、M52)，其共同连接的源极连接至pMOS晶体管(电流源晶体管)M50的漏极、栅极接收小振幅的差动信号IN0、IN0B；以及负载元件R53、R54，其连接在pMOS晶体管M51、M52的漏极和电源VE4之间。负载元件R53、R54的端子电压连接至电平移位电路50的输入端子1、2。在差动放大电路(接收器)60的差动输出的钝化较大的情况下，能够通过使用图4、图7的结构来避免占空比变差。

[实施例7]

接下来对本发明的第七实施例进行说明。图10是示出本发明的显示装置的数据驱动器(显示驱动器，也称为列驱动器)的结构的一个实施例的结构的图。图10示出了将本发明的电平移位电路应用于多输出驱动器的电平移位电路的一个例子。参照图10，其中具有如下组件：数据接收电路81，其中输入小振幅差动信号(显示数据)；串并行转换电路82，其根据定时控制信号对数据接收电路81的输出进行串并行转换；锁存地址选择器，其接收来自串并行转换电路82的并行输出，根据定时控制信号2来选择锁存地址；锁存器83，其对由该选择器所选择的并行输出进行锁存；电平移位器组84，其对锁存器83的输出进行电平移位；数字模拟转换电路组(DAC)85，其接收电平移位器组84的输出信号(图像数据)以及来自基准电压产生电路87的相互间电平不同的基准电压，并输出与图像数据对应的灰度电压；输出缓冲器组86，其接收数字模拟转换电路组(DAC)85的输出电压并驱动数据线；以及偏置电压产生电路88，其对数据接收电路81、电平移位器组84以及输出缓冲器组86提供偏置电压。通过电源电压(VE1、VE2)来驱动电平移位器组84、数字模拟转换电路组(DAC)85以及输出缓冲器组86。输出缓冲器组86的输出分别连接至显示面板的数据线组。将来自数据线组的图像信号写入至通过未示出的扫描驱动器以行为单位扫描选择的像素组中来进行显示。此外，作为像素可以是液晶元件、有机EL(OrganicElectroLuminescence：有机电致发光)元件。

在图10所示的结构中，电平移位器组84具有在所述实施例中说明的电平移位电路。通过应用本发明的电平移位电路，能够实现低功率消耗、高速动作的数据驱动器，还能够通过省面积化来实现低成本化。

此外，通过引用方式将上述专利文献的各公开内容纳入到本说明书中。在本发明的全部公开(包括权利要求书)的范围内，能够进一步基于本发明的基本技术思想来实现实施方式或者实施例的变化和调整。另外，能够在本发明的权利要求书的范围内对各种公开的要素进行多种组合或选择。即，本发明当然包括本领域技术人员根据包含权利要求书的全部公开以及技术思想所能得到的各种变形和修正。

Claims (8)

1.一种电平移位电路，其特征在于，

具有：输入端子；

输出端子；

第一供电端子，供给第一电压；

第二供电端子，供给第二电压；

第一晶体管至第三晶体管，在所述第一供电端子和所述第二供电端子之间以串联方式连接；

第四晶体管及第五晶体管，在所述第一供电端子和所述第二供电端子之间以串联方式连接；以及

第一延迟电路，其输入连接至所述第四晶体管及第五晶体管的连接节点，并输出与输入的信号反相的延迟信号，

所述第四晶体管及第五晶体管的连接节点连接至所述输出端子，

第二晶体管及第三晶体管中的一个晶体管的控制端子与所述第一晶体管的控制端子共同连接至所述第一延迟电路的输出，

向所述第二晶体管及第三晶体管中的另一个晶体管的控制端子输入将由所述输入端子接收的第三电压、第四电压作为振幅范围的输入信号，

所述第一晶体管和所述第二晶体管的连接节点连接至所述第四晶体管的控制端子，

向所述第五晶体管的控制端子输入所述输入信号的互补信号，

所述第一晶体管及所述第四晶体管为第一导电类型，

所述第二晶体管、所述第三晶体管及所述第五晶体管为第二导电类型，

所述电平移位电路还具有第一电压保持电路，将所述第一晶体管及第二晶体管的连接节点与所述第四晶体管的控制端子所连接的连接节点的电压控制为保持所述第一电压，

所述第二电压相对于所述第一电压的高低和所述第四电压相对于所述第三电压的高低的关系相同，并且，将所述第三电压和所述第四电压作为振幅范围的所述输入信号的振幅低于将所述第一电压和所述第二电压作为振幅范围的所述输出端子的输出信号的振幅。

2.根据权利要求1所述的电平移位电路，其特征在于，

所述第一电压保持电路具有：

第一电流源，连接在所述第一供电端子和所述第四晶体管的控制端子之间；

第二电流源，连接至所述第一供电端子；以及

第一开关，连接在所述第二电流源的输出和所述输出端子之间，当所述输出端子为所述第一电压时导通，当所述输出端子为所述第二电压时不导通。

3.根据权利要求1所述的电平移位电路，其特征在于，

所述电平移位电路还具有第二延迟电路，将所述输出端子的所述输出信号以同相方式延迟，

在所述输出端子与所述第二供电端子之间具有第二导电类型的第六晶体管，该第六晶体管与所述第五晶体管以串联方式连接，在控制端子接收所述第二延迟电路的输出。

4.根据权利要求3所述的电平移位电路，其特征在于，

所述第一延迟电路包括接收所述第二延迟电路的输出的奇数级倒相电路。

5.根据权利要求3所述的电平移位电路，其特征在于，

所述电平移位电路还具有第二电压保持电路，进行将所述输出端子保持为所述第二电压的控制。

6.根据权利要求5所述的电平移位电路，其特征在于，

所述第二电压保持电路具有：

第三电流源，连接至所述第二供电端子；和

第二开关，连接在所述输出端子和所述第三电流源的输出之间，当所述输出端子为所述第二电压时导通，当所述输出端子为所述第一电压时不导通。

7.一种显示驱动器，其特征在于，

具有权利要求1所述的电平移位电路。

8.一种显示装置，其特征在于，

具有权利要求7所述的显示驱动器，

所述显示驱动器将对所述电平移位电路的输出进行数字模拟转换得到的信号作为灰度信号经由输出缓冲器输出至显示面板的信号线。

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