CN103036548B - 半导体装置和显示装置 - Google Patents

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Abstract

包括n沟道型的多个晶体管的电路(10)具备：漏极端子被输入输入信号、从源极端子输出输出信号的晶体管(T1)和漏极端子被输入控制信号(D)、源极端子连接到晶体管(T1)的栅极端子的晶体管(T2)。晶体管(T2)的栅极端子和晶体管(T2)的源极端子相互连接。由此，提供包括相同导电型的晶体管的、能够降低噪声的影响的半导体装置和具备该半导体装置的显示装置。

Description

半导体装置和显示装置
本申请是分案申请，原案申请的申请号为200880114693.X，国际申请号为PCT/JP2008/064782，申请日为2008年8月20日，发明名称为“半导体装置和显示装置”。
技术领域
本发明涉及包括相同导电型的晶体管的半导体装置。
背景技术
在液晶显示装置中，生成用于顺序驱动阵列状排列的像素的信号的移位寄存器被应用于扫描信号线驱动电路和数据信号线驱动电路。另外，在液晶显示装置中使用了变换电源电压电平的电平转换器和像相对于输入信号得到等倍输出的放大电路那样的用低输出阻抗输出广义的放大信号的所谓的缓冲器。当用CMOS晶体管构成这些移位寄存器和缓冲器时，需要分别形成p沟道和n沟道的工艺，因此，制造工序复杂化。因此，为了实现制造工序的简化，优选包括相同导电型例如仅p沟道等单极性的沟道的晶体管。例如在专利文献1中公开了包括这种单极性的晶体管的移位寄存器。
图32是专利文献1的构成移位寄存器的开关的电路图，图33是表示该开关的各种信号的波形的时序图。该开关由p型MOS晶体管QpA和QpB构成。对p型MOS晶体管QpA的漏极端子被输入脉冲信号Sin，从源极端子输出脉冲信号Sout，通过p型MOS晶体管QpB对栅极端子被输入控制信号D。对p型MOS晶体管QpB的栅极输入低电平的电压VSS。
在此，在将控制信号D设定成低电平的状态下，在脉冲信号Sin是高电平的情况下，p型MOS晶体管QpB导通，将p型MOS晶体管QpA的栅极(节点N)的电压下拉到VSS+︱Vth︱。
在该状态下，当对p型MOS晶体管QpA的漏极端子被输入低电平的脉冲信号Sin时(图33的(A))，由于p型MOS晶体管QpA的漏极端子与栅极端子之间的寄生电容中蓄积的电荷，节点N的电压急速降低。当该电压低于VSS+︱Vth︱时，p型MOS晶体管QpB截止，因此，节点N成为悬浮状态，寄生电容的电荷被保持。结果，当脉冲信号Sin是电压VSS时，节点N低于电压VSS(图33的(B))。
由于这种自举动作，p型MOS晶体管QpA的漏极降低到电压VSS，此时，栅极端子被栅极-漏极间的寄生电容中蓄积的电荷以低于电压VSS的电压驱动，p型MOS晶体管QpA保持导通状态。其结果是，从p型MOS晶体管QpA的源极端子输出与输入到漏极端子的电压VSS大致相同的电压(图33的(C))。即，通过p型MOS晶体管QpA的脉冲信号在脉冲期间降低到电压VSS。
这样，根据图32示出的开关的结构，能够不使用比低电平的电压VSS更低的电压，而以使用了相同导电型的晶体管的简单结构将通过开关后的脉冲信号的电压降低到低电平的电压VSS。因此，能够在液晶显示装置内的各部分很好地应用这种开关。
专利文献1：日本公开专利公报“特开2006-277789号公报(公开日：2006年10月12日)”
发明内容
但是，在以往的包括相同导电型的晶体管的开关(图32)中，存在由于噪声的影响而造成输出电压发生变化的问题。因此，在将这种开关用作例如液晶显示装置内的移位寄存器的扫描信号线选择电路的情况下，扫描信号线有可能不正确地进行顺序选择动作而引起误动作。
在此，说明由于噪声的影响而造成输出电压发生变化的原理。此外，在此为了方便说明，说明以往的用n沟道型的晶体管构成上述开关的情况。图34是以往的由n沟道型的晶体管构成开关的情况下的电路图。
首先，说明图34示出的开关中没有噪声的影响的一般动作。图35是表示在没有噪声的影响的情况下的开关的各种信号的波形的时序图。当晶体管T102的栅极端子被输入VDD、漏极端子被输入的控制信号D是高电平(VDD)时，晶体管T102成为导通状态，设晶体管T102的阈值电压为Vth，则节点N1的电位成为VDD-Vth。当节点N1的电位上升时，晶体管T101成为导通状态，输入信号IN是低电平时输出低电平的信号。当输入信号IN是高电平时，由于晶体管T101的寄生电容的影响而造成节点N1的电位高于VDD，晶体管T102成为截止状态，节点N1的电位由于自举效应而被提高。设晶体管T101的阈值电压为Vth，则节点N1被提高到输入信号IN的电位(VDD)+Vth以上，由此从输出端子OUT以输入信号IN原有的电位电平(高电平)输出输入信号IN。
如上所述，在没有噪声的影响的情况下，通过控制晶体管的导通/截止能够发挥原样输出输入信号的电位电平的开关的功能。但是，在将这种开关用于液晶显示装置内的各部分的情况下，由于结构方面、配线电阻等的影响而会在控制信号D中混入噪声。图36是表示在图34的开关的结构中在控制信号D中混入噪声的情况下的各种信号的波形的时序图。
本来如图35所示，在自举动作中，控制信号D的电位电平和晶体管T102的电位电平都是VDD，因此，晶体管T102应当成为截止状态。但是，如图36所示，当在自举动作中控制信号D受到噪声的影响时，控制信号D的电位被下拉到低电平侧。并且，当VDD和控制信号D的电位差大于晶体管T102的阈值Vth时，截止状态的晶体管T102变成了导通状态。由此，由于自举效应而被提高了的节点N1的电位会与控制信号D同样地被下拉到低电平侧。
这样，在以往的开关中，当在自举动作中由于噪声的影响而造成控制信号的电位降低时，本来应该是截止状态的晶体管成为导通状态，由于噪声的影响，导致被提高了的节点的电位被下拉了。由此，输出电压降低，在液晶显示装置的各部分导致误动作。
本发明是鉴于上面的问题而完成的，其目的在于：提供包括相同导电型的晶体管的、能够降低噪声的影响的半导体装置和具备该半导体装置的显示装置。
为了解决上述问题，本发明的半导体装置是包括相同导电型的多个晶体管的半导体装置，其特征在于：具备：第1晶体管，其第1端子被输入输入信号，从第2端子输出输出信号；和第2晶体管，其第1端子被输入控制信号，第2端子连接到上述第1晶体管的控制端子，上述第2晶体管的控制端子和上述第2晶体管的第1端子相互连接。
晶体管是由第1端子、第2端子以及控制端子构成的、利用输入到控制端子的控制信号使第1端子和第2端子导通来输出输入信号的电路。控制信号具有当施加到控制端子时使晶体管成为导通状态的电压(信号的电平)，具有当施加到控制端子被施加使晶体管成为截止状态的电压(信号的电平)。
在此，通常如上所述，在以往的电路中，当在自举动作中控制信号受到噪声的影响时，控制信号的电位被下拉到低电平侧，应该是截止状态的晶体管成为导通状态。由此，由于自举效应而被提高了的电位被下拉到低电平侧，输出信号的电位电平变得低于输入信号的电位电平。
因此，在上述半导体装置中，第2晶体管的控制端子和第2晶体管的第1端子相互连接。由此，第2晶体管的控制端子和第1端子总是输入同一信号。因此，即使在自举动作中控制信号受到噪声的影响、控制信号的电位被下拉到低电平侧，在第2晶体管的控制端子和第1端子之间也不会产生电位差，因此，不会如以往那样第2晶体管成为导通状态。由此，混入控制信号的噪声不会造成输入到第1晶体管的控制端子的信号的电位的下拉，因此，能够进行正确的自举动作。由此，能够不降低输入信号的电位电平而输出输出信号。
因此，根据上述结构，发挥能够提供包括相同导电型的晶体管的、能够降低噪声的影响的半导体装置的效果。
本发明的半导体装置优选在上述半导体装置中还具备第3晶体管，其第1端子连接到上述第1晶体管的控制端子与上述第2晶体管的第2端子的连接点，第2端子被施加截止电压，控制端子被输入上述控制信号的反转信号。
当控制信号是低电平(VSS)时，第2晶体管成为截止状态，输入到第1晶体管的控制端子的信号的电位(第1和第2晶体管的连接点(节点)的电位)成为VSS+第2晶体管的阈值电压Vth。这样，节点的电位高于VSS，与第1晶体管成为导通状态的电位电平接近，因此，在例如第1和第2晶体管的阈值发生偏差的情况、受到微小噪声影响的情况下，第1晶体管有可能成为导通状态，发生误动作。
因此，在上述半导体装置中具备第3晶体管，因此，当第2晶体管是截止状态时，能够将输入到第1晶体管的控制端子的信号的电位固定在VSS。因此，能够可靠地使第1晶体管成为截止状态，能够实现防止误动作。
本发明的半导体装置优选在上述半导体装置中还具备第3晶体管，其第1端子连接到上述第1晶体管的控制端子与上述第2晶体管的第2端子的连接点，第2端子连接到上述第2晶体管的控制端子与上述第2晶体管的第1端子的连接点，控制端子被输入上述控制信号的反转信号。
根据上述结构，具备第3晶体管，因此，当第2晶体管是截止状态时，能够将输入到第1晶体管的控制端子的信号的电位固定在低电平，因此，能够可靠地使第1晶体管成为截止状态，能够实现防止误动作。
另外，第3晶体管的第1端子连接到上述第1晶体管的控制端子与上述第2晶体管的第2端子的连接点，第2端子连接到上述第2晶体管的控制端子与上述第2晶体管的第1端子的连接点。因此，无需使用电源，因此，还能够得到能够简化电路结构、能够提高布局设计的自由度的效果。
为了解决上述问题，本发明的半导体装置包括相同导电型的多个晶体管，其特征在于：具备：第1晶体管，其第1端子被输入输入信号，从第2端子输出输出信号；第2晶体管，其第1端子被输入输入控制信号、第2端子连接到上述第1晶体管的控制端子；第4晶体管，其第1端子连接到上述第1晶体管的控制端子与上述第2晶体管的第2端子的连接点，控制端子被施加导通电压；以及第3晶体管，其第1端子连接到上述第4晶体管的第2端子，控制端子被输入上述控制信号的反转信号，上述第2晶体管的控制端子、上述第2晶体管的第1端子以及上述第3晶体管的第2端子相互连接。
另外，为了解决上述问题，本发明的半导体装置包括相同导电型的多个晶体管，其特征在于：具备：第1晶体管，其第1端子被输入输入信号，从第2端子输出输出信号；第2晶体管，其第1端子被输入控制信号，第2端子连接到上述第1晶体管的控制端子；第4晶体管，其第1端子连接到上述第1晶体管的控制端子与上述第2晶体管的第2端子的连接点，控制端子被施加导通电压；以及第3晶体管，其第1端子连接到上述第4晶体管的第2端子，第2端子被施加截止电压、控制端子被输入上述控制信号的反转信号，上述第2晶体管的控制端子和上述第2晶体管的第1端子相互连接。
根据上面的结构，发挥上述的效果，并且发挥能够降低第3晶体管被破坏的危险性的效果。具体地说，在上述半导体装置中，除了上述结构以外，还具备第4晶体管。例如当控制信号是高电平(VDD)时，第1和第2晶体管成为导通状态，第1和第2晶体管的连接点(节点n1)的电位由于自举效应而被提高。此时，第4晶体管的控制端子被输入VDD，因此，第4晶体管成为导通状态。由此，通过第4晶体管且输入到第3晶体管的第1端子的信号的电位(节点n2的电位)成为比节点n1的电位低第4晶体管的阈值电压Vth的电位。
由此，能够降低第3晶体管的控制端子和第1端子之间的电位，因此，能够降低第3晶体管被破坏的危险性。
本发明的半导体装置优选在上述半导体装置中还具备第5晶体管，其第1端子被输入上述控制信号，控制端子被输入上述控制信号的反转信号，第2端子连接到上述第1晶体管的第2端子。
本发明的半导体装置优选在上述半导体装置中，上述第3晶体管的第2端子被施加低电平的上述控制信号，并且，还具备第5晶体管，其第1端子被施加低电平的上述控制信号，控制端子被输入上述控制信号的反转信号，第2端子连接到上述第1晶体管的第2端子。
根据上面的结构，发挥上述的效果，并且具备第5晶体管，因此，例如当控制信号是低电平(VSS)时，第5晶体管成为导通状态，能够将从第1晶体管输出的信号固定在VSS。
为了解决上述问题，本发明的半导体装置包括相同导电型的多个晶体管，具备输入第1输入信号的第1电路和输入第2输入信号的第2电路，根据输入到各个电路的控制信号和控制信号的反转信号输出上述第1输入信号和第2输入信号中的任一方作为输出信号，其特征在于：上述第1电路具备：第1晶体管，其第1端子被输入上述第1输入信号；和第2晶体管，其第1端子被输入上述控制信号，第2端子连接到上述第1晶体管的控制端子，并且上述第2晶体管的控制端子和上述第2晶体管的第1端子相互连接，上述第2电路具备：第11晶体管，其第1端子被输入上述第2输入信号；和第12晶体管，其第1端子被输入上述反转信号，第2端子连接到上述第11晶体管的控制端子，并且上述第12晶体管的控制端子和上述第12晶体管的第1端子相互连接，从上述第1晶体管的第2端子与上述第11晶体管的第2端子的连接点输出上述输出信号。
根据上述结构，能够不降低电位电平而输出第1输入信号和第2输入信号中的任一方作为输出信号。
由此，上述半导体装置能够在例如显示装置所设置的移位寄存器中用作切换扫描方向的开关。
为了解决上述问题，本发明的半导体装置包括相同导电型的多个晶体管，其特征在于：具备：第1晶体管，其第1端子被输入输入信号，从第2端子输出输出信号；第2晶体管，其第1端子被输入上述输入信号，第2端子连接到上述第1晶体管的控制端子；第3晶体管，其第1端子连接到上述第1晶体管的控制端子与上述第2晶体管的第2端子的连接点，第2端子被输入上述输入信号，控制端子被输入上述输入信号的反转信号；以及第6晶体管，其第1端子连接到上述第1晶体管的第2端子，第2端子被施加截止电压，控制端子被输入上述输入信号的反转信号，上述第2晶体管的控制端子和上述第2晶体管的第1端子相互连接。
根据上述结构，当输入信号是低电平时，从半导体装置输出截止电压(VSS)。由此，例如在将半导体装置作为缓冲器，在后级构成具备多级连接的晶体管的内部块的情况下，能够降低内部块的各晶体管的直通电流，后述详细内容。
本发明的显示装置的特征在于：具备上述任一半导体装置。
由此，能够提供能降低噪声的影响的显示装置。
此外，本发明的显示装置优选液晶显示装置。
根据下面示出的内容可以充分了解本发明的其它的目的、特征以及优点。另外，根据下面参照附图的说明可以明确本发明的优点。
附图说明
图1是表示实施方式1的电路的结构的电路图。
图2是表示图1所示的电路的各种信号的波形的时序图。
图3是表示实施方式2的电路的结构的电路图。
图4是表示图3所示的电路的各种信号的波形的时序图。
图5是表示图3所示的电路中的直通电流的路径的电路图。
图6是表示在图3所示的电路中产生直通电流的情况下的各种信号的波形的时序图。
图7是表示实施方式3的电路的结构的电路图。
图8是表示实施方式4的电路的结构的电路图。
图9是表示图7所示的电路的各种信号的波形的时序图。
图10是表示对图3所示的电路增加晶体管T4后的电路的结构的电路图。
图11是表示实施方式5的电路的结构的电路图。
图12是表示图11所示的电路的各种信号的波形的时序图。
图13是表示对图1所示的电路增加晶体管T5后的电路的结构的电路图。
图14是表示对图3所示的电路增加晶体管T5后的电路的结构的电路图。
图15是表示对图8所示的电路增加晶体管T5后的电路的结构的电路图。
图16是表示对实施方式4的其它的电路增加晶体管T5后的电路的结构的电路图。
图17是表示本实施方式的液晶显示装置的整体结构的框图。
图18是表示实施例1的移位寄存器的结构的框图。
图19是图18所示的移位寄存器所包含的单位电路的电路图。
图20是表示图19所示的单位电路所包含的扫描方向切换电路的结构的电路图。
图21是表示反转信号生成电路的结构的电路图。
图22是表示使用以往的电路构成的扫描方向切换电路的结构的电路图。
图23是表示图22所示的扫描方向切换电路的各种信号的波形的时序图。
图24是表示实施例1的图20所示的扫描方向切换电路的各种信号的波形的时序图。
图25是表示实施例1的其它的扫描方向切换电路的结构的电路图。
图26是表示实施例1的其它的扫描方向切换电路的结构的电路图。
图27是表示实施例1的其它的移位寄存器的结构的电路图。
图28是表示实施例2的缓冲器和内部块的结构的电路图。
图29是表示缓冲器的各种信号的波形的时序图，图中的(a)表示在噪声未加载到节点n3的情况下的波形，图中的(b)表示图28的结构下的波形。
图30是表示反转信号生成电路的结构的电路图。
图31中的(a)～(f)是在用p沟道型的晶体管构成各实施方式的电路的情况下的电路图。
图32是以往的构成移位寄存器的开关的电路图。
图33是表示图32所示的开关的各种信号的波形的时序图。
图34是以往的在用n沟道型的晶体管构成开关的情况下的电路图。
图35是表示在无噪声的影响的情况下的开关的各种信号的波形的时序图。
图36是表示在有噪声的影响的情况下的开关的各种信号的波形的时序图。
附图标记说明：
1：移位寄存器；2：单位电路；3：扫描方向切换电路；3a：第1电路；3b：第2电路；4：复位信号生成电路；10、20、30、40、41、50、51、52、53、54：电路(半导体装置)；T1：晶体管(第1晶体管)；T2：晶体管(第2晶体管)；T3：晶体管(第3晶体管)；T4：晶体管(第4晶体管)；T5：晶体管(第5晶体管)；T6：晶体管(第6晶体管)；T1’：晶体管(第11晶体管)；T2’：晶体管(第12晶体管)；151：液晶显示装置(显示装置)；n1、n2、n3：节点。
具体实施方式
根据图1至图31如下说明本发明的实施方式。
与本发明的半导体装置相当的电路是使用相同导电型、即单极性的沟道(n沟道型或者p沟道型)的晶体管构成的。在下面示出的各实施方式中，以n沟道型的晶体管的结构为例进行说明，对于p沟道型的结构在本部分的末尾集中示例，省略详细的说明。该晶体管可以使用例如TFT和形成在硅基板上的场效应晶体管。
(实施方式1)
下面说明本实施方式的电路10的结构。图1是表示电路10的结构的电路图，图2是表示电路10的各种信号的波形的时序图。
电路10具备晶体管T1(第1晶体管)和晶体管T2(第2晶体管)。下面将对栅极端子(控制端子)施加时使晶体管成为导通状态的电压(信号的电平)称为导通电压(导通电平)，将对栅极端子施加时使晶体管成为截止状态的电压(信号的电平)称为截止电压(截止电平)。在n沟道型晶体管中，高电压是导通电压(高电平是导通电平)，低电压是截止电压(低电平是截止电平)，在p沟道型晶体管中与其相反。
如图1所示，晶体管T1的漏极端子(第1端子)连接到输入端子IN，源极端子(第2端子)连接到输出端子OUT，栅极端子(控制端子)连接到晶体管T2的源极端子(第2端子)。晶体管T2的漏极端子(第1端子)连接到控制信号D的输入端子，栅极端子(控制端子)连接到该漏极端子。此外，设晶体管T1与T2的连接点为节点n1。
即，本实施方式的电路10与图34所示的以往的电路(开关)不同，是晶体管T2的栅极端子和漏极端子相互连接的、所谓的二极管连接结构。通过具有该结构，能够降低以往的噪声的影响。下面用图2说明电路10的动作。此外，电路10的内部的信号和输入输出信号的电位只要没有特别限定，则高电平时是VDD，低电平时是VSS(零)。
当控制信号D是高电平(VDD)时，晶体管T2的栅极端子被输入VDD，晶体管T2成为导通状态。晶体管T2的漏极端子和源极端子导通，节点n1的电位上升。设晶体管T2的阈值电压为Vth，则当节点n1的电位上升到VDD-Vth时，晶体管T2成为截止状态，节点n1成为悬浮状态。
当VDD-Vth的电位输入到晶体管T1的栅极端子时，晶体管T1成为导通状态，此时当输入端子IN被输入VSS时，输出信号成为低电平。此时，在晶体管T1的栅极-漏极间所形成的寄生电容中蓄积有与VDD-Vth电位对应的电荷，因此，悬浮状态的节点n1保持VDD-Vth的电位。
在该状态下，当输入端子IN被输入VDD时，输出信号OUT也成为高电平(VDD)。在此，节点n1是悬浮状态，提高保持VDD-Vth的电位的寄生电容来连接节点n1和晶体管T1的漏极端子。因此，当晶体管T1的源极端子电位从VSS变成VDD时，节点n1的电位改变相同的量，提高到VDD+晶体管T1的阈值电压Vth以上(自举效应)。因此，最大电压为VDD的输入信号不降低电压地通过晶体管T1，输入信号从输出端子OUT以其原有的电压电平输出。
在此，如图36所示，在以往的电路中，当自举动作中控制信号D受到噪声的影响时，控制信号D的电位被下拉到低电平侧。此时，当VDD与控制信号D的电位差大于晶体管T2的阈值Vth时，截止状态的晶体管T2成为导通状态。由此，由于自举效应而被提高的节点n1的电位与控制信号D同样地被下拉到低电平侧，结果，输出信号的电位电平低于输入信号的电位电平。
与此相对，如图1所示，在本实施方式的电路10中，晶体管T2的栅极端子和漏极端子相互连接。因此，晶体管T2的栅极端子和漏极端子总是输入相同的信号。因此，即使在自举动作中控制信号D受到噪声的影响、控制信号D的电位被下拉到低电平侧，也不会产生晶体管T2的栅极端子和漏极端子的电位差，因此，不会如以往那样晶体管T2成为导通状态。由此，不会在节点n1发生混入到控制信号D的噪声的影响，因此能够进行正确的自举动作，从输出端子OUT原样输出VDD的电位电平的输入信号。
(实施方式2)
下面说明本实施方式的电路20的结构。图3是表示电路20的结构的电路图，图4是表示电路20的各种信号的波形的时序图。此外，为了便于说明，对与上述实施方式1示出的部件具有相同的功能的部件标注相同的附图标记，省略其说明。另外，实施方式1所定义的术语只要没有特别限定，则在本实施方式中也依照其定义而使用。
在此，在实施方式1示出的电路10的结构(图1)中，当控制信号D是低电平(VSS)时，晶体管T2成为截止状态，节点n1的电位成为VSS+晶体管T2的阈值电压Vth。这样，节点n1的电位高于VSS，接近第1晶体管T1成为导通状态的电位电平，因此，在例如晶体管T1和T2的阈值发生偏差的情况、或者受到微小噪声影响的情况下，晶体管T1有可能成为导通状态。
因此，当晶体管T2成为截止状态时，为了将节点n1的电位固定在VSS、可靠地使晶体管T1成为截止状态，在本实施方式的电路20中，除了图1所示的电路10的结构以外，还具备晶体管T3(第3晶体管)和低电源的VSS。
具体地说，如图3所示，晶体管T1的漏极端子连接到输入端子IN，源极端子连接到输出端子OUT，栅极端子连接到晶体管T2的源极端子与晶体管T3的漏极端子(第1端子)。晶体管T2的漏极端子连接到控制信号D的输入端子，栅极端子连接到该漏极端子。晶体管T3的源极端子(第2端子)连接到电源VSS，栅极端子(控制端子)连接到控制信号D的反转信号DB的输入端子。此外，设晶体管T1、T2以及T3的连接点为节点n1。
使用图4说明电路20的动作。当控制信号D是高电平(VDD)时，与电路10的动作同样，即使控制信号D受到噪声的影响，VDD的输入信号也会不降低电压地通过晶体管T1，输入信号以其原样的电压电平从输出端子OUT输出。
另一方面，当控制信号D是低电平(VSS)时，晶体管T3的栅极端子被输入控制信号D的反转信号DB(高电平：VDD)，因此，晶体管T3成为导通状态。由此，晶体管T3的漏极端子和源极端子导通，节点n1的电位降低到VSS。由此，晶体管T1的栅极端子被输入VSS，因此可靠地成为截止状态。
这样，根据电路20的结构，当晶体管T2是截止状态时，能够将节点n1的电位固定在VSS，因此，能够可靠地使晶体管T1成为截止状态，能够实现防止误动作。
(实施方式3)
下面说明本实施方式的电路30的结构。图5是表示实施方式2的电路20的直通电流的路径的电路图，图6是表示电路20的各种信号的波形的时序图。图7是表示本实施方式的电路30的结构的电路图。此外，为了便于说明，对与上述实施方式1和2示出的部件具有相同的功能的部件标注相同的附图标记且省略其说明。另外，实施方式1和2所定义的术语只要没有特别限定，则在本实施方式中也依照其定义而使用。
在此，在实施方式2示出的电路20的结构(图3)中，设有电源VSS，因此，有可能由于电源线的配线电阻等的影响而导致噪声混入到供给晶体管T3的源极端子的VSS。当控制信号D是高电平(VDD)、晶体管T2是导通状态时，若噪声混入VSS，VSS的电位由于其影响而被下拉，小于控制信号的反转信号DB的电位，则应该是截止状态的晶体管T3成为导通状态。由此，晶体管T2、T3都成为导通状态，因此，如图5所示，产生直通电流，功耗增大。另外，当自举动作中受到该噪声的影响时，节点n1的电位降低到VSS，输出信号的电位电平低于输入信号的电位电平。
因此，如图7所示，为了降低该噪声的影响，在本实施方式的电路30中，省略了实施方式2的电路20的低电源的VSS，并且将晶体管T3的源极端子以及晶体管T2的漏极端子和栅极端子相互连接。即，晶体管T3的源极端子连接到控制信号D的输入端子。
说明电路30的动作。电路30的各种信号的波形与示出不产生直通电流的状态的图4的时序图相同。即，当控制信号D是高电平(VDD)时，其反转信号DB(低电平：VSS)输入到晶体管T3的栅极端子，因此，维持截止状态。由此，能够防止直通电流的发生，因此，VDD的输入信号不降低电压地通过晶体管T1，输入信号以其原样的电压电平从输出端子OUT输出。
另外，当控制信号D是低电平(VSS)时，晶体管T2成为截止状态，晶体管T3的栅极端子被输入其反转信号DB(高电平：VDD)，因此，晶体管T3成为导通状态。由此，晶体管T3的漏极端子和源极端子导通，节点n1的电位降低到VSS。由此，晶体管T1输入VSS，因此，成为截止状态。
这样，根据电路30的结构，无需使用电源VSS，因此，噪声的影响消失，并且能够防止在晶体管T3应该维持截止状态期间成为导通状态。由此，能够防止直通电流，并且能够使输出信号的电位电平以输入信号的电位电平的原样输出。
另外，在本实施方式中，无需使用电源，因此，还能够得到能简化电路结构、提高布局设计的自由度的效果。
(第4实施方式)
下面说明本实施方式的电路40的结构。此外，为了便于说明，对与上述实施方式1～3示出的部件具有相同的功能的部件标注相同的附图标记且省略其说明。另外，实施方式1～3所定义的术语只要没有特别限定，则在本实施方式中也依照其定义而使用。
在实施方式2和3示出的电路的结构中，当控制信号D是高电平(VDD)时，由于自举效应，在节点n1的电位与对晶体管T3的栅极端子所输入的反转信号DB的电位(VSS)的差变大、超过晶体管T3的栅极漏极间的耐压的情况，产生晶体管T3被破坏的问题。
因此，在本实施方式的电路40中，在图7表示的电路30的节点n1和晶体管T3之间设有晶体管T4(第4晶体管)。图8是表示电路40的结构的电路图，图9是表示电路40的各种信号的波形的时序图。
如图8所示，在电路40中，晶体管T4的漏极端子(第1端子)连接到晶体管T2的源极端子和晶体管T1的栅极端子，源极端子(第2端子)连接到晶体管T3的漏极端子，栅极端子(控制端子)被输入高电源的VDD。此处的节点n1表示晶体管T1、T2以及T4的连接点，节点n2表示晶体管T3和T4的连接点。
使用图9说明电路40的动作。当控制信号D是高电平(VDD)时，晶体管T1和T2成为导通状态，与电路10的动作相同，节点n1的电位由于自举效应而被提高。在此，晶体管T4的栅极端子被输入VDD，因此，晶体管T4成为导通状态。由此，通过晶体管T4、输入到晶体管T3的漏极端子的信号的电位(节点n2的电位)成为比节点n1的电位低晶体管T4的阈值电压Vth的电位。
由此，能够降低晶体管T3的栅极-漏极间的电位，因此，能够降低晶体管T3被破坏的危险性。
此外，也能够在其它的实施方式的结构中应用增加晶体管T4的结构。例如，图10表示对图3所示的电路20增加晶体管T4后的电路41的结构。在该结构中，也与图9所示出的电路40的节点n2的电位变化相同，能够降低晶体管T3的栅极-漏极间的电位。
(第5实施方式)
下面说明本实施方式的电路50的结构。此外，为了便于说明，对与上述实施方式1～4示出的部件具有相同的功能的部件标注相同的附图标记且省略其说明。另外，实施方式1～4所定义的术语只要没有特别限定，则在本实施方式中也依照其定义而使用。
在实施方式1～4示出的电路的结构中，当控制信号D是低电平(VSS)时，晶体管T1成为截止状态，因此，信号不从输出端子OUT输出而成为不定状态(图2、4、6、9)。
因此，在本实施方式的电路50中，在该不定状态时(不定期间)输出VSS。图11是表示当控制信号D是低电平(VSS)时输出VSS的电路50的结构的电路图，图12是表示电路50的各种信号的波形的时序图。
如图11所示，电路50除了具备图7示出的电路30的结构以外，还具备晶体管T5(第5晶体管)，晶体管T5的源极端子(第2端子)连接到晶体管T1的源极端子，漏极端子(第1端子)被输入控制信号D，栅极端子(控制端子)被输入控制信号的反转信号DB。根据该结构，当控制信号D是低电平(VSS)时，晶体管T5成为导通状态，因此，从输出端子OUT输出VSS。由此，如图12所示，能够使上述不定期间固定在VSS。
在此，在本实施方式中，说明了对实施方式3的电路30增加晶体管T5的结构，但是对实施方式1、2以及4的电路10、20以及40也能够应用相同的结构。图13是表示对实施方式1的电路10增加晶体管T5后的结构的电路图，图14是表示对实施方式2的电路20增加晶体管T5后的结构的电路图，图15是表示对实施方式4的电路40增加晶体管T5后的结构的电路图，图16是表示对实施方式4的电路41增加晶体管T5后的结构的电路图。用附图标记51、52、53以及54表示各个电路。
此外，在图14和图16所示出的电路52和电路54中，对晶体管T3输入电源VSS，因此，也可以对新增加的晶体管T5输入VSS。
由此，各个电路51、52、53以及54的输出信号与图11所示出的电路50的输出信号OUT(图12)相同，在上述不定期间输出VSS。
上面的实施方式1～5示出的各电路特别能够适用于液晶显示装置(显示装置)内。图17是表示液晶显示装置的整体结构的框图。
液晶显示装置151在面板152上具备像素区域153、源极驱动器154、栅极/CS驱动器155、缓冲/电平移位电路156、电源电路157以及端子158…。源极驱动器154具备输出电路154a，对像素区域153的各源极总线输出数据信号。栅极/CS驱动器155具备输出电路155a，为了对像素区域153的各像素写入来自源极驱动器154的数据信号而对栅极总线输出选择信号，另外，为了使对像素区域153的各像素的写入电位变大而对CS总线输出CS信号。输出电路154a和155a包括作为从输入信号生成等倍的数据信号的低输出阻抗的放大电路的缓冲器。缓冲/电平移位电路具备校正逆变器等的信号的衰减的等倍放大电路和改变信号的电源电压电平的电平移位电路等作为低输出阻抗的放大电路的缓冲器，对源极驱动器154和栅极驱动器155供给通过这些缓冲器的信号。电源电路157生成数据信号的基准电压、对置电压、辅助电容电压等。端子158…是用于对面板152上的上述的各电路输入信号、电源的端子。
在上述液晶显示装置151中能够在各部分应用上述实施方式1～5示出的各电路，能够特别适用于CS驱动器内的开关、缓冲器、电平移位电路以及源极驱动器(数据信号线驱动电路)和栅极驱动器(扫描信号线驱动电路)内的移位寄存器。下面作为其一例说明应用于栅极驱动器内的移位寄存器的例子(实施例1)和应用于缓冲器的例子(实施例2)。
(实施例1)
图18是表示本实施例的移位寄存器1的结构的框图。图18所示的移位寄存器1是将n个(n是2以上的整数)单位电路2多级连接而构成的，具有切换扫描方向(改变输出信号的方向)的功能。该单位电路2具有：时钟端子CK、CKB；扫描方向切换端子UD、UDB；输入端子INu、INd；以及输出端子OUT。
对移位寄存器1从外部供给启动脉冲ST和2相的时钟信号CK1和CK2。启动脉冲ST施加到第1级单位电路2的输入端子INu和第n级单位电路2的输入端子INd。时钟信号CK1施加到第奇数级单位电路2的时钟端子CK和第偶数级单位电路2的时钟端子CKB，时钟信号CK2施加到第奇数级单位电路2的时钟端子CKB和第偶数级单位电路2的时钟端子CK。单位电路2的输出信号OUT作为输出信号GOUT1～GOUTn输出到外部，并且施加到后方单位电路2的输入端子INu和前方单位电路2的输入端子INd。单位电路2的扫描方向切换端子UD和UDB分别被施加从外部供给的扫描方向切换信号UD和UDB(UD的非)。
图19是移位寄存器1所包含的单位电路2的电路图。如图19所示，单位电路2包括相同导电型的晶体管，包括7个晶体管T11～T17、3个电容C1～C3以及扫描方向切换电路3。扫描方向切换电路3包括上述各实施方式示出的电路。
晶体管T11的漏极端子被施加电源电压VDD，栅极端子被施加扫描方向切换电路3的输出信号作为输入信号。晶体管T11的源极端子连接到晶体管T12的栅极端子和晶体管T14的漏极端子。下面设该连接点为节点n11。晶体管T12的漏极端子连接到时钟端子CK，源极端子连接到输出端子OUT和晶体管T13的漏极端子。晶体管T13和T14的源极端子接地。
晶体管T15的漏极端子被施加电源电压VDD，晶体管T15的源极端子连接到晶体管T16的漏极端子。晶体管T16的源极端子连接到晶体管T17的漏极端子，晶体管T17的源极端子接地。晶体管T15～T17的栅极端子分别连接到时钟端子CK、CKB以及扫描方向切换电路3的输出端子。晶体管T16与T17的连接点还连接到晶体管T13和晶体管T14的栅极端子。下面设该连接点为节点n12，设晶体管T15与T16的连接点为节点n13。
用电容元件构成电容C1～C3。电容C1被设置在晶体管T12的栅极端子和源极端子之间，电容C2被设置在节点n13和接地之间，电容C3被设置在节点n12和接地之间。电容C1发挥自举电容的功能，电容C2和C3发挥电荷泵电容的功能。
在该单位电路2中，晶体管T15～T17和电容C2、C3形成复位信号生成电路4，晶体管T11～T14分别发挥预充电电路、输出控制晶体管、输出复位电路以及放电电路的功能。晶体管T12与栅极端子的电位对应地切换是否从输出端子OUT输出时钟信号CK。晶体管T11在输入信号(扫描方向切换电路3的输出信号)是高电平期间，对节点n11(晶体管T12的栅极端子)施加高电压。复位信号生成电路4在通常时生成作为高电平的复位信号，当对晶体管T17的栅极端子的输入信号(扫描方向切换电路3的输出信号)成为高电平时生成变为低电平的复位信号。晶体管T14在复位信号是高电平期间，对节点n11施加低电压(VSS)。晶体管T13在复位信号是高电平期间，对输出端子OUT施加低电压(VSS)。
如图20所示，扫描方向切换电路3具备2个上述实施方式1示出的电路10(第1电路3a、第2电路3b)而构成。第1电路3a具有2个晶体管T1和T2、输入端子INu、扫描方向切换端子UD以及输出端子OUT，第2电路3b具有2个晶体管T1’(第11晶体管)和T2’(第12晶体管)、输入端子INd、扫描方向切换端子UDB以及输出端子OUT。第1电路3a的晶体管T1的源极端子(第2端子)与第2电路3b的晶体管T1’的源极端子(第2端子)相互连接，并且连接到输出端子OUT。并且晶体管T2和T2’都是栅极端子(控制端子)和漏极端子(第1端子)相互连接的所谓的二极管连接的结构。
在上述结构中，当扫描方向切换信号UD是高电平、扫描方向切换信号UDB是低电平时，晶体管T1成为导通状态，晶体管T1’成为截止状态，晶体管T11和T17的栅极端子连接到输入端子INu。由此，单位电路2接受前方单位电路2的输出信号，移位寄存器1在正方向(图18的下方向)顺序地移位输出信号。
另一方面，当扫描方向切换信号UD是低电平、扫描方向切换信号UDB是高电平时，晶体管T1成为截止状态，晶体管T1’成为导通状态，晶体管T11和T17的栅极端子连接到输入端子INd。由此，单位电路2接受后方单位电路2的输出信号，移位寄存器1在反方向(图18的上方向)顺序地改变输出信号。此外，为了在n是偶数的情况下在反方向移位输出信号，需要使时钟信号CK1和CK2的高电平期间反过来。
这样，扫描方向切换电路3根据扫描方向切换信号UD和UDB，把输入到输入端子INu的前方单位电路2的输出信号和输入到端子INd的后方单位电路2的输出信号中的任一方信号输出。来自扫描方向切换电路3的输出信号输入到晶体管T11和T17的栅极端子。
在此，如图18所示，移位寄存器1是多级地从属连接单位电路2、各个单位电路2中输入扫描方向切换信号UD和UDB的结构。因此，在这些扫描方向切换信号UD和UDB中易于混入由于配线电阻而造成的噪声。另外，如图21所示，在具备根据扫描方向切换信号UD在液晶显示装置内部生成扫描方向切换信号UDB的所谓的反转信号生成电路的结构的情况下，为了抑制直通电流而使用了电阻，因此，驱动能力变得较小。因此，在根据扫描方向切换信号UD所生成的UDB中噪声更易混入。
图22是表示使用图34所示的以往的电路构成的扫描方向切换电路的结构的电路图，图23是表示该扫描方向切换电路的各种信号的波形的时序图。如图22所示，晶体管T102和T102’的栅极端子被施加电源电压VDD，晶体管T102的漏极端子被输入扫描方向切换信号UD，晶体管T102’的漏极端子被输入扫描方向切换信号UDB。图23表示噪声混入扫描方向切换信号UDB的状态。
在以往的结构中，如上面(发明内容)部分所说明的，当自举动作中混入噪声时，作为应该是截止状态的晶体管(在此是晶体管T102’)成为导通状态，被提高的节点(在此是节点N2)的电位被下拉，输出电压降低了(图23的OUT)。
与此相对，如图20所示，在本实施方式的扫描方向切换电路3中，晶体管T2和T2’都是栅极端子和漏极端子相互连接。图24是表示扫描方向切换电路3的各种信号的波形的时序图。根据该结构，在自举动作中，即使扫描方向切换信号UDB受到噪声的影响，电位被下拉到低电平侧，也不会在晶体管T2’的栅极端子和漏极端子产生电位差，因此，不会如以往那样，晶体管T2’成为导通状态。由此，在节点n2中不会发生噪声混入扫描方向切换信号UDB的影响，因此，能够进行正确的自举动作，从输出端子OUT原样输出VDD的电位电平的输入信号。
此外，可以应用于移位寄存器1的扫描方向切换电路3的结构没有限定于上述的结构，能够使用上述各实施方式示出的结构。例如，图25表示由上述实施方式2所示的电路20构成扫描方向切换电路的情况下的电路图，图26表示由上述实施方式3所示的电路30构成扫描方向切换电路的情况下的电路图。
另外，本实施例的移位寄存器1具备上述的复位信号生成电路4，不使用后级单位电路2的输出信号，在本级单位电路2内生成复位信号，不过，也可以使用后级单位电路2的输出信号。在这种结构的情况下，如图27所示，设置扫描方向切换电路3来代替复位信号生成电路4。
(实施例2)
图28是表示本实施例的缓冲器11和配置在其后级内部块12的结构的电路图。如图28所示，缓冲器11的输出信号输入到在内部块12中多级设置的各晶体管T7、T8以及T9的栅极端子。此外，设缓冲器11和内部块12的连接点为节点n3。
本实施例的缓冲器11使用上述各实施方式的电路而构成，并且为了防止在内部块12中产生直通电流，还具备电源电压VSS和晶体管T6。晶体管T6的漏极端子(第1端子)连接到晶体管T1的源极端子，晶体管T6的源极端子(第2端子)被施加VSS(截止电压)，晶体管T6的栅极端子(控制端子)被输入反转信号INB。
根据上面的结构，例如当输入信号IN是高电平、其反转信号INB是低电平时，从缓冲器11输出无阈值降的VDD的信号，输入到内部块12。
在此，从面板外部输入的信号IN的驱动能力较高，因此与VSS的信号比较，噪声难以加载。因此，例如当输入信号IN是低电平、其反转信号INB是高电平时，在输入信号IN从晶体管T2被原样输出的情况下，如图29的(a)的时序图所示，节点n3的电位不受噪声的影响而维持低电平。并且，构成内部块12的晶体管T7、T8以及T9的栅极端子被输入该低电平的信号。另一方面，晶体管T7、T8以及T9的源极端子被输入噪声易于加载的VSS。因此，晶体管T7、T8以及T9成为导通状态，直通电流流到多级连接的位置(例如在晶体管T7的情况下是Iss1)。
如图28所示，在本实施例的缓冲器11中，与输入到晶体管T7、T8以及T9的源极端子的电源电压相同的电源电压VSS被供给到缓冲器11的输出端子。由此，如图29的(b)的时序图所示，节点n3的电位也受到VSS的噪声的影响。因此，输入到晶体管T7、T8以及T9的栅极端子的信号的电位与供给到源极端子的电源电压相等，因此，当输入信号是低电平时，晶体管T7、T8以及T9不会成为导通状态。由此，能够防止在内部块12中产生直通电流。
在此，晶体管T6是输入VSS的结构，因此，当反转信号INB是低电平时噪声加载到VSS时，晶体管T6成为导通状态，直通电流有可能从节点n3流到VSS。
因此，优选应用在面板内部生成反转信号INB的图30示出的反转信号生成电路，把缓冲器11设为单相输入的结构。由此，晶体管T6的栅极端子被输入面板内部的VSS作为反转信号INB的低电平(L信号)。因此，在反转信号INB中加载了与输入到晶体管T6的源极端子的VSS相同的噪声，因此，晶体管T6在截止状态时不会因为噪声的影响而成为导通状态，能够防止直通电流。
此外，在不使用上述反转信号生成电路，缓冲器11输入输入信号IN和反转信号INB中的任一个的两相输入的结构的情况下，根据本实施例的结构，也能够在内部块12的所有的晶体管T7、T8以及T9中降低直通电流。因此，即使在晶体管T6中产生了直通电流，也能够降低整体的直通电流。由此，无论缓冲器11是单相输入还是两相输入的结构，都能够得到降低直通电流的效果。
最后，示出在使用p沟道型的晶体管构成上述各实施方式的电路的情况下的一个例子。图31的(a)～图31的(f)是在分别用p沟道型的晶体管构成电路20、30、50、52、53以及54的结构的情况下的电路图。在这些结构中，也起到能够降低上述的噪声的影响的效果。
如上所述，在本发明的半导体装置中，上述第2晶体管的控制端子和上述第2晶体管的第1端子相互连接。
另外，本发明的显示装置具备上述半导体装置。
因此，发挥以下效果：能够提供包括相同导电型的晶体管的、能够降低噪声的影响的半导体装置以及具备该半导体装置的显示装置。
在说明书中说明的具体实施方式或者实施例归根到底只是用于明确本发明的技术内容，不应该狭义地解释为仅限于这些具体例，在本发明的精神和所记载的权利要求范围内，可以进行各种变更实施。
工业上的可利用性
本发明是能够不降低输入信号的电位电平而输出的电路，因此，能够特别适用于显示装置。

Claims (5)

1.一种半导体装置，其包括相同导电型的多个晶体管，其特征在于：
具备：
第1晶体管，其第1端子被输入输入信号，从第2端子输出输出信号；
第2晶体管，其第1端子被输入控制信号，第2端子连接到上述第1晶体管的控制端子；以及
第3晶体管，其第1端子连接到上述第1晶体管的控制端子与上述第2晶体管的第2端子的连接点，控制端子被输入上述控制信号的反转信号，
上述第2晶体管的控制端子和上述第2晶体管的第1端子以及上述第3晶体管的第2端子相互连接。
2.根据权利要求1所述的半导体装置，其特征在于：
还具备第5晶体管，其第1端子被输入上述控制信号，控制端子被输入上述控制信号的反转信号，第2端子连接到上述第1晶体管的第2端子。
3.根据权利要求1所述的半导体装置，其特征在于：
上述第3晶体管的第2端子被施加低电平的上述控制信号，并且，
还具备第5晶体管，其第1端子被施加低电平的上述控制信号，控制端子被输入上述控制信号的反转信号，第2端子连接到上述第1晶体管的第2端子。
4.一种半导体装置，其包括相同导电型的多个晶体管，具备被输入第1输入信号的第1电路和被输入第2输入信号的第2电路，根据对各个电路输入的控制信号和控制信号的反转信号，输出上述第1输入信号和第2输入信号中的任一方作为输出信号，其特征在于：
上述第1电路具备：
第1晶体管，其第1端子被输入上述第1输入信号；
第2晶体管，其第1端子被输入上述控制信号，第2端子连接到上述第1晶体管的控制端子；以及
第3晶体管，其第1端子连接到上述第1晶体管的控制端子与上述第2晶体管的第2端子的连接点，控制端子被输入上述控制信号的反转信号，
上述第2晶体管的控制端子和上述第2晶体管的第1端子以及上述第3晶体管的第2端子相互连接，
上述第2电路具备：
第1端子被输入上述第2输入信号的第11晶体管；
第12晶体管，其第1端子被输入上述反转信号，第2端子连接到上述第11晶体管的控制端子；以及
第13晶体管，其第1端子连接到上述第11晶体管的控制端子与上述第12晶体管的第2端子的连接点，控制端子被输入上述控制信号，
上述第12晶体管的控制端子和上述第12晶体管的第1端子以及上述第13晶体管的第2端子相互连接，
从上述第1晶体管的第2端子与上述第11晶体管的第2端子的连接点输出上述输出信号。
5.一种显示装置，其特征在于：
具备权利要求1～4中的任一项所述的半导体装置。
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