CN112424856B - 像素电路、像素电路的驱动方法、显示装置及其驱动方法 - Google Patents

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Abstract

公开了一种像素电路、像素电路驱动方法、显示装置及其驱动方法，像素电路接收三个控制信号：复位控制信号、扫描控制信号及发光控制信号，并且包括：复位单元、电压写入单元和发光控制单元，复位单元连接至复位控制信号端，在从复位控制信号端接收的复位控制信号的控制下，对像素电路进行复位；电压写入单元连接至数据线、扫描控制信号线，在从扫描控制信号线接收的扫描控制信号的控制下，在像素电路中存储数据线的数据信号及驱动晶体管的阈值电压；发光控制单元连接至发光控制信号端并且包括所述驱动晶体管，在从发光控制信号端接收的发光控制信号的控制下，利用在像素电路中存储的数据信号及驱动晶体管的阈值电压产生驱动发光器件发光的电流；其中，所述发光控制单元包括第一类型晶体管，所述复位单元及电压写入单元包括与该第一类型晶体管不同的第二类型晶体管。

Description

像素电路、像素电路的驱动方法、显示装置及其驱动方法
技术领域
本公开涉及显示技术领域，更具体地涉及一种像素电路、像素电路的驱动方法、显示装置及显示装置的驱动方法。
背景技术
随着显示技术的飞速发展，对于显示装置的分辨率和形状尺寸也提出了更高的要求，目前的有机发光二极管(Organic Light-Emitting Diode，OLED)显示装置的像素电路中通常由多个低温多晶硅薄膜晶体管(LTPS TFT)组成，其接收复位控制信号Reset、数据控制信号Gate_N、Gate_P、发光控制信号EM等多种控制信号，以实现对像素电路工作状态的控制，从而实现显示装置的各项功能。
然而，在使用由上述像素电路所组成的显示装置时，由于像素电路的结构较为复杂，随着像素数目的提高，将使显示装置的体积随之增大，不利于窄边框显示；且由于像素电路受控于多个控制信号且具有较为复杂的控制时序，需要多组(一般至少需要三组及以上)阵列基板行驱动电路(Gate Driver on Array，GOA)以生成相关控制信号，进一步地增加了显示装置的内部体积；此外，由于低温多晶硅薄膜晶体管的耗电量较大，使得显示装置的功耗较大。
因此，需要一种在实现显示装置的功能的前提下，结构简单、接收控制信号个数较少，耗电量低且具有较小体积的像素电路。
发明内容
针对以上问题，本公开提供了一种像素电路、像素电路的驱动方法、显示装置及显示装置的驱动方法。利用本公开提供的像素电路可以在实现显示装置的基础功能的基础上，有效地降低控制信号的个数，简化像素电路的结构，减小像素电路的体积，同时节省功耗。
根据本公开的一方面，提出了一种像素电路，其接收三个控制信号：复位控制信号、扫描控制信号及发光控制信号，所述像素电路包括：复位单元、电压写入单元和发光控制单元，其中，复位单元连接至复位控制信号端，被配置为从复位控制信号端接收复位控制信号，在复位控制信号的控制下，对所述像素电路进行复位；电压写入单元连接至数据线、扫描控制信号线，被配置为从扫描控制信号线接收扫描控制信号，在扫描控制信号的控制下，在所述像素电路中存储所述数据线的数据信号及驱动晶体管的阈值电压；发光控制单元连接至发光控制信号端并且包括所述驱动晶体管，被配置为从发光控制信号端接收发光控制信号，在发光控制信号的控制下，利用在所述像素电路中存储的数据信号及所述驱动晶体管的阈值电压，产生驱动发光器件发光的电流；其中，所述发光控制单元包括第一类型晶体管，所述复位单元及电压写入单元包括与该第一类型晶体管不同的第二类型晶体管。
在一些实施例中，所述复位单元包括：第一复位晶体管，其栅极连接至复位控制信号端，第一端连接至第一参考电压端，第二端连接至第二节点；第二复位晶体管，其栅极连接至复位控制信号端，第一端连接至第一节点，第二端连接至第二参考电压端；第三复位晶体管，其栅极连接至复位控制信号端，第一端连接至第二参考电压端，第二端连接至少一个发光器件；其中，所述复位单元被配置为在所述复位控制信号的控制下，对所述第一节点和所述第二节点进行复位。
在一些实施例中，第一参考电压端为基准电压端或电源电压端或数据线。
在一些实施例中，所述电压写入单元包括：输入晶体管，其栅极连接至扫描控制信号线，第一端连接至第二节点，第二端连接至数据线；第一补偿晶体管，其栅极连接至扫描控制信号线，第一端连接至第一节点，第二端连接至发光控制单元中的驱动晶体管的第二端；补偿电容，其第一端连接至第二节点，第二端连接至第一节点；其中，所述电压写入单元被配置为在所述扫描控制信号的控制下，将数据线的数据信号写入第二节点，并在第一节点和第二节点之间存储所述数据信号及驱动晶体管的阈值电压。
在一些实施例中，所述发光控制单元包括：驱动晶体管，其栅极连接至第一节点，第一端连接至电源电压端；第一发光晶体管，其栅极连接至发光控制信号端，第一端连接至基准电压端，第二端连接至第二节点；发光控制晶体管，其栅极连接至发光控制信号端，第一端连接至驱动晶体管的第二端，第二端连接至少一个发光器件；其中，所述发光控制单元被配置为在发光控制信号的控制下，利用在第一节点和第二节点之间存储的数据信号及驱动晶体管的阈值电压，产生驱动发光器件发光的电流。
在一些实施例中，第一复位晶体管、第二复位晶体管、第三复位晶体管、输入晶体管和第一补偿晶体管均为N型氧化物薄膜晶体管，驱动晶体管、第一发光晶体管和发光控制晶体管皆为P型低温多晶硅薄膜晶体管。
根据本公开的另一方面，提出一种显示装置，其包括像素电路阵列、第一阵列基板行驱动电路和第二阵列基板行驱动电路，所述像素电路阵列包括多个如前所述的像素电路，且第一阵列基板行驱动电路和第二阵列基板行驱动电路向像素电路阵列中的每个像素电路提供三个控制信号：复位控制信号、扫描控制信号及发光控制信号，其中，第一阵列基板行驱动电路用于向像素电路提供复位控制信号及扫描控制信号；第二阵列基板行驱动电路用于向像素电路提供发光控制信号。
在一些实施例中，复位控制信号与扫描控制信号的起始时间不同，持续时间相同；复位控制信号与发光控制信号的起始时间相同，发光控制信号的持续时间比复位控制信号的持续时间长。
在一些实施例中，第一阵列基板行驱动电路和第二阵列基板行驱动电路为相同的阵列基板行驱动电路，且第一阵列基板行驱动电路和第二阵列基板行驱动电路均接收：第一电源信号、第二电源信号、时钟信号。
在一些实施例中，第一阵列基板行驱动电路和第二阵列基板行驱动电路中的每一个包括级联的多个阵列基板行驱动单元，其中，所有的阵列基板行驱动单元的第一电源端接收第一电源信号，所有的阵列基板行驱动单元的第二电源端接收第二电源信号；每一级阵列基板行驱动单元的信号输出端连接至与其相邻的下一级阵列基板行驱动单元的第一输入端；每一级阵列基板行驱动单元的第二输入端连接至其相邻的下一级阵列基板行驱动单元的上拉输入节点；每一级阵列基板行驱动单元的第一时钟端的第一时钟信号和与其相邻的下一级阵列基板行驱动单元的第二时钟端的第二时钟信号相同；每一级阵列基板行驱动单元的第二时钟端的第二时钟信号和与其相邻的下一级阵列基板行驱动单元的第一时钟端的第一时钟信号相同。
在一些实施例中，所述多个阵列基板行驱动单元中的每一个包括：输入模块、上拉控制模块、上拉模块、下拉控制模块、下拉模块，其中，输入模块，其连接至第二电源端、第二时钟端、第一输入端，被配置为当第二时钟端的第二时钟信号处于有效电平时，根据第一输入端的第一输入信号产生并输出第一控制信号，并根据第二电源端的第二电源信号产生并输出第二控制信号；上拉控制模块，其连接至输入模块、第一电源端及第一时钟端，且具有第一控制输入节点及第二控制输入节点，被配置为将从输入模块接收的第一控制信号和第二控制信号分别写入第一控制输入节点和第二控制输入节点，且在第一控制输入节点处于无效电平且第二控制输入节点及第一时钟端的第一时钟信号均处于有效电平的情况下，产生并输出上拉控制信号；上拉模块，其连接至上拉控制模块、第一电源端及信号输出端，且具有上拉输入节点，所述上拉模块被配置为在所述上拉控制信号的控制下，使得上拉输入节点处于有效电平，以将第一电源端的第一电源信号写入信号输出端；下拉控制模块，其连接至输入模块、第一时钟端且具有下拉控制输入节点，被配置为在所述第一控制信号的控制下，使得下拉控制输入节点处于有效电平且输出下拉控制信号；下拉模块，其连接至下拉控制模块、第二电源端、第二输入端及信号输出端，且具有下拉输入节点，所述下拉模块被配置为在所述下拉控制信号的控制下，使得下拉输入节点处于有效电平，以将第二电源端的第二电源信号写入信号输出端。
在一些实施例中，所述下拉模块包括：下拉晶体管，其栅极连接至下拉输入节点，第一端连接至信号输出端，第二端连接至第二电源端；第十晶体管，其栅极连接至第二输入端，第一端连接至信号输出端；第四电容，其第一端连接至第十晶体管的第二端，第二端连接至下拉输入节点。
根据本公开的另一方面，提出一种驱动如前所述的显示装置的方法，其中，对于每个阵列基板行驱动单元：向第一输入端施加无效电平，向第一时钟端施加无效电平，向第二时钟端施加有效电平，产生处于无效电平的第一控制信号及处于有效电平的第二控制信号；向第一时钟端施加有效电平，根据所述第一控制信号及所述第二控制信号产生上拉控制信号，基于所述上拉控制信号，将第一电源端的第一电源信号写入信号输出端；向第一输入端、第二输入端、第二时钟端施加有效电平，产生处于有效电平的第一控制信号，根据所述第一控制信号产生下拉控制信号，基于所述下拉控制信号，将第二电源端的第二电源信号写入信号输出端。
根据本公开的另一方面，提出一种驱动前述像素电路的方法，包括：向复位控制信号端施加有效电平，对所述像素电路进行复位；向扫描控制信号线施加有效电平，在所述像素电路中存储所述数据信号及驱动晶体管的阈值电压；以及向发光控制信号端施加有效电平，利用在所述像素电路中存储所述数据信号及驱动晶体管的阈值电压驱动发光器件发光。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员而言，在没有做出创造性劳动的前提下，还可以根据这些附图获得其他的附图。以下附图并未刻意按实际尺寸等比例缩放绘制，重点在于示出本公开的主旨。
图1A示出了根据本公开实施例的像素电路100的示意图；
图1B示出了根据本公开实施例的像素电路100的电路结构图；
图1C示出了根据本公开实施例的像素电路100的一个变体的电路结构图；
图1D示出了根据本公开实施例的像素电路100的另一个变体的电路结构图；
图2A示出了根据本公开实施例的像素电路的驱动方法200的流程图；
图2B示出了根据本公开实施例的像素电路的工作时序图；
图3A示出了根据本公开实施例的阵列基板行驱动单元的电路图；
图3B示出了根据本公开实施例的阵列基板行驱动单元的时序图；
图3C示出了根据本公开实施例的阵列基板行驱动单元不设置电容C4及晶体管M10的情况下，下拉阶段的输出信号OUT的波形图；
图4A示出了根据本公开实施例的显示装置300的示意图；
图4B示出了根据本公开实施例的显示装置300的电路结构图；
图5A示出了根据本公开实施例的阵列基板行驱动单元的驱动方法500的流程图；
图5B示出了根据本公开实施例的第一阵列基板行驱动电路中第一级GOA单元、第二级GOA单元及第二阵列基板行驱动电路的第一级GOA单元的工作时序图。
具体实施方式
下面将结合附图对本公开实施例中的技术方案进行清楚、完整地描述，显而易见地，所描述的实施例仅仅是本公开的部分实施例，而不是全部的实施例。基于本公开实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，也属于本公开保护的范围。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
虽然本申请对根据本申请的实施例的系统中的某些模块做出了各种引用，然而，任何数量的不同模块可以被使用并运行在用户终端和/或服务器上。所述模块仅是说明性的，并且所述系统和方法的不同方面可以使用不同模块。
本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，根据需要，可以按照倒序或同时处理各种步骤。同时，也可以将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
图1A示出了根据本公开实施例的像素电路100的示意图。
参照图1A，所述像素电路100接收三个控制信号：复位控制信号Reset、扫描控制信号Gate及发光控制信号EM，所述像素电路100包括：复位单元110、电压写入单元120和发光控制单元130。
所述复位单元110连接至复位控制信号端，被配置为从复位控制信号端接收复位控制信号Reset，在复位控制信号Reset的控制下，对所述像素电路进行复位。
所述电压写入单元120连接至数据线、扫描控制信号线，被配置为从扫描控制信号线接收扫描控制信号Gate，在扫描控制信号Gate的控制下，在所述像素电路中存储所述数据信号Vdata及驱动晶体管的阈值电压Vth。
所述发光控制单元130连接至发光控制信号端并且包括所述驱动晶体管，所述发光控制单元被配置为从发光控制信号端接收发光控制信号EM，在发光控制信号EM的控制下，利用在所述像素电路中存储的数据信号Vdata及驱动晶体管的阈值电压Vth，产生驱动发光器件发光的电流。
所述数据信号Vdata例如可以为高电平信号，或者其也可以为低电平信号，本公开的实施例不受所设置的数据信号的具体电平的限制。
其中，所述发光控制单元包括第一类型晶体管，所述复位单元及电压写入单元包括与该第一类型晶体管不同的第二类型晶体管。
所述晶体管的不同类型，旨在表征该晶体管的驱动方式不同。例如，所述第一类型晶体管为N型晶体管且所述第二类型晶体管为P型晶体管；或者所述第一类型晶体管为P型晶体管且所述第二类型晶体管为N型晶体管。本公开的实施例不受所选取的第一类型晶体管和第二类型晶体管的具体类型的限制。
应了解，本申请中所述第一类型晶体管、第二类型晶体管仅用于区分晶体管的不同类型，而并非旨在对于晶体管类型进行限制。
基于上述，通过在本申请中设置像素电路中发光控制单元所包括的晶体管与复位单元及电压写入单元所包括的晶体管具有不同的类型，使得该像素电路仅受控于较少的控制信号即可实现其各项基础功能。据此，在实现像素电路的基础功能(复位、电压写入、驱动发光器件发光)的基础上，有助于减少像素电路的体积。
图1B示出了根据本公开实施例的像素电路100的电路结构图。参照图1B，上述像素电路的各组成单元可更具体地描述。
在一些实施例中，所述复位单元110包括第一复位晶体管T2、第二复位晶体管T4、第三复位晶体管T6。
所述第一复位晶体管T2的栅极连接至复位控制信号端，第一端连接至第一参考电压端，第二端连接至第二节点N2，用于在复位控制信号端的复位控制信号Reset的控制下，将所述第一参考电压端的第一参考电压写入第二节点N2。
所述第二复位晶体管T4的栅极连接至复位控制信号端，第一端连接至第一节点N1，第二端连接至第二参考电压端，用于在复位控制信号端的复位控制信号Reset的控制下，将所述第二参考电压端的第二参考电压写入第一节点N1。
所述第三复位晶体管T6的栅极连接至复位控制信号端，第一端连接至第二参考电压端，第二端连接至少一个发光器件，用于在复位控制信号端的复位控制信号Reset的控制下，将所述第二参考电压端的第二参考电压写入发光器件的阳极。
其中，所述复位单元110被配置为在所述复位控制信号Reset的控制下，对所述第一节点N1、所述第二节点N2和发光器件的阳极进行复位。
所述第一参考电压端的第一参考电压和所述第二参考电压端的第二参考电压，例如可以根据电路逻辑需要而设置为相同的电压信号；或者也可以为不同的电压信号，例如第一参考电压为高电平的电压信号，第二参考电压为低电平的电压信号，本公开的实施例不受所述第一参考电压和第二参考电压的具体电压数值及其相互关系的影响。
图1C示出了根据本公开实施例的像素电路100的一个变体的电路结构图，图1D示出了根据本公开实施例的像素电路100的另一个变体的电路结构图。
在一些实施例中，参照图1B、图1C及图1D中所示出的，所述第一参考电压端例如可以为基准电压端或电源电压端或数据线，分别用于将基准电压Vref、电源电压Vdd或数据信号Vdata输出为第一参考电压，或者其也可以连接至像素电路之外的预设电压端，用于传输预设电压信号。本公开的实施例不受所述第一参考电压端的具体类型的限制。
在一些实施例中，所述第二参考电压端例如也可以为像素电路之外的预设电压端，用于输出预设电压信号。本公开的实施例不受所述第二参考电压端的具体类型的限制。
通过设置第一复位晶体管T2、第二复位晶体管T4、第三复位晶体管T6，当在复位控制信号端接收复位控制信号时，像素电路将第二节点N2、第一节点N1、发光器件的阳极分别复位为：第一参考电压、第二参考电压、第二参考电压。
在一些实施例中，所述电压写入单元120包括输入晶体管T3、第一补偿晶体管T5和补偿电容C1。
其中，所述输入晶体管T3的栅极连接至扫描控制信号线，第一端连接至第二节点N2，第二端连接至数据线，用于在扫描控制信号Gate的控制下将数据线的数据信号Vdata写入第二节点N2。
所述第一补偿晶体管T5的栅极连接至扫描控制信号线，第一端连接至第一节点N1，第二端连接至发光控制单元中的驱动晶体管TD的第二端，其用于在扫描控制信号Gate的控制下将驱动晶体管TD的第二端与第一节点N1相连接，以便将能够反映驱动晶体管TD的阈值电压的电压写入第一节点N1。
所述补偿电容C1的第一端连接至第二节点N2，第二端连接至第一节点N1。
其中，所述电压写入单元120被配置为在所述扫描控制信号Gate的控制下，将数据线的数据信号Vdata写入第二节点N2，并在第一节点N1和第二节点N2之间存储所述数据信号Vdata及驱动晶体管的阈值电压Vth。
通过设置输入晶体管T3、第一补偿晶体管T5和补偿电容C1，使得电压写入单元120能够响应于所述扫描控制信号Gate，将数据线的数据信号Vdata写入第二节点N2，并在第一节点N1和第二节点N2之间存储所述数据信号Vdata及驱动晶体管的阈值电压Vth。
在一些实施例中，所述发光控制单元130包括驱动晶体管TD、第一发光晶体管T1和发光控制晶体管T7。
所述驱动晶体管TD的栅极连接至第一节点N1，第一端连接至电源电压端，其受控于第一节点N1处的电压而处于导通状态或截止状态。
所述第一发光晶体管T1的栅极连接至发光控制信号端，第一端连接至基准电压端，第二端连接至第二节点N2，用于在发光控制信号端的发光控制信号EM的控制下，将基准电压端的基准电压Vref写入第二节点N2。
所述发光控制晶体管T7的栅极连接至发光控制信号端，第一端连接至驱动晶体管TD的第二端，第二端连接至少一个发光器件，用于发光控制信号端的发光控制信号EM的控制下，基于驱动晶体管TD所产生的发光电流，驱动发光器件发光。
其中，所述发光控制单元130被配置为在发光控制信号EM的控制下，利用在第一节点N1和第二节点N2之间存储的数据信号Vdata及驱动晶体管的阈值电压Vth，产生驱动发光器件发光的电流。
所述基准电压端的基准电压Vref例如可以为高电平，或者也可以为低电平，本公开的实施例不受所述基准电压Vref的具体数值的限制。
通过设置驱动晶体管TD、第一发光晶体管T1和发光控制晶体管T7，使得发光控制单元可以响应于发光控制信号EM的控制，利用在第一节点N1和第二节点N2之间存储的数据信号及驱动晶体管的阈值电压，产生驱动发光器件发光的电流。
在一些实施例中，所述第一复位晶体管T2、第二复位晶体管T4、第三复位晶体管T6、输入晶体管T3和第一补偿晶体管T5均为N型氧化物薄膜晶体管，驱动晶体管TD、第一发光晶体管T1和发光控制晶体管T7皆为P型低温多晶硅薄膜晶体管。
通过将上述晶体管T2、T3、T4、T5、T6均设置为N型氧化物薄膜晶体管，使得像素电路的扫描控制信号Gate和复位控制信号Reset的有效电平均为高电平信号，从而能够减少用于产生上述控制信号的阵列基板行驱动电路的个数。同时，所述电路中具有较少的低温多晶硅薄膜晶体管，有利于减少其功耗。
根据本公开的另一方面，提出了一种用于驱动如上所述的像素电路的方法200。
图2A示出了根据本公开实施例的像素电路的驱动方法200的流程图；图2B示出了根据本公开实施例的像素电路的工作时序图。参照图2A及2B，所述像素驱动方法200可更具体地描述。
如图2A所述，首先，在步骤S201中，向复位控制信号端施加有效电平，对所述像素电路进行复位。其中，所施加的有效电平例如可以为高电平信号，或者其也可以为低电平信号，本公开的实施例不受所设置的具体电平的限制。
以图1B所述的像素电路为例，其中所述基准电压Vref为高电平，所述第二参考电压Vinit为低电平。如图2B中所示出的，当其复位信号端被施加高电平信号，扫描信号线被施加低电平信号，发光控制信号端被施加高电平信号。此时像素电路中的晶体管T2、T4、T6开启，其他晶体管关断，此过程将第一节点N1的电平复位到第二参考电压Vinit的电位，即为低电平。此外，将第二节点N2的电位复位到基准电压Vref的电位，将发光器件OLED的阳极复位到第二参考电压Vinit的电位。从而对所述像素电路进行初始化。
其次，在步骤S202中，向扫描控制信号线施加有效电平，在所述像素电路中存储所述数据线的数据信号Vdata及驱动晶体管的阈值电压Vth。
以图1B所述的像素电路为例，如图2B中所示出的，当其复位信号端施加的信号改变为低电平信号，扫描信号线改变为施加高电平信号，发光控制信号端继续施加高电平信号。因此，像素电路中晶体管T2、T4关断，晶体管T3和T5开启，驱动晶体管TD的栅极由于在前一阶段被置为低电平而开启，则Vdd通过驱动晶体管TD开始对第一节点N1进行充电，直到将第一节点N1充电到Vdd-Vth为止，其中Vth表示驱动晶体管TD的阈值电压。补偿电容C1的第二端由于连接到第一节点N1，因此，补偿电容C1的第二端的电位为Vdd-Vth。补偿电容C1的第一端连接至第二节点N2，由于第二节点N2通过输入晶体管M5连接到数据线，因此，补偿电容C1的第一端的电位为第二节点N2的电位，其为数据信号Vdata，则补偿电容C1两端的电压差为Vdd-Vth-Vdata，该阶段为像素电路的充电阶段，也是像素电路的数据信号写入阶段。
最后，在步骤S203中，向发光控制信号端施加有效电平，利用在所述像素电路中存储的所述数据信号Vdata及驱动晶体管的阈值电压Vth驱动发光器件发光。
以图1B所述的像素电路为例，如图2B中所示出的，当其复位信号端继续施加低电平信号，扫描信号线改变为施加低电平信号，发光控制信号端改变为施加低电平信号。因此，像素电路中的T3，T5关断，晶体管T1、T7开启，向第二节点N2写入基准电压Vref，此时由于电容C1两端的电压不能突变，因此第一节点N1的电压变为Vdd-Vth-Vdata+Vref，驱动晶体管TD导通，驱动发光器件开始发光显示。
驱动晶体管TD产生的驱动电流IOLED可以由以下公式表示：
IOLED＝K(VGS–Vth)2＝K[Vdd–(Vdd-Vth-Vdata+Vref)–Vth]2
＝K(Vdata–Vref)2(1)
其中，VGS为晶体管栅极与漏极之前的电压。
由上式(1)可知，驱动电流IOLED已经不受驱动晶体管TD的阈值电压Vth的影响，只与数据线接入的数据信号Vdata有关。因此，消除了驱动晶体管TD由于工艺制程及长时间的操作所导致的阈值电压Vth漂移对驱动晶体管TD输出的驱动电流IOLED的影响，可以保证发光显示的均匀性，提高显示质量。
通过设置所述像素电路驱动方法，使得可以通过较少的控制信号(例如仅需复位控制信号Reset、扫描控制信号Gate及发光控制信号EM)实现对于所述像素电路的驱动控制，使得其实现相应的功能，控制信号个数较少且逻辑简单，有利于实现快速高效地控制过程。
为了产生上述控制信号(复位控制信号Reset、扫描控制信号Gate及发光控制信号EM)，需要一种阵列基板行驱动单元。图3A示出了根据本公开实施例的阵列基板行驱动单元的电路图。
参照图3A，在一些实施例中，所述阵列基板行驱动单元包括：输入模块、上拉控制模块、上拉模块、下拉控制模块、下拉模块。
所述输入模块连接至第二电源端、第二时钟端、第一输入端，被配置为当第二时钟端的第二时钟信号K2处于有效电平时，根据第一输入端的第一输入信号STV1产生并输出第一控制信号SC1，并根据第二电源端的第二电源信号产生并输出第二控制信号SC2。
所述上拉控制模块连接至输入模块、第一电源端及第一时钟端，且具有第一控制输入节点P1及第二控制输入节点P2，其被配置为将从输入模块接收的第一控制信号SC1和第二控制信号SC2分别写入第一控制输入节点P1和第二控制输入节点P2，且在第一控制输入节点P1处于无效电平且第二控制输入节点P2及第一时钟端的第一时钟信号K1均处于有效电平的情况下，产生并输出上拉控制信号Ip。
所述上拉模块连接至上拉控制模块、第一电源端及信号输出端，且具有上拉输入节点P3，所述上拉模块被配置为在上拉控制信号Ip的控制下，使得上拉输入节点P3处于有效电平，以将第一电源端的第一电源信号写入信号输出端。
所述下拉控制模块连接至输入模块、第一时钟端且具有下拉控制输入节点P4，被配置为在第一控制信号SC1的控制下，使得下拉控制输入节点P4处于有效电平并输出下拉控制信号Id。
所述下拉模块，其连接至下拉控制模块、第二电源端、第二输入端及信号输出端，且具有下拉输入节点P5，所述下拉模块被配置为在下拉控制信号Id的控制下，使得下拉输入节点P5处于有效电平，以将第二电源端的第二电源信号写入信号输出端。
在一些实施例中，所述下拉模块包括下拉晶体管M9、第十晶体管M10、第四电容C4。
所述下拉晶体管M9的栅极连接至下拉输入节点P5，第一端连接至信号输出端，第二端连接至第二电源端，用于在下拉输入节点P5处于有效电平时，将第二电源端的第二电源信号写入信号输出端。
所述第十晶体管M10的栅极连接至第二输入端，第一端连接至信号输出端，其受控于第二输入端的第二输入信号STV2处于导通状态或截止状态。
所述第四电容C4的第一端连接至第十晶体管M10的第二端，第二端连接至下拉输入节点P5。
上述有效电平和无效电平仅用于区分信号的不同电平状态，例如，所述有效电平为高电平，所述无效电平为低电平；或者所述有效电平也可以是低电平，所述无效电平为高电平，本公开的实施例不受所述有效电平和无效电平的具体电平信号的限制。
通过在下拉模块中设置下拉晶体管M9、第十晶体管M10和第四电容C4，使得在阵列基板行驱动单元的下拉阶段中，基于第十晶体管M10和第四电容C4的共同作用，在阵列基板行驱动单元的下拉工作阶段中，在将处于低电平的第二电源信号写入信号输出端时，实现输出信号的无台阶下降。
在一些实施例中，所述输入模块包括：第一晶体管M1、第二晶体管M2和第三晶体管M3。
其中，所述第一晶体管M1的栅极连接到第二时钟端，第一端连接至第一控制输入节点P1，第二端连接至第一输入端，用于在第二时钟端的第二时钟信号的控制下，基于第一输入端的第一输入信号STV1产生第一控制信号SC1。所述第二晶体管M2的栅极连接至第一控制输入节点P1，第一端连接至第二控制输入节点P2，第二端连接至第二时钟端。所述第三晶体管M3的栅极连接至第二时钟端，第一端连接至第二控制输入节点P2，第二端连接至第二电源端，用于在第二时钟端的第二时钟信号K2的控制下，基于第二电源端的第二电源信号产生第二控制信号SC2。
在一些实施例中，所述上拉控制模块包括第四晶体管M4、第五晶体管M5、第六晶体管M6和第三电容C3。
所述第四晶体管M4的栅极连接至第二控制输入节点P2，第一端连接至第五晶体管M5的第二端，第二端连接至第一时钟端。所述第五晶体管M5的栅极连接至第一时钟端，第一端连接至上拉输入节点P3。所述第六晶体管M6的栅极连接至第一控制输入节点P1，第一端连接至第一电源端，第二端连接至上拉输入节点P3。所述第三电容C3的第一端连接至第四晶体管M4的第一端，第二端连接至第二控制输入节点P2。
在一些实施例中，所述上拉模块包括第一电容C1和第八晶体管M8。
所述第一电容C1的第一端连接至第一电源端，第二端连接至上拉输入节点P3。所述第八晶体管M8的栅极连接至上拉输入节点P3，第一端连接至第一电源端，第二端连接至信号输出端。
在一些实施例中，所述下拉控制模块包括第七晶体管M7和第二电容C2。
所述第七晶体管M7的栅极连接至下拉控制输入节点P4，第二端连接至第一时钟端。所述第二电容C2的第一端连接至下拉控制输入节点P4，第二端连接至第七晶体管M7的第一端。
图3B进一步示出了根据本公开实施例的阵列基板行驱动单元的时序图。
参照图3B，接下来将说明GOA电路单元的工作流程。对于每一个GOA电路单元，其工作流程可以分为5个阶段。
如图3B所示出的，其中，所述第一电源端的第一电源信号例如为高电平信号VGH，所述第二电源端的第二电源信号为低电平信号VGL，且第一时钟信号、第二时钟信号、第一输入信号、第二输入信号均以低电平为有效电平，且设此处各晶体管的阈值电压均为Vth。
在第一工作阶段s1(预备阶段)中，第一时钟端的第一时钟信号K1为高电平时，第一输入端的第一输入信号STV1跳变为高电平，第二时钟端的第二时钟信号K2跳变为低电平，此时晶体管M1开启，根据第一输入信号STV1产生高电平的第一控制信号SC1，并将该第一控制信号SC1写入第一控制输入节点P1，使得晶体管M2、M6、M7截止。第二时钟信号K2的低电平将晶体管M3开启，产生低电平的第二控制信号SC2，将第二控制输入节点P2的电位拉低至VGL+Vth，晶体管M4开启，将第一时钟信号K1的高电平传递至第四晶体管M4的第一端，电容C3两端电位差为VGH-VGL-Vth。此时输出信号OUT为低电平，且上拉输入节点P3为高电平。
在第二工作阶段s2(上拉阶段)中，第一时钟端的第一时钟信号K1跳变为低电平，第二时钟端的第二时钟信号K2跳变为高电平，第一输入端的第一输入信号STV1保持高电平。由于在第一阶段电容C3中已存储了一个电位，当第一时钟信号K1跳变到低电平VGL时，电容C3存储电位不能突变，第二控制输入节点P2的电平会被电容举到2VGL-VGH+2Vth，使得晶体管M4可以很好的开启，低电平的第一时钟信号K1无阈值损失地传输至第四晶体管M4的第一端。第一时钟信号K1将晶体管M5开启，产生上拉控制信号Ip，将上拉输入节点P3的电位拉至低电平VGL，晶体管M8开启，将输出信号OUT拉高至第一电源端的高电平信号VGH。
在第三工作阶段s3(高电平维持阶段)中，第一时钟端的第一时钟信号K1跳变为高电平，第二时钟端的第二时钟信号K2跳变为低电平，第一输入信号STV1仍为高电平，第二输入信号STV2为低电平，晶体管M10导通，电容C4被接入电路中，此时电容C4的第一端为高电平VGH，电容C4的第二端连接至下拉输入节点P5，则高电平VGH通过晶体管M9对下拉输入节点P5充电，直到将下拉输入节点P5充电到VGH-Vth为止，在电容C4两端的电压差为Vth。此时，在K1、K2的高低跳变过程中，只要STV1跳变为低的时刻不在K2跳变为低的时刻，则GOA电路单元的输出信号将始终保持为高电平，且上拉输入节点P3时钟为低电平。
在第四工作阶段s4(下拉阶段)中，第一时钟端的第一时钟信号K1为高电平，第二时钟端的第二时钟信号K2为低电平，第一输入信号STV1、第二输入信号STV2均为低电平VGL。此时，晶体管M1开启，产生处于低电平的第一控制信号SC1，使得下拉控制输入节点P4为低电平，进而输出下拉控制信号Id使得下拉输入节点P5为低电平，晶体管M9开启，信号输出端的输出信号OUT将被拉低，且上拉输入节点P3将跳变为高电平。
图3C示出了根据本公开实施例的阵列基板行驱动单元不设置电容C4及晶体管M10的情况下，下拉阶段的输出信号OUT的波形图。
参照图3C，该过程可更具体地描述，当电路中不存在电容C4和晶体管M10时，由于P型薄膜晶体管在传递低电位时存在阈值损失，则使得下拉输入节点P5的电位被拉至VGL+Vth，进一步使得晶体管M9开启，此时信号输出端的输出信号OUT的电位将被拉低至VGL+Vth+Vth，而非为VGL。在此过程中，输出信号OUT将呈现图3C中所示出的第一阶段下降波形。此外，由于下拉控制输入节点P4的低电位使得晶体管M7开启，电容C2的第一端连接至下拉输入节点P5，第二端被第一时钟信号置为高电平VGH，则此时电容C2的两端存有负电位VGL+Vth-VGH。随后，当第一时钟信号K1跳至低电平VGL时，电容C2的第二端电压变为VGL+Vth。由于电容C2的电压不能突变，则下拉输入节点P5的电位随之跳变为更低的电位2VGL+2Vth-VGH，此时晶体管M9才充分开启，信号输出端的输出信号OUT才会被拉低至VGL，因此，输出信号OUT的波形将呈现具有台阶的下降沿。
而在本申请所述电路中，通过加入电容C4和晶体管M10，参照图2B，在下拉阶段，产生低电平的第一控制信号SC1，基于所述第一控制信号SC1产生下拉控制信号Id，使得下拉输入节点P5的电位被拉至VGL+Vth，使得晶体管M9开启，信号输出端的输出信号OUT将被拉低至VGL+Vth+Vth。且由于在第三阶段中在电容C4已存储了一个电位Vth且电容C4两端的电压不能突变，因此当输出信号OUT被拉低时，下拉输入节点P5的电位将随之被拉低至电位OUT-Vth，使得晶体管M9开启地更充分，最终下拉输入节点P5的电位将为VGL-Vth，以将第二电源端的低电平信号VGL无阈值损失地传递到信号输出端，从而使得输出信号的波形呈现为无台阶的下降沿。
在第五工作阶段s5(低电平维持阶段)中，第一输入信号STV1始终为低电平，第二输入信号STV2为高电平，电容C4不再接入电路，使信号输出端的输出信号OUT可以很好地维持在低电平。
然而，应了解，本申请所述的阵列基板行驱动单元不限于上述工作流程。例如其可不包括高电平维持阶段，或者其也可以不包括低电平维持阶段，只要其可以实现预设的信号输出功能即可。
通过设置上述阵列基板行驱动单元，且进一步地，通过在下拉模块中设置第四电容C4和第十晶体管M10，使得阵列基板行驱动单元能够产生本申请中所述的各控制信号，且该阵列基板行驱动单元在下拉阶段中，能够形成从高电平到低电平无台阶的下降沿，有利于所输出有效的控制信号，避免由于输出的台阶形下降沿造成的控制逻辑错误。
根据本公开的另一方面，提出了一种显示装置300，图4A示出了显示装置300的示意图。参照图4A，显示装置300包括像素电路阵列330、第一阵列基板行驱动电路310和第二阵列基板行驱动电路320。
所述像素电路阵列330包括多个如前所述的像素电路100，且第一阵列基板行驱动电路310和第二阵列基板行驱动电路320向像素电路阵列330中的每个像素电路100提供三个控制信号：复位控制信号Reset、扫描控制信号Gate及发光控制信号EM。
所述第一阵列基板行驱动电路310，即，选通驱动电路，用于向像素电路提供复位控制信号Reset及扫描控制信号Gate；所述第二阵列基板行驱动电路320，即，发光控制驱动电路，用于向像素电路提供发光控制信号EM。
然而，本公开的实施例不限于此，在一些实施例中，所述第二阵列基板行驱动电路320用于向像素电路提供复位控制信号Reset及扫描控制信号Gate；所述第一阵列基板行驱动电路310用于向像素电路提供发光控制信号EM。
通过设置上述显示装置，仅通过第一阵列基板行驱动电路310和第二阵列基板行驱动电路320就能够为像素电路阵列330中的每一个像素电路提供复位控制信号Reset、扫描控制信号Gate及发光控制信号EM，实现对于像素电路的良好时序逻辑控制，完成相应的显示装置功能。同时由于所述显示装置的结构更为简单且具有较小体积，有利于实现窄边框的设计。
在一些实施例中，所述第一阵列基板行驱动电路310和第二阵列基板行驱动电路320产生如图2B所示出的复位控制信号Reset、扫描控制信号Gate及发光控制信号EM，所述复位控制信号Reset与扫描控制信号Gate的起始时间不同，持续时间相同。所述复位控制信号Reset与发光控制信号EM的起始时间相同，发光控制信号EM的持续时间比复位控制信号Reset的持续时间长。优选地，所述发光控制信号EM的持续时间为所述复位控制信号Reset的持续时间的两倍及以上。
通过设置所述第一阵列基板行驱动电路310和第二阵列基板行驱动电路320产生复位控制信号Reset、扫描控制信号Gate、发光控制信号EM，并进一步地设置其所产生的各信号的时序逻辑关系及其持续时间，有利于实现对像素电路的良好控制，避免由于控制信号时序逻辑混乱而造成显示装置的错误显示。
在一些实施例中，所述第一阵列基板行驱动电路和第二阵列基板行驱动电路为相同的阵列基板行驱动电路，且所述第一阵列基板行驱动电路和所述第二阵列基板行驱动电路均接收：第一电源信号、第二电源信号、时钟信号。
其中，所述第一阵列基板行驱动电路和第二阵列基板行驱动电路为相同的阵列基板行驱动电路，是指该第一阵列基板行驱动电路及第二阵列基板行驱动电路具有相同的电路结构。
所述第一电源信号和所述第二电源信号可以为相同的信号，例如其均为高电平信号，或者其可以为不同的信号，例如第一电源信号为高电平信号，第二电源信号为低电平信号，本公开的实施例不受所述第一电源信号和所述第二电源信号的具体信号内容及其关系的限制。
所述时钟信号例如可以进一步地包括第一时钟信号和第二时钟信号。本公开的实施例不受所述时钟信号的具体组成及信号内容的限制。
基于上述，通过将第一阵列基板行驱动电路和第二阵列基板行驱动电路设置为相同的阵列基板行驱动电路，有助于简化阵列基板行驱动电路的设计过程；另一方面，通过令第一阵列基板行驱动电路和第二阵列基板行驱动电路共享相同的信号(第一电源信号、第二电源信号及时钟信号)，有助于实现对于第一阵列基板行驱动电路及第二阵列基板行驱动电路的时序逻辑的控制，使得其能够向像素电路提供如前所述的复位控制信号Reset、扫描控制信号Gate、发光控制信号EM。
图4B示出了根据本公开实施例的显示装置300的电路结构图。
参照图4B，在一些实施例中，所述第一阵列基板行驱动电路310和第二阵列基板行驱动电路320中的每一个包括级联的多个如上所述的阵列基板行驱动单元，且每一个阵列基板行驱动单元包括第一电源端、第二电源端、第一输入端、第二输入端、信号输出端Cout和上拉输入节点P3。
其中，每一级阵列基板行驱动单元的信号输出端Cout连接至与其相邻的下一级阵列基板行驱动单元的第一输入端。每一级阵列基板行驱动单元的第二输入端连接至其相邻的下一级阵列基板行驱动单元的上拉输入节点P3。
具体而言，在所述第一阵列基板行驱动电路310中，每一级阵列基板行驱动单元的信号输出端连接至与其相对应的同级像素电路的复位控制信号端，以向该像素电路提供复位控制信号Reset；除最后一级阵列基板行驱动单元外，每一级阵列基板行驱动单元的信号输出端还连接到与其相邻的下一级阵列基板行驱动单元的第一信号输入端，以提供其下一级阵列基板行驱动单元工作所需的第一输入信号；除第一级阵列基板行驱动单元外，每一级阵列基板行驱动单元的上拉输入节点P3连接至其上一级阵列基板行驱动单元的第二输入端，以向其上一级基板行驱动单元提供第二输入信号；除第一级阵列基板行驱动单元外，每一级阵列基板行驱动单元的信号输出端还连接至与其上一级阵列基板行驱动单元相对应的同级像素电路的扫描信号控制端，以向该像素电路提供扫描控制信号Gate。
在所述第二阵列基板行驱动电路320中，每一级阵列基板行驱动单元的信号输出端连接至与其相对应的同级像素电路的发光控制信号端，以向该像素电路提供发光控制信号EM；除最后一级阵列基板行驱动单元外，每一级阵列基板行驱动单元的信号输出端还连接到与其相邻的下一级阵列基板行驱动单元的第一信号输入端，以提供其下一级阵列基板行驱动单元工作所需的第一输入信号；除第一级阵列基板行驱动单元外，每一级阵列基板行驱动单元的上拉输入节点P3连接至其上一级阵列基板行驱动单元的第二输入端，以向其上一级基板行驱动单元提供第二输入信号。
所有的阵列基板行驱动单元的第一电源端E1接收第一电源信号，所有的阵列基板行驱动单元的第二电源端E2接收第二电源信号。
例如，如图4B所示，其中所有阵列基板行驱动单元的第一电源端E1连接至高电平信号VGH，所有阵列基板行驱动单元的第二电源端E2连接至低电平信号VGL。
每一级阵列基板行驱动单元的第一时钟端的第一时钟信号和与其相邻的下一级阵列基板行驱动单元的第二时钟端的第二时钟信号相同；每一级阵列基板行驱动单元的第二时钟端的第二时钟信号和与其相邻的下一级阵列基板行驱动单元的第一时钟端的第一时钟信号相同。
例如，以第一阵列基板行驱动电路310中的第一级GOA单元和第二级GOA单元为例，若第一级GOA单元STVG1的第一时钟端IK1接收的第一时钟信号STVG1_K1为时钟信号CK1，第二时钟端IK2接收的第二时钟信号STVG1_K2为时钟信号CK2，则对于第二级GOA单元STVG2，其第一时钟端IK1接收的第一时钟信号STVG2_K1为时钟信号CK2，第二时钟端IK2接收的第二时钟信号STVG2_K2为时钟信号CK1。
基于上述级联关系，进一步地，为实现对于如前所述的像素电路的有效控制，设置所述显示装置中第一阵列基板行驱动电路的第一级阵列基板行驱动单元STVG1和第二阵列基板行驱动电路的第一级阵列基板行驱动单元STVE1的输出信号具有如下所述的时序关系。
具体而言，设置当第一阵列基板行驱动电路的第一级阵列基板行驱动单元STVG1处于有效工作状态时，第二阵列基板行驱动电路的第一级阵列基板行驱动单元STVE1处于无效工作状态，则第一级阵列基板行驱动单元STVG1的信号输出端输出具有有效电平的输出信号Gout1，第一级阵列基板行驱动单元STVE1的信号输出端输出具有无效电平的输出信号Eout1。
其中，进一步地，设置所述第一级阵列基板行驱动单元STVG1输出信号Gout1的有效电平的起始时间与所述第二阵列基板行驱动电路的第一级阵列基板行驱动单元STVE1的输出信号Eout1的无效电平的起始时间相同，且输出信号Gout1的有效电平的持续时间小于所述第二阵列基板行驱动电路的第一级阵列基板行驱动单元STVE1的输出信号Eout1的无效电平的持续时间。优选地，输出信号Eout1的无效电平的持续时间大于等于所述输出信号Gout1的有效电平的持续时间的二倍。
基于上述时序关系设置，在如上所述级联关系的基础上，使得对第一阵列基板行驱动电路而言，在其每一级阵列基板行驱动单元及其下一级阵列基板行驱动单元依次处于有效工作状态且依次输出具有有效电平的输出信号时，第二级阵列基板行驱动电路的相应级阵列基板行驱动单元的输出信号均处于无效电平。从而可以实现对于前述像素电路的控制信号的有序输出。
通过设置第一阵列基板行驱动电路310和第二阵列基板行驱动电路320中的每一个中的多个阵列基板行驱动单元的连接关系及其时序关系，有利于实现控制信号的良好输出，从而确保对于像素电路的有效控制。
基于上述工作时序关系，根据本公开的另一方面，还提出一种驱动如前所述的显示装置的方法500。
图5A示出了根据本公开实施例的阵列基板行驱动单元的驱动方法500的流程图。
参照图5A，对于该显示装置中第一阵列基板驱动电路和第二阵列基板驱动电路中的每一个阵列基板行驱动单元而言，首先，在步骤S501中，向第一输入端施加无效电平，向第一时钟端施加无效电平，向第二时钟端施加有效电平，产生处于无效电平的第一控制信号SC1及处于有效电平的第二控制信号SC2。
其次，在步骤S502中，向第一时钟端施加有效电平，根据所述第一控制信号SC1及所述第二控制信号SC2产生上拉控制信号Ip，基于所述上拉控制信号Ip，将第一电源端的第一电源信号写入信号输出端。
最后，在步骤S503中，向第一输入端、第二输入端、第二时钟端施加有效电平，产生处于有效电平的第一控制信号SC1，根据所述第一控制信号SC1产生下拉控制信号Id，基于所述下拉控制信号Id，将第二电源端的第二电源信号写入所述信号输出端。
基于驱动方法500，可以驱动所述第一基板行驱动单元、第二基板行驱动单元产生用于像素电路的复位控制信号、扫描控制信号及发光控制信号，实现显示装置的相应功能。
图5B示出了根据本公开实施例的第一阵列基板行驱动电路310的第一级GOA单元STVG1、第二级GOA单元STVG2及第二阵列基板行驱动电路320的第一级GOA单元STVE1的工作时序图。
参照图5B，以图4B所示的第一阵列基板行驱动电路310、第二阵列基板行驱动电路320及图1B中的像素电路为例，上述显示装置的控制方法500可更具体地描述。
其中，第一电源信号为高电平信号VGH、第二电源信号为低电平信号VGL，时钟信号CK1与时钟信号CK2的时钟周期Tm相同，且时钟信号CK1滞后时钟信号CK2半个时钟周期Tm。第一阵列基板行驱动电路310的第一级GOA单元STVG1的第一输入端连接至第一初始信号STVG_Original，其第一时钟信号端接收时钟信号CK1，第二时钟信号端接收时钟信号CK2，所述第一初始信号STVG_Original、时钟信号CK1、时钟信号CK2的无效电平均为高电平，且第一初始信号STVG_Original无效电平的持续时间为时钟信号CK1的时钟周期Tm的一半，所述第一控制信号、第二控制信号、上拉控制信号、下拉控制信号均采用低电平作为其有效电平。第二初始信号STVE_Original的无效电平为高电平，其无效电平的起始时间与第一初始信号STVG_Original相同，且其无效电平的持续时间等于第一初始信号无效电平持续时间的三倍，即为时钟信号CK1的时钟周期Tm的1.5倍。
基于上述，第一阵列基板行驱动电路310的第一级GOA单元STVG1、第二级GOA单元STVG2及第二阵列基板行驱动电路320的第一级GOA单元STVE1的具体工作时序关系如下：
首先，第一级GOA单元STVG1将处于工作状态，第二级GOA单元STVG2及第二阵列基板行驱动电路320的第一级GOA单元STVE1均处于不工作状态。此时，仅第一级GOA单元STVG1产生处于有效电平的输出信号，即产生复位控制信号Reset，以对于第一行像素电路进行复位。
其中，第一级GOA单元STVG1处于工作状态以产生复位控制信号的过程可更具体地描述如下。
参照图5，对于第一级GOA单元STVG1而言，首先在步骤S501中，令第一输入端的第一输入信号STVG1_STV1为高电平，其第二时钟端接收的第二时钟信号STVG1＿K2为低电平，第一时钟端接收的第一时钟信号STVG1＿K1为高电平，则第一级GOA单元STVG1进入第一工作阶段s1，产生处于高电平的第一控制信号SC1和处于低电平的第二控制信号SC2，上拉输入节点P3处于高电平，STVG1信号输出端的输出信号Gout1为低电平。其后，在步骤S502中，当其第一时钟端接收的第一时钟信号STVG1＿K1跳变为低电平，第一级GOA单元STVG1进入第二工作阶段s2，基于处于高电平的第一控制信号SC1和处于低电平的第二控制信号SC2产生上拉控制信号Ip，将上拉输入节点P3的电位拉至低电平并将输出信号Gout1拉高至第一电源端的高电平信号VGH。进一步地，如步骤S503所述，当第一级GOA单元STVG1的第一输入信号STVG_STV1、第二输入信号STVG_STV2、第二时钟端接收的第二时钟信号STVG1＿K2均为低电平时，此时第一级GOA单元STVG1进入第四工作阶段s4，产生低电平的第一控制信号SC1，基于所述第一控制信号SC1产生下拉控制信号Id，使得其信号输出端将输出无阈值损失的低电平信号VGL，且上拉输入节点P3时钟为低电平。之后，在第一输入端接收的第一输入信号STVG1_STV1保持为低电平且第二输入端的第二输入信号STVG1_STV2保持为高电平时，第一级GOA单元STVG1进入第五工作阶段s5，此时无论其第一时钟信号STVG1_K1和第二时钟信号第一时钟信号STVG1_K2的电平如何变化，其信号输出端的输出信号Gout1将始终保持低电平。
基于上述工作过程，如图5B所示出的，第一级GOA单元STVG1信号输出端的输出信号Gout1具有与第一输入信号STVG1_STV1相同的脉冲宽度且其相位滞后该第一输入信号STVG1_STV1半个时钟周期Tm，该输出信号Gout1即为第一行像素电路的复位控制信号Reset。
其后，第二级GOA单元STVG2处于工作状态，第一级GOA单元STVG1及第二阵列基板行驱动电路320的第一级GOA单元STVE1均处于不工作状态。此时，仅第二级GOA单元STVG2产生处于有效电平的输出信号，即产生扫描控制信号Gate，以将数据线的数据信号Vdata及驱动晶体管的阈值电压写入第一行像素电路。
其中，第二级GOA单元STVG2处于工作状态以产生扫描控制信号的过程可更具体地描述如下。
基于第一阵列基板行驱动电路310内部的级联关系，第二级GOA单元STVG2将以第一级GOA单元STVG1的输出信号Gout1作为其第一输入信号，且由于该第二级GOA单元STVG2与第一级GOA单元STVG1的第一时钟信号和第二时钟信号互换。则如图5B所示出的，对于第二级GOA单元STVG2，同样地，第二级GOA单元STVG2将依次处于如前所述的第一工作阶段s2，第二工作阶段s2、第四工作阶段s4及第五工作阶段s5，且由于图5B中所示出的各信号的周期设置，使得第二信号输出端的输出信号Gout2与第一级GOA单元STVG1的输出信号Gout1具有相同的脉冲宽度，且输出信号Gout2滞后输出信号Gout1半个时钟周期Tm。
最后，第二阵列基板行驱动电路320的第一级GOA单元STVE1处于工作状态，且第一级GOA单元STVG1及第二级GOA单元STVG2均处于不工作状态。此时，仅第二阵列基板行驱动电路320的第一级GOA单元STVE1产生处于有效电平的输出信号，即产生发光控制信号EM，以驱动第一行像素电路利用在该像素电路中存储的数据信号及驱动晶体管的阈值电压，产生驱动发光器件发光的电流。
其中，第一级GOA单元STVE1处于工作状态以产生发光控制信号EM的过程可更具体地描述如下。
基于上述电路工作原理，对于图4B中第一级GOA单元STVE1，首先，当其接收的第一时钟信号STVE1＿K1处于高电平，第二时钟信号STVE1＿K2处于低电平，其第一输入端接收的第一输入信号STVE1_STV1处于高电平时，其进入第一工作阶段s1，第一级GOA单元STVE1的信号输出端的输出信号Eout1为低电平。其后，当其第一时钟信号STVE1＿K1处于低电平，第一级GOA单元STVE1进入第二工作阶段s2，其输出信号Eout1将跳变为高电平，随后当第一时钟信号STVE1＿K1再跳变为高电平时，该输出信号Eout1仍保持高电平。进一步地，当其接收的第一时钟信号STVE1＿K1处于高电平，第二时钟信号STVE1＿K2处于低电平，第一输入端接收的第一输入信号STVE1_STV1处于高电平且第二输入端的第二输入信号STVE1_STV2处于低电平时，第一级GOA单元STVE1进入第三工作阶段s3，其输出信号Eout1保持为高电平，其后，当其第一时钟信号STVE1＿K1跳变至低电平且第二时钟信号STVE1＿K2跳变至高电平时，其输出信号Eout1保持为高电平。随后，当其接收的第一时钟信号STVE1＿K1处于高电平，第二时钟信号STVE1＿K2处于低电平，第一输入端接收的第一输入信号STVE1_STV1及第二输入端的第二输入信号STVE1_STV2均处于低电平时，第一级GOA单元STVE1进入第四工作阶段s4，其信号输出端的输出信号Eout1跳变为低电平。之后，在第一输入端接收的第一输入信号STVE1_STV1保持为低电平且第二输入端的第二输入信号STVE1_STV2保持为高电平时，第一级GOA单元STVE1进入第五工作阶段s5，无论其第一时钟信号STVE1＿K1和第二时钟信号第一时钟信号STVE1＿K1的电平如何变化，其信号输出端的输出信号Eout1将始终保持低电平。
基于上述工作过程，最终第一级GOA单元STVE1信号输出端的输出信号Eout1将呈现如图5B所示的波形，其输出信号Eout1和第一输入端的第一输入信号STVE1_STV1的脉冲宽度相同，且滞后第一输入信号STVE1_STV1半个时钟周期Tm，即，其与第一阵列基板行驱动电路310的第一级GOA单元STVG1的输出信号Gout1的起始时间相同，且脉冲宽度为Gout1脉冲宽度的三倍。
基于上述时序关系及工作流程，使得第一级GOA单元STVG1、第二级GOA单元STVG2及第二阵列基板行驱动电路320的第一级GOA单元STVE1将依次处于工作状态，从而依次产生处于有效电平的复位控制信号Reset、扫描控制信号Gate及发光控制信号EM，实现对于第一行像素电路的有效控制。
基于前述，在图5B所示出的显示装置中，对于第一阵列基板行驱动电路310中相邻的两级GOA单元，均可采用其中前一级GOA单元信号输出端的输出信号作为与之对应的像素电路的Reset信号，其中后一级GOA单元信号输出端的输出信号作为同一像素电路的Gate信号。
同样地，基于第二阵列基板行驱动电路320内部的级联关系，对于第二阵列基板行驱动电路320中的每一级GOA单元，其信号输出端的输出信号作为与其相对应的同级像素电路的EM信号，和与其同级的第一阵列基板行驱动单元配合实现前述的工作过程。
本申请使用了特定词语来描述本申请的实施例。如“第一/第二实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
此外，本领域技术人员可以理解，本申请的各方面可以通过若干具有可专利性的种类或情况进行说明和描述，包括任何新的和有用的工序、机器、产品或物质的组合，或对他们的任何新的和有用的改进。相应地，本申请的各个方面可以完全由硬件执行、可以完全由软件(包括固件、常驻软件、微码等)执行、也可以由硬件和软件组合执行。以上硬件或软件均可被称为“数据块”、“模块”、“引擎”、“单元”、“组件”或“系统”。此外，本申请的各方面可能表现为位于一个或多个计算机可读介质中的计算机产品，该产品包括计算机可读程序编码。
除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
上面是对本发明的说明，而不应被认为是对其的限制。尽管描述了本发明的若干示例性实施例，但本领域技术人员将容易地理解，在不背离本发明的新颖教学和优点的前提下可以对示例性实施例进行许多修改。因此，所有这些修改都意图包含在权利要求书所限定的本发明范围内。应当理解，上面是对本发明的说明，而不应被认为是限于所公开的特定实施例，并且对所公开的实施例以及其他实施例的修改意图包含在所附权利要求书的范围内。本发明由权利要求书及其等效物限定。

Claims (12)

1.一种像素电路，其接收三个控制信号：复位控制信号、扫描控制信号及发光控制信号，所述像素电路包括：复位单元、电压写入单元和发光控制单元，其中，
复位单元连接至复位控制信号端，被配置为从复位控制信号端接收复位控制信号，在复位控制信号的控制下，对所述像素电路进行复位；
电压写入单元连接至数据线、扫描控制信号线，被配置为从扫描控制信号线接收扫描控制信号，在扫描控制信号的控制下，在所述像素电路中存储所述数据线的数据信号及驱动晶体管的阈值电压；
发光控制单元连接至发光控制信号端并且包括所述驱动晶体管，被配置为从发光控制信号端接收发光控制信号，在发光控制信号的控制下，利用在所述像素电路中存储的数据信号及所述驱动晶体管的阈值电压，产生驱动发光器件发光的电流；
其中，所述发光控制单元包括第一类型晶体管，所述复位单元及电压写入单元包括与该第一类型晶体管不同的第二类型晶体管；且其中，所述第一类型晶体管为N型氧化物薄膜晶体管，所述第二类型晶体管为P型低温多晶硅薄膜晶体管；
其中，所述复位单元包括：第一复位晶体管(T2)，其栅极连接至复位控制信号端，第一端连接至第一参考电压端，第二端连接至第二节点；第二复位晶体管(T4)，其栅极连接至复位控制信号端，第一端连接至第一节点，第二端连接至第二参考电压端；第三复位晶体管(T6)，其栅极连接至复位控制信号端，第二端连接至少一个发光器件；其中，所述复位单元被配置为在所述复位控制信号的控制下，对所述第一节点和所述第二节点进行复位；
其中，所述电压写入单元包括：第一补偿晶体管(T5)，其栅极连接至扫描控制信号线，第一端连接至第一节点，第二端连接至发光控制单元中的驱动晶体管(TD)的第二端；
其中，所述发光控制单元包括：所述驱动晶体管(TD)，其栅极连接至第一节点，第一端连接至电源电压端；第一发光晶体管(T1)，其栅极连接至发光控制信号端，第二端连接至第二节点；发光控制晶体管(T7)，其栅极连接至发光控制信号端，第一端连接至驱动晶体管(TD)的第二端，第二端连接至少一个发光器件；
且其中，第二复位晶体管(T4)和第一补偿晶体管(T5)均为N型氧化物薄膜晶体管，驱动晶体管(TD)、第一发光晶体管(T1)和发光控制晶体管(T7)皆为P型低温多晶硅薄膜晶体管。
2.如权利要求1所述的像素电路，其中，
第一参考电压端为基准电压端或电源电压端或数据线。
3.如权利要求1所述的像素电路，所述电压写入单元还包括：
输入晶体管(T3)，其栅极连接至扫描控制信号线，第一端连接至第二节点，第二端连接至数据线；
补偿电容(C1)，第二端连接至第一节点；
其中，所述电压写入单元被配置为在所述扫描控制信号的控制下，将数据线的数据信号写入第二节点，并在第一节点和第二节点之间存储所述数据信号及驱动晶体管的阈值电压。
4.如权利要求3所述的像素电路，其中，所述发光控制单元被配置为在发光控制信号的控制下，利用在第一节点和第二节点之间存储的数据信号及驱动晶体管的阈值电压，产生驱动发光器件发光的电流。
5.一种显示装置，其包括像素电路阵列、第一阵列基板行驱动电路和第二阵列基板行驱动电路，所述像素电路阵列包括多个如权利要求1所述的像素电路，所述第一阵列基板行驱动电路和所述第二阵列基板行驱动电路均连接到同一第一时钟端和同一第二时钟端，所述第一时钟端用于提供第一时钟信号，所述第二时钟端用于提供第二时钟信号。
6.如权利要求5所述的显示装置，其中，复位控制信号与扫描控制信号的起始时间不同，持续时间相同。
7.如权利要求6所述的显示装置，其中，所述第一阵列基板行驱动电路和所述第二阵列基板行驱动电路包括相同的阵列基板行驱动电路，且所述第一阵列基板行驱动电路和所述第二阵列基板行驱动电路均接收：第一电源信号、第二电源信号、时钟信号。
8.如权利要求7所述的显示装置，其中，所述第一阵列基板行驱动电路及所述第二阵列基板行驱动电路中的每一个包括级联的多个阵列基板行驱动单元，其中，
所有的阵列基板行驱动单元的第一电源端接收第一电源信号，所有的阵列基板行驱动单元的第二电源端接收第二电源信号；
每一级阵列基板行驱动单元的信号输出端连接至与其相邻的下一级阵列基板行驱动单元的第一输入端；
每一级阵列基板行驱动单元的第一时钟端的第一时钟信号和与其相邻的下一级阵列基板行驱动单元的第二时钟端的第二时钟信号相同；每一级阵列基板行驱动单元的第二时钟端的第二时钟信号和与其相邻的下一级阵列基板行驱动单元的第一时钟端的第一时钟信号相同。
9.如权利要求8所述的显示装置，所述多个阵列基板行驱动单元中的每一个包括：输入模块、上拉控制模块、上拉模块、下拉控制模块、下拉模块，其中，
输入模块，其连接至第二电源端、第二时钟端、第一输入端，被配置为当第二时钟端的第二时钟信号处于有效电平时，根据第一输入端的第一输入信号(STV1)产生并输出第一控制信号，并根据第二电源端的第二电源信号产生并输出第二控制信号；
上拉控制模块，其连接至输入模块、第一电源端及第一时钟端，且具有第一控制输入节点(P1)及第二控制输入节点(P2)，被配置为将从输入模块接收的第一控制信号和第二控制信号分别写入第一控制输入节点(P1)和第二控制输入节点(P2)，且在第一控制输入节点(P1)处于无效电平且第二控制输入节点(P2)及第一时钟端的第一时钟信号均处于有效电平的情况下，产生并输出上拉控制信号；
上拉模块，其连接至上拉控制模块、第一电源端及信号输出端，且具有上拉输入节点(P3)，所述上拉模块被配置为在所述上拉控制信号的控制下，使得上拉输入节点(P3)处于有效电平，以将第一电源端的第一电源信号写入信号输出端；
下拉控制模块，其连接至输入模块、第一时钟端且连接到下拉控制输入节点(P4)，被配置为在所述第一控制信号的控制下，使得下拉控制输入节点(P4)处于有效电平且输出下拉控制信号；
下拉模块，其连接至下拉控制模块、第二电源端及信号输出端，且具有下拉输入节点(P5)，所述下拉模块被配置为在所述下拉控制信号的控制下，使得下拉输入节点(P5)处于有效电平，以将第二电源端的第二电源信号写入信号输出端。
10.如权利要求9所述的显示装置，其中，
所述输入模块包括：
第一晶体管(M1)，所述第一晶体管的栅极连接到第二时钟端，第一端连接至第一控制输入节点(P1)，第二端连接至第一输入端；
第二晶体管(M2)，所述第二晶体管的栅极连接至第一控制输入节点(P1)，第一端连接至第二控制输入节点(P2)，第二端连接至第二时钟端；
第三晶体管(M3)，所述第三晶体管的栅极连接至第二时钟端，第一端连接至第二控制输入节点(P2)，第二端连接至第二电源端；
所述上拉控制模块包括：
第四晶体管(M4)、所述第四晶体管的栅极连接至第二控制输入节点(P2)，第一端连接至第五晶体管(M5)的第二端，第二端连接至第一时钟端；
第五晶体管(M5)、所述第五晶体管的栅极连接至第一时钟端，第一端连接至上拉输入节点(P3)；
第六晶体管(M6)，所述第六晶体管的栅极连接至第一控制输入节点(P1)，第一端连接至第一电源端，第二端连接至上拉输入节点(P3)；
第三电容(C3)，所述第三电容的第一端连接至第四晶体管(M4)的第一端，第二端连接至第二控制输入节点(P2)；
所述上拉模块包括：
第一电容(C1)，所述第一电容的第一端连接至第一电源端，第二端连接至上拉输入节点(P3)；
第八晶体管(M8)，所述第八晶体管的栅极连接至上拉输入节点(P3)，第一端连接至第一电源端，第二端连接至信号输出端；
所述下拉控制模块包括：
第七晶体管(M7)，所述第七晶体管的栅极连接至下拉控制输入节点(P4)，第二端连接至第一时钟端；
第二电容(C2)，所述第二电容的第一端连接至下拉控制输入节点(P4)，第二端连接至第七晶体管(M7)的第一端；
所述下拉模块包括：
下拉晶体管(M9)，其栅极连接至下拉输入节点(P5)，第一端连接至信号输出端，第二端连接至第二电源端。
11.一种驱动权利要求9所述的显示装置的方法，其中，对于每个阵列基板行驱动单元：
向第一输入端施加无效电平，向第一时钟端施加无效电平，向第二时钟端施加有效电平，产生处于无效电平的第一控制信号及处于有效电平的第二控制信号；
向第一时钟端施加有效电平，根据所述第一控制信号及所述第二控制信号产生上拉控制信号，基于所述上拉控制信号，将第一电源端的第一电源信号写入信号输出端；
向第一输入端、第二输入端、第二时钟端施加有效电平，产生处于有效电平的第一控制信号，根据所述第一控制信号产生下拉控制信号，基于所述下拉控制信号，将第二电源端的第二电源信号写入信号输出端。
12.一种驱动权利要求1所述的像素电路的方法，包括：
向复位控制信号端施加有效电平，对所述像素电路进行复位；
向扫描控制信号线施加有效电平，在所述像素电路中存储所述数据信号及驱动晶体管的阈值电压；以及
向发光控制信号端施加有效电平，利用在所述像素电路中存储所述数据信号及驱动晶体管的阈值电压驱动发光器件发光。
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