KR20230017973A - 화소 및 이를 포함하는 표시 장치 - Google Patents

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KR20230017973A
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박범수
이왕조
이성준
최윤아
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Abstract

일 실시예에 따른 화소는 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 구동 트랜지스터; 상기 제1 노드와 제1 초기화 전압을 인가하는 제1 초기화 전압선 사이에 연결되며, 주사선에 연결된 게이트 전극을 포함하는 제1 초기화 트랜지스터; 제4 노드와 제5 노드 사이에 연결되며, 상기 제1 노드에 연결된 게이트 전극을 포함하는 제1 발광 제어 트랜지스터; 상기 제3 노드와 상기 제5 노드 사이에 연결되며, 발광 제어선에 연결된 게이트 전극을 포함하는 제2 발광 제어 트랜지스터; 및 상기 제4 노드와 구동 저전압선 사이에 연결된 발광 소자를 포함하고, 상기 구동 트랜지스터와 상기 제1 발광 제어 트랜지스터의 타입이 서로 상이할 수 있다.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 화소 및 이를 포함하는 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은 명점 불량을 최소화할 수 있는 화소 및 이를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 화소는 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 구동 트랜지스터; 상기 제1 노드와 제1 초기화 전압을 인가하는 제1 초기화 전압선 사이에 연결되며, 주사선에 연결된 게이트 전극을 포함하는 제1 초기화 트랜지스터; 제4 노드와 제5 노드 사이에 연결되며, 상기 제1 노드에 연결된 게이트 전극을 포함하는 제1 발광 제어 트랜지스터; 상기 제3 노드와 상기 제5 노드 사이에 연결되며, 발광 제어선에 연결된 게이트 전극을 포함하는 제2 발광 제어 트랜지스터; 및 상기 제4 노드와 구동 저전압선 사이에 연결된 발광 소자를 포함하고, 상기 구동 트랜지스터와 상기 제1 발광 제어 트랜지스터의 타입이 서로 상이할 수 있다.
상기 제5 노드에는 상기 제1 발광 제어 트랜지스터의 일 전극과 상기 제2 발광 제어 트랜지스터의 일 전극이 연결될 수 있다.
데이터 전압을 인가하는 데이터선과 상기 제2 노드 사이에 연결되며, 제1 주사선에 연결된 게이트 전극을 포함하는 스위칭 트랜지스터; 및 상기 제1 노드와 상기 제3 노드 사이에 연결되며, 제2 주사선에 연결된 게이트 전극을 포함하는 보상 트랜지스터를 더 포함하고, 상기 제1 초기화 트랜지스터의 게이트 전극에 연결된 상기 주사선은 제3 주사선일 수 있다.
상기 보상 트랜지스터 및 상기 제1 초기화 트랜지스터는 산화물 반도체층을 포함할 수 있다.
구동 전압선과 상기 제2 노드 사이에 연결되며, 상기 발광 제어선에 연결된 게이트 전극을 포함하는 제3 발광 제어 트랜지스터; 및 제2 초기화 전압을 인가하는 제2 초기화 전압선과 상기 제4 노드 사이에 연결되며, 제4 주사선에 연결된 게이트 전극을 포함하는 제2 초기화 트랜지스터를 더 포함할 수 있다.
상기 구동 트랜지스터, 상기 스위칭 트랜지스터, 상기 제1 발광 제어 트랜지스터, 상기 제2 발광 제어 트랜지스터, 상기 제3 발광 제어 트랜지스터, 및 상기 제2 초기화 트랜지스터는 다결정 실리콘 반도체층을 포함할 수 있다.
상기 제4 주사선에 제4 주사 신호가 공급되면, 상기 제2 초기화 트랜지스터는 턴-온되고, 상기 제4 노드에 상기 제2 초기화 전압이 인가되며, 상기 발광 소자의 제1 전극의 전압은 초기화될 수 있다.
상기 제3 주사선에 제3 주사 신호가 공급되면, 상기 제1 초기화 트랜지스터는 턴-온되고, 상기 제1 노드에 상기 제1 초기화 전압이 인가되며, 상기 구동 트랜지스터의 게이트 전극의 전압은 초기화될 수 있다.
상기 제1 주사선에 제1 주사 신호가 공급되면 상기 스위칭 트랜지스터는 턴-온되고, 상기 제2 주사선에 제2 주사 신호가 공급되면 상기 보상 트랜지스터가 턴-온되며, 상기 제1 노드에는 상기 데이터 전압과 상기 구동 트랜지스터의 문턱 전압의 차 전압이 인가될 수 있다.
상기 제1 발광 제어 트랜지스터의 문턱 전압은 상기 제1 노드의 전압보다 작고 상기 제1 초기화 전압보다 큰 값일 수 있다.
상기 제2 발광 제어 트랜지스터 및 상기 제3 발광 제어 트랜지스터가 턴-온 상태일 때, 상기 발광 소자에는 상기 구동 트랜지스터를 통해 제공되는 구동 전류가 공급되지 않을 수 있다.
일 실시예에 따른 화소는 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터; 데이터 전압을 인가하는 데이터선과 상기 제2 노드 사이에 연결되며, 제1 주사선에 연결된 게이트 전극을 포함하는 제2 트랜지스터; 상기 제1 노드와 상기 제3 노드 사이에 연결되며, 제2 주사선에 연결된 게이트 전극을 포함하는 제3 트랜지스터; 상기 제1 노드와 제1 초기화 전압을 인가하는 제1 초기화 전압선 사이에 연결되며, 주사선에 연결된 게이트 전극을 포함하는 제4 트랜지스터; 구동 전압선과 상기 제2 노드 사이에 연결되며, 발광 제어선에 연결된 게이트 전극을 포함하는 제5 트랜지스터; 제4 노드와 제5 노드 사이에 연결되며, 상기 발광 제어선에 연결된 게이트 전극을 포함하는 제6 트랜지스터; 제2 초기화 전압을 인가하는 제2 초기화 전압선과 상기 제4 노드 사이에 연결되며, 제4 주사선에 연결된 게이트 전극을 포함하는 제7 트랜지스터; 제3 노드와 상기 제5 노드 사이에 연결되며, 상기 제1 노드에 연결된 게이트 전극을 포함하는 제8 트랜지스터; 및 상기 제4 노드와 구동 저전압선 사이에 연결된 발광 소자를 포함하고, 상기 제5 노드는 상기 제6 트랜지스터의 일 전극과 상기 제8 트랜지스터의 일 전극을 연결하며, 상기 제1 트랜지스터와 상기 제8 트랜지스터의 타입이 서로 상이하다.
상기 제3 트랜지스터 및 상기 제4 트랜지스터는 산화물 반도체층을 포함할 수 있다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터, 및 상기 제8 트랜지스터는 다결정 실리콘 반도체층을 포함할 수 있다.
상기 제4 주사선에 제4 주사 신호가 공급되면, 상기 제7 트랜지스터는 턴-온되고, 상기 제4 노드에 상기 제2 초기화 전압이 인가되며, 상기 발광 소자의 제1 전극의 전압은 초기화될 수 있다.
상기 제3 주사선에 제3 주사 신호가 공급되면, 상기 제4 트랜지스터는 턴-온되고, 상기 제1 노드에 상기 제1 초기화 전압이 인가되며, 상기 제1 트랜지스터의 게이트 전극의 전압은 초기화될 수 있다.
상기 제1 주사선에 제1 주사 신호가 공급되면 상기 제2 트랜지스터는 턴-온되고, 상기 제2 주사선에 제2 주사 신호가 공급되면 상기 제3 트랜지스터가 턴-온되며, 상기 제1 노드에는 상기 데이터 전압과 상기 제1 트랜지스터의 문턱 전압의 차 전압이 인가되며, 상기 제1 노드의 전압은 상기 제8 트랜지스터의 문턱 전압보다 큰 값일 수 있다.
일 실시예에 따른 표시 장치는 기판; 상기 기판 위에 위치하며, 구동 반도체 패턴 및 발광 제어 반도체 패턴을 포함하는 반도체층; 상기 반도체층과 적어도 일부분 중첩하며, 게이트 전극을 포함하는 제1 게이트 도전층을 포함하고, 상기 게이트 전극과 중첩하는 상기 구동 반도체 패턴은 구동 트랜지스터의 게이트 전극을 구성하고, 상기 게이트 전극의 확장부와 중첩하는 상기 발광 제어 반도체 패턴은 발광 제어 트랜지스터의 게이트 전극을 구성한다.
상기 게이트 전극과 중첩하는 스토리지 제1 전극을 포함하는 제2 게이트 도전층을 더 포함하고, 상기 구동 트랜지스터의 게이트 전극은 상기 스토리지 제1 전극과 중첩하여 스토리지 커패시터를 구성할 수 있다.
상기 반도체층은 다결정 실리콘 반도체를 포함할 수 있다.
일 실시예에 따른 화소 및 이를 포함하는 표시 장치는 발광 제어 트랜지스터와 발광 소자 사이에 구동 트랜지스터와 다른 타입의 구동 전류를 제어할 수 있는 발광 제어 트랜지스터를 더 포함하여, 구동 트랜지스터가 과도한 구동 전류를 발광 소자에 공급함에 따라 발생하는 명점 불량을 최소화할 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 3은 일 실시예에 따른 화소의 일 예를 나타내는 회로도이다.
도 4는 도 3의 화소 동작의 일 예를 설명하기 위한 파형도이다.
도 5 내지 도 10은 도 3의 화소 동작을 설명하기 위한 회로도들이다.
도 11은 일 실시예에 따른 화소의 일 예를 나타내는 회로도이다.
도 12는 일 실시예에 따른 화소의 일 예를 나타내는 회로도이다.
도 13은 도 12의 화소의 일 예를 나타내는 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 화소 및 이를 포함하는 표시 장치에 대해 설명하도록 한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1000)는 플렉서블 기판, 플렉서블 윈도우 등을 포함하는 폴더블 표시 장치일 수 있다.
일 실시예에 따른 표시 장치(1000)는 스마트폰에 적용되는 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 폴더플 표시 장치는 스마트폰 이외의 휴대 전화기, 태블릿 PC, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 텔레비전, 게임기, 손목시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 네비게이션, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 의료 장치, 검사 장치, 냉장고와 세탁기 등과 같은 다양한 가전 제품, 또는 사물 인터넷 장치에 적용될 수 있다.
표시 장치(1000)는 영상을 표시하는 표시 영역(DA) 및 영상을 표시하지 않는 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 폴딩선(FL)을 중심으로 마주볼 수 있는 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 포함할 수 있다. 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)은 서로 중첩될 수 있는 동일한 면적으로 제공될 수 있다. 본 발명이 이에 한정되는 것은 아니고, 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)은 서로 중첩될 수 있는 상이한 면적으로 제공될 수도 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 제공될 수 있다.
표시 장치(1000)는 각진 모서리를 가진 직사각형의 판상으로 제공될 수 있으나, 실시예에 따라, 표시 장치(1000)는 모서리부가 라운드 형상을 가진 직사각형의 판상으로 구현될 수 있다. 또한, 본 발명이 이에 한정되는 것은 아니고 표시 장치(1000)는 다양한 형상으로 구현될 수 있다.
표시 장치(1000)는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드 표시 패널(nano-scale LED Display panel), 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널을 포함할 수 있다.
이하에서는, 도 2를 참조하여 표시 장치의 구성에 관하여 살펴본다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2를 참조하면, 표시 장치(1000)는 표시부(100), 주사 구동부(200), 발광 구동부(300), 데이터 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
표시부(100)는 주사선들(S11 내지 S1n, S21 내지 S2n, S31 내지 S3n, S41 내지 S4n), 발광 제어선들(E1 내지 En), 및 데이터선들(D1 내지 Dn)을 포함하고, 주사선들(S11 내지 S1n, S21 내지 S2n, S31 내지 S3n, S41 내지 S4n), 발광 제어선들(E1 내지 En), 및 데이터선들(D1 내지 Dn)에 연결되는 화소(PX)들을 포함할 수 있다(단, m, n은 1보다 큰 정수). 화소(PX)들 각각은 구동 트랜지스터와 복수의 스위칭 트랜지스터들을 포함할 수 있다. 화소(PX)들은 외부로부터 제1 구동 전압(VDD), 제2 구동 전압(VSS), 제1 초기화 전압(VINT1), 및 제2 초기화 전압(VINT2) 등을 공급받을 수 있다.
본 발명의 실시예에서는 화소(PX)의 회로 구조에 대응하여 화소(PX)에 연결되는 신호선들은 다양하게 설정될 수 있다.
주사 구동부(200)는 제1 제어 신호(SCS)에 기초하여 제1 주사선들(S11 내지 S1n), 제2 주사선들(S21 내지 S2n), 제3 주사선들(S31 내지 S3n), 및 제4 주사선들(S41 내지 S4n)로 각각 제1 주사 신호, 제2 주사 신호, 제3 주사 신호, 및 제4 주사 신호를 공급할 수 있다.
제1 내지 제4 주사 신호들은 해당 주사 신호들이 공급되는 트랜지스터의 타입에 대응하는 게이트-온 전압(예를 들어, 로우 전압 또는 하이 전압)으로 설정될 수 있다. 예를 들어, PMOS 트랜지스터에 공급되는 주사 신호의 게이트-온 전압은 논리 로우 레벨이고, NMOS 트랜지스터에 공급되는 주사 신호의 게이트-온 전압은 논리 하이 레벨일 수 있다. 이하, "주사 신호가 공급된다"는 것은 주사 신호가 이에 의해 제어되는 트랜지스터를 턴-온시키는 논리 레벨로 공급되는 것으로 이해될 수 있다.
발광 구동부(300)는 제2 제어 신호(ECS)에 기초하여 발광 제어선들(E1 내지 En)로 발광 제어 신호를 공급할 수 있다. 예를 들어, 발광 제어 신호는 발광 제어선들(E1 내지 En)로 순차적으로 공급될 수 있다.
발광 제어 신호는 게이트-온 전압(예를 들어, 하이 전압 또는 로우 전압)으로 설정될 수 있다. 발광 제어 신호를 수신하는 트랜지스터는 발광 제어 신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프 상태로 설정될 수 있다. 이하, "발광 제어 신호가 공급된다"는 것은 발광 제어 신호가 이에 의해 제어되는 트랜지스터를 턴-온시키는 논리 레벨로 공급되는 것으로 이해될 수 있다.
도 2에는 설명의 편의를 위해 주사 구동부(200) 및 발광 구동부(300)가 각각 단일 구성인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 설계에 따라 주사 구동부(200)는 제1 내지 제4 주사 신호들 중 적어도 하나를 각각 공급하는 복수의 주사 구동부들을 포함할 수 있다. 또한, 주사 구동부(200) 및 발광 구동부(300)의 적어도 일부는 하나의 구동 회로, 모듈 등으로 통합될 수도 있다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 제3 제어 신호(DCS) 및 영상 데이터(RGB)를 수신할 수 있다. 데이터 구동부(400)는 디지털 형식의 영상 데이터(RGB)를 아날로그 데이터 신호(데이터 전압)로 변환할 수 있다. 데이터 구동부(400)는 제3 제어 신호(DCS)에 대응하여 데이터선들(D1 내지 Dn)로 데이터 신호를 공급할 수 있다. 이때, 데이터선들(D1 내지 Dn)로 공급되는 데이터 신호는 제1 주사선들(S11 내지 S1n)로 공급되는 제1 주사 신호와 동기화 되도록 공급될 수 있다.
타이밍 제어부(500)는 소정의 인터페이스를 통해 AP(Application Processor)와 같은 호스트 시스템으로부터 입력 영상 데이터 및 제어 신호들을 공급받을 수 있다.
타이밍 제어부(500)는 입력 영상 데이터, 동기 신호(예를 들어, 수직 동기신호, 수평 동기신호, 등), 데이터 인에이블 신호 및 클럭 신호 등에 기초하여 제1 제어 신호(SCS), 제2 제어 신호(ECS), 및 제3 제어 신호(DCS)를 생성할 수 있다.
제1 제어 신호(SCS)는 주사 구동부(200)로 공급되고, 제2 제어 신호(ECS)는 발광 구동부(300)로 공급되며, 제3 제어 신호(DCS)는 데이터 구동부(400)로 공급될 수 있다. 타이밍 제어부(500)는 입력 영상 데이터를 재정렬한 영상 데이터(RGB)를 데이터 구동부(400)로 공급할 수 있다.
이하에서는, 도 3을 참조하여 도 2의 표시 장치에 포함되는 화소를 살펴본다.
도 3은 일 실시예에 따른 화소의 일 예를 나타내는 회로도이다.
도 3에서는 설명의 편의를 위하여 i번째 수평라인(또는 i번째 화소행)에 위치되며 j번째 데이터선(Dj)과 접속된 화소(PX)를 도시하기로 한다(단, i, j는 자연수).
도 3을 참조하면, 화소(PX)는 발광 소자(LD), 제1 내지 제8 트랜지스터들(T1 내지 T8), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극은 제4 노드(N4)에 연결되고, 발광 소자(LD)의 제2 전극은 제2 구동 전압(VSS)을 전달하는 제2 전원선(PL2)(또는, 구동 저전압선)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량(또는, 구동 전류)에 대응하여 소정 휘도의 빛을 생성(또는, 발광하는)할 수 있다.
일 실시예에서, 발광 소자(LD)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 다른 실시예에서, 발광 소자(LD)는 무기 물질로 형성되는 무기 발광 소자일 수 있다. 다른 실시예에서, 발광 소자(LD)는 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자일 수도 있다. 또는 발광 소자(LD)는 복수의 무기 발광 소자들이 제2 전원선(PL2)과 제4 노드(N4) 사이에 병렬 및/또는 직렬로 연결된 형태를 가질 수도 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 게이트 전극은 제1 노드(N1)에 연결되고, 제1 전극은 제2 노드(N2)에 연결되며, 제2 전극은 제3 노드(N3)에 연결될 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 구동 전압(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전압(VSS)으로 흐르는 전류량을 제어할 수 있다. 이를 위하여, 제1 구동 전압(VDD)은 제2 구동 전압(VSS)보다 높은 전압으로 설정될 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)는 j번째 데이터선(Dj, 이하, 데이터선이라 함)과 제2 노드(N2) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 i번째 제1 주사선(S1i, 이하, 제1 주사선이라 함)에 접속될 수 있다. 제2 트랜지스터(T2)는 제1 주사선(S1i)으로 제1 주사 신호(GW[n])가 공급될 때 턴-온되어 데이터선(Dj)과 제2 노드(N2)를 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)(또는, 보상 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극(즉, 제3 노드)(N3))과 게이트 전극(즉, 제1 노드(N1)) 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제2 주사선(S2i, 이하, 제2 주사선)에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 주사선(S2i)으로 제2 주사 신호(GC[n])가 공급될 때 턴-온되어, 제1 트랜지스터(T1)의 제2 전극과 게이트 전극(또는, 제1 노드(N1)와 제3 노드(N3))을 전기적으로 연결시킬 수 있다. 즉, 제2 주사 신호(GC[n])에 의해 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)과 제1 트랜지스터(T1)의 게이트 전극이 연결되는 타이밍이 제어될 수 있다. 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4)(또는, 제1 초기화 트랜지스터)는 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)와 제1 초기화 전압선(VINTL1) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 i번째 제3 주사선(S3i, 이하 제3 주사선이라 함)에 연결될 수 있다. 제4 트랜지스터(T4)는 제3 주사선(S3i)으로 공급되는 제3 주사 신호(GI[n])에 응답하여 턴-온되어, 제1 노드(N1)에 제1 초기화 전압(VINT1)을 공급할 수 있다. 여기서, 제1 초기화 전압(VINT1)은 데이터선(Dj)으로 공급되는 데이터 전압(VDATA)보다 낮은 전압으로 설정될 수 있다. 이에 따라, 제4 트랜지스터(T4)의 턴-온에 의해 제1 트랜지스터(T1)의 게이트 전압(또는, 제1 노드(N1))이 제1 초기화 전압(VINT1)으로 초기화될 수 있다.
제5 트랜지스터(T5)(또는, 제3 발광 제어 트랜지스터)는 제1 전원선(PL1)(또는, 구동 전압선)과 제2 노드(N2) 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어선(Ei, 이하, 발광 제어선이라 함)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 발광 제어 신호(EM[n])가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프된다.
제6 트랜지스터(T6)(또는, 제2 발광 제어 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극(즉, 제3 노드(N3))과 제8 트랜지스터(T8)의 제1 전극(또는, 제5 노드(N5)) 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(Ei)에 연결될 수 있다. 제6 트랜지스터(T6)는 제5 트랜지스터(T5)와 실질적으로 동일하게 제어될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(Ei)을 통해 제공되는 발광 제어 신호(EM[n])에 응답하여 턴-온되고, 제1 전원선(PL1) 및 제4 노드(N4) 사이에(또는, 제1 전원선(PL1) 및 제2 전원선(PL2) 사이에) 구동 전류의 이동 경로를 형성할 수 있다.
도 3에서는 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 동일한 발광 제어선(Ei)에 연결된 것으로 도시되어 있으나, 이는 예시적인 것으로, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 서로 다른 발광 제어 신호가 공급되는 별도의 발광 제어선들에 각각 연결될 수도 있다.
제7 트랜지스터(T7)(또는, 제2 초기화 트랜지스터)는 제4 노드(N4)와 제2 초기화 전압선(VINTL2) 사이에 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 i번째 제4 주사선(S4i)(이하, 제4 주사선이라 함)에 연결될 수 있다. 제7 트랜지스터(T7)는 제4 주사선(S4i)으로 제4 주사 신호(GB[n])가 공급될 때 턴-온되어, 제2 초기화 전압(VINT2)을 제4 노드(N4)로 공급할 수 있다. 즉, 제7 트랜지스터(T7)는 제4 주사 신호(GB[n])에 응답하여 제4 노드(N4)를 초기화 할 수 있다.
제8 트랜지스터(T8)(또는, 제1 발광 제어 트랜지스터)는 제6 트랜지스터(T6)의 제2 전극(또는, 제5 노드(N5))과 제4 노드(N4)(즉, 발광 소자(LD)의 제1 전극) 사이에 연결될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제1 노드(N1)(즉, 제1 트랜지스터(T1)의 게이트 전극)에 연결될 수 있다. 제8 트랜지스터(T8)는 제1 노드(N1)의 전압에 대응하여 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 발광 소자(LD)로 공급되는 구동 전류(또는, 전류량)를 제어할 수 있다.
제8 트랜지스터(T8)의 타입은 제1 트랜지스터(T1)의 타입과 서로 상이할 수 있다. 예를 들면, 제1 트랜지스터(T1)가 P형 트랜지스터이면 제8 트랜지스터(T8)는 N형 트랜지스터일 수 있다. 제8 트랜지스터(T8)의 문턱 전압은 제1 노드(N1)의 전압(예를 들면, 데이터 전압(VDATA)과 제1 트랜지스터(T1)의 문턱 전압의 차 전압)보다 크고, 제1 트랜지스터(T1)의 문턱 전압은 제1 노드(N1)의 전압보다 작을 수 있다. 제8 트랜지스터(T8)의 문턱 전압은 제8 트랜지스터(T8)의 반도체 패턴의 도핑 정도 및/또는 채널 크기에 따라 달라질 수 있다.
일 실시예에서, 화소(PX)는 제1 트랜지스터(T1)와 발광 소자(LD) 사이에 제8 트랜지스터(T8)를 연결함으로써, 제2 트랜지스터(T2) 및/또는 제3 트랜지스터(T3)의 불량으로 제2 트랜지스터(T2) 및/또는 제3 트랜지스터(T3)가 정상 구동되지 않더라도, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압이 인가된 이후, 제1 트랜지스터(T1)가 과도한 구동 전류를 발광 소자(LD)에 공급하는 현상을 방지할 수 있다. 이러한 현상은 화소(PX)의 명점 불량이라 할 수 있다. 즉, 제1 트랜지스터(T1)가 과도한 구동 전류를 발광 소자(LD)에 공급함에 따라 발생하는 명점 불량을 최소화할 수 있다.
스토리지 커패시터(Cst)는 제1 전원선(PL1)과 제1 노드(N1) 사이에 연결된다. 스토리지 커패시터(Cst)는 제1 전원선(PL1)에 의한 제1 구동 전압(VDD)과 제1 노드(N1)에 인가된 데이터 전압(VDATA)에서 제1 트랜지스터(T1)의 절대치 문턱 전압을 뺀 전압 사이의 차전압을 저장할 수 있다.
일 실시예에서, 제1, 제2, 제5, 제6, 제7, 제8 트랜지스터들(T1, T2, T5, T6, T7, T8)은 다결정 실리콘(poly silicon)으로 구현된 반도체층을 포함할 수 있다. 다결정 실리콘 트랜지스터는 LTPS(Low Temperature Poly Silicon) 트랜지스터일 수도 있다. 다결정 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 다른 트랜지스터들보다 빠른 구동 특성을 갖는다.
제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 P형 트랜지스터들일 수 있고, 제8 트랜지스터(T8)는 N형 트랜지스터일 수 있다. 즉, 일 실시예에서는, 제1 트랜지스터(T1)와 제8 트랜지스터(T8)의 타입을 다르게 구현할 수 있다. 본 발명이 이에 한정되는 것은 아니고, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)이 N형 트랜지스터들일 수 있고, 제8 트랜지스터(T8)가 P형 트랜지스터일 수 있다.
제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체(oxide semiconductor)로 구현된 반도체층을 포함할 수 있다. 산화물 반도체 트랜지스터는 다결정 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들의 턴-오프 상태에서 발생하는 누설 전류량은 다결정 실리콘 트랜지스터들에 비해 작다.
제3 및 제4 트랜지스터들(T3, T4)은 N형 트랜지스터들일 수 있다. 본 발명이 이에 한정되는 것은 아니고, 제3 및 제4 트랜지스터들(T3, T4)은 P형 트랜지스터들일 수 있다.
이하에서는, 도 4 내지 도 10을 참조하여 도 3의 화소 동작을 살펴본다.
도 4는 도 3의 화소 동작의 일 예를 설명하기 위한 파형도이고, 도 5 내지 도 10은 도 3의 화소 동작을 설명하기 위한 회로도들이다.
도 5 내지 도 7은 도 3의 화소가 정상 동작할 때, 화소 동작을 설명하기 위한 회로도들이고, 도 8 내지 도 10은 도 3의 화소에서 불량이 발생할 때, 화소 동작을 설명하기 위한 회로도들이다.
도 4 내지 도 7을 참조하면, 일 실시예에 따른 표시 장치는 초기화 구간(P1), 데이터 기입 구간(P2), 및 발광 구간(P3)을 포함할 수 있다.
초기화 구간(P1)은 제1 노드(N1)에 제1 초기화 전압(VINT1)을 제공하여, 제1 트랜지스터(T1)의 게이트 전극을 초기화시키는 구간이다. 데이터 기입 구간(P2)은 제1 노드(N1)에 데이터 전압(VDATA)에 대응하는 전압을 제공하는 구간이고, 발광 구간(P3)은 발광 소자(LD)가 구동 전류에 의해 발광하는 구간이다.
일 실시예에 따른 초기화 구간(P1)에서 화소(PX)의 동작은 도 5에 도시되었고, 데이터 기입 구간(P2)에서 화소(PX)의 동작은 도 6에 도시되었으며, 발광 구간(P3)에서 화소(PX)의 동작은 도 7에 도시되었다.
제1 시점(tt1)에서, 턴-오프 레벨(또는, 논리 하이 레벨)의 발광 제어 신호(EM[n])가 발광 제어선(Ei)에 공급될 수 있다. 이 때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴-오프되고, 제1 전원선(PL1)으로부터 제2 전원선(PL2)으로 흐르는 구동 전류가 차단될 수 있다.
제2 시점(tt2)에서, 턴-온 레벨(또는, 논리 로우 레벨)의 제4 주사 신호(GB[n])가 제4 주사선(S4i)에 공급될 수 있다. 이에 따라, 제7 트랜지스터(T7)가 턴-온되고, 제7 트랜지스터(T7)를 통해 제2 초기화 전압(VINT2)이 제4 노드(N4)에 인가되고, 발광 소자(LD)의 제1 전극(또는, 애노드)의 전압이 초기화될 수 있다.
제3 시점(tt3)에서, 턴-온 레벨(또는, 논리 하이 레벨)의 제3 주사 신호(GI[n])가 제3 주사선(S3i)에 공급될 수 있다. 이에 따라, 제4 트랜지스터(T4)가 턴-온되고, 제4 트랜지스터(T4)를 통해 제1 초기화 전압(VINT1)이 제1 노드(N1)에 인가되고, 제1 트랜지스터(T1)의 게이트 전극의 전압이 초기화될 수 있다.
제2 시점(tt2) 및 제3 시점(tt3)을 포함하는 초기화 구간(P1)에서, 제8 트랜지스터(T8)의 게이트 전극(또는, 제1 노드(N1))에는 제1 초기화 전압(VINT1)이 인가될 수 있다. 이 때, 제1 초기화 전압(VINT1)은 제8 트랜지스터(T8)의 문턱 전압보다 작은 값으로, 제8 트랜지스터(T8)는 턴-오프 상태를 유지할 수 있다.
제4 주사 신호(GB[n])가 인가되는 제2 시점(tt2) 및 제2 주사 신호(GC[n])가 인가되는 제3 시점(tt3)은 서로 상이한 시점으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니다. 실시예에 따라, 제2 시점(tt2) 및 제3 시점(tt3)은 동일한 시점일 수 있다.
제4 시점(tt4)에서, 턴-온 레벨(또는, 논리 하이 레벨)의 제2 주사 신호(GC[n])가 제2 주사선(S2i)에 공급될 수 있다. 이에 따라, 제3 트랜지스터(T3)가 턴-온될 수 있고, 제1 트랜지스터(T1)가 다이오드 형태로 연결될 수 있다.
제5 시점(tt5)에서, 턴-온 레벨(또는, 논리 로우 레벨)의 제1 주사 신호(GW[n])가 제1 주사선(S1i)에 공급될 수 있다. 이에 따라, 제2 트랜지스터(T2)가 턴-온될 수 있다. 데이터선(Dj)에는 화소(PX)에 대응하는 데이터 전압(VDATA)이 인가된 상태일 수 있다. 데이터 전압(VDATA)은 제2 트랜지스터(T2), 제1 트랜지스터(T1), 및 제3 트랜지스터(T3)를 순차적으로 경유하여 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)에 인가될 수 있다. 여기서, 제1 트랜지스터(T1)의 게이트 전극에 인가된 전압은 데이터 전압(VDATA)과 제1 트랜지스터(T1)의 문턱 전압의 차이에 해당할 수 있다.
데이터 전압(VDATA) 및 제1 트랜지스터(T1)의 문턱 전압의 차이에 대응하는 전압은 스토리지 커패시터(Cst)에 축적될 수 있다. 이후, 턴-오프 레벨(또는, 논리 하이 레벨)의 제1 주사 신호(GW[n])가 공급되더라도, 제1 트랜지스터(T1)의 제1 전극은 기생 커패시턴스(미도시)에 의해 데이터 전압(VDATA)을 유지할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 문턱 전압은 제2 주사 신호(GC[n])가 턴-오프 레벨(또는, 논리 하이 레벨)을 가질 때까지 보상될 수 있다. 즉, 제1 트랜지스터(T1)의 문턱 전압은 제6 시점(tt6)까지 보상될 수 있다.
제5 시점(tt5)에서 제6 시점(tt6)까지 제1 노드(N1)의 전압은 스토리지 커패시터(Cst)에 의해 유지될 수 있다. 즉, 제1 노드(N1)의 전압은 데이터 전압(VDATA) 및 제1 트랜지스터(T1)의 문턱 전압의 차이에 대응하는 전압으로써, 제8 트랜지스터(T8)의 문턱 전압보다 큰 값일 수 있다. 이에 따라, 제8 트랜지스터(T8)는 턴-온 상태를 유지할 수 있다. 이때, 제6 트랜지스터(T6)는 턴-오프 상태이므로, 제8 트랜지스터(T8)를 통해 제4 노드(N4)에는 구동 전류가 흐르지 않을 수 있다.
제7 시점(tt7)에서, 턴-온 레벨(또는, 논리 로우 레벨)의 제4 주사 신호(GB[n])가 제4 주사선(S4i)에 공급될 수 있다. 이에 따라, 제7 트랜지스터(T7)가 다시 턴-온될 수 있다. 턴-온된 제7 트랜지스터(T7)를 통해 제2 초기화 전압(VINT2)이 발광 소자(LD)의 제1 전극에 인가되고, 발광 소자(LD)의 제1 전극의 전압이 다시 초기화될 수 있다. 실시예에 따라, 턴-온 레벨의 제4 주사 신호(GB[n])는 제2 시점(tt2) 및 제7 시점(tt7) 중 어느 한 시점에만 공급될 수도 있다.
제8 시점(tt8)에서, 턴-온 레벨(또는, 논리 로우 레벨)의 발광 제어 신호(EM[n])가 발광 제어선(Ei)에 공급될 수 있다. 이 경우, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온될 수 있다.
제5 시점(tt5) 이후부터 제8 트랜지스터(T8)는 스토리지 커패시터(Cst)에 의해 게이트 전압이 유지될 수 있다. 이에 따라, 발광 구간(P3) 동안, 제6 트랜지스터(T6)가 턴-온됨에 따라, 제1 전원선(PL1)으로부터 제2 전원선(PL2)으로 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6), 및 제8 트랜지스터(T8)를 통해 구동 전류가 흐를 수 있다. 즉, 제1 전원선(PL1)으로부터 제2 전원선(PL2)으로 구동 전류가 흐르며, 제8 시점(tt8) 이후의 발광 구간(P3) 동안 발광 소자(LD)는 구동 전류에 대응하는 휘도를 가지고 발광할 수 있다.
도 4 및 도 8 내지 도 10을 참조하면, 일 실시예에 따른 표시 장치는 초기화 구간(P1), 데이터 기입 구간(P2), 및 발광 구간(P3)을 포함할 수 있다.
일 실시예에 따른 초기화 구간(P1)에서 화소(PX)의 불량 동작은 도 8에 도시되었고, 데이터 기입 구간(P2)에서 화소(PX)의 불량 동작은 도 9에 도시되었으며, 발광 구간(P3)에서 화소(PX)의 불량 동작은 도 10에 도시되었다. 도 8 내지 도 10에 도시된 화소(PX)의 불량 동작은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 정상 동작하지 않을 경우를 가정하여 설명한다.
다시 도 1을 참고하여, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 정상 동작하지 않는 경우를 살펴보면, 일 실시예에 따른 표시 장치는 폴딩선(FL)을 따라 폴딩될 수 있는 플렉서블 기판 등을 포함하는 폴더플 표시 장치로 구현됨에 따라, 표시 장치의 내충격성이 약화될 수 있다. 이에 따라, 표시 장치는 파손 위험이 높아질 수 있고, 파손시에 표시 패널에 데미지를 줄 수 있다. 표시 패널의 데미지가 국부적으로 발생한 경우, 화소(PX)의 제2 트랜지스터(T2) 및/또는 제3 트랜지스터(T3)에서 불량이 발생할 확률이 높을 수 있다.
도 8을 참조하면, 초기화 구간(P1)에서, 제7 트랜지스터(T7)가 턴-온되고, 제7 트랜지스터(T7)를 통해 제2 초기화 전압(VINT2)이 제4 노드(N4)에 인가되고, 발광 소자(LD)의 제1 전극(또는, 애노드)의 전압이 초기화될 수 있다. 또한, 제4 트랜지스터(T4)가 턴-온되고, 제4 트랜지스터(T4)를 통해 제1 초기화 전압(VINT1)이 제1 노드(N1)에 인가되고, 제1 트랜지스터(T1)의 게이트 전극의 전압이 초기화될 수 있다.
즉, 초기화 구간(P1)에서 제2 트랜지스터(T2) 및/또는 제3 트랜지스터(T3)가 정상 동작하지 않아도, 제1 노드(N1)에는 제1 초기화 전압(VINT1)이 인가될 수 있다.
도 9를 참조하면, 데이터 기입 구간(P2)에서, 불량이 발생한 제2 트랜지스터(T2)는 턴-온되지 않을 수 있다. 또한, 불량이 발생한 제3 트랜지스터(T3)는 턴-온되지 않을 수 있다. 이에 따라, 제1 트랜지스터(T1)의 제1 전극에는 데이터 전압(VDATA)이 인가되지 않으므로, 제1 트랜지스터(T1)의 게이트 전극(또는, 제1 노드(N1))은 제1 초기화 전압(VINT1)을 가질 수 있다. 제1 초기화 전압(VINT1)이 제1 트랜지스터(T1)의 문턱 전압보다 큰 값으로, 제1 트랜지스터(T1)는 턴-온될 수 있다.
제8 트랜지스터(T8)는 제1 노드(N1)에 저장된 제1 초기화 전압(VINT1)에 의해, 턴-온되지 않을 수 있다. 즉, 제1 초기화 전압(VINT1)은 제8 트랜지스터(T8)의 문턱 전압보다 낮을 수 있다.
도 10을 참조하면, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온될 수 있다. 그러나, 제8 트랜지스터(T8)는 여전히 턴-오프되어 있으므로, 제1 전원선(PL1)으로부터 제2 전원선(PL2)으로 구동 전류가 흐르지 않을 수 있다. 이에 따라, 발광 구간(P3) 동안 발광 소자(LD)는 발광하지 않을 수 있다. 이러한 현상은 화소(PX)의 암점 불량이라 할 수 있다.
따라서, 일 실시예에 따른 표시 장치는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 정상 구동되지 않더라도, 제6 트랜지스터(T6)와 발광 소자(LD) 사이에 제8 트랜지스터(T8)를 연결함에 따라, 제1 초기화 전압(VINT1)에 의해 제1 트랜지스터(T1)가 과도한 구동 전류를 발광 소자(LD)에 공급하는 현상을 방지할 수 있다. 즉, 제1 트랜지스터(T1)가 과도한 구동 전류를 발광 소자(LD)에 공급함에 따라 발생하는 명점 불량을 최소화할 수 있다.
비교예에 따른 표시 장치는 제8 트랜지스터(T8)를 포함하지 않을 수 있다. 즉, 비교예에 따른 표시 장치에서, 제6 트랜지스터(T6)와 발광 소자(LD)의 제1 전극은 직접 연결되어 있을 수 있다.
이에 따라, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 불량이 발생하면, 발광 구간(P3)에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온됨에 따라, 제5 트랜지스터(T5), 제1 트랜지스터(T1), 및 제6 트랜지스터(T6)를 통해 제1 전원선(PL1)으로부터 제2 전원선(PL2)으로 구동 전류가 흐를 수 있다.
제1 트랜지스터(T1)의 게이트 전극은 제1 초기화 전압(VINT1)에 의한 전압을 갖고, 제1 트랜지스터(T1)의 문턱 전압은 제1 초기화 전압(VINT1)보다 큰 값으로 제1 트랜지스터(T1)는 턴-온될 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제1 구동 전압(VDD)과 제5 트랜지스터(T5)의 문턱 전압 차이에 대응한 전압을 가질 수 있으므로, 구동 전류는 큰 값을 가질 수 있다. 이에 따라, 비교예에 따른 표시 장치의 발광 소자(LD)는 구동 전류에 대응한 과도한 휘도로 발광하는 명점 불량이 발생할 수 있다.
일 실시예에서는, 제6 트랜지스터(T6)와 발광 소자(LD)의 제1 전극을 직접 연결하지 않고, 제1 트랜지스터(T1)와 다른 타입의 구동 전류를 제어할 수 있는 제8 트랜지스터(T8)를 더 포함하여, 제1 트랜지스터(T1)가 과도한 구동 전류를 발광 소자(LD)에 공급함에 따라 발생하는 명점 불량을 최소화할 수 있다.
이하에서는 도 11을 참조하여 일 실시예에 따른 화소의 일 예를 살펴본다.
도 11은 일 실시예에 따른 화소의 일 예를 나타내는 회로도이다. 도 11의 회로도는 도 3에서 설명한 회로도와 유사하고, 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)의 연결 관계에 차이가 있다. 이하에서는, 중복되는 설명을 생략하고 차이점을 중심으로 서술한다.
도 11을 참조하면, 제6 트랜지스터(T6)는 제8 트랜지스터(T8)의 제2 전극(또는, 제5 노드(N5))과 제4 노드(N4) 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(Ei)에 연결될 수 있다.
제8 트랜지스터(T8)는 제3 노드(N3)와 제6 트랜지스터(T6)의 제1 전극(또는, 제5 노드(N5)) 사이에 연결될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제1 노드(N1)(즉, 제1 트랜지스터(T1)의 게이트 전극)에 연결될 수 있다.
일 실시예에서는, 제1 트랜지스터(T1)와 발광 소자(LD)의 제1 전극을 직접 연결하지 않고, 제1 트랜지스터(T1)와 다른 타입의 구동 전류를 제어할 수 있는 제8 트랜지스터(T8)를 더 포함하여, 제1 트랜지스터(T1)가 과도한 구동 전류를 발광 소자(LD)에 공급함에 따라 발생하는 명점 불량을 최소화할 수 있다.
이하에서는, 도 12 및 도 13을 참조하여 일 실시예에 따른 표시 장치의 화소의 일 예를 살펴본다.
도 12는 일 실시예에 따른 화소의 일 예를 나타내는 회로도이고, 도 13은 도 12의 화소의 일 예를 나타내는 평면도이다.
도 12를 참조하면, 화소(PX)는 발광 소자(LD), 제1 내지 제8 트랜지스터들(T1 내지 T8), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
도 12의 회로도는 도 3에서 설명한 회로도와 유사한바, 이하에서는 중복되는 설명을 생략하고 차이점을 중심으로 서술한다.
일 실시예에서, 제1 내지 제8 트랜지스터들(T1 내지 T8)은 다결정 실리콘(poly silicon)으로 구현된 반도체층을 포함할 수 있다. 다결정 실리콘 트랜지스터는 LTPS(Low Temperature Poly Silicon) 트랜지스터일 수도 있다. 다결정 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 다른 트랜지스터들보다 빠른 구동 특성을 갖는다.
제1 내지 제7 트랜지스터들(T1 내지 T7)은 P형 트랜지스터들일 수 있고, 제8 트랜지스터(T8)는 N형 트랜지스터들일 수 있다. 즉, 일 실시예에서는, 제1 트랜지스터(T1)와 제8 트랜지스터(T8)의 타입을 다르게 구현할 수 있다. 본 발명이 이에 한정되는 것은 아니고, 제1 내지 제7 트랜지스터들(T1 내지 T7)이 N형 트랜지스터들일 수 있고, 제8 트랜지스터(T8)가 P형 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)를 포함할 수 있다. 제3-1 트랜지스터(T3-1)는 제1 노드(N1)와 제3-2 트랜지스터(T3-2)의 제2 전극 사이에 연결될 수 있고, 제3-2 트랜지스터(T3-2)는 제3 노드(N3)와 제3-1 트랜지스터(T3-1)의 제1 전극 사이에 연결될 수 있다. 제3-1 트랜지스터(T3-1)의 게이트 전극과 제3-2 트랜지스터(T3-2)의 게이트 전극은 제2 주사선(S2i)에 연결될 수 있다.
제4 트랜지스터(T4)는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)를 포함할 수 있다. 제4-1 트랜지스터(T4-1)는 제1 노드(N1)와 제4-2 트랜지스터(T4-2)의 제2 전극 사이에 연결될 수 있고, 제4-2 트랜지스터(T4-2)는 제1 초기화 전압선(VINTL1)과 제4-1 트랜지스터(T4-1)의 제1 전극 사이에 연결될 수 있다. 제4-1 트랜지스터(T4-1)의 게이트 전극과 제4-2 트랜지스터(T4-2)의 게이트 전극은 제3 주사선(S3i)에 연결될 수 있다.
도 13을 참조하면, 화소(PX)는 반도체층(ACT), 제1 게이트 도전층, 및 제2 게이트 도전층을 포함할 수 있다. 도 13에서 화소(PX)의 평면도는 반도체층(ACT), 게이트 도전층을 중심으로 도시되었다. 도시되지 않았지만, 각 트랜지스터의 소스 전극 및 드레인 전극을 포함하는 데이터 도전층은 게이트 도전층을 덮을 수 있는 절연층을 사이에 두고 게이트 도전층과 중첩하도록 위치할 수 있다.
반도체층(ACT)은 제1 내지 제8 트랜지스터들(T1 내지 T8)의 채널을 이루는 반도체 패턴일 수 있다. 반도체층(ACT)은 제1 내지 제8 트랜지스터들(T1 내지 T8) 각각의 소스 전극 및 드레인 전극에 연결되는 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(ACT)에서 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(ACT)은 실리콘 반도체(또는, 다결정 실리콘 반도체)를 포함할 수 있다. 반도체 패턴의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 p형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
반도체층(ACT)은 제1 반도체 패턴(ACT1), 제2 반도체 패턴(ACT2), 제3 반도체 패턴(ACT3), 제4 반도체 패턴(ACT4), 제5 반도체 패턴(ACT5), 제6 반도체 패턴(ACT6), 제7 반도체 패턴(ACT7), 및 제8 반도체 패턴(ACT8)을 포함할 수 있다.
제1 내지 제8 반도체 패턴(ACT1 내지 ACT8)은 서로 연장된 반도체 패턴으로써, 제1 내지 제8 반도체 패턴(ACT1 내지 ACT8)은 각각 후술하는 제1 내지 제4 주사선(S1i 내지 S4i) 및 발광 제어선(Ei)과 중첩할 수 있다.
제1 반도체 패턴(ACT1)(또는, 구동 반도체 패턴)은 제1 트랜지스터(T1)의 반도체층으로, 제1 방향(DR1)으로 연장하며, 굴곡진 형상을 가질 수 있다. 굴곡진 형상에 의해 제1 트랜지스터(T1)의 채널 용량은 향상될 수 있다. 제1 반도체 패턴(ACT1)은 제1 트랜지스터(T1)의 제1 소스 영역(S1) 및 제1 드레인 영역(D1)을 포함할 수 있다.
제2 반도체 패턴(ACT2)은 제2 트랜지스터(T2)의 반도체층으로, 제2 방향(DR2)으로 연장될 수 있다. 제2 반도체 패턴(ACT2)은 제2 트랜지스터(T2)의 제2 소스 영역(S2) 및 제2 드레인 영역(D2)을 포함할 수 있다. 제2 소스 영역(S2)은 절연층의 컨택홀을 통해 데이터선(Dj, 도 12 참조)에 전기적으로 연결될 수 있다. 이에 따라, 제2 트랜지스터(T2)를 통해 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압(VDATA, 도 12 참조)이 인가될 수 있다.
제3 반도체 패턴(ACT3)은 제3 트랜지스터(T3)의 반도체층으로, 제1 방향(DR1) 및 제2 방향(DR2)으로 꺾인 형상을 가질 수 있다. 꺾인 형상의 일부는 제3-1 트랜지스터(T3-1)의 반도체층일 수 있고, 일부는 제3-2 트랜지스터(T3-2)의 반도체층일 수 있다. 제3 반도체 패턴(ACT3)은 제4 반도체 패턴(ACT4)로부터 제1 방향(DR1)으로 연장될 수 있다. 제3 반도체 패턴(ACT3)은 제3-1 트랜지스터(T3-1)의 제3-1 소스 영역(S3-1), 제3-1 드레인 영역(D3-1) 및 제3-2 트랜지스터(T3-2)의 제3-2 소스 영역(S3-2), 제3-2 드레인 영역(D3-2)을 포함할 수 있다.
제4 반도체 패턴(ACT4)은 제4 트랜지스터(T4)의 반도체층으로, 제2 방향(DR2)으로 일부 연장된 굴곡진 형상을 가질 수 있다. 굴곡진 형상의 일부는 제4-1 트랜지스터(T4-1)의 반도체층일 수 있고, 일부는 제4-2 트랜지스터(T4-2)의 반도체층일 수 있다. 제4 반도체 패턴(ACT4)은 제4-1 트랜지스터(T4-1)의 제4-1 소스 영역(S4-1), 제4-1 드레인 영역(D4-1) 및 제4-2 트랜지스터(T4-2)의 제4-2 소스 영역(S4-2), 제4-2 드레인 영역(D4-2)을 포함할 수 있다. 제4-2 소스 영역(S4-2)은 절연층의 컨택홀, 브릿지 전극 등을 통해 제1 초기화 전압선(VINTL1)에 전기적으로 연결될 수 있다. 이에 따라, 제4 트랜지스터(T4)를 통해 제1 초기화 전압(VINT1, 도 12 참조)이 인가될 수 있다.
제5 반도체 패턴(ACT5)은 제5 트랜지스터(T5)의 반도체층으로, 제2 방향(DR2)으로 연장될 수 있다. 제5 반도체 패턴(ACT5)은 제2 반도체 패턴(ACT2)으로부터 제2 방향(DR2)으로 연장될 수 있다. 제5 반도체 패턴(ACT5)은 제5 트랜지스터(T5)의 제5 소스 영역(S5) 및 제5 드레인 영역(D5)을 포함할 수 있다. 제5 소스 영역(S5)은 절연층의 컨택홀을 통해 제1 전원선(PL1, 도 12 참조)에 전기적으로 연결될 수 있다. 이에 따라, 제5 트랜지스터(T5)를 통해 제1 구동 전압(VDD, 도 12 참조)이 인가될 수 있다.
제6 반도체 패턴(ACT6)은 제6 트랜지스터(T6)의 반도체층으로, 제2 방향(DR2)으로 연장될 수 있다. 제6 반도체 패턴(ACT6)은 제6 트랜지스터(T6)의 제6 소스 영역(S6) 및 제6 드레인 영역(D6)을 포함할 수 있다. 제6 드레인 영역(D6)은 절연층의 컨택홀을 통해 발광 소자(LD, 도 12 참조)의 제1 전극에 전기적으로 연결될 수 있다.
제7 반도체 패턴(ACT7)은 제7 트랜지스터(T7)의 반도체층으로, 제2 방향(DR2)으로 연장될 수 있다. 제7 반도체 패턴(ACT7)은 해당 화소(PX)의 이전 행에 위치하는 이전 화소의 제6 반도체 패턴(ACT6)으로부터 제2 방향(DR2)으로 연장될 수 있다. 제7 반도체 패턴(ACT7)은 제7 트랜지스터(T7)의 제7 소스 영역(S7) 및 제7 드레인 영역(D7)을 포함할 수 있다. 제7 소스 영역(S7)은 절연층의 컨택홀, 브릿지 전극 등을 통해 제2 초기화 전압선(VINTL2)에 전기적으로 연결될 수 있다. 이에 따라, 제7 트랜지스터(T7)를 통해 제2 초기화 전압(VINT2)이 인가될 수 있다.
제8 반도체 패턴(ACT8)(또는, 발광 제어 반도체 패턴)은 제8 트랜지스터(T8)의 반도체층으로 제2 방향(DR2)으로 연장될 수 있다. 제8 반도체 패턴(ACT8)은 제3 반도체 패턴(ACT3) 및 제6 반도체 패턴(ACT6)으로부터 제2 방향(DR2)으로 연장될 수 있다. 제8 반도체 패턴(ACT8)은 제8 트랜지스터(T8)의 제8 소스 영역(S8) 및 제8 드레인 영역(D8)을 포함할 수 있다.
제1 게이트 도전층은 제1 주사선(S1i), 제3 주사선(S3i), 발광 제어선(Ei), 및 게이트 전극(GAT)을 포함할 수 있다.
제1 주사선(S1i)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 일부 확장된 부분을 포함할 수 있다. 제1 주사선(S1i)에는 제1 주사 신호(GW[n], 도 12 참조)가 인가될 수 있고, 타이밍을 달리하여 제2 주사 신호(GC[n], 도 12 참조)가 인가될 수 있다. 제1 주사선(S1i)은 도 12를 참조하여 설명한 제1 주사선(S1i) 및 제2 주사선(S2i)과 실질적으로 동일한 구성일 수 있다. 즉, 제1 주사선(S1i) 및 제2 주사선(S2i)은 동일한 게이트 도전체에 구현될 수 있다.
제1 주사선(S1i)은 제2 반도체 패턴(ACT2)과 중첩하여 제2 트랜지스터(T2)의 제2 게이트 전극(GAT2)을 구성할 수 있고, 제3 반도체 패턴(ACT3)과 중첩하여 제3-1 트랜지스터(T3-1)의 제3-1 게이트 전극(GAT3-1)을 구성할 수 있고, 제3-2 트랜지스터(T3-2)의 제3-2 게이트 전극(GAT3-2)을 구성할 수 있다.
제3 주사선(S3i)은 제1 방향(DR1)으로 연장된다. 제3 주사선(S3i)에는 제3 주사 신호(GI[n], 도 12 참조)가 인가될 수 있고, 타이밍을 달리하여 제4 주사 신호(GB[n], 도 12 참조)가 인가될 수 있다. 제3 주사선(S3i)은 도 12를 참조하여 설명한 제3 주사선(S3i) 및 제4 주사선(S4i)과 실질적으로 동일한 구성일 수 있다. 즉, 제3 주사선(S3i) 및 제4 주사선(S4i)은 동일한 게이트 도전체에 구현될 수 있다.
제3 주사선(S3i)은 제4 반도체 패턴(ACT4)과 중첩하여 제4-1 트랜지스터(T4-1)의 제4-1 게이트 전극(GAT4-1)을 구성할 수 있고, 제4-2 트랜지스터(T4-2)의 제4-2 게이트 전극(GAT4-2)을 구성할 수 있다. 또한, 제3 주사선(S3i)은 제7 반도체 패턴(ACT7)과 중첩하여 제7 트랜지스터(T7)의 제7 게이트 전극(GAT7)을 구성할 수 있다.
발광 제어선(Ei)은 제1 방향(DR1)으로 연장된다. 발광 제어선(Ei)에는 발광 제어 신호(EM[n])가 인가될 수 있다. 발광 제어선(Ei)은 도 12를 참조하여 설명한 발광 제어선(Ei)과 실질적으로 동일한 구성일 수 있다.
발광 제어선(Ei)은 제5 반도체 패턴(ACT5)과 중첩하여 제5 트랜지스터(T5)의 제5 게이트 전극(GAT5)을 구성할 수 있고, 제6 반도체 패턴(ACT6)과 중첩하여 제6 트랜지스터(T6)의 제6 게이트 전극(GAT6)을 구성할 수 있다.
게이트 전극(GAT)은 특정한 면적을 가지고, 제2 방향(DR2)을 따라 제1 주사선(S1i) 및 발광 제어선(Ei) 사이에 위치할 수 있다. 게이트 전극(GAT)은 제1 반도체 패턴(ACT1)과 중첩할 수 있고, 제1 트랜지스터(T1)의 제1 게이트 전극(GAT1)일 수 있다.
게이트 전극(GAT)은 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 일부 확장된 확장부(EXT)를 포함할 수 있다. 확장부(EXT)는 제8 반도체 패턴(ACT8)과 중첩하여, 제8 트랜지스터(T8)의 제8 게이트 전극(GAT8)을 구성할 수 있다. 즉, 하나의 게이트 전극(GAT)은 제1 트랜지스터(T1) 게이트 전극 및 제8 트랜지스터(T8)의 게이트 전극을 구성할 수 있다. 이에 따라, 화소 영역을 많이 넓히지 않고, 제8 트랜지스터(T8)를 구현할 수 있다. 게이트 전극(GAT)은 도 12을 참조하여 설명한 제1 노드(N1)에 연결된 제1 트랜지스터(T1)의 게이트 전극 및 제8 트랜지스터(T8)의 게이트 전극과 실질적으로 동일할 수 있다.
게이트 전극(GAT)은 후술하는 스토리지 제1 전극(CE1)과 중첩하며, 스토리지 제1 전극(CE1)과 중첩하는 부분에서 절연층을 사이에 두고 스토리지 커패시터(Cst)를 형성할 수 있다. 여기서, 게이트 전극(GAT)은 스토리지 제2 전극(CE2)으로 지칭될 수 있다.
제2 게이트 도전층은 스토리지 제1 전극(CE1), 초기화 전압선(VINTL), 및 차폐 전극(SHI)을 포함할 수 있다.
스토리지 제1 전극(CE1)은 제1 방향(DR1)으로 연장될 수 있고, 게이트 전극(GAT), 제1 반도체 패턴(ACT1)과 중첩할 수 있다. 전술한 바와 같이, 스토리지 제1 전극(CE1)은 스토리지 제2 전극(CE2)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 스토리지 커패시터(Cst)는 도 12를 참조하여 설명한 스토리지 커패시터(Cst)와 실질적으로 동일할 수 있다.
초기화 전압선(VINTL)은 제1 방향(DR1)으로 연장된다. 초기화 전압선(VINTL)은 제4 반도체 패턴(ACT4) 및 제7 반도체 패턴(ACT7)과 적어도 일부 중첩할 수 있다. 초기화 전압선(VINTL)에는 제1 초기화 전압(VINT1, 도 12 참조) 또는 제2 초기화 전압(VINT2, 도 12 참조)이 인가될 수 있다.
차폐 전극(SHI)은 섬 모양을 가지고, 반도체층(ACT)과 적어도 일부 중첩하도록 위치할 수 있다. 예를 들면, 차폐 전극(SHI)은 제3 반도체 패턴(ACT3)과 적어도 일부 중첩할 수 있고, 제4 반도체 패턴(ACT4) 및 제2 반도체 패턴(ACT2)과 적어도 일부 중첩할 수 있다. 차폐 전극(SHI)은 화소(PX)에 유입될 수 있는 광을 차단하는 역할을 할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
S1i: 제1 주사선 S2i: 제2 주사선
S3i: 제3 주사선 S4i: 제4 주사선
Ei: 발광 제어선 PL1: 제1 전원선
PL2: 제2 전원선 VDATA: 데이터 전압
GW[n]: 제1 주사 신호 GC[n]: 제2 주사 신호
GI[n]: 제3 주사 신호 GB[n]: 제4 주사 신호
EM[n]: 발광 제어 신호 VINTL1: 제1 초기화 전압선
VINTL2: 제2 초기화 전압선 VINT1: 제1 초기화 전압
VINT2: 제2 초기화 전압 VDD: 제1 구동 전압
VSS: 제2 구동 전압

Claims (20)

  1. 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 구동 트랜지스터;
    상기 제1 노드와 제1 초기화 전압을 인가하는 제1 초기화 전압선 사이에 연결되며, 주사선에 연결된 게이트 전극을 포함하는 제1 초기화 트랜지스터;
    제4 노드와 제5 노드 사이에 연결되며, 상기 제1 노드에 연결된 게이트 전극을 포함하는 제1 발광 제어 트랜지스터;
    상기 제3 노드와 상기 제5 노드 사이에 연결되며, 발광 제어선에 연결된 게이트 전극을 포함하는 제2 발광 제어 트랜지스터; 및
    상기 제4 노드와 구동 저전압선 사이에 연결된 발광 소자를 포함하고,
    상기 구동 트랜지스터와 상기 제1 발광 제어 트랜지스터의 타입이 서로 상이한 화소.
  2. 제1항에서,
    상기 제5 노드에는 상기 제1 발광 제어 트랜지스터의 일 전극과 상기 제2 발광 제어 트랜지스터의 일 전극이 연결된 화소.
  3. 제1항에서,
    데이터 전압을 인가하는 데이터선과 상기 제2 노드 사이에 연결되며, 제1 주사선에 연결된 게이트 전극을 포함하는 스위칭 트랜지스터; 및
    상기 제1 노드와 상기 제3 노드 사이에 연결되며, 제2 주사선에 연결된 게이트 전극을 포함하는 보상 트랜지스터를 더 포함하고,
    상기 제1 초기화 트랜지스터의 게이트 전극에 연결된 상기 주사선은 제3 주사선인 화소.
  4. 제3항에서,
    상기 보상 트랜지스터 및 상기 제1 초기화 트랜지스터는 산화물 반도체층을 포함하는 화소.
  5. 제3항에서,
    구동 전압선과 상기 제2 노드 사이에 연결되며, 상기 발광 제어선에 연결된 게이트 전극을 포함하는 제3 발광 제어 트랜지스터; 및
    제2 초기화 전압을 인가하는 제2 초기화 전압선과 상기 제4 노드 사이에 연결되며, 제4 주사선에 연결된 게이트 전극을 포함하는 제2 초기화 트랜지스터를 더 포함하는 화소.
  6. 제5항에서,
    상기 구동 트랜지스터, 상기 스위칭 트랜지스터, 상기 제1 발광 제어 트랜지스터, 상기 제2 발광 제어 트랜지스터, 상기 제3 발광 제어 트랜지스터, 및 상기 제2 초기화 트랜지스터는 다결정 실리콘 반도체층을 포함하는 화소.
  7. 제5항에서,
    상기 제4 주사선에 제4 주사 신호가 공급되면, 상기 제2 초기화 트랜지스터는 턴-온되고, 상기 제4 노드에 상기 제2 초기화 전압이 인가되며, 상기 발광 소자의 제1 전극의 전압은 초기화되는 화소.
  8. 제7항에서,
    상기 제3 주사선에 제3 주사 신호가 공급되면, 상기 제1 초기화 트랜지스터는 턴-온되고, 상기 제1 노드에 상기 제1 초기화 전압이 인가되며, 상기 구동 트랜지스터의 게이트 전극의 전압은 초기화되는 화소.
  9. 제8항에서,
    상기 제1 주사선에 제1 주사 신호가 공급되면 상기 스위칭 트랜지스터는 턴-온되고, 상기 제2 주사선에 제2 주사 신호가 공급되면 상기 보상 트랜지스터가 턴-온되며, 상기 제1 노드에는 상기 데이터 전압과 상기 구동 트랜지스터의 문턱 전압의 차 전압이 인가되는 화소.
  10. 제9항에서,
    상기 제1 발광 제어 트랜지스터의 문턱 전압은 상기 제1 노드의 전압보다 작고 상기 제1 초기화 전압보다 큰 값인 화소.
  11. 제10항에서,
    상기 제2 발광 제어 트랜지스터 및 상기 제3 발광 제어 트랜지스터가 턴-온 상태일 때, 상기 발광 소자에는 상기 구동 트랜지스터를 통해 제공되는 구동 전류가 공급되지 않는 화소.
  12. 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    데이터 전압을 인가하는 데이터선과 상기 제2 노드 사이에 연결되며, 제1 주사선에 연결된 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 노드와 상기 제3 노드 사이에 연결되며, 제2 주사선에 연결된 게이트 전극을 포함하는 제3 트랜지스터;
    상기 제1 노드와 제1 초기화 전압을 인가하는 제1 초기화 전압선 사이에 연결되며, 제3 주사선에 연결된 게이트 전극을 포함하는 제4 트랜지스터;
    구동 전압선과 상기 제2 노드 사이에 연결되며, 발광 제어선에 연결된 게이트 전극을 포함하는 제5 트랜지스터;
    제4 노드와 제5 노드 사이에 연결되며, 상기 발광 제어선에 연결된 게이트 전극을 포함하는 제6 트랜지스터;
    제2 초기화 전압을 인가하는 제2 초기화 전압선과 상기 제4 노드 사이에 연결되며, 제4 주사선에 연결된 게이트 전극을 포함하는 제7 트랜지스터;
    제3 노드와 상기 제5 노드 사이에 연결되며, 상기 제1 노드에 연결된 게이트 전극을 포함하는 제8 트랜지스터; 및
    상기 제4 노드와 구동 저전압선 사이에 연결된 발광 소자를 포함하고,
    상기 제5 노드는 상기 제6 트랜지스터의 일 전극과 상기 제8 트랜지스터의 일 전극을 연결하며,
    상기 제1 트랜지스터와 상기 제8 트랜지스터의 타입이 서로 상이한 화소.
  13. 제12항에서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터는 산화물 반도체층을 포함하는 화소.
  14. 제13항에서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터, 및 상기 제8 트랜지스터는 다결정 실리콘 반도체층을 포함하는 화소.
  15. 제12항에서,
    상기 제4 주사선에 제4 주사 신호가 공급되면, 상기 제7 트랜지스터는 턴-온되고, 상기 제4 노드에 상기 제2 초기화 전압이 인가되며, 상기 발광 소자의 제1 전극의 전압은 초기화되는 화소.
  16. 제15항에서,
    상기 제3 주사선에 제3 주사 신호가 공급되면, 상기 제4 트랜지스터는 턴-온되고, 상기 제1 노드에 상기 제1 초기화 전압이 인가되며, 상기 제1 트랜지스터의 게이트 전극의 전압은 초기화되는 화소.
  17. 제16항에서,
    상기 제1 주사선에 제1 주사 신호가 공급되면 상기 제2 트랜지스터는 턴-온되고, 상기 제2 주사선에 제2 주사 신호가 공급되면 상기 제3 트랜지스터가 턴-온되며, 상기 제1 노드에는 상기 데이터 전압과 상기 제1 트랜지스터의 문턱 전압의 차 전압이 인가되며,
    상기 제1 노드의 전압은 상기 제8 트랜지스터의 문턱 전압보다 큰 값인 화소.
  18. 기판;
    상기 기판 위에 위치하며, 구동 반도체 패턴 및 발광 제어 반도체 패턴을 포함하는 반도체층;
    상기 반도체층과 적어도 일부분 중첩하며, 게이트 전극을 포함하는 제1 게이트 도전층을 포함하고,
    상기 게이트 전극과 중첩하는 상기 구동 반도체 패턴은 구동 트랜지스터의 게이트 전극을 구성하고, 상기 게이트 전극의 확장부와 중첩하는 상기 발광 제어 반도체 패턴은 발광 제어 트랜지스터의 게이트 전극을 구성하는 표시 장치.
  19. 제18항에서,
    상기 게이트 전극과 중첩하는 스토리지 제1 전극을 포함하는 제2 게이트 도전층을 더 포함하고,
    상기 구동 트랜지스터의 게이트 전극은 상기 스토리지 제1 전극과 중첩하여 스토리지 커패시터를 구성하는 표시 장치.
  20. 제18항에서,
    상기 반도체층은 다결정 실리콘 반도체를 포함하는 표시 장치.
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