CN109308872A - 像素电路、显示基板 - Google Patents

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Abstract

本发明提供一种像素电路、显示基板，属于像素电路技术领域，其可至少部分解决现有的像素电路容易受到串扰影响的问题。本发明的像素电路包括：发光单元，其用于在发光阶段发光；存储单元，其被构造成在发光阶段与第一电平端、驱动单元电连接，并根据第一电平端的电平向驱动单元提供驱动电平；驱动单元，其被构造成在发光阶段与第一电源端、发光单元、存储单元电连接，并根据所述驱动电平控制发光单元的发光亮度；补偿单元，其被构造成在发光阶段与存储单元、驱动单元电连接，并在第一电平端的电平跳变时降低所述驱动电平的变化程度。

Description

像素电路、显示基板
技术领域
本发明属于像素电路技术领域，具体涉及一种像素电路、显示基板。
背景技术
在显示面板(如有机发光二极管显示面板)中，因版图设计的限制，不同引线之间必然存在交叠，即存在寄生电容(耦合电容)。因此，当某引线中电平发生跳变时，会使其它引线中的电平也因感应而产生变化，从而对显示造成影响(串扰)。
例如，在一种显示面板中，参考电平供给所有的像素单元，并用于在发光阶段维持存储电容一端的电平，以使存储电容另一端能向驱动晶体管的栅极提供稳定的驱动电平，让像素单元按照所需亮度稳定发光。该显示面板在显示如图1所示的画面(串扰测试画面)时，当由A区域扫描到B区域，以及由B区域扫描到C区域时，其中部的显示内容明显变化，故中部的数据线中的数据信号Vdata会发生跳变，并由此引起本应稳定的参考电平Vref也跳变(当然会迅速回归)，故此时处于发光阶段的其它像素单元会发生闪烁等，影响显示效果，即受到串扰影响。
发明内容
本发明至少部分解决现有的像素电路容易受到串扰影响的问题，提供一种可降低串扰影响的像素电路、显示基板。
解决本发明技术问题所采用的技术方案是一种像素电路，包括：
发光单元，其用于在发光阶段发光；
存储单元，其被构造成在发光阶段与第一电平端、驱动单元电连接，并根据第一电平端的电平向驱动单元提供驱动电平；
驱动单元，其被构造成在发光阶段与第一电源端、发光单元、存储单元电连接，并根据所述驱动电平控制发光单元的发光亮度；
补偿单元，其被构造成在发光阶段与存储单元、驱动单元电连接，并在第一电平端的电平跳变时降低所述驱动电平的变化程度。
优选的是，所述发光单元为有机发光二极管，在发光阶段其第二极与第二电源端电连接；
所述驱动单元为驱动晶体管，在发光阶段其第一极与第一电源端电连接，第二极与有机发光二极管的第一极电连接；
所述存储单元为存储电容，在发光阶段其第一极与第一电平端电连接，第二极与驱动晶体管的栅极电连接；
所述补偿单元为补偿电容，在发光阶段其第一极与存储电容的第一极第二极电连接，第二极与驱动晶体管的第二极电连接。
进一步优选的是，所述像素电路还包括：
复位单元，其与复位端、第一电平端、第二电平端、存储电容第一极、存储电容第二极相连，用于根据复位端的电平将第一电平端和第二电平端的电平分别传输至存储电容的第一极和第二极；
写入单元，其与栅线端、数据线端、存储电容第一极、存储电容第二极、驱动晶体管第二极相连，用于根据栅线端的电平将数据线端提供的数据信号写入存储电容；
发光控制单元，其与控制端、第一电平端、存储电容的第一极、驱动晶体管的第二极、有机发光二极管的第一极相连，用于根据控制端的电平将第一电平端的电平引入存储电容的第一极，并使驱动晶体管的第二极与有机发光二极管的第一极电连接。
进一步优选的是，所述复位单元包括第一晶体管和第二晶体管，其中，
所述第一晶体管的栅极连接复位端，第一极连接第一电平端，第二极连接存储电容的第一极；
所述第二晶体管的栅极连接复位端，第一极连接存储电容的第二极，第二极连接第二电平端。
进一步优选的是，所述写入单元包括第三晶体管和第四晶体管，其中，
所述第三晶体管的栅极连接栅线端，第一极连接存储电容的第一极，第二极连接数据线端；
所述第四晶体管的栅极连接栅线端，第一极连接存储电容的第二极，第二极连接驱动晶体管的第二极。
进一步优选的是，所述发光控制单元包括第五晶体管和第六晶体管，其中，
所述第五晶体管的栅极连接控制端，第一极连接第一电平端，第二极连接存储电容的第一极；
所述第六晶体管的栅极连接控制端，第一极连接驱动晶体管的第二极，第二极连接有机发光二极管的第一极。
进一步优选的是，所述驱动晶体管为P型晶体管；
所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管同时为P型晶体管或N型晶体管。
解决本发明技术问题所采用的技术方案是一种显示基板，其包括：
多个像素单元，每个像素单元中设有一个上述的像素电路；
多条第一引线，每条第一引线与多个像素电路的第一电平端相连；
多条与第一引线有交叠的第二引线。
优选的是，所述第二引线为数据线。
优选的是，所述显示基板还包括：
基底，所述像素电路为具有存储电容和补偿电容的像素电路，且设于基底上；其中，
所述存储电容的第一极为第一极片、第二极为第二极片，所述补偿电容的第一极为第三极片、第二极均为第四极片；
所述第四极片为像素电路中与驱动晶体管的第二极相连的连接线。
优选的是，所述第三极片与第一极片或第二极片同层设置且相互连接。
优选的是，所述连接线由掺杂半导体层构成，所述掺杂半导体层与驱动晶体管的有源区同层设置且相互连接。
本发明的像素电路中设有补偿单元，当第一电平端的电平跳变时，该补偿单元可降低驱动电平随其改变的程度，从而减小像素电路发光亮度的变化，即减小串扰的影响，改善显示质量。
附图说明
图1为像素电路产生串扰的原理示意图；
图2为本发明的实施例的一种像素电路的电路图；
图3为本发明的实施例的另一种像素电路的电路图；
图4为本发明的实施例的一种像素电路驱动时序图；
图5为本发明的实施例的一种阵列基板中存储电容和补偿电容处局部剖面结构示意图；
图6为本发明的实施例的另一种阵列基板中存储电容和补偿电容处局部剖面结构示意图；
其中，附图标记为：11、第一极片；12、第二极片；13、第三极片；14、第四极片；21、有源区；3、连接线；9、基底；Cst、存储电容；Cco、补偿电容；T0、驱动晶体管；T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；VREF、第一电平端；VINT、第二电平端；RESET、复位端；GATE、栅线端；DATA、数据线端；EM、控制端；VDD、第一电源端；VSS、第二电源端；OLED、有机发光二极管。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
在本发明中，两结构“同层设置”是指二者是由同一个材料层经构图工艺后形成的，故它们在层叠关系上处于相同层中，但并不代表它们与基底间的距离必然相等。
实施例1：
如图2至图4所示，本实施例提供一种像素电路，包括：
发光单元，其用于在发光阶段发光；
存储单元，其被构造成在发光阶段其与第一电平端VREF、驱动单元电连接，并根据第一电平端VREF的电平向驱动单元提供驱动电平；
驱动单元，其被构造成在发光阶段其与第一电源端VDD、发光单元、存储单元电连接，并根据驱动电平控制发光单元的发光亮度；
补偿单元，其被构造成在发光阶段其与存储单元、驱动单元电连接，并在第一电平端VREF的电平跳变时降低驱动电平的变化程度。
像素电路中，发光单元的发光亮度由存储单元提供的驱动电平控制，而存储单元与第一电平端VREF电连接，故当第一电平端VREF的电平因串扰等发生跳变时，可能引起驱动电平的变化，即造成发光单元的发光亮度变化(串扰)，影响显示效果。
本实施例的像素电路中设有补偿单元，当第一电平端VREF的电平跳变时，该补偿单元可降低驱动电平随其改变的程度，从而减小像素电路发光亮度的变化，即减小串扰的影响，改善显示质量。
优选的，发光单元为有机发光二极管OLED，在发光阶段其第二极与第二电源端VSS电连接；
驱动单元为驱动晶体管T0，在发光阶段其第一极与第一电源端VDD电连接，第二极与有机发光二极管OLED的第一极电连接；
存储单元为存储电容Cst，在发光阶段其第一极与第一电平端VREF电连接，第二极与驱动晶体管T0的栅极电连接；
补偿单元为补偿电容Cco，在发光阶段其第一极与存储电容Cst的第一极(即如图2所示的像素电路)或第二极(即如图3所示的像素电路)电连接，第二极与驱动晶体管T0的第二极电连接。
也就是说，该像素电路可为有机发光二极管OLED像素电路，而其驱动晶体管T0可为晶体管，而存储单元和补偿单元则均为电容的形式。
当第一电平端VREF的电平跳变时，由于存储电容Cst无法放电，故其第二极的电平(驱动电平)应发生同等程度的跳变，从而导致串扰。而本实施例的像素电路中，由于有补偿电容Cco，故当第一电平端VREF的电平跳变时，该补偿电容Cco其可降低驱动电平的变化程度和速度，从而减小串扰的影响。或者，也可看作补偿电容Cco可使驱动晶体管T0的第二极产生与第一电平端VREF的电平跳变相同方向的跳变(或者说产生跳变的趋势)，从而降低栅源电压Vgs的变化程度，以减小串扰的影响。
更优选的，以上像素电路还包括：
复位单元，其与复位端RESET、第一电平端VREF、第二电平端VINT、存储电容Cst第一极、存储电容Cst第二极相连，用于根据复位端RESET的电平将第一电平端VREF和第二电平端VINT的电平分别传输至存储电容Cst的第一极和第二极；
写入单元，其与栅线端GATE、数据线端DATA、存储电容Cst第一极、存储电容Cst第二极、驱动晶体管T0第二极相连，用于根据栅线端GATE的电平将数据线端DATA提供的数据信号Vdata写入存储电容Cst；
发光控制单元，其与控制端EM、第一电平端VREF、存储电容Cst的第一极、驱动晶体管T0的第二极、有机发光二极管OLED的第一极相连，用于根据控制端EM的电平将第一电平端VREF的电平引入存储电容Cst的第一极，并使驱动晶体管T0的第二极与有机发光二极管OLED的第一极电连接。
也就是说，像素电路还可包括以上功能单元，以使其更好的实现发光功能。
如图2、图3所示，以上各单元的结构更优选如下：
复位单元包括第一晶体管T1和第二晶体管T2，其中，
第一晶体管T1的栅极连接复位端RESET，第一极连接第一电平端VREF，第二极连接存储电容Cst的第一极；
第二晶体管T2的栅极连接复位端RESET，第一极连接存储电容Cst的第二极，第二极连接第二电平端VINT。
写入单元包括第三晶体管T3和第四晶体管T4，其中，
第三晶体管T3的栅极连接栅线端GATE，第一极连接存储电容Cst的第一极，第二极连接数据线端DATA；
第四晶体管T4的栅极连接栅线端GATE，第一极连接存储电容Cst的第二极，第二极连接驱动晶体管T0的第二极。
发光控制单元包括第五晶体管T5和第六晶体管T6，其中，
第五晶体管T5的栅极连接控制端EM，第一极连接第一电平端VREF，第二极连接存储电容Cst的第一极；
第六晶体管T6的栅极连接控制端EM，第一极连接驱动晶体管T0的第二极，第二极连接有机发光二极管OLED的第一极。
其中，优选的，驱动晶体管T0为P型晶体管；第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6同时为P型晶体管或N型晶体管。
如图2至图4所示，下面以所有晶体管均是P型晶体管的情况为例，结合驱动时序，对以上像素电路的具体工作过程进行详细说明。在像素电路的驱动过程中，持续向第一电平端VREF提供参考电平Vref，向第二电平端VINT提供参考电平Vint，向第一电源端VDD提供第一电源电平Vdd(如正极电平)，向第二电源端VSS提供第二电源电平Vss(如负极电平)；而像素电路的驱动方法具体包括：
S11、复位阶段：向复位端RESET提供低电平，向栅线端GATE提供高电平，向控制端EM提供高电平。
本阶段中，复位端RESET的低电平控制第一晶体管T1和第二晶体管T2导通，从而将第一电平端VREF和第二电平端VINT的电平分别引入存储电容Cst两侧(即图中的N1和N2点)，对存储电容Cst进行复位。
其中，第一电平端VREF和第二电平端VINT只要分别提供稳定的参考电平Vref、Vint即可，而对两参考电平的具体值并无特殊要求，只要其不使驱动晶体管T0导通即可。当然，为避免对存储电容Cst充电过大，故两个参考电平最好不要相差太大，例如第一电平端VREF和第二电平端VINT实际均可提供同样的参考电平Vref。
S12、写入阶段：向复位端RESET提供高电平，向栅线端GATE提供低电平，向控制端EM提供高电平，向数据线端DATA提供数据信号。
本阶段中，栅线端GATE为低电平，故第三晶体管T3导通，而此时数据线端DATA正好提供该像素电路所需的数据信号Vdata，故数据信号Vdata经第三晶体管T3被引入至存储电容Cst的第一极(N1点)。
同时，第四晶体管T4也导通，从而将驱动晶体管T0的栅极(N2点)与第二极(N3点)相连，故驱动晶体管T0等效为一个二极管，且其栅源电压Vgs等于其阈值电压Vth，由于此时其源极电平为第一电源端VDD的第一电源电平Vdd，故驱动晶体管T0的栅极(也就是存储电容Cst第二极)的电平为(Vdd+Vth)。
S13、发光阶段：向复位端RESET提供高电平，向栅线端GATE提供高电平，向控制端EM提供低电平。
本阶段中，控制端EM为低电平，故第五晶体管T5导通，将第一电平端VREF的参考电平Vref引入到存储电容Cst的第一极(N1点)，使其电平变为Vref，故存储电容Cst第一极的电平变化量为(Vref-Vdata)；由于此时存储电容Cst的第二极(N2)无法放电，故通过自举效应，N2点电平也会产生相同程度的变化，即变为(Vdd+Vth+Vref-Vdata)
同时，控制端EM的低电平还使第六晶体管T6导通，故有机发光二极管OLED的第一极(阳极)和第二极(阴极)分别与第一电源端VDD和第二电源端VSS导通，可以发光。有机发光二极管OLED亮度则由流过驱动晶体管T0的电流Id决定，该电流Id的计算公式为：
Id＝K(Vgs-Vth)2
＝K(Vdd+Vth+Vref-Vdata-Vdd-Vth)2
＝K(Vref-Vdata)2
其中，k为预定的系数。可见，在第一电平端VREF的参考电平Vref确定时，通过选择合适的数据信号Vdata即可控制电流Id，也就是控制有机发光二极管OLED的发光亮度。而当第一电平端VREF的参考电平Vref因串扰发生跳变时，则电流Id和有机发光二极管OLED的发光亮度也会相应变化，对显示效果造成影响。
本实施例的像素电路中，通过设置补偿单元(补偿电容Cco)，可在参考电平Vref跳变时产生阻止变化的趋势，从而降低串扰影响。
当然，应当理解，当第一电平端VREF的电平(即存储电容Cst第一极的电平)跳变时，存储电容Cst第二极的电平理论上也应发生相同程度的变化，故补偿电容Cco的第一极可如图2所示与存储电容Cst的第一极连接，也可如图3所示，存储电容Cst的第二极连接，这两种方式都可达到降低串扰影响的作用。而且，从以上流程中可知，不论补偿电容Cco的第一极连接在哪里，其对像素电路正常的驱动过程并无影响。
可见，以上是第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6同时为P型晶体管为例进行说明的。应当理解，若以上晶体管(除了驱动晶体管T0)均变为N型晶体管，则只要复位端RESET、栅线端GATE、控制端EM的电平高低均反转，则所有晶体管在所有阶段的状态均不变，像素电路可以同样的方式工作，在此不再详细描述。
应当理解，以上补偿单元(补偿电容Cco)并不仅仅适用于以上具体的像素电路中。只要发光单元、存储单元、驱动单元、补偿单元的关系和功能符合以上要求，则补偿单元也可用于其它具体的像素电路。例如，若像素电路中第一电平端VREF和第一电源端VDD是同一个端口，则补偿单元也可用于消除串扰对第一电源电平Vdd的影响。
实施例2：
如图5、图6所示，本实施例提供一种显示基板(如阵列基板)，其包括：
多个像素单元，每个像素单元中设有一个上述的像素电路；
多条第一引线，每条第一引线与多个像素电路的第一电平端相连；
多条与第一引线有交叠的第二引线。
也就是说，可将以上像素电路用于显示基板中，作为各像素单元中的发光结构。其中，像素电路的第一电平端可通过第一引线供电；当然，像素电路中的复位端、控制端、栅线端、数据线端、第二电平端、第一电源端、第二电源端等，也应分别通过相应的引线供电，在此不再详细描述。
而显示基板中还具有与第一引线交叠的第二引线，故当第二引线中的电平发生改变时，可能引起第一引线中的电平跳变，即产生串扰。而通过设置以上补偿单元(补偿电容)，即可降低串扰对显示效果的影响。
优选的，第二引线为数据线。
如前所述，数据线中的数据信号由显示内容决定，故当不同行的显示内容相差较大时，数据线中电平(即数据信号)的变化最大，最容易引起跳变和串扰。
当然，应当理解，以上内容并非对显示基板中具体的引线形式的限定，例如，第一引线提供的可以是以上参考电平，也可以是第一电源电平；而第二引线可为数据线，但也可为栅线等其它引线。
优选的，对于以上具有存储电容和补偿电容的像素电路，显示基板还包括：
基底9，像素电路设于基底9上；其中，
存储电容的第一极为第一极片11、第二极为第二极片12，补偿电容的第一极为第三极片13、第二极为第四极片14；
第四极片14为像素电路中与驱动晶体管的第二极相连的连接线3。
驱动晶体管的第二极需要与有机发光二极管(或第六晶体管)相连，该连接可通过连接线3实现。本实施例中，补偿电容的第二极也与驱动晶体管的第二极连接，因此，可直接用与驱动晶体管第二极相连的连接线3作为补偿电容第二极的极片(第四极片14)。这样，第四极片14就位于原有像素电路(即不含补偿电容的像素电路)的布图面积内，而第三极片13与第四极片14对应，故也位于原有布图面积内，由此补偿电容不会导致像素电路布图面积的增加，可为版图设计提供便利，易于实现分辨率的提高和像素单元的小型化，且可尽量避免引线等的重叠，降低串扰的影响。
更优选的，第三极片13与第一极片11或第二极片12同层设置且相互连接。
由于补偿电容的第一极是与存储电容的第一极或第二极连接的，故可直接将第一极片11或第二极片12延伸至对应以上连接线3(第四极片14)的位置，以该延伸部分作为第三极片13，与第四极片14(连接线3)构成补偿电容。这样，就不必为形成补偿电容单独增加制备新极片的步骤，可简化制备工艺。
当然，根据补偿电容第一极具体连接位置的不同，第三极片13可如图5所示与第一极片11相连，也可如图6所示与第二极片12相连。同时，以上第一极片11、第二极片12也可与像素电路的其它结构(如晶体管的栅极、源漏极等)同层设置；例如，由于存储电容的第二极是与驱动晶体管的栅极连接的，故第二极片12可与驱动晶体管的栅极同层设置(也可直接相连)。
更优选的，连接线3由掺杂半导体层构成，掺杂半导体层与驱动晶体管的有源区21同层设置且相互连接。
为减少像素电路的层数，故在形成驱动晶体管时，可在其有源区21外也保留半导体层，并对这些半导体层进行掺杂(如轻掺杂)，使其具有良好的导电性，这样即可用该掺杂的半导体层作为以上连接线3，也就是作为以上第四极片14。
当然，应当理解，为避免不同极片直接接触，故各极片之间应设有绝缘层，这些绝缘层同时也可是栅绝缘层、钝化层等其它结构使用的绝缘层，在此不再详细描述。
实施例3：
本实施例提供一种显示装置，其包括上述的显示基板。
具体的，该显示装置可为液晶显示面板、有机发光二极管(OLED)显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种像素电路，包括：
发光单元，其用于在发光阶段发光；
存储单元，其被构造成在发光阶段与第一电平端、驱动单元电连接，并根据第一电平端的电平向驱动单元提供驱动电平；
驱动单元，其被构造成在发光阶段与第一电源端、发光单元、存储单元电连接，并根据所述驱动电平控制发光单元的发光亮度；
其特征在于，所述像素电路还包括：
补偿单元，其被构造成在发光阶段与存储单元、驱动单元电连接，并在第一电平端的电平跳变时降低所述驱动电平的变化程度。
2.根据权利要求1所述的像素电路，其特征在于，
所述发光单元为有机发光二极管，在发光阶段其第二极与第二电源端电连接；
所述驱动单元为驱动晶体管，在发光阶段其第一极与第一电源端电连接，第二极与有机发光二极管的第一极电连接；
所述存储单元为存储电容，在发光阶段其第一极与第一电平端电连接，第二极与驱动晶体管的栅极电连接；
所述补偿单元为补偿电容，在发光阶段其第一极与存储电容的第一极或第二极电连接，第二极与驱动晶体管的第二极电连接。
3.根据权利要求2所述的像素电路，其特征在于，所述像素电路还包括：
复位单元，其与复位端、第一电平端、第二电平端、存储电容第一极、存储电容第二极相连，用于根据复位端的电平将第一电平端和第二电平端的电平分别传输至存储电容的第一极和第二极；
写入单元，其与栅线端、数据线端、存储电容第一极、存储电容第二极、驱动晶体管第二极相连，用于根据栅线端的电平将数据线端提供的数据信号写入存储电容；
发光控制单元，其与控制端、第一电平端、存储电容的第一极、驱动晶体管的第二极、有机发光二极管的第一极相连，用于根据控制端的电平将第一电平端的电平引入存储电容的第一极，并使驱动晶体管的第二极与有机发光二极管的第一极电连接。
4.根据权利要求3所述的像素电路，其特征在于，所述复位单元包括第一晶体管和第二晶体管，其中，
所述第一晶体管的栅极连接复位端，第一极连接第一电平端，第二极连接存储电容的第一极；
所述第二晶体管的栅极连接复位端，第一极连接存储电容的第二极，第二极连接第二电平端。
5.根据权利要求4所述的像素电路，其特征在于，所述写入单元包括第三晶体管和第四晶体管，其中，
所述第三晶体管的栅极连接栅线端，第一极连接存储电容的第一极，第二极连接数据线端；
所述第四晶体管的栅极连接栅线端，第一极连接存储电容的第二极，第二极连接驱动晶体管的第二极。
6.根据权利要求5所述的像素电路，其特征在于，所述发光控制单元包括第五晶体管和第六晶体管，其中，
所述第五晶体管的栅极连接控制端，第一极连接第一电平端，第二极连接存储电容的第一极；
所述第六晶体管的栅极连接控制端，第一极连接驱动晶体管的第二极，第二极连接有机发光二极管的第一极。
7.根据权利要求6所述的像素电路，其特征在于，
所述驱动晶体管为P型晶体管；
所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管同时为P型晶体管或N型晶体管。
8.一种显示基板，其特征在于，包括：
多个像素单元，每个像素单元中设有一个如权利要求1至7中任意一项所述的像素电路；
多条第一引线，每条第一引线与多个像素电路的第一电平端相连；
多条与第一引线有交叠的第二引线。
9.根据权利要求8所述的显示基板，其特征在于，
所述第二引线为数据线。
10.根据权利要求8所述的显示基板，其特征在于，还包括：
基底，所述像素电路为如权利要求2所述的像素电路，且设于基底上；其中，
所述存储电容的第一极为第一极片、第二极为第二极片，所述补偿电容的第一极为第三极片、第二极为第四极片；
所述第四极片为像素电路中与驱动晶体管的第二极相连的连接线。
11.根据权利要求10所述的显示基板，其特征在于，
所述第三极片与第一极片或第二极片同层设置且相互连接。
12.根据权利要求10所述的显示基板，其特征在于，
所述连接线由掺杂半导体层构成，所述掺杂半导体层与驱动晶体管的有源区同层设置且相互连接。
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