JP7055748B2 - 画素回路、表示基板及び表示装置 - Google Patents

Description

本開示は、表示の技術の分野に関し、具体的に、画素回路、表示基板及び表示装置に関する。

表示パネル（例えば、有機発光ダイオード表示パネル）では、レイアウト設計の制約により、異なる配線の間に寄生容量（カップリング容量）が存在することが多いことで、信号クロストークが存在する。一方の配線において信号のレベルがジャンプすると、他方の配線において信号のレベルも変化し、表示効果に影響を及ぼす恐れがある。

図1は、表示パネルにおけるクロストークの発生を模式的に示している。当該表示パネルでは、基準電圧Vrefは、全ての画素に供給され、対応するデータ電圧Vdataと共に、対応する画素の画素電流の決定に用いることができる。図1に示すように、A領域からB領域に位置する画素に走査し、B領域に位置する画素からC領域に走査する場合、当該画素のデータ電圧Vdataがジャンプし、安定するはずである基準電圧Vrefのジャンプを引き起こす。このとき、発光している他の画素は、フリッカなどの望ましくない表示効果、すなわちクロストークの影響を受ける恐れがある。

上記の問題の1つまたは複数を緩和、軽減または消去することができる構成を提供することが有利である。

本開示の一態様によれば、発光デバイスと、第1のノードの電位に応じて、第1の電源から前記発光デバイスに供給される駆動電流の量を制御するための駆動回路と、第1の基準電源からの第1の基準電圧とデータ線からのデータ電圧との間に切り替えられる第2のノードの電位の変化に応じて前記第1のノードの電位の変化を引き起こすための記憶コンデンサと、前記第1の基準電圧の変化により生じる前記駆動電流の変化を抑制するための補償コンデンサと、を含む画素回路を提供する。

いくつかの例示的な実施例では、前記発光デバイスは、前記第1の電源と第2の電源との間に接続され、前記駆動回路は、前記発光デバイスと直列に接続される駆動トランジスタを含み、前記駆動トランジスタが、第1のノードに接続されるゲートを有し、前記記憶コンデンサは、前記第2のノードと前記第1のノードとの間に接続され、前記補償コンデンサは、前記第1のノードまたは前記第2のノードと第3のノードとの間に接続される。

いくつかの例示的な実施例では、前記駆動トランジスタは、前記第1の電源と前記第3のノードとの間に接続されるP型トランジスタであり、前記発光デバイスは、前記第3のノードと前記第2の電源との間に接続される。

いくつかの例示的な実施例では、前記駆動トランジスタは、前記第3のノードと前記第2の電源との間に接続されるN型トランジスタであり、前記発光デバイスは、前記第1の電源と前記第3のノードとの間に接続される。

いくつかの例示的な実施例では、前記画素回路は、第1の走査線の有効な信号に応じて、前記第1の基準電源からの前記第1の基準電圧を前記第2のノードに供給し、第2の基準電源からの第2の基準電圧を前記第1のノードに供給するように構成されるリセット回路と、第2の走査線の有効な信号に応じて、前記データ線からの前記データ電圧を前記第2のノードに供給し、前記第1のノードと前記第3のノードとを導通するように構成される書き込み回路と、発光制御線の有効な信号に応じて、前記第1の基準電源からの前記第1の基準電圧を前記第2のノードに供給し、前記駆動電流が前記発光デバイスと前記駆動トランジスタを通じて前記第1の電源から前記第2の電源に流れることを許容する経路を提供するように構成される発光制御回路と、をさらに含む。

いくつかの例示的な実施例では、前記リセット回路は、前記第1の走査線に接続されるゲート、前記第1の基準電源に接続される第1の電極、及び前記第2のノードに接続される第2の電極とを有する第1のトランジスタと、前記第1の走査線に接続されるゲート、前記第2の基準電源に接続される第1の電極、及び前記第1のノードに接続される第2の電極とを有する第2のトランジスタと、を含む。

いくつかの例示的な実施例では、前記書き込み回路は、前記第2の走査線に接続されるゲート、前記データ線に接続される第1の電極、及び前記第2のノードに接続される第2の電極とを有する第3のトランジスタと、前記第2の走査線に接続されるゲート、前記第1のノードに接続される第1の電極、及び前記第3のノードに接続される第2の電極とを有する第4のトランジスタと、を含む。

いくつかの例示的な実施例では、前記発光制御回路は、前記発光制御線に接続されるゲート、前記第1の基準電源に接続される第1の電極、及び前記第2のノードに接続される第2の電極とを有する第5のトランジスタと、前記発光制御線に接続されるゲート、前記発光デバイスに接続される第1の電極、及び前記第3のノードに接続される第2の電極とを有する第6のトランジスタと、を含む。

いくつかの例示的な実施例では、前記発光デバイスは、有機発光ダイオードとマイクロ無機発光ダイオードからなる群から選択される。

本発明の他の態様によれば、走査信号を伝達するための複数の走査線と、発光制御信号を伝達するための複数の発光制御線と、データ電圧を伝達するための複数のデータ線と、アレーに配置される複数の画素と、を含む表示基板を提供し、前記画素の各々は、発光デバイスと、第1のノードの電位に応じて、第1の電源から前記発光デバイスに供給される駆動電流の量を制御するための駆動回路と、第1の基準電源からの第1の基準電圧と前記複数のデータ線のうち対応する１本からのデータ電圧との間に切り替えられる第2のノードの電位の変化に応じて前記第1のノードの電位の変化を引き起こすための記憶コンデンサと、前記第1の基準電圧の変化により生じる前記駆動電流の変化を抑制するための補償コンデンサと、を含む。

いくつかの例示的な実施例では、前記表示基板は、前記複数の画素が形成された基板をさらに含む。前記駆動回路は、前記基板の上に形成されたソース領域、ドレイン領域及びアクティブ領域と、前記アクティブ領域から垂直方向に離間されたゲート領域とを有する駆動トランジスタを含み、前記ソース領域と前記ドレイン領域は、前記アクティブ領域によって離間されている。前記記憶コンデンサは、垂直方向に互いに対向して配置される第1の電極と第2の電極を有する。前記補償コンデンサは、垂直方向に互いに対向して配置される第1の電極と第2の電極を有し、前記補償コンデンサの前記第1の電極は、前記記憶コンデンサの前記第1の電極または前記第2の電極と同じ層に配置される。前記補償コンデンサの前記第2の電極は、前記駆動トランジスタの前記ドレイン領域への接続線によって形成される。

いくつかの例示的な実施例では、前記補償コンデンサの前記第1の電極は、前記記憶コンデンサの前記第1の電極と同じ層に配置され、前記記憶コンデンサの前記第1の電極に接続される。

いくつかの例示的な実施例では、前記補償コンデンサの前記第1の電極は、前記記憶コンデンサの前記第2の電極と同じ層に配置され、前記記憶コンデンサの前記第2の電極に接続される。

いくつかの例示的な実施例では、前記接続線は、ドープされた半導体材料からなり、前記駆動トランジスタの前記アクティブ領域と同じ層に配置される。

本発明のさらに他の態様によれば、上述した表示基板と、前記複数の走査線に前記走査信号を供給するための第1の走査駆動器と、前記複数の発光制御線に前記発光制御信号を供給するための第2の走査駆動器と、前記複数のデータ線に前記データ電圧を供給するためのデータ駆動器と、を含む表示装置を提供する。

本発明のこれら及び他の態様は、以下に記載の実施例から明らかであり、これら実施例を参照して説明され得る。

表示パネルにおけるクロストークの発生を模式的に示す。 本開示の実施例による画素回路の回路図である。 本開示の実施例による他の画素回路の回路図である。 図2または図3に示す画素回路のタイミング図である。 本開示の実施例によるさらに他の画素回路の回路図である。 本開示の実施例による表示基板の部分断面図を模式的に示す。 本開示の実施例による他の表示基板の部分断面図を模式的に示す。 本開示の実施例による表示装置のブロック図である。

第1の、第2の、第3の、などの用語を用いて様々な素子、部材、領域、層および/または部分を説明することがあるが、これらの素子、部材、領域、層および/または部分は、これらの用語によって限定されるべきではないことと理解されるであろう。これらの用語は、ある素子、部材、領域、層または部分を別の素子、部材、または部分から区別するために使用し得るものにすぎない。したがって、以下で論じる第１の素子、部材、領域、層または部分は、本開示の教示から逸脱することなく、第２の素子、部材、または部分とも呼ぶことができる。

「真下」、「下方」、「下部」、「下」、「上方」、「上部」などの空間的に相対的な用語が、本明細書において記述を容易にするために、図に示すようなある素子又は特徴の、別の素子（複数の場合もある）又は特徴（複数の場合もある）に対する関係を説明することに用いられる場合がある。これらの空間的に相対的な用語は、図に示す方向に加えて使用中又は動作中のデバイスの種々の方向を包括的に含むように意図されていることが理解されるであろう。例えば、図におけるデバイスが反転した場合、他の素子又は特徴の「下方」又は「真下」又は「下」として説明された素子は、その後、それらの他の素子又は特徴部の「上方」の方向にある。したがって、例示的な用語「下方」及び「下」は、上方及び下方の双方の方向を包括的に含むことができる。デバイスは、それ以外（90度又は他の方向に回転されて）の方向にある場合があり、本明細書において用いられる空間的に相対的な記述語がそれに応じて解釈される。加えて、ある層が2つの層の「間」にあるというとき、そのある層は、それらの2つの層の間の唯一層である可能性もあるし、1つ又は複数の介在する層も存在する場合もあることも理解されるであろう。

本明細書で使用する用語は、特定の実施例を説明するためのものにすぎず、本開示の限定を意図するものではない。本明細書では、単数形「1つの」、「ある」および「その」は、文脈において別段の明白な指示がない限り、その複数形も同様に含むことがある。更に、本明細書では、「含む」および/または「包含」という用語は、記載された特徴、全体、ステップ、動作、素子および/または部材の存在を明示するが、1つまたは複数の他の特徴、全体、ステップ、動作、素子、部材、および/またはそれらの群の存在または追加を排除するものではないことは理解されるであろう。本明細書では、「および/または」という用語は、挙げられた関連するアイテムの1つまたは複数の何れかのおよび全ての組合せを含む。

ある素子又は層が、別の素子若しくは層「の上にある」、別の素子若しくは層「に接続されている」、または別の素子若しくは層「に結合されている」というとき、そのある素子又は層は、その別の素子若しくは層の直接上にある、その別の素子若しくは層に直接接続されている、またはその別の素子若しくは層に直接結合されていることもあるし、介在する要素又は層が存在する場合もあることが理解されるであろう。これとは対照的に、ある素子が、別の素子若しくは層「の直接上にある」、別の素子若しくは層「に直接接続されている」、または別の素子若しくは層「に直接結合されている」というとき、介在する素子又は層は存在しない。しかしながら、いかなる場合にも、「の上にある」又は「の直接上にある」は、ある層が、下にある層を完全に覆うことを必要とすると解釈されるべきではない。

本発明の実施例は、本明細書において、本開示の理想的な実施例の概略説明図（及び中間構造）を参照して説明される。したがって、例えば、製造技法及び／又は公差の結果としての説明図の形状からの変化が予想される。そのため、本発明の実施例は、本明細書において示す領域の特定の形状に限定されるものと解釈されるべきではなく、例えば、製造の結果得られる形状の変化を含むことになる。したがって、図に示す領域は、その本質が概略的であり、それらの形状は、デバイスの領域の実際の形状を示すように意図されておらず、本開示の範囲を限定するように意図されていない。

他に規定のない限り、本明細書において用いられる全ての用語（技術用語及び科学用語を含む）は、本発明が属する技術分野の当業者により一般に理解される意味と同じ意味を有する。更に、一般的に使用される辞書に定義された用語のような用語は、関連する分野および/または明細書の文脈における意味と一致すると解釈されるべきであり、かつ本文中に明確な規定がない限り、理想化あるいは過剰に正式化されるものと解釈されるべきではないことは理解されるであろう。当業者が本開示の技術案をより良く理解できるようにするために、本明細書において、2つの素子が「同じ層に配置される」とは、この2つの素子がパターニングプロセスにて同じ材料層によって基板上に形成されることを意味し、基板からの距離が必ず等しいことを意味するものではありません。

本開示の実施例は、添付図面を参照して以下に詳細に説明される。

図2は、本開示の実施例による画素回路200の回路図である。図2に示すように、画素回路200は、発光デバイス（図2では有機発光ダイオードOLEDである）と、駆動トランジスタT0として示される駆動回路と、記憶コンデンサCstと、補償コンデンサCcoとを含む。

発光デバイスは、有機発光ダイオードOLEDとして図示され、第1の電源ELVDDと第2の電源ELVSSとの間に接続される。発光デバイスは、有機発光ダイオードに限らず、マイクロ発光ダイオード（Micro-LED）等の他の発光素子であってもよい。知られているように、マイクロ発光ダイオードは、発光材料として無機材料を使用し、典型的にはμmオーダーの寸法を有する。

駆動回路は、第1のノードN1の電位に応じて、第1の電源ELVDDから発光デバイスOLEDに供給される駆動電流の量を制御する。この例では、駆動回路は駆動トランジスタT0を含む。 具体的には、駆動トランジスタT0は、発光デバイスOLEDと直列に接続される。より具体的には、この例では、駆動トランジスタT0は、第1のノードN1に接続されるゲートと、第1の電源ELVDDに接続されるソースと、第3のノードN3に接続されるドレインとを有するP型トランジスタとして示されている。他の実施例では、駆動回路は他の形態を取ることができる。

記憶コンデンサCstは、第2のノードN2の電位の変化に応じて第1のノードN1の電位の変化を引き起こす。具体的に、記憶コンデンサCstは、第2のノードN2と第1のノードN1との間に接続される。第2のノードN2の電位は、第1の基準電源VREFから（第1のトランジスタT1または第5のトランジスタT5を介して）の第1の基準電圧またはデータ線D[m]からのデータ電圧に選択的に設定されてもよい。後述するように、画素回路200が動作しているとき、第2のノードN2の電位は、前記第1の基準電圧と前記データ電圧との間に切り替えられる。

補償コンデンサCcoは、前記第1の基準電圧の変化により生じる発光デバイスOLEDを流れる前記駆動電流の変化を抑制するためのものである。この例では、補償コンデンサCcoは、第2のノードN2と第3のノードN3との間に接続されている。補償コンデンサCcoにより、第1のノードN1の電位に対する負のフィードバック制御を達成するようになる。例えば、発光段階において（後述するように、第2のノードN2の電位は、第1の基準電圧源VREFからの第1の基準電圧に設定される）、前記第1の基準電圧が例えばクロストークにより増加される時、第2のノードN2の電位が上昇し、かつ第1のノードN1の電位も記憶コンデンサCstのブートストラップによりその分だけ上昇し、すなわち、駆動トランジスタT0のゲート-ソース電圧が増加されることで、P型駆動トランジスタの駆動電流が減少されるので、第3のノードN3の電位が低下する。第3のノードN3の電位の低下は、補償コンデンサCcoのブートストラップにより、第2のノードN2の電位の低下を引き起こし、更に、記憶コンデンサCstのブートストラップにより、第1のノードN1の電位の低下を引き起こす。従って、第1のノードN1の電位に対する負のフィードバック制御を達成する。有利的には、この負のフィードバック制御は、第1のノードN1の電位ひいては駆動トランジスタT0のゲート-ソース電圧の相対的な安定性を保証し、駆動電流に対するクロストークの影響を低減し、さらに表示品質を向上させる。

図3は、図2に示す画素回路200の代替例として画素回路300を示す。図3に示すように、画素回路300において、補償コンデンサCcoは、第1のノードN1（第2のノードN2の代わり）と第3のノードN3との間に接続される。補償コンデンサCcoが、記憶コンデンサCstを通じることなく、第1のノードN1の電位に対する直接な負のフィードバックを提供して、上述の負のフィードバック制御は依然として成立する。

図2または図3の例では、画素回路200、300の各々は、前記第1のトランジスタT1および第2のトランジスタT2を含むリセット回路と、第3のトランジスタT3および第4のトランジスタT4を含む書き込み回路と、 前記第5のトランジスタT5と第6のトランジスタT6とを含む発光制御回路と、を更に含む。

リセット回路において、第1のトランジスタT1は、第1の走査線S[n-1]に接続されるゲートと、第1の基準電源VREFに接続される第1の電極と、第2のノードN2に接続される第2の電極とを有し、かつ第2トランジスタT2は、第1の走査線S[n-1]に接続されるゲートと、第2の基準電源VINTに接続される第1の電極と、第1のノードN1に接続される第2の電極とを有する。第1のトランジスタT1は、前記第1の走査線S[n-1]の有効な信号に応じて第1の基準電源VREFからの第1の基準電圧を第2のノードN2に供給するように構成される。第2トランジスタT2は、第1の走査線S[n-1]の有効な信号に応じて第2の基準電源VINTからの第2の基準電圧Vintを第1のノードN1に供給するように構成される。

書き込み回路において、第3のトランジスタT3は、第2の走査線S[n]に接続されるゲートと、前記データ線D[m]に接続される第1の電極と、第2のノードN2に接続される第2の電極とを有し、かつ第4のトランジスタT4は、前記第2の走査線S[n]に接続されるゲートと、第1のノードN1に接続される第1の電極と、第3のノードN3に接続される第2の電極とを有する。第3のトランジスタT3は、前記第2の走査線S[n]の有効な信号に応じて前記データ線D[m]からの前記データ電圧を第2のノードN2に供給するように構成される。第4のトランジスタT4は、前記第2の走査線S[n]の有効な信号に応じて第1のノードN1と第3のノードN3とを導通するように構成される。

発光制御回路において、第5のトランジスタT5は、発光制御線EM[n]に接続されるゲートと、第1の基準電源VREFに接続される第1の電極と、第2のノードN2に接続される第2の電極とを有し、かつ第6のトランジスタT6は、前記発光制御線EM[n]に接続されるゲートと、発光デバイスOLEDに接続される第1の電極と、第3のノードN3に接続される第2の電極とを有する。第5のトランジスタT5は、前記発光制御線EM [n]の有効な信号に応じて前記第1の基準電源VREFからの第1の基準電圧を第2ノードN2に供給するように構成される。第6のトランジスタT6は、前記発光制御線EM [n]の有効な信号に応じてオンされることで、前記駆動電流が前記発光デバイスOLEDと前記駆動トランジスタT0を通じて前記第1の電源ELVDDから前記第2の電源ELVSSに流れることを許容する経路を提供するように構成される。

図4は、画素回路200または300のタイミング図を示す。画素回路200、300の動作については、図4を参照して後述する。第1の基準電源VREFが第1の基準電圧Vrefを供給し、第2の基準電源VINTが第2の基準電圧Vintを供給し、第1の電源ELVDDが第1の電源電圧Vddを供給し、第2の電源ELVSSが第2の電源電圧Vssを供給すると仮定する。

リセット段階P1の期間に、第1の走査線S [n-1]の信号は有効であり、第2の走査線S [n]の信号は無効であり、かつ発光制御線EM[n]の信号は無効である。第1のトランジスタT1と第2のトランジスタT2はオンされ、第1の基準電圧源VREFから供給される第1の基準電圧Vrefと第2の基準電圧源VINTから供給される第2の基準電圧Vinitがそれぞれ記憶コンデンサCstの両端（すなわち、第2のノードN2および第1のノードN1）に伝達する。 したがって、記憶コンデンサCstの両端の間の電圧がリセットされる。第1及び第2の基準電圧Vref、Vintは、駆動トランジスタT0をオンさせない限り、同一であってもよいし、異なっていてもよい。一般に、VrefとVintとの差は、記憶コンデンサCstの過充電を避けるように大きすぎてはならない。

書き込み段階P2の期間に、第1の走査線S[n-1]の信号は無効であり、第2の走査線S[n]の信号は有効であり、かつ発光制御線EM[n]の信号は無効である。第3のトランジスタT3はオンされ、データ線D[m]のデータ電圧Vdataを第2のノードN2に伝達する。これと同時に、第4のトランジスタT4もオンされ、第1のノードN1と第3のノードN3とを導通する。したがって、駆動トランジスタT0は、そのゲート-ソース電圧Vgsが閾値電圧Vthに相当するダイオードの接続状態となる。そのソース電圧Vsは、第1の電源ELVDDから供給される第1の電源電圧Vddであるので、駆動トランジスタT0のゲート電圧Vg（すなわち、第1のノードN1の電位）は（Vdd+Vth）である。

発光段階P3の期間に、第1の走査線S[n-1]の信号は無効であり、第2の走査線S[n]の信号は無効であり、かつ発光制御線EM[n]の信号は有効である。第5のトランジスタT5がオンされ、第1の基準電圧源VREFから供給される第1の基準電圧Vrefを第2のノードN2に伝達する。したがって、第2のノードN2の電位は、書き込み段階P2の期間におけるVdataからVrefにジャンプし、変化量が（Vref-Vdata）となる。記憶コンデンサCstのブートストラップにより、第1のノードN1の電位も、同じ程度の変化が生じられ、すなわち、（Vdd + Vth + Vref-Vdata）となる。同時に、第6のトランジスタT6もオンされ、第1の電源ELVDDから第2の電源ELVSSにの電流経路を提供する。発光デバイスOLEDを流れる駆動電流Idは、以下のように運算される：

Id=K(Vgs-Vth)²
=K(Vdd+Vth+Vref-Vdata-Vdd-Vth)²
=K(Vref-Vdata)² （1）

ここで、Kは所定の係数であり、典型的には定数であると考えられる。式（1）からわかるように、駆動電流Idは、第1の基準電源VREFから供給される基準電圧Vrefに関連する。 したがって、クロストークによる基準レベルVrefのジャンプは、駆動電流Idひいては発光デバイスOLEDの輝度の対応の変化を引き起こすことができ、表示効果に影響を与える。しかしながら、上述したように、画素回路200または300において、補償コンデンサCcoを設けることにより、基準レベルVrefの変化による駆動電流Idの変化が抑制され、クロストークの影響が低減される。

上述の実施例では、各トランジスタをP型トランジスタとして図示して説明したが、N型トランジスタも可能であることが理解されるであろう。N型トランジスタの場合、ゲートのオン電圧は高いレベルを有し、ゲートのオフ電圧は低いレベルを有する。例として、各トランジスタは、それらの第1および第2の電極が交換可能に使用されるように典型的に製造される薄膜トランジスタであってもよい。

図5は、各トランジスタがN型トランジスタである1つの可能な画素回路500を示す。図2、図3及び図5において、同じ参考符号は同じ素子を示す。画素回路500の構成は、画素回路500において駆動トランジスタT0が第3のノードN3と第2の電源ELVSSとの間に接続される（そのドレインが第3のノードに接続され、ソースが第2の電源ELVSSに接続される）とともに、発光デバイスOLEDが第1の電源ELVDDと第3のノードN3との間に接続される点を除いて、図2と図4で説明した画素回路200と同様である。代替的に、画素回路500において、画素回路300のように、補償コンデンサCcoを第1のノードN1と第3のノードN3との間に接続してもよい。

本開示の概念は、画素回路200、300、500に適用可能であるだけでなく、発光デバイス、記憶コンデンサ、駆動回路、および補償コンデンサが本明細書の記載に従う限り、任意の他の特定の画素回路に適用可能であることも理解されるであろう。

図6は、本開示の実施例による表示基板600の部分断面図を示す。図6に、基板610を示す。基板610の上に形成されたのは、駆動トランジスタT0のソース領域622、アクティブ領域624、およびドレイン領域626であり、ソース領域622とドレイン領域626がアクティブ領域624によって離間（spaced apart）される。駆動トランジスタT0は、アクティブ領域624から垂直方向に（vertically）離間されたゲート領域628をさらに有する。図6には、垂直方向に互いに対向して配置される第1の電極632と第2の電極634を有する記憶コンデンサCstと、垂直方向に互いに対向して配置される第1の電極642と第2の電極644を有する補償コンデンサCcoも示されている。

図6に示す配置は、図2に示した画素回路200に対応しているが、駆動トランジスタT0、記憶コンデンサCst、及び補償コンデンサCco以外の素子は図示の都合上省略されている。図6の例では、補償コンデンサCstの第2の電極644は、駆動トランジスタT0のドレイン領域626と同じ層に配置され、ドレイン領域626を画素回路における他の素子（画素回路20では、第6のトランジスタT6である）にカップリングするための接続線（connection wire）により形成される。当該接続線を補償コンデンサCcoの第2の電極644として使用するのは有利である原因は、第2の電極644が元の画素回路（すなわち、補償コンデンサCcoを含まない画素回路）のレイアウトエリア内に配置することができるので、補償コンデンサCcoの存在が画素回路のレイアウトエリアを増加させなく、解像度の向上を促進することにある。これは、追加の配線の必要性を解消し、例えば配線の重合により生じるクロストークを低減することもできる。

また、補償コンデンサCstの第1の電極642は、記憶コンデンサCstの第1の電極632と同じ層に配置され、かつ電極642、632は互いに直接連結されてもよいし、直接連結されなくてもよい。前者の場合、第1の電極632は、第2の電極644に対応する延長部を第1の電極642として有し、当該延長部と接続線644により補償コンデンサCcoが構成される。したがって、補償コンデンサCcoを形成するための準備プロセスを増加する必要がないので、プロセスが単純になる。

図7は、本開示の実施例による他の表示基板700の部分断面図を示す。図7に、基板710を示す。 図6に示す構成と同様に、基板710の上に形成されたのは、駆動トランジスタT0のソース領域722、アクティブ領域724、ドレイン領域726、及びゲート領域728である。また、図7には、第1の電極732と第2の電極734とを有する記憶コンデンサCstと、第1の電極742と第2の電極744とを有する補償コンデンサCcoも示されている。

表示基板700は、図3に示す画素回路300に対応する点で表示基板600と異なる。図7に示すように、補償コンデンサCcoの第1の電極742は、記憶コンデンサCstの第2の電極734と同じ層に配置される。表示基板700のその他の構成は、図6を参照して上述した表示基板600の構成と同様でよいので、簡潔にするためにここでは説明を省略する。

表示基板600または700において、記憶コンデンサCstの第2の電極634または734は、駆動トランジスタT0のゲート領域628または728と同じ層に配置されていることが例示的に図示されるが、これに限定されるものではない。例えば、第2の電極634または734は、画素回路の他の構造（例えば、駆動トランジスタのソース及びドレイン）と同じ層に配置されてもよい。他の例として、第2の電極634または734は、駆動トランジスタT0のゲート領域628または728に直接連続することができる。

表示基板600または700において、記憶コンデンサCcoの第2の電極644または744としての接続線は、ドープされた半導体材料で構成されていてもよい。一実施形態では、駆動トランジスタT0のアクティブ領域624または724が形成されるとき、良好な導電性を与えるように当該アクティブ領域の外部にも半導体層が残され、ドープされる（例えば、軽くドープされる）。すると、当該ドープされた半導体層は、接続線である第2の電極644または744として使用することができる。

図6または図7には示されていないが、ゲート領域728とアクティブ領域724との間、記憶コンデンサCstの第1の電極と第2の電極との間、および補償コンデンサCcoの第1の電極と第2の電極との間に、絶縁層が存在し、その詳細な説明はここでは簡潔にするために省略されている。

図8は、本開示の実施例による表示装置800のブロック図である。図8を参照すると、表示装置800は、表示基板810、第1の走査駆動器802、第2の走査駆動器804、データ駆動器806及び電圧発生器808を含む。

表示基板810は、n×m個の画素Pを含む。各画素Pは、例えば、図2～図5を参照して上述した画素回路200、300または500の形態を取ることができる。表示基板810は、第1方向（図では、行の方向）に配置され走査信号を伝達するn + 1本の走査線S1、S2、...、Sn、Sn+1と、第1方向と交差する第2方向（図では、列の方向）に配置されデータ信号を伝達するM本のデータ線D1、D2、...、Dmと、第1方向に配置され発光制御信号を伝達するn本の発光制御線EM1、EM2と、...、EMnと、第1と第2の電源電圧Vdd、Vss及び第1と第2の基準電圧Vref、Vinitを加えるための配線（図示せず）とを含む。nとmは自然数である。

第1の走査駆動器802は、走査線S1、S2、...、Sn、Sn+1に接続され、走査信号を表示基板810に加える。

第2の走査駆動器804は、発光制御線EM1、EM2、...、EMnに接続され、発光制御信号を表示基板810に加える。

データ駆動器806は、データ線D1、D2、...、Dmに接続され、データ信号を表示基板810に加える。ここで、データ駆動器106は、図4を参照して上述したように、書き込み段階P2の期間にデータ電圧を表示基板810における各画素Pに供給する。

電圧発生器808は、上記実施例に説明された第1の電源ELVDD、第2の電源ELVSS、第1の基準電源VREF、及び第2の基準電源VINTとして機能し、各画素Pに必要な第1の電源電圧Vdd、第2の電源電圧Vss、第1の基準電圧Vref、及び第2の基準電圧Vinitを生成することができる。電圧発生器808の例には、DC/DCコンバータと低ドロップアウトレギュレータ（LDO）が含まれるが、これに限定されない。

表示装置800は、表示パネル、電子紙、携帯電話、タブレット、テレビ、ディスプレイ、ノートブック、デジタルフォトフレーム、ナビゲータなどの表示機能を有する任意の製品または部材とすることができる。

本開示は、図面および上記の記載において詳細に説明されたが、このような説明や記載は例示的や模式的なものであり、限定的なものではないと考えられるべきである。本開示は、開示された実施例に限定されない。

２００ 画素回路
３００ 画素回路
５００ 画素回路
６００ 表示基板
６１０ 基板
６２２ ソース領域
６２４ アクティブ領域
６２６ ドレイン領域
６２８ ゲート領域
６３２ 第１の電極
６３４ 第２の電極
６４２ 第１の電極
６４４ 第２の電極
７００ 表示基板
７１０ 基板
７２２ ソース領域
７２４ アクティブ領域
７２６ ドレイン領域
７２８ ゲート領域
７３２ 第１の電極
７３４ 第２の電極
７４２ 第１の電極
７４４ 第２の電極
８００ 表示装置
８０２ 第１の走査駆動器
８０４ 第２の走査駆動器
８０６ データ駆動器
８０８ 電圧発生器
８１０ 表示基板

Claims (13)

1. 発光デバイスと、
   第１のノードの電位に応じて、第１の電源から前記発光デバイスに供給される駆動電流の量を制御するための駆動回路と、
   第１の基準電源からの第１の基準電圧とデータ線からのデータ電圧との間に切り替えられる第２のノードの電位の変化に応じて前記第１のノードの電位の変化を引き起こすための記憶コンデンサと、
   前記第１の基準電圧の変化により生じる前記駆動電流の変化を抑制するための補償コンデンサと、を含み、
   前記発光デバイスは、前記第１の電源と第２の電源との間に接続され、
   前記駆動回路は、前記発光デバイスと直列に接続される駆動トランジスタを含み、前記駆動トランジスタが、第１のノードに接続されるゲートを有し、
   前記記憶コンデンサは、前記第２のノードと前記第１のノードとの間に接続され、かつ 前記補償コンデンサは、前記第２のノードと第３のノードとの間に接続される、画素回路。
2. 前記駆動トランジスタは、前記第１の電源と前記第３のノードとの間に接続されるＰ型トランジスタであり、前記発光デバイスは、前記第３のノードと前記第２の電源との間に接続される、請求項１に記載の画素回路。
3. 前記駆動トランジスタは、前記第３のノードと前記第２の電源との間に接続されるＮ型トランジスタであり、前記発光デバイスは、前記第１の電源と前記第３のノードとの間に接続される、請求項１に記載の画素回路。
4. 第１の走査線の有効な信号に応じて、前記第１の基準電源からの前記第１の基準電圧を前記第２のノードに供給し、第２の基準電源からの第２の基準電圧を前記第１のノードに供給するように構成されるリセット回路と、
   第２の走査線の有効な信号に応じて、前記データ線からの前記データ電圧を前記第２のノードに供給し、前記第１のノードと前記第３のノードとを導通するように構成される書き込み回路と、
   発光制御線の有効な信号に応じて、前記第１の基準電源からの前記第１の基準電圧を前記第２のノードに供給し、前記駆動電流が前記発光デバイスと前記駆動トランジスタを通じて前記第１の電源から前記第２の電源に流れることを許容する経路を提供するように構成される発光制御回路と、
   を更に含む、請求項１に記載の画素回路。
5. 前記リセット回路は、
   前記第１の走査線に接続されるゲート、前記第１の基準電源に接続される第１の電極、及び前記第２のノードに接続される第２の電極とを有する第１のトランジスタと、
   前記第１の走査線に接続されるゲート、前記第２の基準電源に接続される第１の電極、及び前記第１のノードに接続される第２の電極とを有する第２のトランジスタと、
   を含む、請求項４に記載の画素回路。
6. 前記書き込み回路は、
   前記第２の走査線に接続されるゲート、前記データ線に接続される第１の電極、及び前記第２のノードに接続される第２の電極とを有する第３のトランジスタと、
   前記第２の走査線に接続されるゲート、前記第１のノードに接続される第１の電極、及び前記第３のノードに接続される第２の電極とを有する第４のトランジスタと、
   を含む、請求項４に記載の画素回路。
7. 前記発光制御回路は、
   前記発光制御線に接続されるゲート、前記第１の基準電源に接続される第１の電極、及び前記第２のノードに接続される第２の電極とを有する第５のトランジスタと、
   前記発光制御線に接続されるゲート、前記発光デバイスに接続される第１の電極、及び前記第３のノードに接続される第２の電極とを有する第６のトランジスタと、
   を含む、請求項４に記載の画素回路。
8. 前記発光デバイスは、有機発光ダイオードとマイクロ無機発光ダイオードからなる群から選択される、請求項１～７の何れか１項に記載の画素回路。
9. 走査信号を伝達するための複数の走査線と、
   発光制御信号を伝達するための複数の発光制御線と、
   データ電圧を伝達するための複数のデータ線と、
   アレーに配置される複数の画素と、
   を含み、
   前記画素の各々は、
   発光デバイスと、
   第１のノードの電位に応じて、第１の電源から前記発光デバイスに供給される駆動電流の量を制御するための駆動回路と、
   第１の基準電源からの第１の基準電圧と前記複数のデータ線のうち対応する１本からのデータ電圧との間に切り替えられる第２のノードの電位の変化に応じて前記第１のノードの電位の変化を引き起こすための記憶コンデンサと、
   前記第１の基準電圧の変化により生じる前記駆動電流の変化を抑制するための補償コンデンサと、を含み、
   前記発光デバイスは、前記第１の電源と第２の電源との間に接続され、
   前記駆動回路は、前記発光デバイスと直列に接続される駆動トランジスタを含み、前記駆動トランジスタが、第１のノードに接続されるゲートを有し、
   前記記憶コンデンサは、前記第２のノードと前記第１のノードとの間に接続され、かつ 前記補償コンデンサは、前記第２のノードと第３のノードとの間に接続される、
   表示基板。
10. 前記複数の画素が形成された基板をさらに含み、
    前記駆動トランジスタは、前記基板の上に形成されたソース領域、ドレイン領域及びアクティブ領域と、前記アクティブ領域から垂直方向に離間されたゲート領域とを有し、前記ソース領域と前記ドレイン領域は、前記アクティブ領域によって離間され、
    前記記憶コンデンサは、垂直方向に互いに対向して配置される第１の電極と第２の電極を有し、
    前記補償コンデンサは、垂直方向に互いに対向して配置される第１の電極と第２の電極を有し、前記補償コンデンサの前記第１の電極は、前記記憶コンデンサの前記第１の電極と同じ層に配置され、かつ
    前記補償コンデンサの前記第２の電極は、前記駆動トランジスタの前記ドレイン領域への接続線によって形成される、請求項９に記載の表示基板。
11. 前記補償コンデンサの前記第１の電極は、前記記憶コンデンサの前記第１の電極に接続される、請求項１０に記載の表示基板。
12. 前記接続線は、ドープされた半導体材料からなり、前記駆動トランジスタの前記アクティブ領域と同じ層に配置される、請求項１０に記載の表示基板。
13. 請求項９に記載の表示基板と、
    前記複数の走査線に前記走査信号を供給するための第１の走査駆動器と、
    前記複数の発光制御線に前記発光制御信号を供給するための第２の走査駆動器と、
    前記複数のデータ線に前記データ電圧を供給するためのデータ駆動器と、を含む表示装置。

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