JP2015191038A - 表示装置、電子機器および基板 - Google Patents

Abstract

【課題】動作や機能の異なる複数の容量素子を積層し、レイアウト効率を高めることが可能な表示装置、この表示装置を備えた電子機器、およびこの表示装置に用いられる基板を提供する。【解決手段】基板に表示素子を有し、前記基板は、基材と、前記基材上に積層され、各々下部電極および上部電極を有する複数の容量素子とを備え、前記複数の容量素子は、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含み、前記下層容量素子の下部電極と、前記上層容量素子の上部電極とが、電気的に独立している表示装置。【選択図】図９

Description

本開示は、液晶や有機エレクトロルミネセンス（ＥＬ；Electroluminescence）などに好適な表示装置、この表示装置を備えた電子機器、およびこの表示装置に用いられる基板に関する。

液晶表示装置や有機ＥＬ表示装置に代表されるアクティブマトリクス型表示装置の画素回路では、容量素子を用いて、映像信号の電位を次回の書込みまで保持するようにしている。

例えば特許文献１では、液晶表示装置用の画素回路において、保持容量を上部電極（容量配線）／誘電体層（ゲート絶縁膜）／下部電極兼上部電極（半導体膜）／誘電体層（絶縁膜）／下部電極（容量電極）といった積層構造で形成することが検討されている。

特開２０１０−２８２２１６号公報（実施例５、図１５）

特許文献１の積層構造では、上部電極（容量配線）／誘電体層（ゲート絶縁膜）／下部電極（半導体膜）よりなる上層の容量素子と、上部電極（半導体膜）／誘電体層（絶縁膜）／下部電極（容量電極）よりなる下層の容量素子とが積層されている。しかしながら、容量配線と容量電極とは電気的に接続されており、上層の容量素子と下層の容量素子とは動作や機能という観点からは単一の容量素子を構成していた。すなわち、既存の積層構造では、動作や機能の異なる複数の容量素子を積層することは未だ提案されていなかった。

本開示はかかる問題点に鑑みてなされたもので、その目的は、動作や機能の異なる複数の容量素子を積層し、レイアウト効率を高めることが可能な表示装置、この表示装置を備えた電子機器、およびこの表示装置に用いられる基板を提供することにある。

本開示に係る表示装置は、基板に表示素子を有し、基板は、基材と、基材上に積層され、各々下部電極および上部電極を有する複数の容量素子とを備え、複数の容量素子は、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含み、下層容量素子の下部電極と、上層容量素子の上部電極とが、電気的に独立しているものである。

本開示の表示装置では、下層容量素子の下部電極と、上層容量素子の上部電極とが、電気的に独立している。換言すれば、下層容量素子の下部電極と、上層容量素子の上部電極とが、電気的に接続されておらず、例えば、それぞれが互いに異なる配線に接続されている。よって、下層容量素子と上層容量素子とが異なる動作をすることが可能となる。

本開示に係る電子機器は、上記本開示の表示装置を備えたものである。

本開示の電子機器では、表示装置により画像表示が行われる。

本開示に係る基板は、基材と、基材上に積層され、各々下部電極および上部電極を有する複数の容量素子とを備え、複数の容量素子は、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含み、下層容量素子の下部電極と、上層容量素子の上部電極とが、電気的に独立しているものである。

本開示の表示装置、または本開示の基板によれば、基材上に、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含む複数の容量素子を積層し、下層容量素子の下部電極と、上層容量素子の上部電極とが、電気的に独立しているようにしている。よって、動作や機能の異なる複数の容量素子を積層し、レイアウト効率を高めることが可能となり、表示装置の高精細化（画素数の増大）または小型化に好適となる。

本開示の電子機器によれば、上記本開示による表示装置を備えているので、テレビジョン装置やデジタルサイネージなどの大型電子機器における高精細な画像表示、あるいはモバイル端末などの小型電子機器への適用に好適である。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。

本開示の第１の実施の形態に係る表示装置の全体構成を表すブロック図である。 図１に示した表示装置の画素回路の一例を表す図である。 図２に示した保持容量および補助容量を平面的に並べて配置した構成の一例を表す平面図である。 図３のＩＶＡ−ＩＶＡ´線における断面図である。 図２に示した保持容量および補助容量を平面的に並べて配置した構成の他の例を表す平面図である。 図５のＶＩＡ−ＶＩＡ´線における断面図である。 図２に示した保持容量および補助容量を積層した構成を表す平面図である。 図７のＶＩＩＩＡ−ＶＩＩＩＡ´線における断面図である。 図８に示した基板を有する表示装置の一つの画素の構成を表す断面図である。 図９に示した有機層の一例を表す断面図である。 図９に示した有機層の他の例を表す断面図である。 図９に示した有機層の更に他の例を表す断面図である。 図８に示した表示装置の製造方法を工程順に表す断面図である。 図１３に続く工程を表す断面図である。 図１４に続く工程を表す断面図である。 図１５に続く工程を表す断面図である。 図１６に続く工程を表す断面図である。 図１７に続く工程を表す断面図である。 図１８に続く工程を表す断面図である。 図１９に続く工程を表す断面図である。 図２０に続く工程を表す断面図である。 図２１に続く工程を表す断面図である。 図２２に続く工程を表す断面図である。 図２３に続く工程を表す断面図である。 図２４に続く工程を表す断面図である。 図２５に続く工程を表す断面図である。 図２に示した画素回路の動作を説明するためのタイミングチャートである。 図２に示した画素回路の動作を説明するための回路図である。 図２に示した画素回路の動作を説明するための回路図である。 図２に示した画素回路の動作を説明するための回路図である。 図２に示した画素回路の動作を説明するための回路図である。 図２に示した画素回路の動作を説明するための回路図である。 図２に示した画素回路の動作を説明するための回路図である。 本開示の第２の実施の形態に係る表示装置において、図２に示した保持容量および補助容量を積層した構成を表す平面図である。 図３４のＸＸＸＶＡ−ＸＸＸＶＡ´線における断面図である。 図３５に示した表示装置の製造方法を工程順に表す断面図である。 図３６に続く工程を表す断面図である。 図３７に続く工程を表す断面図である。 図３８に続く工程を表す断面図である。 図３９に続く工程を表す断面図である。 図４０に続く工程を表す断面図である。 図４１に続く工程を表す断面図である。 図４２に続く工程を表す断面図である。 図４３に続く工程を表す断面図である。 変形例１に係る表示装置において、図２に示した保持容量および補助容量を積層した構成を表す平面図である。 図４５のＸＬＶＩＡ−ＸＬＶＩＡ´線における断面図である。 図４６に示した表示装置の製造方法を工程順に表す断面図である。 図４７に続く工程を表す断面図である。 図４８に続く工程を表す断面図である。 図４９に続く工程を表す断面図である。 図５０に続く工程を表す断面図である。 図５１に続く工程を表す断面図である。 図５２に続く工程を表す断面図である。 図５３に続く工程を表す断面図である。 図５４に続く工程を表す断面図である。 図５５に続く工程を表す断面図である。 変形例２に係る表示装置において、図２に示した保持容量および補助容量を積層した構成を表す平面図である。 図５７のＬＶＩＩＩＡ−ＬＶＩＩＩＡ´線における断面図である。 変形例３に係る表示装置において、図２に示した保持容量および補助容量を積層した構成を表す平面図である。 図５９のＬＸＡ−ＬＸＡ´線における断面図である。 図６０に示した表示装置の製造方法を工程順に表す断面図である。 図６１に続く工程を表す断面図である。 図６２に続く工程を表す断面図である。 図６３に続く工程を表す断面図である。 図６４に続く工程を表す断面図である。 図６５に続く工程を表す断面図である。 図６６に続く工程を表す断面図である。 図６７に続く工程を表す断面図である。 図６８に続く工程を表す断面図である。 図６９に続く工程を表す断面図である。 変形例４に係る表示装置において、図２に示した保持容量および補助容量を積層した構成を表す平面図である。 図７１のＬＸＸＩＩＡ−ＬＸＸＩＩＡ´線における断面図である。 変形例５に係る表示装置において、図２に示した保持容量および補助容量を積層した構成を表す平面図である。 本開示の変形例６に係る表示装置の一つの画素の構成を表す断面図である。 本開示の変形例７に係る表示装置において、表示素子の一例としての電気泳動素子の構成を表す平面図である。 図７５に示した電気泳動素子の構成を表す断面図である。 図７６に示した電気泳動素子を有する表示装置の一つの画素の構成を表す断面図である。 図７７に示した表示装置の動作を説明するための断面図である。 上記実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。 適用例１の外観を表す斜視図である。 適用例２の外観を表す斜視図である。 適用例３の外観を表す斜視図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（有機ＥＬ表示装置、ダブルゲート型酸化物ＴＦＴ；第１容量素子を表示素子側、第２容量素子を基材側に配置する例）
２．第２の実施の形態（有機ＥＬ表示装置、ダブルゲート型酸化物ＴＦＴ；第１容量素子を基材側、第２容量素子を表示素子側に配置する例）
３．変形例１（有機ＥＬ表示装置、ボトムゲート型酸化物ＴＦＴ；第１の実施の形態において、酸化物半導体を容量素子の電極として用いる例）
４．変形例２（有機ＥＬ表示装置、ボトムゲート型酸化物ＴＦＴ；第２の実施の形態において、酸化物半導体を容量素子の電極として用いる例）
５．変形例３（有機ＥＬ表示装置、トップゲート型酸化物ＴＦＴ；第１の実施の形態において、酸化物半導体を容量素子の電極として用いる例）
６．変形例４（有機ＥＬ表示装置、トップゲート型酸化物ＴＦＴ；第２の実施の形態において、酸化物半導体を容量素子の電極として用いる例）
７．変形例５（有機ＥＬ表示装置、ボトムゲート型酸化物ＴＦＴ；上層容量素子の上部電極をトランジスタのシールド電極に接続する例）
８．変形例６（液晶表示装置の例）
９．変形例７（電気泳動型表示装置の例）
１０．適用例（電子機器）

（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る表示装置の全体構成を表したものである。この表示装置１００は、例えば、画素アレイ部１０２と、これを駆動する駆動部（信号セレクタ１０３，主スキャナ１０４，および電源スキャナ１０５）とを有している。

画素アレイ部１０２は、行列状に配置された複数の画素ＰＸと、複数の画素ＰＸの各行に対応して配された電源線ＤＳＬ１０１〜１０ｍとを有している。各画素ＰＸは、行状の走査線ＷＳＬ１０１〜１０ｍと、列状の信号線ＤＴＬ１０１〜１０ｎとが交差する部分に配され、画素回路１０１を有している。

主スキャナ（ライトスキャナＷＳＣＮ）１０４は、各走査線ＷＳＬ１０１〜１０ｍに順次制御信号を供給して画素ＰＸを行単位で線順次走査するものである。電源スキャナ（ＤＳＣＮ）１０５は、線順次走査に合わせて各電源線ＤＳＬ１０１〜１０ｍに第１電位と第２電位で切り換える電源電圧を供給するものである。信号セレクタ（水平セレクタＨＳＥＬ）１０３は、線順次走査に合わせて列状の信号線ＤＴＬ１０１〜１０ｎに映像信号となる信号電位と基準電位とを供給するものである。

図２は、図１に示した画素回路１０１の具体的な構成及び結線関係の一例を表したものである。画素回路１０１は、例えば、有機ＥＬ表示素子などで代表される発光素子３Ｄと、サンプリング用トランジスタ３Ａと、駆動用トランジスタ３Ｂと、保持容量３Ｃと、補助容量３Ｉとを含んでいる。

サンプリング用トランジスタ３Ａは、ゲートが対応する走査線ＷＳＬ１０１に接続され、ソースおよびドレインの一方が対応する信号線ＤＴＬ１０１に接続され、ソースおよびドレインの他方が駆動用トランジスタ３Ｂのゲートｇに接続されている。

駆動用トランジスタ３Ｂは、ソースｓおよびドレインｄの一方が発光素子３Ｄに接続され、ソースｓおよびドレインｄの他方が対応する電源線ＤＳＬ１０１に接続されている。本実施形態では、駆動用トランジスタ３Ｂのドレインｄが電源線ＤＳＬ１０１に接続されている一方、ソースｓが発光素子３Ｄのアノードに接続されている。発光素子３Ｄのカソードは接地配線３Ｈに接続されている。なおこの接地配線３Ｈは全ての画素ＰＸに対して共通に配線されている。

保持容量３Ｃは、駆動用トランジスタ３Ｂのソースｓとゲートｇの間に接続されている。保持容量３Ｃは、信号線ＤＴＬ１０１から供給される映像信号の信号電位を保持すると共に、以下に説明する画素回路１０１の補正機能にかかわるものである。ここで「保持容量３Ｃ」は、本開示における「第１容量素子」の一具体例に対応する。

補助容量３Ｉは、発光素子３Ｄの容量成分に相当するものであり、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されている。補助容量３Ｉを発光素子３Ｄとは別の容量素子として設けることにより、以下に説明するように、駆動用トランジスタ３Ｂの駆動のばらつきの影響を抑え、画素回路１０１の補正能力を高めることが可能となる。ここで「補助容量３Ｉ」は、本開示における「第２容量素子」の一具体例に対応する。

この画素回路１０１は、例えば、閾電圧補正機能と、移動度補正機能と、ブートストラップ機能とを有している。

まず、閾電圧補正機能について説明する。例えば、サンプリング用トランジスタ３Ａは、走査線ＷＳＬ１０１から供給された制御信号に応じて導通し、信号線ＤＴＬ１０１から供給された信号電位をサンプリングして保持容量３Ｃに保持する。駆動用トランジスタ３Ｂは、第１電位にある電源線ＤＳＬ１０１から電流の供給を受け、保持容量３Ｃに保持された信号電位に応じて駆動電流を発光素子３Ｄに流す。電源スキャナ（ＤＳＣＮ）１０５は、サンプリング用トランジスタ３Ａが導通した後で信号セレクタ（ＨＳＥＬ）１０３が信号線ＤＴＬ１０１に基準電位を供給している間に、電源線ＤＳＬ１０１を第１電位と第２電位との間で切換え、これにより駆動用トランジスタ３Ｂの閾電圧Ｖｔｈに相当する電圧を保持容量３Ｃに保持しておく。このような閾電圧補正機能により、この表示装置１００では、画素ＰＸ毎にばらつく駆動用トランジスタ３Ｂの閾電圧の影響をキャンセルすることが可能となっている。

次に、移動度補正機能について説明する。すなわち、信号セレクタ（ＨＳＥＬ）１０３は、サンプリング用トランジスタ３Ａが導通した後、第１のタイミングで信号線ＤＴＬ１０１を基準電位から信号電位に切り換える。一方、主スキャナ（ＷＳＣＮ）１０４は、第１のタイミングの後、第２のタイミングで走査線ＷＳＬ１０１に対する制御信号の印加を解除してサンプリング用トランジスタ３Ａを非導通状態とし、第１および第２のタイミングの間の期間を適切に設定することで、保持容量３Ｃに信号電位を保持する際、駆動用トランジスタ３Ｂの移動度μに対する補正を信号電位に加えている。この場合、駆動部（信号セレクタ１０３，主スキャナ１０４，および電源スキャナ１０５）は、信号セレクタ１０３が供給する映像信号と主スキャナ１０４が供給する制御信号との相対的な位相差を調整して、第１および第２のタイミングの間の期間（移動度補正期間）を最適化することが可能となる。また信号セレクタ１０３は、基準電位から信号電位に切り換える映像信号の立ち上がりに傾斜をつけて、第１および第２のタイミングの間の移動度補正期間を信号電位に自動的に追従させることも可能である。

続いて、ブートストラップ機能について説明する。すなわち、主スキャナ（ＷＳＣＮ）１０４は、保持容量３Ｃに信号電位が保持された段階で走査線ＷＳＬ１０１に対する制御信号の印加を解除し、サンプリング用トランジスタ３Ａを非導通状態にして駆動用トランジスタ３Ｂのゲートｇを信号線ＤＴＬ１０１から電気的に切り離す。これにより、駆動用トランジスタ３Ｂのソース電位（Ｖｓ）の変動にゲート電位（Ｖｇ）が連動し、ゲートｇとソースｓ間の電圧Ｖｇｓを一定に維持することが出来る。

上述した画素回路１０１の諸機能は、駆動用トランジスタ３Ｂの駆動のばらつきによって影響を受ける場合がある。例えばブートストラップ動作時に、駆動用トランジスタ３Ｂの駆動のばらつきによってゲインが変動し、輝度に影響が生じるおそれがある。このような駆動用トランジスタ３Ｂの駆動のばらつきは、製造工程のエッチングの面内ばらつきに起因するトランジスタサイズばらつき、またはチャネル材料の面内不均一性などによって生じるものである。本実施の形態では、保持容量３Ｃに加えて補助容量３Ｉを設けることにより、駆動用トランジスタ３Ｂの駆動のばらつきがあっても、表示品質への影響を抑え、画素回路１０１の補正機能を高めることを可能としている。

ところで、表示装置の高精細化（画素数の増大）および小型化に伴う画素ピッチの微細化を進める上で、一つの画素ＰＸあたりの面積はますます小さくなってきている。そのため、保持容量３Ｃと補助容量３Ｉとをできるだけ狭いレイアウト面積内に配置することが望ましい。

以下、画素回路１０１内における保持容量３Ｃおよび補助容量３Ｉの配置構成について、いくつかの例を挙げて説明する。

（平面配置の例、その１、ボトムゲート構造）
図３は、図２に示した保持容量３Ｃおよび補助容量３Ｉの平面配置構成の一例を表したものである。図４は、図３のＩＶＡ−ＩＶＡ´線における断面構成を表している。この基板２１０Ａは、例えば、基材２１１上に、駆動用トランジスタ３Ｂと、保持容量３Ｃと、補助容量３Ｉとが平面的に並べて配置された構成を有している。

駆動用トランジスタ３Ｂは、ガラス等の基材２１１上に、ゲート電極２３１と、ゲート絶縁膜２３２と、半導体層２３３と、ストッパー層２３４と、ソース電極２３５Ｓおよびドレイン電極２３５Ｄと、パッシベーション層２３６とをこの順に有する、ボトムゲート型の薄膜トランジスタである。駆動用トランジスタ３Ｂ等が形成された基板２１０Ａの表面は、平坦化層２３７により平坦化されていてもよい。ソース電極２３５Ｓには、アノード電極２２１（発光素子３Ｄのアノード）が接続されている。

保持容量３Ｃは、基材２１１上に、下部電極２４１と、ゲート絶縁膜２３２と、上部電極２４２とを有している。保持容量３Ｃの下部電極２４１は、ゲート電極２３１と同層に、ゲート電極２３１と連続して一体的に設けられている。保持容量３Ｃの上部電極２４２は、ソース電極２３５Ｓと同層に、ソース電極２３５Ｓと連続して一体的に設けられている。

補助容量３Ｉは、基材２１１上に、下部電極２５１と、ゲート絶縁膜２３２と、上部電極２５２とを有している。補助容量３Ｉの下部電極２５１は、ゲート電極２３１と同層に設けられているが、ゲート電極２３１および保持容量３Ｃの下部電極２４１とは連続しておらず、別の層として設けられている。補助容量３Ｉの上部電極２５２は、ソース電極２３５Ｓと同層に、ソース電極２３５Ｓと連続して一体的に設けられている。

なお、図４では、基材２１１から発光素子３Ｄのアノード電極２２１までの層構成を表しており、それより上の層は省略している。図３では、図４に示した層のうち、基材２１１、ゲート電極２３１およびこれと同層の下部電極２４１，２５１、半導体層２３３、ソース電極２３５Ｓおよびドレイン電極２３５Ｄおよびこれらと同層の上部電極２４２，２５２、ソース電極２３５Ｓとアノード電極２１１との間のアノードコンタクトＡＣＮを表している。

この基板２１０Ａでは、基材２１１上に、保持容量３Ｃと、補助容量３Ｉとが平面的に並べて配置されているので、ショート欠陥の発生が少なくなり、歩留まりを高くすることが可能である。その反面、保持容量３Ｃの下部電極２４１と補助容量３Ｉの下部電極２５１との間に分離帯Ｇ１において、レイアウトのロスが生じる。

（平面配置の例、その２、ダブルゲート構造）
図５は、図２に示した保持容量３Ｃおよび補助容量３Ｉの平面配置構成の他の例を表したものである。図６は、図５のＶＩＡ−ＶＩＡ´線における断面構成を表している。この基板２１０Ｂは、駆動用トランジスタ３Ｂがダブルゲート型であること、保持容量３Ｃが二重に積層されていること、および補助容量３Ｉが二重に積層されていることを除いては、上述した基板２１０Ａと同一の構成を有している。つまり、基板２１０Ｂは、上述した基板２１０Ａと同様に、基材２１１上に、駆動用トランジスタ３Ｂと、保持容量３Ｃと、補助容量３Ｉとが平面的に並べて配置された構成を有している。

駆動用トランジスタ３Ｂは、ガラス等の基材２１１上に、下部ゲート電極２３１と、ゲート絶縁膜２３２と、半導体層２３３と、ストッパー層２３４と、ソース電極２３５Ｓおよびドレイン電極２３５Ｄと、第１パッシベーション層２３６と、上部ゲート電極２３８と、第２パッシベーション層２３９とをこの順に有する、ダブルゲート型の薄膜トランジスタである。駆動用トランジスタ３Ｂ等が形成された基板２１０Ｂの表面は、平坦化層２３７により平坦化されていてもよい。ソース電極２３５Ｓには、アノード電極２２１（発光素子３Ｄのアノード）が接続されている。

保持容量３Ｃは、基材２１１上に、第１下部電極２４１と、ゲート絶縁膜２３２およびストッパー層２３４と、上部電極２４２と、第１パッシベーション層２３６と、第２下部電極２４３とを有している。第１下部電極２４１と第２下部電極２４３とは、図５に示したコンタクト２４４を介して接続されている。保持容量３Ｃの第１下部電極２４１は、下部ゲート電極２３１（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。保持容量３Ｃの上部電極２４２は、ソース電極２３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。保持容量３Ｃの第２下部電極２４３は、上部ゲート電極２３８（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。

補助容量３Ｉは、基材２１１上に、第１下部電極２５１と、ゲート絶縁膜２３２およびストッパー層２３４と、上部電極２５２と、第１パッシベーション層２３６と、第２下部電極２５３とを有している。第１下部電極２５１と第２下部電極２５３とは、図５に示したコンタクト２５４を介して接続されている。補助容量３Ｉの第１下部電極２５１は、下部ゲート電極２３１と同層に設けられているが、下部ゲート電極２３１および保持容量２３Ｃの下部電極２４１とは連続しておらず、別の層として設けられている。補助容量３Ｉの上部電極２５２は、ソース電極２３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。補助容量３Ｉの上部電極２５３は、上部ゲート電極２３８と同層に設けられているが、上部ゲート電極２３８および保持容量３Ｃの上部電極２４３とは連続しておらず、別の層として設けられている。補助容量３Ｉの第１下部電極２５１および第２下部電極２５３は、コンタクト２５４（図５参照）を介して互いに接続されていると共に、コンタクト２５５（図５参照。）を介して接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。

なお、図６では、基材２１１からアノード電極２２１までの層構成を表しており、それより上の層は省略している。図５では、図６に示した層のうち、基材２１１、下部ゲート電極２３１およびこれと同層の第１下部電極２４１，２５１、半導体層２３３、ソース電極２３５Ｓおよびドレイン電極２３５Ｄおよびこれらと同層の上部電極２４２，２５２、上部ゲート電極２３８およびこれと同層の第２下部電極２４３，２５３、ソース電極２３５Ｓとアノード電極２２１との間のアノードコンタクトＡＣＮを表している。

この基板２１０Ｂでは、基板２１０Ａと同様に、保持容量３Ｃの下部電極２４１と補助容量３Ｉの下部電極２５１との間に分離帯Ｇ１を設けることにより、レイアウトのロスが生じる。また、これに加えて、この基板２１０Ｂでは、補助容量３Ｉの第１下部電極２５１と第２下部電極２５３とを接続するコンタクト２５４（図５参照。）が設けられていると共に、アノードコンタクトＡＣＮと第２下部電極２４３，２５３との間に分離帯Ｇ２が設けられている。よって、レイアウトのロスが増え、高容量を確保することが難しくなるおそれがある。

（積層配置の例）
このように保持容量３Ｃおよび補助容量３Ｉを平面的に並べて配置した場合には、保持容量３Ｃの下部電極２４１と補助容量３Ｉの下部電極２５１との間に分離溝Ｇ１を設けることは、回避困難である。本実施の形態の基板１０は、基材１１上に複数の容量素子Ｃｎを縦方向（基材１１の厚み方向）に積層することによって、分離溝Ｇ１を不要とし、レイアウト効率を高めることを可能としたものである。以下、このような本実施の形態の基板１０について説明する。

図７は、本実施の形態に係る基板１０を、図２に示した保持容量３Ｃおよび補助容量３Ｉの平面配置構成に適用した例を表したものである。図８は、図７のＶＩＩＩＡ−ＶＩＩＩＡ´線における断面構成を表している。この基板１０は、基材１１上に、複数の容量素子Ｃｎを有している。複数の容量素子Ｃｎは、基材１１上に、基材１１の厚み方向に積層され、積層方向Ｚの位置が互いに異なっている。複数の容量素子Ｃｎは、例えば、下層容量素子Ｃ１、上層容量素子Ｃ２および最上層容量素子Ｃ３を基材１１側からこの順に含んでいる。

更に、基板１０は、基材１１の複数の容量素子Ｃｎが設けられた側に、薄膜トランジスタ３０を有していることが好ましい。複数の容量素子Ｃｎおよび薄膜トランジスタ３０に図２に示した画素回路１０１を適用し、表示装置１００のアクティブマトリックス駆動用のＴＦＴアレイ基板としての用途に対応することが可能となる。

薄膜トランジスタ３０は、ガラス等の基材１１上に、下部ゲート電極３１と、ゲート絶縁膜３２と、半導体層３３と、ストッパー層３４と、ソース電極３５Ｓおよびドレイン電極３５Ｄと、第１パッシベーション層３６と、上部ゲート電極３８と、第２パッシベーション層３９とをこの順に有する、ダブルゲート型の薄膜トランジスタである。薄膜トランジスタ３０が形成された基板１０の表面は、平坦化層３７により平坦化されていてもよい。なお、図８に示した薄膜トランジスタ３０は、図７に示した駆動用トランジスタ３Ｂに対応しており、ソース電極３５Ｓには、アノード電極２１（発光素子３Ｄのアノード）が接続されている。

下層容量素子Ｃ１は、基材１１上に、下部電極ＢＥ１と、ゲート絶縁膜３２およびストッパー層３４と、上部電極ＴＥ１とを有している。下層容量素子Ｃ１の下部電極ＢＥ１は、下部ゲート電極２３１と同層に設けられているが、下部ゲート電極２３１とは連続しておらず、別の層として設けられている。なお、下層容量素子Ｃ１の下部電極ＢＥ１は、コンタクトＢＥ１ＣＮ（図７参照。）を介して、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。下層容量素子Ｃ１の上部電極ＴＥ１は、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。

すなわち、下層容量素子Ｃ１は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。

上層容量素子Ｃ２は、基材１１上に、下部電極ＢＥ２と、第１パッシベーション層３６と、上部電極ＴＥ２とを有している。上層容量素子Ｃ２の下部電極ＢＥ２は、下層容量素子Ｃ１の上部電極ＴＥ１と共通であり、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。上層容量素子Ｃ２の上部電極ＴＥ２は、上部ゲート電極３８（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。

すなわち、上層容量素子Ｃ２は、駆動用トランジスタ３Ｂのソースｓとゲートｇの間に接続されており、図２に示した画素回路１０１における保持容量３Ｃとしての機能を有している。

以上のように、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とは、電気的に独立している。換言すれば、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とが、電気的に接続されておらず、例えば、それぞれが互いに異なる配線に接続されている。これにより、この基板１０およびこの基板１０を有する表示装置１００では、動作や機能の異なる複数の容量素子Ｃ１〜Ｃ３を積層し、レイアウト効率を高めることが可能となっている。

下層容量素子Ｃ１と上層容量素子Ｃ２とは、互いに異なる電位を保持可能であることが好ましい。このようにすることにより、下層容量素子Ｃ１と上層容量素子Ｃ２とに対して、別々の機能・役割を持たせることが可能となる。つまり、異なる機能を担う下層容量素子Ｃ１と上層容量素子Ｃ２とを基材１１上に積層することにより、画素ＰＸの面積を削減しつつ、狭レイアウト面積内に高容量を確保し、画素回路１０１の性能向上を図ることが可能となる。よって、高精細度の追求、画素ピッチの微細化、容量拡大が促進される。

また、下層容量素子Ｃ１の充放電期間と上層容量素子Ｃ２の充放電期間とは、互いに異なることが好ましい。図２に示した画素回路１０１においては、後述するように、保持容量３Ｃと補助容量３Ｉとが、互いに異なる期間に充放電動作を行っている。下層容量素子Ｃ１（本実施の形態では例えば補助容量３Ｉ）の充放電期間と、上層容量素子Ｃ２（本実施の形態では例えば保持容量３Ｃ）の充放電期間とを互いに異ならせることにより、このような画素回路１０１の駆動に対応することが可能となる。

更に、上述したように、下層容量素子Ｃ１を補助容量３Ｉとし、上層容量素子Ｃ２を保持容量３Ｃとすることにより、コンタクトの個数の増加を抑え、レイアウト効率を高くすることが可能となる。

最上層容量素子Ｃ３は、基材１１上に、下部電極ＢＥ３と、第２パッシベーション層３９および平坦化層３７と、上部電極ＴＥ３とを有している。最上層容量素子Ｃ３の下部電極ＢＥ３は、上層容量素子Ｃ２の上部電極ＴＥ２と共通であり、上部ゲート電極３８（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。最上層容量素子Ｃ３の上部電極ＴＥ３は、アノード電極２１（発光素子３Ｄのアノード）である。

すなわち、最上層容量素子Ｃ３は、駆動用トランジスタ３Ｂのソースｓとゲートｇの間に接続されており、図２に示した画素回路１０１における保持容量３Ｃとしての機能を有している。最上層容量素子３Ｃを設けることにより、保持容量３Ｃを補い、画素回路１０１の補正機能を更に高めることが可能となる。

なお、図８では、基材１１からアノード電極２１までの層構成を表しており、それより上の層は省略している。図７では、図８に示した層のうち、基材１１、下部ゲート電極３１およびこれと同層の下部電極ＢＥ１、半導体層３３、ソース電極３５Ｓおよびドレイン電極３５Ｄおよびこれらと同層の上部電極ＴＥ１および下部電極ＢＥ２、上部ゲート電極３８およびこれと同層の上部電極ＴＥ２、ソース電極３５Ｓとアノード電極２１との間のアノードコンタクトＡＣＮを表している。

以下、基板１０の基材１１および薄膜トランジスタ３０の各層の材料について説明する。

基材１１は、ガラス基板、プラスチックフィルムなどにより構成されている。プラスチック材料としては、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）などが挙げられる。後述のスパッタ法において、基材１１を加熱することなく半導体層３３となる酸化物半導体層を形成するので、低コストなプラスチックフィルムを用いることが可能である。また、基材１１は、目的に応じて、ステンレス鋼（ＳＵＳ）等の金属基板であってもよい。

下部ゲート電極３１は、基材１１上の選択的な領域に設けられ、薄膜トランジスタ３０に印加されるゲート電圧によって半導体層３３中のキャリア密度（ここでは、電子密度）を制御するものである。下部ゲート電極３１は、例えば、厚みが１０ｎｍ〜５００ｎｍ、具体的には５００ｎｍ程度であり、アルミニウム（Ａｌ），銅（Ｃｕ）等の低抵抗の金属、チタン（Ｔｉ）やモリブデン（Ｍｏ）等のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。下部ゲート電極３１は低抵抗であることが望ましいので、その構成材料としては、アルミニウム（Ａｌ），銅（Ｃｕ）等の低抵抗の金属を用いることが好ましい。また、下部ゲート電極３１は、アルミニウム（Ａｌ）または銅（Ｃｕ）よりなる低抵抗金属層と、その最表面に形成されたＩＴＯあるいはＩＺＯあるいはＩＧＺＯ等の酸化物より形成された低抵抗酸化物層との積層膜であることが好ましい。その場合、低抵抗金属層と低抵抗酸化物層との良好なコンタクトを得るために、チタン（Ｔｉ）またはモリブデン（Ｍｏ）よりなるバリアメタル層を導入することが望ましい。

ゲート絶縁膜３２は、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜または酸化アルミニウム膜などの単層膜または積層膜により構成されている。特に、シリコン酸化膜または酸化アルミニウム膜は、半導体層３３のチャネル領域を還元させにくいので好ましい。

半導体層３３は、ゲート絶縁膜３２上に、下部ゲート電極３１およびその近傍を含む島状に設けられ、薄膜トランジスタ３０の活性層としての機能を有するものである。半導体層３３は、例えば、酸化物半導体により構成されている。ここで酸化物半導体とは、インジウム，ガリウム，亜鉛，スズ等の元素と、酸素とを含む化合物である。具体的には、非晶質の酸化物半導体としては、酸化インジウムガリウム亜鉛（ＩＧＺＯ）や酸化インジウムスズ亜鉛（ＩＴＺＯ）等が挙げられ、結晶性の酸化物半導体としては、酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ（登録商標）），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ），酸化インジウム（ＩｎＯ）等が挙げられる。

ストッパー層３４は、半導体層３３のチャネル領域上に設けられ、ソース電極３５Ｓおよびドレイン電極３５Ｄのエッチングの際に半導体層３３へのダメージを抑える役割を担っている。ストッパー層３４は、例えば、厚みが２００ｎｍ程度であり、シリコン酸化膜，シリコン窒化膜，シリコン窒化酸化膜または酸化アルミニウム膜などの単層膜または積層膜により構成されている。特に、シリコン酸化膜または酸化アルミニウム膜は、酸化物半導体よりなる半導体層３３を還元させにくいので好ましい。

ソース電極３５Ｓおよびドレイン電極３５Ｄは、例えば、厚みが５００ｎｍ程度であり、モリブデン（Ｍｏ）やチタン（Ｔｉ）等のバリアメタルおよびアルミニウム（Ａｌ）や銅（Ｃｕ）等の積層膜により構成されている。また、ソース電極３５Ｓおよびドレイン電極３５Ｄは、下部ゲート電極３１と同様に、アルミニウム（Ａｌ）または銅（Ｃｕ）などの低抵抗金属層を用いて構成されていることが好ましい。更に、アルミニウム（Ａｌ）または銅（Ｃｕ）よりなる低抵抗層と、チタン（Ｔｉ）またはモリブデン（Ｍｏ）よりなるバリア層とを組み合わせた積層膜も好ましい。このような積層膜を用いることにより、配線遅延の少ない駆動が可能となる。

第１パッシベーション層３６は、酸化物半導体よりなる半導体層３３への水分の混入や拡散を抑え、薄膜トランジスタ３０の電気的安定性や信頼性を高めるものである。第１パッシベーション層３６は、例えば、厚みが２００ｎｍ程度であり、シリコン窒化膜，シリコン窒化酸化膜などの単層膜または積層膜により構成されている。

上部ゲート電極３８は、例えば、下部ゲート電極３１と同様に構成されている。第２パッシベーション層３９は、例えば、第１パッシベーション層３６と同様に構成されている。

平坦化層３７は、基板１０上の複数の容量素子Ｃｎおよび薄膜トランジスタ３０による凹凸を低減・平坦化させるものである。平坦化層３７は、例えば、厚みが２μｍ程度であり、アクリルやポリイミドやシロキサン等を材料とする有機絶縁膜により構成されている。また、平坦化層３７は、シリコン酸化膜やシリコン窒化膜や酸化アルミニウム膜と、アクリルやポリイミドやシロキサン等を材料とする有機絶縁膜との積層膜を用いることも可能である。特に、シリコン酸化膜および酸化アルミニウム膜の積層膜を平坦化層３７に用いれば、酸化物半導体よりなる半導体層３３への水分の混入や拡散を抑え、薄膜トランジスタ３０の電気的安定性や信頼性を更に高めることが可能となる。

図９は、図８に示した基板１０を有する表示装置１００の一つの画素ＰＸの断面構成を表したものである。表示装置１００は、例えば、基板１０に表示素子２０を有している。

表示素子２０は、例えば、有機ＥＬ素子により構成され、図２に示した発光素子３Ｄに対応している。具体的には、表示素子２０は、赤色の光を発生する赤色有機ＥＬ素子２０Ｒと、緑色の光を発生する緑色有機ＥＬ素子２０Ｇと、青色の光を発生する青色有機ＥＬ素子２０Ｂとのうちのいずれか一つである（図１０参照。）。

表示素子２０は、基板１０上の平坦化層３７の上に設けられ、アノード電極２１（第１電極），隔壁２２，有機層２３およびカソード電極２４（第２電極）がこの順に積層された構成を有している。表示素子２０は、上面発光型（トップエミッション型）の有機ＥＬ素子であり、アノード電極２１から注入された正孔とカソード電極２４から注入された電子が発光層２３Ｃ（後述）内で再結合する際に生じた発光光が、基板１０と反対側（カソード電極２４側）から取り出される。上面発光型の有機ＥＬ素子を用いることにより、表示装置１００の発光部の開口率が向上する。なお、表示素子２０は、上面発光型の有機ＥＬ素子に限定されることはなく、例えば基板１０側から光を取り出す透過型、即ち下面発光型（ボトムエミッション型）の有機ＥＬ素子としてもよい。

アノード電極２１は、例えば表示装置１００が上面発光型である場合には、高反射性材料、例えば、アルミニウム−ネオジム合金，アルミニウム（Ａｌ），チタン（Ｔｉ），クロム（Ｃｒ）等からなる。また、表示装置１００が透過型である場合には、アノード電極２１は、透明材料、例えばＩＴＯ，ＩＺＯ（登録商標），ＩＧＺＯ等が用いられる。アノード電極２１は、コンタクトホールＨ２を介して、第２導電膜３２に接続されている。

隔壁２２は、例えばポリイミドまたはノボラック等の有機材料により構成され、アノード電極２１とカソード電極２４との絶縁性を確保する役割も有している。

有機層２３は、例えば図１０に示したように、アノード電極２１側から順に、正孔注入層２３Ａ，正孔輸送層２３Ｂ，発光層２３Ｃ（赤色発光層２３ＣＲ，緑色発光層２３ＣＧ，青色発光層２３ＣＢ），電子輸送層２３Ｄおよび電子注入層２３Ｅを積層した構成を有している。有機層２３の上面はカソード電極２４によって被覆されている。赤色発光層２３ＣＲは、赤色光ＬＲを発生する。緑色発光層２３ＣＧは、緑色光ＬＧを発生する。青色発光層２３ＣＢは、青色光ＬＢを発生する。

あるいは、有機層２３は、例えば図１１に示したように、アノード電極２１側から順に、正孔注入層１２３，正孔輸送層２３Ｂ，発光層２３Ｃ（黄色発光層２３ＣＹ，青色発光層２３ＣＢ），電子輸送層２３Ｄおよび電子注入層２３Ｅを積層した構成を有している。この場合には、黄色発光層２３ＣＹは、黄色光ＬＹを発生する。黄色光ＬＹは、カラーフィルタＣＦ（赤フィルタＣＦＲ，緑フィルタＣＦＧ）により赤色光ＬＲおよび緑色光ＬＧに色分離される。

また、あるいは、発光層２３Ｃは、例えば図１２に示したように、赤色発光層２３ＣＲ、青色発光層２３ＣＢ、および緑色発光層２３ＣＧの積層構造をもつ白色発光層であってもよい。この場合には、発光層２３Ｃは、白色光ＬＷを発生する。白色光ＬＷは、カラーフィルタＣＦ（赤フィルタＣＦＲ，緑フィルタＣＦＧ，青フィルタＣＦＢ）により赤色光ＬＲ，緑色光ＬＧおよび青色光ＬＢに色分離される。

なお、有機層２３および発光層２３Ｃの構成は、図１０ないし図１２に示した例に限られず、他の構成を有していてもよいことは言うまでもない。

有機層２３のうち、正孔注入層２３Ａ，正孔輸送層２３Ｂ，電子輸送層２３Ｄおよび電子注入層２３Ｅは、例えば真空蒸着法により、画素アレイ部１０２（図１参照。）の全面に共通層として形成される。一方、赤色発光層２３ＣＲ、緑色発光層２３ＣＧ、および黄色発光層２３ＣＹは、例えば塗布法により色別に形成される。青色発光層２３ＣＢは、例えば真空蒸着法により、画素領域３の全面に共通層として形成されていてもよいし、例えば塗布法により色別に形成されていてもよい。

有機層２３を構成する各層の膜厚および構成材料等は特に限定されないが、一例を以下に示す。

正孔注入層２３Ａは、発光層２３Ｃへの正孔注入効率を高めると共に、リークを防止するためのバッファ層である。正孔注入層２３Ａの厚みは例えば５ｎｍ〜２００ｎｍであることが好ましく、さらに好ましくは８ｎｍ〜１５０ｎｍである。正孔注入層２３Ａの構成材料は、電極や隣接する層の材料との関係で適宜選択すればよく、例えばポリアニリン，ポリチオフェン，ポリピロール，ポリフェニレンビニレン，ポリチエニレンビニレン，ポリキノリン，ポリキノキサリンおよびそれらの誘導体、芳香族アミン構造を主鎖又は側鎖に含む重合体などの導電性高分子，金属フタロシアニン（銅フタロシアニン等），カーボンなどが挙げられる。導電性高分子の具体例としてはオリゴアニリンおよびポリ（３，４−エチレンジオキシチオフェン）（ＰＥＤＯＴ）などのポリジオキシチオフェンが挙げられる。

正孔輸送層２３Ｂは、発光層２３Ｃへの正孔輸送効率を高めるためのものである。正孔輸送層２３Ｂの厚みは、素子の全体構成にもよるが、例えば５ｎｍ〜２００ｎｍであることが好ましく、さらに好ましくは８ｎｍ〜１５０ｎｍである。正孔輸送層２３Ｂを構成する材料としては、有機溶媒に可溶な発光材料、例えば、ポリビニルカルバゾール，ポリフルオレン，ポリアニリン，ポリシランまたはそれらの誘導体、側鎖または主鎖に芳香族アミンを有するポリシロキサン誘導体，ポリチオフェンおよびその誘導体，ポリピロールまたはＡｌｑ₃などを用いることができる。

発光層２３Ｃでは、電界がかかると電子と正孔との再結合が起こり発光する。発光層２３Ｃの厚みは、素子の全体構成にもよるが、例えば１０ｎｍ〜２００ｎｍであることが好ましく、さらに好ましくは２０ｎｍ〜１５０ｎｍである。発光層２３Ｃは、それぞれ単層あるいは積層構造であってもよい。

発光層２３Ｃを構成する材料は、それぞれの発光色に応じた材料を用いればよく、例えばポリフルオレン系高分子誘導体や、（ポリ）パラフェニレンビニレン誘導体，ポリフェニレン誘導体，ポリビニルカルバゾール誘導体，ポリチオフェン誘導体，ペリレン系色素，クマリン系色素，ローダミン系色素，あるいは上記高分子に有機ＥＬ材料をドープしたものが挙げられる。ドープ材料としては、例えばルブレン，ペリレン，９，１０−ジフェニルアントラセン，テトラフェニルブタジエン，ナイルレッド，クマリン６等を用いることができる。なお、発光層２３Ｃを構成する材料は、上記材料を２種類以上混合して用いてもよい。また、上記高分子量の材料に限らず、低分子量の材料を組み合わせて用いてもよい。低分子材料の例としては、ベンジン，スチリルアミン，トリフェニルアミン，ポルフィリン，トリフェニレン，アザトリフェニレン，テトラシアノキノジメタン，トリアゾール，イミダゾール，オキサジアゾール，ポリアリールアルカン，フェニレンジアミン，アリールアミン，オキザゾール，アントラセン，フルオレノン，ヒドラゾン，スチルベンあるいはこれらの誘導体、または、ポリシラン系化合物，ビニルカルバゾール系化合物，チオフェン系化合物あるいはアニリン系化合物等の複素環式共役系のモノマーあるいはオリゴマーが挙げられる。

発光層２３Ｃを構成する材料としては、上記材料の他に発光性ゲスト材料として、発光効率が高い材料、例えば、低分子蛍光材料、りん光色素あるいは金属錯体等の有機発光材料を用いることができる。

なお、発光層２３Ｃは、例えば上述した正孔輸送層２３Ｂを兼ねた正孔輸送性の発光層としてもよく、また、後述する電子輸送層２３Ｄを兼ねた電子輸送性の発光層としてもよい。

電子輸送層２３Ｄおよび電子注入層２３Ｅは、発光層２３Ｃへの電子輸送効率を高めるためのものである。電子輸送層２３Ｄおよび電子注入層２３Ｅの総膜厚は素子の全体構成にもよるが、例えば５ｎｍ〜２００ｎｍであることが好ましく、より好ましくは１０ｎｍ〜１８０ｎｍである。

電子輸送層２３Ｄの材料としては、優れた電子輸送能を有する有機材料を用いることが好ましい。発光層２３Ｃの輸送効率を高めることにより、電界強度による発光色の変化が抑制される。具体的には、例えばアリールピリジン誘導体およびベンゾイミダゾール誘導体などを用いることが好ましい。これにより、低い駆動電圧でも高い電子の供給効率が維持されるからである。電子注入層２３Ｅの材料としては、アルカリ金属，アルカリ土類金属，希土類金属およびその酸化物，複合酸化物，フッ化物，炭酸塩等が挙げられる。

カソード電極２４は、例えば、厚みが１０ｎｍ程度であり、光透過性が良好で仕事関数が小さい材料により構成されている。また、酸化物を用いて透明導電膜を形成することによっても光取り出しを担保することが可能である。この場合には、ＺｎＯ，ＩＴＯ，ＩＺｎＯ，ＩｎＳｎＺｎＯ等を用いることが可能である。更に、カソード電極２４は単層でもよいが、図１０ないし図１２に示した例では、例えば、アノード電極２１側から順に第１層２４Ａ、第２層２４Ｂ、第３層２４Ｃを積層した構造となっている。

第１層２４Ａは、仕事関数が小さく、且つ、光透過性の良好な材料により形成されることが好ましい。具体的には、例えばカルシウム（Ｃａ），バリウム（Ｂａ）等のアルカリ土類金属、リチウム（Ｌｉ），セシウム（Ｃｓ）等のアルカリ金属、インジウム（Ｉｎ），マグネシウム（Ｍｇ），銀（Ａｇ）が挙げられる。更に、Ｌｉ２ Ｏ，Ｃｓ２ Ｃｏ３ ，Ｃｓ２ ＳＯ４ ，ＭｇＦ，ＬｉＦやＣａＦ２ 等のアルカリ金属酸化物，アルカリ金属フッ化物，アルカリ土類金属酸化物，アルカリ土類フッ化物が挙げられる。

第２層２４Ｂは、薄膜のＭｇＡｇ電極やＣａ電極などの光透過性を有し、且つ、導電性が良好な材料で構成されている。第３層２４Ｃは、電極の劣化を抑制するために透明なランタノイド系酸化物を用いることが好ましい。これにより、上面から光を取り出すことが可能な封止電極として用いることが可能となる。また、ボトムエミッション型の場合には、第３層２４Ｃの材料として金（Ａｕ），白金（Ｐｔ）またはＡｕＧｅ等が用いられる。

なお、第１層２４Ａ、第２層２４Ｂおよび第３層２４Ｃは、真空蒸着法、スパッタリング法、あるいはプラズマＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法などの手法によって形成される。また、表示装置１００の駆動方式がアクティブマトリックス方式である場合、カソード電極２４は、隔壁２２および有機層２３によってアノード電極２１に対して絶縁された状態で、基板１０上にベタ膜状で形成され、表示素子２０の共通電極とされていてもよい。

また、カソード電極２４には、アルミキノリン錯体，スチリルアミン誘導体，フタロシアニン誘導体等の有機発光材料を含有した混合層でもよい。この場合には、さらに第３層２４Ｃ（図示なし）としてＭｇＡｇのような光透過性を有する層を別途有していてもよい。また、カソード電極２４は上記のような積層構造に限定されることはなく、作製されるデバイスの構造に応じて最適な組み合わせ、積層構造を取ればよいことは言うまでもない。例えば、上記本実施の形態のカソード電極２４の構成は、電極各層の機能分離、即ち有機層２３への電子注入を促進させる無機層（第１層２４Ａ）と、電極を司る無機層（第２層２４Ｂ）と、電極を保護する無機層（第３層２４Ｃ）とを分離した積層構造である。しかしながら、有機層２３への電子注入を促進させる無機層が、電極を司る無機層を兼ねてもよく、これらの層を単層構造としてもよい。

更に、この表示素子２０が、キャビティ構造となっている場合には、カソード電極２４が半透過半反射材料を用いて構成されることが好ましい。これにより、アノード電極２１側の光反射面と、カソード電極２４側の光反射面との間で多重干渉させた発光光がカソード電極２４側から取り出される。この場合、アノード電極２１側の光反射面とカソード電極２４側の光反射面との間の光学的距離は、取り出したい光の波長によって規定され、この光学的距離を満たすように各層の膜厚が設定されていることとする。このような上面発光型の表示素子においては、このキャビティ構造を積極的に用いることにより、外部への光取り出し効率の改善や発光スペクトルの制御を行うことが可能となる。

表示素子２０の上には、例えば、保護層２５、接着層２６および封止基板２７が設けられており、これらにより表示素子２０が封止されている（固体封止構造）。

保護層２５は、有機層２３への水分の浸入を防止するためのものであり、透過性および透水性の低い材料を用いて、例えば厚さ２〜３μｍで形成されている。保護層２５の材料としては、絶縁性材料または導電性材料のいずれにより構成されていてもよい。絶縁性材料としては、無機アモルファス性の絶縁性材料、例えばアモルファスシリコン（α−Ｓｉ）, アモルファス炭化シリコン（α−ＳｉＣ）, アモルファス窒化シリコン（α−Ｓｉ１−ｘ Ｎｘ），アモルファスカーボン（α−Ｃ）などが好ましい。このような無機アモルファス性の絶縁性材料は、グレインを構成しないため透水性が低く、良好な保護膜となる。

封止基板２７は、表示素子２０のカソード電極２４の側に位置しており、接着層２６と共に表示素子２０を封止するものである。封止基板２７は、表示素子２０で発生した光に対して透明なガラスなどの材料により構成されている。封止基板２７には、例えば、カラーフィルタおよびブラックマトリクスとしての遮光膜（いずれも図示せず）が設けられており、表示素子２０で発生した光を取り出すと共に、各表示素子２０間の配線において反射された外光を吸収し、コントラストを改善するようになっている。

封止基板２７上には、例えばカラーフィルタおよび遮光膜（いずれも図示せず）が設けられていてもよい。カラーフィルタは、赤色フィルタ，緑色フィルタおよび青色フィルタ（いずれも図示せず）を有しており、順に配置されている。赤色フィルタ，緑色フィルタおよび青色フィルタは、それぞれ例えば矩形形状で隙間なく形成されている。これら赤色フィルタ，緑色フィルタおよび青色フィルタは、顔料を混入した樹脂によりそれぞれ構成されており、顔料を選択することにより、目的とする赤，緑あるいは青の波長域における光透過率が高く、他の波長域における光透過率が低くなるように調整されている。

遮光膜は、例えば黒色の着色剤を混入した光学濃度が１以上の黒色の樹脂膜、または薄膜の干渉を利用した薄膜フィルタにより構成されている。このうち黒色の樹脂膜により構成するようにすれば、安価で容易に形成することができるので好ましい。薄膜フィルタは、例えば、金属，金属窒化物あるいは金属酸化物よりなる薄膜を１層以上積層し、薄膜の干渉を利用して光を減衰させるものである。薄膜フィルタとしては、具体的には、Ｃｒと酸化クロム（ＩＩＩ）（Ｃｒ２ Ｏ３ ）とを交互に積層したものが挙げられる。

この基板１０およびこの基板１０を有する表示装置１００は、例えば、次のようにして製造することができる。

（基板１０を形成する工程）
図１３ないし図２６は、基板１０の製造方法を工程順に表したものである。まず、図１３に示したように、上述した材料よりなる基材１１を用意し、この基材１１上に、例えばスパッタリングにより、導電材料膜３１Ａを形成する。導電材料膜３１Ａとしては、例えば、ＩＴＯ，ＩＺＯ（登録商標），ＩＧＺＯ等の酸化物半導体層と、モリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム（Ａｌ）あるいは銅（Ｃｕ）等の低抵抗金属層と、チタン（Ｔｉ）等のバリアメタル層とからなる積層膜を、３００ｎｍ程度の厚みで形成する。

次いで、図１４に示したように、例えばフォトリソグラフィおよびエッチングにより、導電材料膜３１Ａを所定の形状に成形し、ゲート電極３１および下層容量素子Ｃ１の下部電極ＢＥ１を形成する。

続いて、図１５に示したように、ゲート電極３１および下層容量素子Ｃ１の下部電極ＢＥ１の上に、ゲート絶縁膜３２を形成する。ゲート絶縁膜３２の形成方法としては、シリコン窒化膜やシリコン酸化膜などの積層膜をプラズマＣＶＤ法で形成する場合や、シリコン窒化膜、シリコン酸化膜、酸化アルミニウム膜あるいは窒化アルミニウム膜をスパッタリング法等により４００ｎｍ程度の厚みで形成する場合がある。

プラズマＣＶＤ法の例としては原料ガスとしてシラン、アンモニア、窒素等のガスを用いたプラズマＣＶＤ法によりシリコン窒化膜を形成し、原料ガスとしてシラン、一酸化二窒素を含むガスを用いたプラズマＣＶＤ法によりシリコン酸化膜を形成する。また、スパッタリングのターゲットとしては、シリコンを用い、スパッタリングの放電雰囲気中に酸素や水蒸気、窒素などを用いて反応性プラズマスパッタリングとすることでシリコン酸化膜やシリコン窒化膜を形成する。

そののち、図１６に示したように、ゲート絶縁膜６２の上に、酸化物半導体材料膜３３Ａを形成する。このとき膜厚は、その後のアニールによる酸素供給効率を考慮すると、５〜１００ｎｍであることが望ましい。酸化物半導体材料膜３３Ａが酸化インジウムガリウム亜鉛（ＩＧＺＯ）の場合、酸化物半導体材料膜３３Ａの形成には酸化インジウムガリウム亜鉛のセラミックをターゲットとしたＤＣスパッタ法を用い、アルゴンと酸素の混合ガスによるプラズマ放電にて基材１１上に酸化物半導体材料膜３３Ａを形成する。なお、プラズマ放電の前に真空容器内の真空度が１×１０^-4Ｐａ以下になるまで排気した後、アルゴンと酸素の混合ガスを導入する。酸化物半導体として酸化亜鉛を用いる場合には、酸化亜鉛のセラミックをターゲットとしたＲＦスパッタ法あるいは亜鉛の金属ターゲットを用いてアルゴンと酸素を含むガス雰囲気中でＤＣ電源を用いたスパッタ法を用いて、酸化物半導体材料膜３３Ａとなる酸化亜鉛膜を形成することが可能である。

この際にアルゴンと酸素の流量比を変化させることで、チャネルとなる酸化物半導体膜中のキャリア濃度を制御することが出来る。

酸化物半導体材料膜３３Ａを形成したのち、図１７に示したように、例えばフォトリソグラフィおよびエッチングにより、酸化物半導体材料膜３３Ａを所定の形状に成形し、酸化物半導体よりなる半導体層３３を形成する。酸化物半導体は酸・アルカリに容易に溶けるためにウェットエッチングによる加工が一般的であるが、ドライエッチングも可能である。

酸化物半導体材料膜３３Ａとして、ＺｎＯやインジウム、ガリウム、ジリコニウム、スズなどから成り、インジウムやスズの比率が他の構成元素より高い結晶性の材料を用いる場合は、この段階で結晶化アニールを施すことでエッチング溶媒に対する耐性をつける場合もある。

半導体層３３を形成したのち、図１８に示したように、半導体層３３の上に、ストッパー材料膜３４Ａを形成する。ストッパー材料膜３４Ａの成膜方法としては、シリコン窒化膜やシリコン酸化膜などの積層膜をプラズマＣＶＤ法で形成する場合や、シリコン窒化膜、シリコン酸化膜、酸化アルミニウム膜あるいは窒化アルミニウム膜をスパッタリング法等により２００ｎｍ程度の厚みで形成する場合がある。

ストッパー材料膜３４Ａを形成したのち、図１９に示したように、例えばフォトリソグラフィおよびエッチングにより、ストッパー材料膜３４Ａを所定の形状に成形し、コンタクトホールＨ１を有するストッパー層３４を形成する。

ストッパー層３４を形成したのち、図２０に示したように、ストッパー層３４上に、導電材料膜３５Ａを形成する。導電材料膜３５Ａの形成方法としては、例えばスパッタリング法により、ＩＴＯあるいはＩＺＯ（登録商標）あるいはＩＧＺＯ等の酸化物半導体とモリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム（Ａｌ）あるいは銅（Ｃｕ）等の低抵抗金属層とチタン（Ｔｉ）等のバリアメタル層からなる積層膜を、５００ｎｍ程度の厚みで形成する。

導電材料膜３５Ａを形成したのち、図２１に示したように、例えばフォトリソグラフィおよびエッチングにより、導電材料膜３５Ａを所定の形状に成形し、ソース電極３５Ｓおよびドレイン電極３５Ｄを形成する。このとき、下層容量素子Ｃ１の上部電極ＴＥ１および上層容量素子Ｃ２の下部電極ＢＥ２を、ソース電極３５Ｓと連続して一体的に形成する。

ソース電極３５Ｓおよびドレイン電極３５Ｄを形成したのち、図２２に示したように、例えばプラズマＣＶＤ法により、シリコン窒化膜、シリコン窒化酸化膜、またはそれらの積層膜よりなる第１パッシベーション層３６を形成する。

第１パッシベーション層３６を形成したのち、図２３に示したように、第１パッシベーション層３６上に、導電材料膜３８Ａを形成する。導電材料膜３８Ａの形成方法としては、例えばスパッタリング法により、ＩＴＯあるいはＩＺＯ（登録商標）あるいはＩＧＺＯ等の酸化物半導体とモリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム（Ａｌ）あるいは銅（Ｃｕ）等の低抵抗金属層とチタン（Ｔｉ）等のバリアメタル層からなる積層膜を、５００ｎｍ程度の厚みで形成する。

導電材料膜３８Ａを形成したのち、図２４に示したように、例えばフォトリソグラフィおよびエッチングにより、導電材料膜３８Ａを所定の形状に成形し、上部ゲート電極３８を形成する。このとき、上層容量素子Ｃ２の上部電極ＴＥ２および最上層容量素子Ｃ３の下部電極ＢＥ３を、上部ゲート電極３８と連続して一体的に形成する。

上部ゲート電極３８を形成したのち、図２５に示したように、例えばプラズマＣＶＤ法により、シリコン窒化膜、シリコン窒化酸化膜、またはそれらの積層膜よりなる第２パッシベーション層３９を形成する。以上により、図７および図８に示した基板１０が完成する。

（表示素子２０を形成する工程）
基板１０を形成したのち、図２６に示したように、この基板１０に平坦化層３７を形成する。平坦化層３７としては、例えば、厚さ２μｍ程度のポリイミドあるいはアクリルあるいはシロキサン等の有機材料による有機膜、あるいは有機膜とシリコン酸化膜あるいはシリコン酸窒化膜あるいはシリコン窒化膜あるいは酸化アルミニウム膜、またはそれらの積層膜を形成する。その際、シリコン酸化膜やシリコン酸窒化膜やシリコン窒化膜はプラズマＣＶＤ法により形成することが可能である。酸化アルミニウム膜は、アルミニウムをターゲットとしたＤＣまたはＡＣ電源による反応性スパッタリング法あるいは原子層成膜法等により形成することが可能である。

続いて、例えばフォトリソグラフィおよびエッチングにより平坦化層３７にコンタクトホールＨ２を設ける。そののち、平坦化層３７の上に、例えばスパッタリング法により、例えばモリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層膜を５００ｎｍの厚みで形成し、フォトリソグラフィおよびエッチングにより所定の形状に成形する。これにより、アノード電極２１を形成する。

そののち、隔壁２２を形成し、例えば真空蒸着法により、有機層２３の正孔注入層２３Ａおよび正孔輸送層２３Ｂを、画素アレイ部１０２の全面にわたって形成する。

正孔輸送層２３Ｂを形成したのち、発光層２３を形成する。例えば図１０の場合、赤色発光層２３ＣＲおよび緑色発光層２３ＣＧを、液滴吐出法等の塗布法により色別に形成する。なお、図１１に示したように黄色発光層１５ＣＹを用いてカラーフィルタＣＦで色分離する方式では、塗布工程は黄色発光層１５ＣＹのみで完了する。よって、コスト的に有利である。

そののち、例えば真空蒸着法により、有機層２３の青色発光層２３ＣＢ、電子輸送層２３Ｄおよび電子注入層２３Ｅと、カソード電極２４と、保護膜２５とを、画素アレイ部１０２の全面にわたって形成する。そののち、封止基板２７を接着層２６により貼り合わせる。以上により、図９に示した表示装置１００が完成する。

この表示装置１００は、例えば、次のように動作する。

図２７は、図２に示した画素回路１０１の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線（ＷＳＬ１０１）の電位変化、電源線（ＤＳＬ１０１）の電位変化及び信号線（ＤＴＬ１０１）の電位変化を表してある。またこれらの電位変化と並行に、駆動用トランジスタ３Ｂのゲート電位（Ｖｇ）及びソース電位（Ｖｓ）の変化も表してある。

このタイミングチャートは、画素回路１０１の動作の遷移に合わせて期間を（Ｂ）〜（Ｇ１）および（Ｇ２）のように便宜的に区切ってある。発光期間（Ｂ）では発光素子３Ｄが発光状態にある。こののち、線順次走査の新しいフィールドに入り、まず、最初の期間（Ｃ）で、駆動用トランジスタのゲート電位Ｖｇが初期化される。次の期間（Ｄ）に進み、駆動用トランジスタのソース電位Ｖｓも初期化される。このように駆動用トランジスタ３Ｂのゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで、閾電圧補正動作の準備が完了する。続いて、閾値補正期間（Ｅ）で実際に閾電圧補正動作が行われ、駆動用トランジスタ３Ｂのゲートｇとソースｓとの間に閾電圧Ｖｔｈに相当する電圧が保持される。実際には、Ｖｔｈに相当する電圧が、駆動用トランジスタ３Ｂのゲートｇとソースｓとの間に接続された保持容量３Ｃに書き込まれることになる。こののち、サンプリング期間／移動度補正期間（Ｆ）に進み、映像信号の信号電位ＶｉｎがＶｔｈに足し込まれる形で保持容量３Ｃに書き込まれると共に、移動度補正用の電圧ΔＶが保持容量３Ｃに保持された電圧から差し引かれる。続いて、発光期間（Ｇ１）および（Ｇ２）に進み、信号電圧Ｖｉｎに応じた輝度で発光素子３Ｄが発光する。その際、信号電圧Ｖｉｎは閾電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶとによって調整されているため、発光素子３Ｄの発光輝度は駆動用トランジスタ３Ｂの閾電圧Ｖｔｈや移動度μのばらつきの影響を受けることがない。なお、発光期間の初期（Ｇ１）においてブートストラップ動作が行われ、駆動用トランジスタ３Ｂのゲート‐ソース間電圧Ｖｇｓ＝Ｖｉｎ＋Ｖｔｈ−ΔＶを一定に維持したまま、駆動用トランジスタ３Ｂのゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。

引き続き、図２８ないし図３３を参照して、画素回路１０１の動作を詳細に説明する。なお、図２８は、図２７に示したタイミングチャートの期間（Ｂ）に対応している。図２９は、図２７に示したタイミングチャートの期間（Ｃ）に対応している。図３０は、図２７に示したタイミングチャートの期間（Ｄ）に対応している。図３１は、図２７に示したタイミングチャートの期間（Ｅ）に対応している。図３２は、図２７に示したタイミングチャートの期間（Ｆ）に対応している。図３３は、図２７に示したタイミングチャートの期間（Ｇ１）および（Ｇ２）に対応している。

まず、図２８に示したように、発光期間（Ｂ）では、電源供給線ＤＳＬ１０１が高電位Ｖｃｃ＿Ｈ（第１電位）にあり、駆動用トランジスタ３Ｂが駆動電流Ｉｄｓを発光素子３Ｄに供給している。駆動電流Ｉｄｓは高電位Ｖｃｃ＿Ｈにある電源供給線ＤＳＬ１０１から駆動用トランジスタ３Ｂを介して発光素子３Ｄを通り、共通接地配線３Ｈに流れ込んでいる。

次いで、期間（Ｃ）に入ると、図２９に示したように、走査線ＷＳＬ１０１が高電位側に遷移することでサンプリング用トランジスタ３Ａがオン状態となり、駆動用トランジスタ３Ｂのゲート電位Ｖｇは映像信号線ＤＴＬ１０１の基準電位Ｖｏに初期化（リセット）される。

続いて、期間（Ｄ）に進むと、図３０に示したように、電源供給線ＤＳＬ１０１の電位が高電位Ｖｃｃ＿Ｈ（第１電位）から映像信号線ＤＴＬ１０１の基準電位Ｖｏより十分低い電位Ｖｃｃ＿Ｌ（第２電位）に遷移する。これにより駆動用トランジスタ３Ｂのソース電位Ｖｓが映像信号線ＤＴＬ１０１の基準電位Ｖｏより十分低い電位Ｖｃｃ＿Ｌに初期化（リセット）される。具体的には駆動用トランジスタ３Ｂのゲート‐ソース間電圧Ｖｇｓ（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動用トランジスタ３Ｂの閾電圧Ｖｔｈより大きくなるように、電源供給線ＤＳＬ１０１の低電位Ｖｃｃ＿Ｌ（第２電位）を設定する。

そののち、閾値補正期間（Ｅ）に進むと、図３１に示したように、電源供給線ＤＳＬ１０１の電位が低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに遷移し、駆動用トランジスタ３Ｂのソース電位Ｖｓが上昇を開始する。やがて駆動用トランジスタ３Ｂのゲート‐ソース間電圧Ｖｇｓが閾電圧Ｖｔｈとなったところで電流がカットオフする。このようにして駆動用トランジスタ３Ｂの閾電圧Ｖｔｈに相当する電圧が保持容量３Ｃに書き込まれる。これが閾電圧補正動作である。このとき、電流が専ら保持容量３Ｃ側に流れ、発光素子３Ｄ側には流れないようにするため、発光素子３Ｄがカットオフとなるように共通接地配線３Ｈの電位を設定しておく。

続いて、サンプリング期間／移動度補正期間（Ｆ）に進むと、図３２に示したように、第１のタイミングで映像信号線ＤＴＬ１０１の電位が基準電位Ｖｏから信号電位Ｖｉｎに遷移し、駆動用トランジスタ３Ｂのゲート電位ＶｇはＶｉｎとなる。このとき発光素子３Ｄは始めカットオフ状態（ハイインピーダンス状態）にあるため駆動用トランジスタ３Ｂのドレイン電流Ｉｄｓは補助容量３Ｉに流れ込む。これにより補助容量３Ｉは充電を開始する。よって駆動用トランジスタ３Ｂのソース電位Ｖｓは上昇を開始し、第２のタイミングで駆動用トランジスタ３Ｂのゲート‐ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶとなる。このようにして信号電位Ｖｉｎのサンプリングと補正量ΔＶの調整が行われる。Ｖｉｎが高いほどＩｄｓは大きくなり、ΔＶの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行える。またＶｉｎを一定とした場合、駆動用トランジスタ３Ｂの移動度μが大きいほどΔＶの絶対値も大きくなる。換言すると移動度μが大きいほど負帰還量ΔＶが大きくなるので、画素ごとの移動度μのばらつきを取り除くことが可能である。

最後に、発光期間（Ｇ１）になると、図３３に示したように、走査線ＷＳＬ１０１が低電位側に遷移し、サンプリング用トランジスタ３Ａはオフ状態となる。これにより駆動用トランジスタ３Ｂのゲートｇは信号線ＤＴＬ１０１から切り離される。同時にドレイン電流Ｉｄｓが発光素子３Ｄを流れ始める。これにより発光素子３Ｄのアノード電位は駆動電流Ｉｄｓに応じて上昇する。発光素子３Ｄのアノード電位の上昇は、即ち駆動用トランジスタ３Ｂのソース電位Ｖｓの上昇に他ならない。駆動用トランジスタ３Ｂのソース電位Ｖｓが上昇すると、保持容量３Ｃのブートストラップ動作により、駆動用トランジスタ３Ｂのゲート電位Ｖｇも連動して上昇する。ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動用トランジスタ３Ｂのゲート‐ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶで一定に保持される。

発光期間（Ｇ２）では、駆動用トランジスタ３Ｂのソース電位Ｖｓおよびゲート電位Ｖｇの上昇が止まり、そのまま保持される。

表１は、以上の説明に基づいて保持容量３Ｃおよび補助容量３Ｉの充放電期間の異同をまとめたものである。

保持容量３Ｃへの充電は、閾値補正期間（Ｅ）に開始される。このとき、発光素子３Ｄはカットオフになっているが、発光素子３Ｄ側に流れる電流は完全には抑制されず、補助容量３Ｉへの充電も生じている。次のサンプリング期間／移動度補正期間（Ｆ）において補助容量３Ｉへの充電が開始される。発光期間の初期（Ｇ１）では、補助容量３Ｉへの充電のみが行われる。

このように、保持容量３Ｃは閾値補正の動作を担っており、期間（Ｅ）（Ｆ）において書込みが行われる。一方、補助容量３Ｉは移動度補正のタイムマージンを大きくする役割を担っており、期間（Ｅ）（Ｆ）（Ｇ１）において書込みが行われる。つまり、保持容量３Ｃと補助容量３Ｉは、異なる期間に書込みが行われている。

ここで、本実施の形態では、下層容量素子Ｃ１の充放電期間と上層容量素子Ｃ２の充放電期間とを互いに異ならせるようにしている。よって、上層容量素子Ｃ２を保持容量３Ｃとして閾値補正動作を行わせると共に、下層容量素子Ｃ１を補助容量３Ｉとして移動度補正のタイムマージンの拡大に用いることにより、上述したような閾値補正および移動度補正を伴う画素回路１０１の駆動に対応することが可能となる。

このように本実施の形態では、基材１１上に、積層方向の位置が互いに異なる下層容量素子Ｃ１および上層容量素子Ｃ２を含む複数の容量素子Ｃｎを積層し、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とが、電気的に独立しているようにしている。よって、動作や機能の異なる複数の容量素子Ｃｎを積層し、レイアウト効率を高めることが可能となる。従って、表示装置１００の高精細化（画素数の増大）および小型化に伴う画素ピッチの微細化を進める上で、一つの画素ＰＸあたりの面積が小さくなる中で、狭レイアウト面積内に複数の容量素子Ｃｎを配置することが可能となる。

また、下層容量素子Ｃ１および上層容量素子Ｃ２が、互いに異なる電位を保持可能であるようにしたので、異なる機能を担う下層容量素子Ｃ１と上層容量素子Ｃ２とを基材１１上に積層し、画素ＰＸの面積を削減しつつ回路の性能向上を図ることが可能となる。

更に、下層容量素子Ｃ１を補助容量３Ｉとし、上層容量素子Ｃ２を保持容量３Ｃとすることにより、コンタクトの個数の増加を抑え、レイアウト効率を高くすることが可能となる。

（第２の実施の形態）
図３４は、本開示の第２の実施の形態に係る基板１０Ａを、図２に示した保持容量３Ｃおよび補助容量３Ｉの平面配置構成に適用した例を表したものである。図３５は、図３４のＸＸＸＶＡ−ＸＸＸＶＡ´線における断面構成を表している。この基板１０Ａは、下層容量素子Ｃ１を保持容量３Ｃとし、上層容量素子Ｃ２を補助容量３Ｉとしたことを除いては、上記第１の実施の形態に係る基板１０と同様の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。

すなわち、基板１０Ａは、第１の実施の形態と同様に、基材１１上に、複数の容量素子Ｃｎを有している。複数の容量素子Ｃｎは、基材１１上に、基材１１の厚み方向に積層され、積層方向Ｚの位置が互いに異なっている。複数の容量素子Ｃｎは、例えば、下層容量素子Ｃ１、上層容量素子Ｃ２および最上層容量素子Ｃ３を基材１１側からこの順に含んでいる。

更に、基板１０Ａは、第１の実施の形態と同様に、基材１１の複数の容量素子Ｃｎが設けられた側に、薄膜トランジスタ３０を有していることが好ましい。薄膜トランジスタ３０の構成は、第１の実施の形態と同様である。なお、図３５に示した薄膜トランジスタ３０は、図３４に示した駆動用トランジスタ３Ｂに対応しており、ソース電極３５Ｓには、アノード電極２１（発光素子３Ｄのアノード）が接続されている。

下層容量素子Ｃ１は、基材１１上に、下部電極ＢＥ１と、ゲート絶縁膜３２およびストッパー層３４と、上部電極ＴＥ１とを有している。下層容量素子Ｃ１の下部電極ＢＥ１は、下部ゲート電極３１（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。下層容量素子Ｃ１の上部電極ＴＥ１は、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。

すなわち、下層容量素子Ｃ１は、駆動用トランジスタ３Ｂのソースｓとゲートｇとの間に接続されており、図２に示した画素回路１０１における保持容量３Ｃとしての機能を有している。

上層容量素子Ｃ２は、基材１１上に、下部電極ＢＥ２と、第１パッシベーション層３６と、上部電極ＴＥ２とを有している。上層容量素子Ｃ２の下部電極ＢＥ２は、下層容量素子Ｃ１の上部電極ＴＥ１と共通であり、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。上層容量素子Ｃ２の上部電極ＴＥ２は、上部ゲート電極３８と同層に設けられているが、上部ゲート電極３８とは連続しておらず、別の層として設けられている。なお、上層容量素子Ｃ２の上部電極ＴＥ２は、コンタクトＴＥ２ＣＮ（図３４参照。）を介して、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。

すなわち、上層容量素子Ｃ２は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。

第１の実施の形態と同様に、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とは、電気的に独立している。換言すれば、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とが、電気的に接続されておらず、例えば、それぞれが互いに異なる配線に接続されている。これにより、この基板１０Ａおよびこの基板１０Ａを有する表示装置１００では、動作や機能の異なる複数の容量素子Ｃ１〜Ｃ３を積層し、レイアウト効率を高めることが可能となっている。

下層容量素子Ｃ１と上層容量素子Ｃ２とは、第１の実施の形態と同様に、互いに異なる電位を保持可能であることが好ましい。

また、第１の実施の形態と同様に、下層容量素子Ｃ１の充放電期間と上層容量素子Ｃ２の充放電期間とは、互いに異なることが好ましい。

更に、上述したように、下層容量素子Ｃ１を保持容量３Ｃとし、上層容量素子Ｃ２を補助容量３Ｉとすることにより、第１パッシベーション層３６の膜厚によって保持容量３Ｃが変動するおそれが小さくなる。よって、ブートストラップ動作時のゲイン変動による輝度への影響を抑えることが可能となる。

最上層容量素子Ｃ３は、基材１１上に、下部電極ＢＥ３と、第２パッシベーション層３９および平坦化層３７と、上部電極ＴＥ３とを有している。最上層容量素子Ｃ３の下部電極ＢＥ３は、上層容量素子Ｃ２の上部電極ＴＥ２と共通であり、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。最上層容量素子Ｃ３の上部電極ＴＥ３は、アノード電極２１（発光素子３Ｄのアノード）である。

すなわち、最上層容量素子Ｃ３は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。最上層容量素子３Ｃを設けることにより、補助容量３Ｉを補い、画素回路１０１の補正機能を更に高めることが可能となる。

なお、図３５では、基材１１からアノード電極２１までの層構成を表しており、それより上の層は省略している。図３４では、図３５に示した層のうち、基材１１、下部ゲート電極３１およびこれと同層の下部電極ＢＥ１、半導体層３３、ソース電極３５Ｓおよびドレイン電極３５Ｄおよびこれらと同層の上部電極ＴＥ１および下部電極ＢＥ２、上部ゲート電極３８およびこれと同層の上部電極ＴＥ２、ソース電極３５Ｓとアノード電極２１との間のアノードコンタクトＡＣＮを表している。

この基板１０Ａおよびこの基板１０Ａを有する表示装置１００は、下層容量素子Ｃ１の下部電極ＢＥ１および上層容量素子Ｃ２の上部電極ＴＥ２の形状および接続関係を除いては、上記第１の実施の形態の製造方法と同様にして製造することができる。

（基板１０Ａを形成する工程）
図３６ないし図４４は、基板１０Ａの製造方法を工程順に表したものである。なお、第１の実施の形態と同一の工程については、図１３ないし図２６を参照して説明する。

まず、第１の実施の形態と同様にして、図１３に示した工程により、上述した材料よりなる基材１１を用意し、この基材１１上に、例えばスパッタリングにより、導電材料膜３１Ａを形成する。

次いで、図３６に示したように、例えばフォトリソグラフィおよびエッチングにより、導電材料膜３１Ａを所定の形状に成形し、ゲート電極３１および下層容量素子Ｃ１の下部電極ＢＥ１を形成する。

続いて、図３７に示したように、第１の実施の形態と同様にして、図１５に示した工程により、ゲート電極３１および下層容量素子Ｃ１の下部電極ＢＥ１の上に、ゲート絶縁膜３２を形成する。

そののち、第１の実施の形態と同様にして、図１６に示した工程により、ゲート絶縁膜６２の上に、酸化物半導体材料膜３３Ａを形成する。

酸化物半導体材料膜３３Ａを形成したのち、図３８に示したように、例えばフォトリソグラフィおよびエッチングにより、酸化物半導体材料膜３３Ａを所定の形状に成形し、酸化物半導体よりなる半導体層３３を形成する。

半導体層３３を形成したのち、第１の実施の形態と同様にして、図１８に示した工程により、半導体層３３の上に、ストッパー材料膜３４Ａを形成する。

ストッパー材料膜３４Ａを形成したのち、図３９に示したように、例えばフォトリソグラフィおよびエッチングにより、ストッパー材料膜３４Ａを所定の形状に成形し、コンタクトホールＨ１を有するストッパー層３４を形成する。

ストッパー層３４を形成したのち、第１の実施の形態と同様にして、図２０に示した工程により、ストッパー層３４上に、導電材料膜３５Ａを形成する。

導電材料膜３５Ａを形成したのち、図４０に示したように、例えばフォトリソグラフィおよびエッチングにより、導電材料膜３５Ａを所定の形状に成形し、ソース電極３５Ｓおよびドレイン電極３５Ｄを形成する。このとき、下層容量素子Ｃ１の上部電極ＴＥ１および上層容量素子Ｃ２の下部電極ＢＥ２を、ソース電極３５Ｓと連続して一体的に形成する。

ソース電極３５Ｓおよびドレイン電極３５Ｄを形成したのち、図４１に示したように、例えばプラズマＣＶＤ法により、シリコン窒化膜、シリコン窒化酸化膜、またはそれらの積層膜よりなる第１パッシベーション層３６を形成する。

第１パッシベーション層３６を形成したのち、第１の実施の形態と同様にして、図２３に示した工程により、第１パッシベーション層３６上に、導電材料膜３８Ａを形成する。

導電材料膜３８Ａを形成したのち、図４２に示したように、例えばフォトリソグラフィおよびエッチングにより、導電材料膜３８Ａを所定の形状に成形し、上部ゲート電極３８を形成する。このとき、上層容量素子Ｃ２の上部電極ＴＥ２および最上層容量素子Ｃ３の下部電極ＢＥ３を、上部ゲート電極３８と連続していない別の層として形成する。

上部ゲート電極３８を形成したのち、図４３に示したように、例えばプラズマＣＶＤ法により、シリコン窒化膜、シリコン窒化酸化膜、またはそれらの積層膜よりなる第２パッシベーション層３９を形成する。以上により、図３４および図３５に示した基板１０Ａが完成する。

（表示素子２０を形成する工程）
基板１０を形成したのち、図４４に示したように、この基板１０に平坦化層３７を形成する。平坦化層３７の材料および形成方法は、第１の実施の形態と同様である。

続いて、第１の実施の形態と同様にして、例えばフォトリソグラフィおよびエッチングにより平坦化層３７にコンタクトホールＨ２を設け、平坦化層３７の上にアノード電極２１を形成する。

そののち、第１の実施の形態と同様にして、隔壁２２、有機層２３、カソード電極２４、保護膜２５を順に形成する。そののち、封止基板２７を接着層２６により貼り合わせる。以上により、基板１０Ａを有する表示装置１００が完成する。

この表示装置１００の動作は、第１の実施の形態と同様である。

このように本実施の形態では、下層容量素子Ｃ１を保持容量３Ｃとし、上層容量素子Ｃ２を補助容量３Ｉとするようにしたので、第１パッシベーション層３６の膜厚によって保持容量３Ｃが変動するおそれがなくなる。よって、ブートストラップ動作時のゲイン変動による輝度への影響を抑えることが可能となる。

（変形例１）
図４５は、本開示の変形例１に係る基板１０Ｂを、図２に示した保持容量３Ｃおよび補助容量３Ｉの平面配置構成に適用した例を表したものである。図４６は、図４５のＸＬＶＩＡ−ＸＬＶＩＡ´線における断面構成を表している。この基板１０Ｂは、下層容量素子Ｃ１の上部電極ＴＥ１および上層容量素子Ｃ２の下部電極ＢＥ１が、半導体層３３よりも抵抗値の低い酸化物半導体により構成されていることを除いては、上記第１の実施の形態に係る基板１０と同様の構成を有している。

すなわち、基板１０Ｂは、第１の実施の形態と同様に、基材１１上に、複数の容量素子Ｃｎを有している。複数の容量素子Ｃｎは、基材１１上に、基材１１の厚み方向に積層され、積層方向Ｚの位置が互いに異なっている。複数の容量素子Ｃｎは、例えば、下層容量素子Ｃ１、上層容量素子Ｃ２および最上層容量素子Ｃ３を基材１１側からこの順に含んでいる。

更に、基板１０Ｂは、第１の実施の形態と同様に、基材１１の複数の容量素子Ｃｎが設けられた側に、薄膜トランジスタ３０を有していることが好ましい。

本変形例の薄膜トランジスタ３０は、例えば、基材１１上に、ゲート電極３１と、ゲート絶縁膜３２と、半導体層３３と、ストッパー層３４と、層間絶縁膜４０と、ソース電極３５Ｓおよびドレイン電極３５Ｄと、パッシベーション層３９とをこの順に有する、ボトムゲート型の薄膜トランジスタである。薄膜トランジスタ３０が形成された基板１０の表面は、平坦化層３７により平坦化されていてもよい。なお、図４６に示した薄膜トランジスタ３０は、図４５に示した駆動用トランジスタ３Ｂに対応しており、ソース電極３５Ｓには、アノード電極２１（発光素子３Ｄのアノード）が接続されている。

また、本変形例では、ソース電極３５Ｓは、半導体層３３よりも抵抗値の低い酸化物半導体により構成されている。具体的には、半導体層３３は、例えばＩＧＺＯにより構成されており、ソース電極３５Ｓは、例えばｎ⁺ＩＧＺＯにより構成されている。このようなソース電極３５Ｓは、例えば、後述する製造工程において、層間絶縁膜４０の膜中水素および成膜中の水素プラズマの還元作用により、酸化物半導体中の電子密度が増加し、低抵抗化されている。

下層容量素子Ｃ１は、基材１１上に、下部電極ＢＥ１と、ゲート絶縁膜３２と、上部電極ＴＥ１とを有している。下層容量素子Ｃ１の下部電極ＢＥ１は、下部ゲート電極２３１と同層に設けられているが、ゲート電極３１とは連続しておらず、別の層として設けられている。なお、下層容量素子Ｃ１の下部電極ＢＥ１は、コンタクトＢＥ１ＣＮ（図４５参照。）を介して、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。下層容量素子Ｃ１の上部電極ＴＥ１は、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。

すなわち、下層容量素子Ｃ１は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。

上層容量素子Ｃ２は、基材１１上に、下部電極ＢＥ２と、層間絶縁膜４０と、上部電極ＴＥ２とを有している。上層容量素子Ｃ２の下部電極ＢＥ２は、下層容量素子Ｃ１の上部電極ＴＥ１と共通であり、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。上層容量素子Ｃ２の上部電極ＴＥ２は、ドレイン電極３５Ｄと同層に設けられているが、ドレイン電極３５Ｄとは連続しておらず、別の層として設けられている。なお、上層容量素子Ｃ２の上部電極ＴＥ２は、コンタクトＴＥ２ＣＮ（図４５参照。）を介して、ゲート電極３１（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。

すなわち、上層容量素子Ｃ２は、駆動用トランジスタ３Ｂのソースｓとゲートｇとの間に接続されており、図２に示した画素回路１０１における保持容量３Ｃとしての機能を有している。

第１の実施の形態と同様に、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とは、電気的に独立している。換言すれば、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とが、電気的に接続されておらず、例えば、それぞれが互いに異なる配線に接続されている。これにより、この基板１０Ｂおよびこの基板１０Ｂを有する表示装置１００では、動作や機能の異なる複数の容量素子Ｃ１〜Ｃ３を積層し、レイアウト効率を高めることが可能となっている。

下層容量素子Ｃ１と上層容量素子Ｃ２とは、第１の実施の形態と同様に、互いに異なる電位を保持可能であることが好ましい。

また、第１の実施の形態と同様に、下層容量素子Ｃ１の充放電期間と上層容量素子Ｃ２の充放電期間とは、互いに異なることが好ましい。

更に、上述したように、下層容量素子Ｃ１を補助容量３Ｉとし、上層容量素子Ｃ２を保持容量３Ｃとすることにより、コンタクトの個数の増加を抑え、レイアウト効率を高くすることが可能となる。

最上層容量素子Ｃ３は、基材１１上に、下部電極ＢＥ３と、パッシベーション層３９および平坦化層３７と、上部電極ＴＥ３とを有している。最上層容量素子Ｃ３の下部電極ＢＥ３は、上層容量素子Ｃ２の上部電極ＴＥ２と共通であり、ゲート電極３１（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。最上層容量素子Ｃ３の上部電極ＴＥ３は、アノード電極２１（発光素子３Ｄのアノード）である。

すなわち、最上層容量素子Ｃ３は、駆動用トランジスタ３Ｂのソースｓとゲートｇとの間に接続されており、図２に示した画素回路１０１における保持容量３Ｃとしての機能を有している。最上層容量素子３Ｃを設けることにより、保持容量３Ｃを補い、画素回路１０１の補正機能を更に高めることが可能となる。

なお、図４６では、基材１１からアノード電極２１までの層構成を表しており、それより上の層は省略している。図４５では、図４６に示した層のうち、基材１１、ゲート電極３１およびこれと同層の下部電極ＢＥ１、半導体層３３、ソース電極３５Ｓおよびドレイン電極３５Ｄおよびこれらと同層の上部電極ＴＥ１および下部電極ＢＥ２、上部ゲート電極３８およびこれと同層の上部電極ＴＥ２、ソース電極３５Ｓとアノード電極２１との間のアノードコンタクトＡＣＮを表している。

この基板１０Ｂおよびこの基板１０Ｂを有する表示装置１００は、例えば、次のようにして製造することができる。

（基板１０Ｂを形成する工程）
図４７ないし図５６は、基板１０Ｂの製造方法を工程順に表したものである。なお、第１の実施の形態と同一の工程については、図１３ないし図２６を参照して説明する。

まず、第１の実施の形態と同様にして、図１３に示した工程により、上述した材料よりなる基材１１を用意し、この基材１１上に、例えばスパッタリングにより、導電材料膜３１Ａを形成する。

次いで、図４７に示したように、例えばフォトリソグラフィおよびエッチングにより、導電材料膜３１Ａを所定の形状に成形し、ゲート電極３１および下層容量素子Ｃ１の下部電極ＢＥ１を形成する。

続いて、図４８に示したように、第１の実施の形態と同様にして、図１５に示した工程により、ゲート電極３１および下層容量素子Ｃ１の下部電極ＢＥ１の上に、ゲート絶縁膜３２を形成する。

そののち、第１の実施の形態と同様にして、図１６に示した工程により、ゲート絶縁膜６２の上に、酸化物半導体材料膜３３Ａを形成する。

酸化物半導体材料膜３３Ａを形成したのち、図４９に示したように、例えばフォトリソグラフィおよびエッチングにより、酸化物半導体材料膜３３Ａを所定の形状に成形し、酸化物半導体よりなる半導体層３３を形成する。

半導体層３３を形成したのち、第１の実施の形態と同様にして、図１８に示した工程により、半導体層３３の上に、ストッパー材料膜３４Ａを形成する。

ストッパー材料膜３４Ａを形成したのち、図５０に示したように、例えばフォトリソグラフィおよびエッチングにより、ストッパー材料膜３４Ａを所定の形状に成形し、ストッパー層３４を形成する。

ストッパー層３４を形成したのち、図５１に示したように、半導体層３３およびストッパー層３４の上に、例えばプラズマＣＶＤ法により、シリコン窒化膜、シリコン窒化酸化膜、またはそれらの積層膜よりなる層間絶縁膜４０を形成する。このとき、膜中に含まれる水素および成膜中の水素プラズマの還元作用により、半導体層３３のストッパー層３４から露出している領域（層間絶縁膜４０と接している領域）の電子密度が増加し、低抵抗化される。これにより、ソース電極３５Ｓ、下層容量素子Ｃ１の上部電極ＴＥ１および上層容量素子Ｃ２の下部電極ＢＥ２が形成される。

層間絶縁膜４０を形成したのち、図５２に示したように、例えばフォトリソグラフィおよびエッチングにより、層間絶縁膜４０およびストッパー層３４に、コンタクトホールＨ１を設ける。

続いて、図５３に示したように、第１の実施の形態と同様にして、図２０に示した工程により、層間絶縁膜４０上に、導電材料膜３５Ａを形成する。

導電材料膜３５Ａを形成したのち、図５４に示したように、例えばフォトリソグラフィおよびエッチングにより、導電材料膜３５Ａを所定の形状に成形し、ドレイン電極３５Ｄと、下層容量素子Ｃ２の上部電極ＴＥ２および最上層容量素子Ｃ３の下部電極ＢＥ３とを形成する。

そののち、図５４に示したように、例えばプラズマＣＶＤ法により、シリコン窒化膜、シリコン窒化酸化膜、またはそれらの積層膜よりなるパッシベーション層３９を形成する。以上により、図４５および図４６に示した基板１０Ｂが完成する。

（表示素子２０を形成する工程）
基板１０を形成したのち、図５５に示したように、この基板１０に平坦化層３７を形成する。平坦化層３７の材料および形成方法は、第１の実施の形態と同様である。

続いて、第１の実施の形態と同様にして、例えばフォトリソグラフィおよびエッチングにより平坦化層３７にコンタクトホールＨ２を設け、平坦化層３７の上にアノード電極２１を形成する。

そののち、第１の実施の形態と同様にして、隔壁２２、有機層２３、カソード電極２４、保護膜２５を順に形成する。そののち、封止基板２７を接着層２６により貼り合わせる。以上により、基板１０Ｂを有する表示装置１００が完成する。

この表示装置１００の動作は、第１の実施の形態と同様である。

このように本変形例では、下層容量素子Ｃ１の上部電極ＴＥ１および上層容量素子Ｃ２の下部電極ＢＥ２を、半導体層３３よりも抵抗値の低い酸化物半導体により構成するようにしたので、下層容量素子Ｃ１の上部電極ＴＥ１および上層容量素子Ｃ２の下部電極ＢＥ２を、半導体層３３の一部を低抵抗化することにより形成することが可能となる。よって、導電膜の形成工程を削減し、製造工程の簡素化が可能となる。

（変形例２）
図５７は、本開示の変形例２に係る基板１０Ｃを、図２に示した保持容量３Ｃおよび補助容量３Ｉの平面配置構成に適用した例を表したものである。図５８は、図５７のＬＶＩＩＡ−ＬＶＩＩＡ´線における断面構成を表している。本変形例は、上記変形例１において、下層容量素子Ｃ１を保持容量３Ｃとし、上層容量素子Ｃ２を補助容量３Ｉとしたものである。このことを除いては、基板１０Ｃは、上記変形例１に係る基板１０Ｂと同様の構成を有している。

下層容量素子Ｃ１は、基材１１上に、下部電極ＢＥ１と、ゲート絶縁膜３２と、上部電極ＴＥ１とを有している。下層容量素子Ｃ１の下部電極ＢＥ１は、ゲート電極３１（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。下層容量素子Ｃ１の上部電極ＴＥ１は、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。

すなわち、下層容量素子Ｃ１は、駆動用トランジスタ３Ｂのソースｓとゲートｇとの間に接続されており、図２に示した画素回路１０１における保持容量３Ｃとしての機能を有している。

上層容量素子Ｃ２は、基材１１上に、下部電極ＢＥ２と、層間絶縁膜４０と、上部電極ＴＥ２とを有している。上層容量素子Ｃ２の下部電極ＢＥ２は、下層容量素子Ｃ１の上部電極ＴＥ１と共通であり、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。上層容量素子Ｃ２の上部電極ＴＥ２は、ドレイン電極３５Ｄと同層に設けられているが、ドレイン電極３５Ｄとは連続しておらず、別の層として設けられている。なお、上層容量素子Ｃ２の上部電極ＴＥ２は、コンタクトＴＥ２ＣＮ（図５７参照。）を介して、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。

すなわち、上層容量素子Ｃ２は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。

第１の実施の形態と同様に、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とは、電気的に独立している。換言すれば、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とが、電気的に接続されておらず、例えば、それぞれが互いに異なる配線に接続されている。これにより、この基板１０Ｃおよびこの基板１０Ｃを有する表示装置１００では、動作や機能の異なる複数の容量素子Ｃ１〜Ｃ３を積層し、レイアウト効率を高めることが可能となっている。

下層容量素子Ｃ１と上層容量素子Ｃ２とは、第１の実施の形態と同様に、互いに異なる電位を保持可能であることが好ましい。

また、第１の実施の形態と同様に、下層容量素子Ｃ１の充放電期間と上層容量素子Ｃ２の充放電期間とは、互いに異なることが好ましい。

更に、上述したように、下層容量素子Ｃ１を保持容量３Ｃとし、上層容量素子Ｃ２を補助容量３Ｉとすることにより、パッシベーション層３９の膜厚によって保持容量３Ｃが変動するおそれが小さくなる。よって、ブートストラップ動作時のゲイン変動による輝度への影響を抑えることが可能となる。

最上層容量素子Ｃ３は、基材１１上に、下部電極ＢＥ３と、パッシベーション層３９および平坦化層３７と、上部電極ＴＥ３とを有している。最上層容量素子Ｃ３の下部電極ＢＥ３は、上層容量素子Ｃ２の上部電極ＴＥ２と共通であり、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。最上層容量素子Ｃ３の上部電極ＴＥ３は、アノード電極２１（発光素子３Ｄのアノード）である。

すなわち、最上層容量素子Ｃ３は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。最上層容量素子３Ｃを設けることにより、補助容量３Ｉを補い、画素回路１０１の補正機能を更に高めることが可能となる。

なお、図５８では、基材１１からアノード電極２１までの層構成を表しており、それより上の層は省略している。図５７では、図５８に示した層のうち、基材１１、ゲート電極３１およびこれと同層の下部電極ＢＥ１、半導体層３３、ソース電極３５Ｓおよびドレイン電極３５Ｄおよびこれらと同層の上部電極ＴＥ１および下部電極ＢＥ２、ドレイン電極３５Ｄおよびこれと同層の上部電極ＴＥ２、ソース電極３５Ｓとアノード電極２１との間のアノードコンタクトＡＣＮを表している。

この基板１０Ｃおよびこの基板１０Ｃを有する表示装置１００は、下層容量素子Ｃ１の下部電極ＢＥ１および上層容量素子Ｃ２の上部電極ＴＥ２の形状および接続関係を除いては、上記変形例１の製造方法と同様にして製造することができる。

この表示装置１００の動作は、第１の実施の形態と同様である。

本変形例の効果は、変形例１および第２の実施の形態と同様である。

（変形例３）
図５９は、本実施の形態に係る基板１０Ｄを、図２に示した保持容量３Ｃおよび補助容量３Ｉの平面配置構成に適用した例を表したものである。図６０は、図３４のＬＸＡ−ＬＸＡ´線における断面構成を表している。この基板１０Ｄは、薄膜トランジスタ３０がトップゲート型であり、下層容量素子Ｃ１の下部電極ＢＥ１が、半導体層３３よりも抵抗値の低い酸化物半導体により構成されていることを除いては、上記変形例１に係る基板１０Ｂと同様の構成を有している。

本変形例の薄膜トランジスタ３０は、例えば、基材１１上に、半導体層３３と、ゲート絶縁膜３２と、ゲート電極３１と、層間絶縁膜４０と、ソース電極３５Ｓおよびドレイン電極３５Ｄとをこの順に有する、トップゲート型の薄膜トランジスタである。薄膜トランジスタ３０が形成された基板１０の表面は、平坦化層３７により平坦化されていてもよい。なお、図６０に示した薄膜トランジスタ３０は、図５９に示した駆動用トランジスタ３Ｂに対応しており、ソース電極３５Ｓには、アノード電極２１（発光素子３Ｄのアノード）が接続されている。

また、本変形例では、半導体層３３のうちゲート絶縁膜３２およびゲート電極３１が形成された領域が、チャネル領域３３Ｃとなっている。半導体層３３は、チャネル領域３３Ｃの両側に、ソース領域３３Ｓおよびドレイン領域３３Ｄを有している。ソース領域３３Ｓおよびドレイン領域３３Ｄは、チャネル領域３３Ｃよりも抵抗値の低い酸化物半導体により構成されている。具体的には、半導体層３３のチャネル領域３３Ｃは、例えばＩＧＺＯにより構成されており、ソース領域３３Ｓおよびドレイン領域３３Ｄは、例えばｎ⁺ＩＧＺＯにより構成されている。このようなソース領域３３Ｓおよびドレイン領域３３Ｄは、例えば、製造工程において層間絶縁膜４０の膜中水素および成膜中の水素プラズマの還元作用により、酸化物半導体中の電子密度が増加し、低抵抗化されている。

下層容量素子Ｃ１は、基材１１上に、下部電極ＢＥ１と、ゲート絶縁膜３２およびストッパー層３４と、上部電極ＴＥ１とを有している。下層容量素子Ｃ１の下部電極ＢＥ１は、半導体層３３と同層に設けられているが、半導体層３３とは連続しておらず、別の層として設けられている。なお、下層容量素子Ｃ１の下部電極ＢＥ１は、コンタクトＢＥ１ＣＮ（図７参照。）を介して、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。下層容量素子Ｃ１の上部電極ＴＥ１は、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。

すなわち、下層容量素子Ｃ１は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。

下層容量素子Ｃ１の下部電極ＢＥ１は、例えば、酸化物半導体よりなる半導体層ＢＥ１１と金属層ＢＥ１２との積層構造を有していることが好ましい。これにより、酸化物半導体のみで下部電極ＢＥ１を形成する場合と比較し、この金属層ＢＥ１２により容量の電圧依存性が低減することが可能となるので、バイアス電圧に関わらず十分な容量を確保することが可能となる。

金属層ＢＥ１２は、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、あるいはアルミニウム（Ａｌ）、またはそれらの積層膜により構成されていることが好ましい。

半導体層ＢＥ１１は、結晶の酸化インジウムガリウム（ＩＧＯ）や酸化インジウム亜鉛（ＩＺＯ）等により構成されているか、あるいは、非晶質の酸化インジウムスズ亜鉛（ＩＴＺＯ）により構成されていることが好ましい。これにより、金属層ＢＥ１２となる金属材料膜をりん酸と硝酸と酢酸との混合薬液でウエットエッチングする場合に、下層の半導体層ＢＥ１１がこの混合薬液でエッチングされないようにすることが可能となる。なお、半導体層ＢＥ１１を、広く用いられている酸化インジウムガリウム亜鉛（ＩＧＺＯ）により構成する場合には、金属層ＢＥ１２となる金属材料膜をドライエッチングで加工することで半導体層ＢＥ１１を選択的に残すことが可能となる。

上層容量素子Ｃ２は、基材１１上に、下部電極ＢＥ２と、層間絶縁膜４０と、上部電極ＴＥ２とを有している。上層容量素子Ｃ２の下部電極ＢＥ２は、下層容量素子Ｃ１の上部電極ＴＥ１と共通であり、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。上層容量素子Ｃ２の上部電極ＴＥ２は、ソース電極３５Ｓおよびドレイン電極３５Ｄと同層に設けられているが、ソース電極３５Ｓおよびドレイン電極３５Ｄとは連続しておらず、別の層として設けられている。なお、上層容量素子Ｃ２の上部電極ＴＥ２は、コンタクトＴＥ２ＣＮ（図５９参照。）を介して、ゲート電極３１（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。

すなわち、上層容量素子Ｃ２は、駆動用トランジスタ３Ｂのソースｓとゲートｇとの間に接続されており、図２に示した画素回路１０１における保持容量３Ｃとしての機能を有している。

第１の実施の形態と同様に、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とは、電気的に独立している。換言すれば、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とが、電気的に接続されておらず、例えば、それぞれが互いに異なる配線に接続されている。これにより、この基板１０Ｄおよびこの基板１０Ｄを有する表示装置１００では、動作や機能の異なる複数の容量素子Ｃ１〜Ｃ３を積層し、レイアウト効率を高めることが可能となっている。

下層容量素子Ｃ１と上層容量素子Ｃ２とは、第１の実施の形態と同様に、互いに異なる電位を保持可能であることが好ましい。

また、第１の実施の形態と同様に、下層容量素子Ｃ１の充放電期間と上層容量素子Ｃ２の充放電期間とは、互いに異なることが好ましい。

更に、上述したように、下層容量素子Ｃ１を保持容量３Ｃとし、上層容量素子Ｃ２を補助容量３Ｉとすることにより、第１パッシベーション層３６の膜厚によって保持容量３Ｃが変動するおそれがなくなる。よって、ブートストラップ動作時のゲイン変動による輝度への影響を抑えることが可能となる。

最上層容量素子Ｃ３は、基材１１上に、下部電極ＢＥ３と、第２パッシベーション層３９および平坦化層３７と、上部電極ＴＥ３とを有している。最上層容量素子Ｃ３の下部電極ＢＥ３は、上層容量素子Ｃ２の上部電極ＴＥ２と共通であり、ゲート電極３１（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。最上層容量素子Ｃ３の上部電極ＴＥ３は、アノード電極２１（発光素子３Ｄのアノード）である。

すなわち、最上層容量素子Ｃ３は、駆動用トランジスタ３Ｂのソースｓとゲートｇとの間に接続されており、図２に示した画素回路１０１における保持容量３Ｃとしての機能を有している。最上層容量素子３Ｃを設けることにより、保持容量３Ｃを補い、画素回路１０１の補正機能を更に高めることが可能となる。

なお、図６０では、基材１１からアノード電極２１までの層構成を表しており、それより上の層は省略している。図５９では、図６０に示した層のうち、基材１１、半導体層３３およびこれと同層の下部電極ＢＥ１、ゲート電極３１およびこれと同層の上部電極ＴＥ１および下部電極ＢＥ２、ソース電極３５Ｓおよびドレイン電極３５Ｄおよびこれらと同層の上部電極ＴＥ２、ソース電極３５Ｓとアノード電極２１との間のアノードコンタクトＡＣＮを表している。

この基板１０Ｄおよびこの基板１０Ｄを有する表示装置１００は、例えば、次のようにして製造することができる。

（基板１０Ｄを形成する工程）
図６１ないし図７０は、基板１０Ｄの製造方法を工程順に表したものである。なお、第１の実施の形態と同一の工程については、図１３ないし図２６を参照して説明する。

まず、図６１に示したように、上述した材料よりなる基材１１を用意し、この基材１１上に、例えばスパッタリングにより、酸化物半導体材料膜３３Ａを５０ｎｍ程度の厚みで形成する。

次いで、図６２に示したように、例えばフォトリソグラフィおよびエッチングにより、酸化物半導体材料膜３３Ａを島状に形成する。これにより、半導体層３３と、下層容量素子Ｃ１の下部電極ＢＥ１の半導体層ＢＥ１１とが形成される。

続いて、例えばスパッタリング法を用いて、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）またはそれらの積層膜よりなる金属材料膜（図示せず）を５０ｎｍ程度の膜厚で成膜する。そののち、フォトリソグラフィとエッチング工程を経て、半導体層ＢＥ１１の上に金属層ＢＥ１２を形成する。このようにして、図６３に示したように、半導体層ＢＥ１１と金属層ＢＥ１２との積層構造をもつ下部電極ＢＥ１が形成される。

このような積層構造の下部電極ＢＥ１を形成するためには、金属層ＢＥ１２をエッチングした後に酸化物半導体よりなる半導体層ＢＥ１１を残すことが好ましい。金属材料膜をりん酸と硝酸と酢酸との混合薬液でウエットエッチングする場合には、半導体層ＢＥ１１の材料として結晶の酸化インジウムガリウム（ＩＧＯ）や酸化インジウム亜鉛（ＩＺＯ）等を用いるか、非晶質の酸化インジウムスズ亜鉛（ＩＴＺＯ）を用いることで、下層の半導体層ＢＥ１１が混合薬液でエッチングされてしまうのを抑え、金属材料膜のエッチング後に半導体層ＢＥ１１を残すことが可能となる。

また、半導体層ＢＥ１１の材料として広く用いられている酸化インジウムガリウム亜鉛（ＩＧＺＯ）を用いる場合には、金属材料膜をドライエッチングで加工することで半導体層ＢＥ１１を選択的に残すことが可能となる。

続いて、図６４に示したように、基材１１の全面に、例えばプラズマＣＶＤ法により、シリコン酸化膜または酸化アルミニウム膜などのゲート絶縁材料膜３２Ａを３００ｎｍ程度の厚みで形成する。シリコン酸化膜はプラズマＣＶＤ法のほか、反応性スパッタリング法により形成することが可能である。また、酸化アルミニウム膜は、反応性スパッタリング法，ＣＶＤ法または原子層成膜法により形成することが可能である。

そののち、同じく図６４に示したように、ゲート絶縁材料膜３２Ａの上に、例えばスパッタリング法により、ゲート電極材料膜３１Ａを、３００ｎｍ程度の厚みで形成する。ゲート電極材料膜３１Ａは、例えば、ＩＴＯあるいはＩＺＯあるいはＩＧＺＯ等の酸化物半導体層と、モリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム（Ａｌ）あるいは銅（Ｃｕ）等の低抵抗金属層と、チタン（Ｔｉ）等の金属層とからなる積層膜で構成することが可能である。

ゲート電極材料膜３１Ａを形成したのち、例えばフォトリソグラフィおよびエッチングにより、ゲート電極材料膜３１Ａを所望の形状に成形して、図６５に示したように、半導体層３３のチャネル領域３３Ｃの上方にゲート電極３１を形成する。同時に下層容量素子Ｃ１の上部電極ＴＥ１および上層容量素子Ｃ２の下部電極ＢＥ２を形成する。

引き続き、同じく図６５に示したように、ゲート電極３１をマスクとしてゲート絶縁材料膜３２Ａをエッチングすることにより、ゲート絶縁膜３２を形成する。このとき、半導体層３３をＺｎＯ，ＩＺＯ，ＩＧＯ等の結晶化材料により構成した場合には、ゲート絶縁膜３２をエッチングする際に、フッ酸等の薬液を用いて非常に大きなエッチング選択比を維持して容易に加工することが可能となる。これにより、半導体層３３のチャネル領域３３Ｃ上に、ゲート絶縁膜３２およびゲート電極３１がこの順に同一形状で形成される。

そののち、図６６に示したように、例えばプラズマＣＶＤ法を用いて、シリコン窒化膜、シリコン酸化膜、シリコン窒化酸化膜などの層間絶縁膜４０を形成する。製造工程において層間絶縁膜４０の膜中水素および成膜中の水素プラズマの還元作用により、半導体層３３のソース領域３３Ｓおよびドレイン領域３３Ｄ中の電子密度が増加し、低抵抗化される。なお、チャネル領域３３Ｃ上にはゲート絶縁膜３２およびゲート電極３１が形成されているため、還元作用が及ばず半導体としての機能を維持する。

層間絶縁膜４０を形成したのち、図６７に示したように、例えばフォトリソグラフィおよびエッチングにより、層間絶縁膜４０にコンタクトホールＨ１を設ける。

続いて、図６８に示したように、層間絶縁膜４０上に導電材料膜３５Ａを形成する。

そののち、図６９に示したように、例えばフォトリソグラフィおよびエッチングにより導電材料膜３５Ａを所定の形状に成形し、ソース電極３５Ｓおよびドレイン電極３５Ｄを形成する。このとき、上層容量素子Ｃ２の上部電極ＴＥ２および最上層容量素子Ｃ３の下部電極ＢＥ３を形成する。以上により、図５９および図６０に示した基板１０Ｄが完成する。

（表示素子２０を形成する工程）
基板１０を形成したのち、図７０に示したように、この基板１０に平坦化層３７を形成する。平坦化層３７の材料および形成方法は、第１の実施の形態と同様である。

続いて、第１の実施の形態と同様にして、例えばフォトリソグラフィおよびエッチングにより平坦化層３７にコンタクトホールＨ２を設け、平坦化層３７の上にアノード電極２１を形成する。アノード電極２１は最上層容量素子Ｃ３の上部電極ＴＥ３となる。

そののち、第１の実施の形態と同様にして、隔壁２２、有機層２３、カソード電極２４、保護層２５を順に形成する。そののち、封止基板２７を接着層２６により貼り合わせる。以上により、基板１０Ｄを有する表示装置１００が完成する。

この表示装置１００の動作は、第１の実施の形態と同様である。

本変形例の効果は、変形例１および第１の実施の形態と同様である。

（変形例４）
図７１は、本開示の変形例４に係る基板１０Ｅを、図２に示した保持容量３Ｃおよび補助容量３Ｉの平面配置構成に適用した例を表したものである。図７２は、図７１のＬＸＸＩＩＡ−ＬＸＸＩＩＡ´線における断面構成を表している。本変形例は、上記変形例３の基板１０Ｄにおいて、下層容量素子Ｃ１を保持容量３Ｃとし、上層容量素子Ｃ２を補助容量３Ｉとしたものである。このことを除いては、基板１０Ｅは、上記変形例３の基板１０Ｄと同様の構成を有している。

下層容量素子Ｃ１は、基材１１上に、下部電極ＢＥ１と、ゲート絶縁膜３２およびストッパー層３４と、上部電極ＴＥ１とを有している。下層容量素子Ｃ１の下部電極ＢＥ１は、半導体層３３と同層に設けられているが、半導体層３３とは連続しておらず、別の層として設けられている。なお、下層容量素子Ｃ１の下部電極ＢＥ１は、コンタクトＢＥ１ＣＮ（図７１参照。）を介して、ゲート電極３１（駆動用トランジスタ３Ｂのゲートｇ）に接続されている。下層容量素子Ｃ１の上部電極ＴＥ１は、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。

すなわち、下層容量素子Ｃ１は、駆動用トランジスタ３Ｂのソースｓとゲートｇとの間に接続されており、図２に示した画素回路１０１における保持容量３Ｃとしての機能を有している。

上層容量素子Ｃ２は、基材１１上に、下部電極ＢＥ２と、層間絶縁膜４０と、上部電極ＴＥ２とを有している。上層容量素子Ｃ２の下部電極ＢＥ２は、下層容量素子Ｃ１の上部電極ＴＥ１と共通であり、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。上層容量素子Ｃ２の上部電極ＴＥ２は、ソース電極３５Ｓおよびドレイン電極３５Ｄと同層に設けられているが、ソース電極３５Ｓおよびドレイン電極３５Ｄとは連続しておらず、別の層として設けられている。なお、上層容量素子Ｃ２の上部電極ＴＥ２は、コンタクトＴＥ２ＣＮ（図７１参照。）を介して、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。

すなわち、上層容量素子Ｃ２は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。

第１の実施の形態と同様に、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とは、電気的に独立している。換言すれば、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とが、電気的に接続されておらず、例えば、それぞれが互いに異なる配線に接続されている。これにより、この基板１０Ｅおよびこの基板１０Ｅを有する表示装置１００では、動作や機能の異なる複数の容量素子Ｃ１〜Ｃ３を積層し、レイアウト効率を高めることが可能となっている。

下層容量素子Ｃ１と上層容量素子Ｃ２とは、第１の実施の形態と同様に、互いに異なる電位を保持可能であることが好ましい。

また、第１の実施の形態と同様に、下層容量素子Ｃ１の充放電期間と上層容量素子Ｃ２の充放電期間とは、互いに異なることが好ましい。

更に、上述したように、下層容量素子Ｃ１を保持容量３Ｃとし、上層容量素子Ｃ２を補助容量３Ｉとすることにより、パッシベーション層３９の膜厚によって保持容量３Ｃが変動するおそれが小さくなる。よって、ブートストラップ動作時のゲイン変動による輝度への影響を抑えることが可能となる。

最上層容量素子Ｃ３は、基材１１上に、下部電極ＢＥ３と、パッシベーション層３９および平坦化層３７と、上部電極ＴＥ３とを有している。最上層容量素子Ｃ３の下部電極ＢＥ３は、上層容量素子Ｃ２の上部電極ＴＥ２と共通であり、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。最上層容量素子Ｃ３の上部電極ＴＥ３は、アノード電極２１（発光素子３Ｄのアノード）である。

すなわち、最上層容量素子Ｃ３は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。最上層容量素子３Ｃを設けることにより、補助容量３Ｉを補い、画素回路１０１の補正機能を更に高めることが可能となる。

なお、図７２では、基材１１からアノード電極２１までの層構成を表しており、それより上の層は省略している。図７１では、図７２に示した層のうち、基材１１、半導体層３３およびこれと同層の下部電極ＢＥ１、ゲート電極３１並びにこれと同層の上部電極ＴＥ１および下部電極ＢＥ２、ソース電極３５Ｓおよびドレイン電極３５Ｄ並びにこれらと同層の上部電極ＴＥ２、ソース電極３５Ｓとアノード電極２１との間のアノードコンタクトＡＣＮを表している。

この基板１０Ｅおよびこの基板１０Ｅを有する表示装置１００は、下層容量素子Ｃ１の下部電極ＢＥ１および上層容量素子Ｃ２の上部電極ＴＥ２の形状および接続関係を除いては、上記変形例３の製造方法と同様にして製造することができる。

この表示装置１００の動作は、第１の実施の形態と同様である。

本変形例の効果は、変形例３および第２の実施の形態と同様である。

（変形例５）
図７３は、本開示の変形例５に係る基板１０Ｆを、図２に示した保持容量３Ｃおよび補助容量３Ｉの平面配置構成に適用した例を表したものである。この基板１０Ｆは、上層容量素子Ｃ２の上部電極ＴＥ２を書込み用トランジスタ３Ａおよび／または駆動用トランジスタ３Ｂのシールド電極ＳＥと接続したことを除いては、上記第２の実施の形態に係る基板１０Ａと同様の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。

書込み用トランジスタ３Ａおよび／または駆動用トランジスタ３Ｂは、それぞれのチャネル領域を覆うようにシールド電極ＳＥを有している。書込み用トランジスタ３Ａおよび／または駆動用トランジスタ３Ｂは、第１および第２の実施の形態で説明した上部ゲート電極３８を有さず、下部ゲート電極３１のみを有するボトムゲート型の薄膜トランジスタである。

上層容量素子Ｃ２は、基材１１上に、下部電極ＢＥ２と、第１パッシベーション層３６と、上部電極ＴＥ２とを有している。上層容量素子Ｃ２の下部電極ＢＥ２は、下層容量素子Ｃ１の上部電極ＴＥ１と共通であり、ソース電極３５Ｓ（駆動用トランジスタ３Ｂのソースｓ）に接続されている。上層容量素子Ｃ２の上部電極ＴＥ２は、シールド電極ＳＥと同層に設けられ、シールド電極ＳＥと接続されている。なお、上層容量素子Ｃ２の上部電極ＴＥ２は、コンタクトＴＥ２ＣＮ（図７３参照。）を介して、接地配線３Ｈおよび発光素子３Ｄのカソードに接続されている。従って、シールド電極ＳＥには、カソード電位が供給されている。

すなわち、上層容量素子Ｃ２は、駆動用トランジスタ３Ｂのソースｓと接地配線３Ｈ（発光素子３Ｄのカソード）との間に、発光素子３Ｄと並列に接続されており、図２に示した画素回路１０１における補助容量３Ｉとしての機能を有している。

第１の実施の形態と同様に、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とは、電気的に独立している。換言すれば、下層容量素子Ｃ１の下部電極ＢＥ１と、上層容量素子Ｃ２の上部電極ＴＥ２とが、電気的に接続されておらず、例えば、それぞれが互いに異なる配線に接続されている。これにより、この基板１０Ｆおよびこの基板１０Ｆを有する表示装置１００では、動作や機能の異なる複数の容量素子Ｃ１〜Ｃ３を積層し、レイアウト効率を高めることが可能となっている。

（変形例６、７）
以上、有機ＥＬを用いた表示装置１００について説明してきたが、本開示は、液晶または電気泳動型などの他の表示装置においても、動作や機能の異なる複数の容量素子Ｃｎを用いる場合に適用可能である。

（変形例６）
図７４は、本開示の変形例６に係る表示装置１００Ｆの断面構成を表したものである。本実施の形態は、液晶表示素子よりなる表示素子８０を備えたことを除いては、上記実施の形態の表示装置１００と同様の構成、作用および効果を有し、上記実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。

表示素子８０は、例えば、画素電極８１と対向電極８２との間に液晶層８３を封止したものであり、画素電極８１および対向電極８２の液晶層８３側の各面には、配向膜８４Ａ，８４Ｂが形成されている。画素電極８１は、画素毎に配設されており、例えば、平坦化層１４に設けられた接続孔Ｈ２を介して第２導電膜３２に接続されている。対向電極８２は、対向基板８６上に複数の画素に共通の電極として設けられ、例えばコモン電位に保持されている。液晶層８３は、例えばＶＡ（Vertical Alignment：垂直配向）モード，ＴＮ（Twisted Nematic）モードあるいはＩＰＳ（In Plane Switching）モード等により駆動される液晶により構成されている。

また、基板１０の下方には、バックライト８７が備えられている。基板１０のバックライト８７側および対向基板８６上には、偏光板８８Ａ，８８Ｂが貼り合わせられている。

（変形例７）
図７５は、本開示の変形例６に係る表示装置の表示素子を構成する電気泳動素子９１の平面構成、図７６は電気泳動素子９１の断面構成をそれぞれ表している。この電気泳動素子９１は、電気泳動現象を利用してコントラストを生じさせるものであり、例えば表示装置などの多様な電子機器に適用される。電気泳動素子９１は、絶縁性液体９２中に、泳動粒子９３（第１粒子）と細孔９４Ａを有する多孔質層９４とを含んでいる。なお、図７５および図７６は電気泳動素子９１の構成を模式的に表したものであり、実際の寸法、形状とは異なる場合がある。

絶縁性液体９２は、例えばパラフィンまたはイソパラフィンなどの有機溶媒により構成されている。絶縁性液体９２には、１種類の有機溶媒を用いてもよく、あるいは複数種類の有機溶媒を用いるようにしてもよい。絶縁性液体９２の粘度および屈折率は、できるだけ低くすることが好ましい。絶縁性液体９２の粘度を低くすると泳動粒子９３の移動性（応答速度）が向上する。また、これに応じて泳動粒子９３の移動に必要なエネルギー（消費電力）は低くなる。絶縁性液体９２の屈折率を低くすると、絶縁性液体９２と多孔質層９４との屈折率の差が大きくなり、多孔質層９４の反射率が高くなる。

絶縁性液体９２中に分散された泳動粒子９３は、１または２以上の荷電粒子であり、このような帯電した泳動粒子９３が電界に応じ細孔９４Ａを経て移動する。泳動粒子９３は、任意の光学的反射特性（光反射率）を有しており、泳動粒子９３の光反射率と多孔質層９４の光反射率との違いによりコントラストが生じるようになっている。例えば、泳動粒子９３が明表示し、多孔質層９４が暗表示するようにしてもよく、泳動粒子９３が暗表示し、多孔質層９４が明表示するようにしてもよい。

外部から電気泳動素子９１を見ると、泳動粒子９３が明表示する場合には泳動粒子９３は例えば白色または白色に近い色に視認され、暗表示する場合には、例えば黒色または黒色に近い色に視認される。このような泳動粒子９３の色は、コントラストを生じさせることができれば特に限定されない。

泳動粒子９３は、例えば、有機顔料，無機顔料，染料，炭素材料，金属材料，金属酸化物，ガラスまたは高分子材料（樹脂）などの粒子（粉末）により構成されている。泳動粒子９３に、これらのうちの１種類を用いてもよく、または２種類以上を用いてもよい。泳動粒子９３を、上記粒子を含む樹脂固形分の粉砕粒子またはカプセル粒子などにより構成することも可能である。なお、上記炭素材料，金属材料，金属酸化物，ガラスまたは高分子材料に該当する材料は、有機顔料，無機顔料または染料に該当する材料から除く。泳動粒子９３の粒径は例えば３０ｎｍ〜３００ｎｍである。

泳動粒子９３の具体的な材料は、例えば、泳動粒子９３がコントラストを生じさせるために担う役割に応じて選択される。泳動粒子９３が明表示する場合、泳動粒子９３には例えば、酸化チタン、酸化亜鉛、酸化ジルコニウム、チタン酸バリウムまたはチタン酸カリウムなどの金属酸化物等が用いられる。泳動粒子９３が暗表示する場合、泳動粒子９３には例えば、カーボンブラックなどの炭素材料または銅−クロム酸化物、銅−マンガン酸化物、銅−鉄−マンガン酸化物、銅−クロム−マンガン酸化物および銅−鉄−クロム酸化物などの金属酸化物等が用いられる。中でも、泳動粒子９３には炭素材料を用いることが好ましい。炭素材料からなる泳動粒子９３は、優れた化学的安定性、移動性および光吸収性を示す。

絶縁性液体９２中における泳動粒子９３の含有量（濃度）は、特に限定されないが、例えば、０．１重量％〜１０重量％である。この濃度範囲では、泳動粒子９３の遮蔽性および移動性が確保される。詳細には、泳動粒子９３の含有量が０．１重量％よりも少ないと、泳動粒子９３が多孔質層９４を遮蔽（隠蔽）しにくくなり、十分にコントラストを生じさせることができない可能性がある。一方、泳動粒子９３の含有量が１０重量％よりも多いと、泳動粒子９３の分散性が低下するため、その泳動粒子９３が泳動しにくくなり、凝集する虞がある。

多孔質層９４は泳動粒子９３を遮蔽可能なものであり、繊維状構造体９４Ｂおよび繊維状構造体９４Ｂに保持された非泳動粒子９４Ｃ（第２粒子）を有している。この多孔質層９４は、繊維状構造体９４Ｂにより形成された３次元立体構造物（不織布のような不規則なネットワーク構造物）であり、複数の隙間（細孔９４Ａ）が設けられている。繊維状構造体９４Ｂにより、多孔質層９４の３次元立体構造を構成することで、光（外光）が乱反射（多重散乱）し、多孔質層９４の反射率が高くなる。従って、多孔質層９４の厚みが小さい場合であっても高反射率を得ることができ、電気泳動素子９１のコントラストを向上させると共に泳動粒子９３の移動に必要なエネルギーを小さくすることができる。また、細孔９４Ａの平均孔径が大きくなり、かつ、多くの細孔９４Ａが多孔質層９４に設けられる。これにより、泳動粒子９３が細孔９４Ａを経由して移動し易くなり、応答速度が向上すると共に、泳動粒子９３を移動させるために必要なエネルギーがより小さくなる。このような多孔質層９４の厚みは、例えば、５μｍ〜１００μｍである。

繊維状構造体９４Ｂは、繊維径（直径）に対して十分な長さを有する繊維状物質である。例えば、複数の繊維状構造体９４Ｂが集合し、ランダムに重なって多孔質層９４を構成する。１つの繊維状構造体９４Ｂがランダムに絡みあって多孔質層９４を構成していてもよい。あるいは、１つの繊維状構造体９４Ｂによる多孔質層９４と複数の繊維状構造体９４Ｂによる多孔質層９４とが混在していてもよい。

繊維状構造体９４Ｂは、例えば、ナイロンなどの高分子材料、または酸化チタンなどの無機材料等により構成されている。繊維状構造体９４Ｂは例えば直線状に延在している。繊維状構造体９４Ｂの形状は、どのようなものであってもよく、例えば、縮れていたり、途中で折れ曲がったりしていてもよい。あるいは、繊維状構造体９４Ｂは途中で分岐していてもよい。

繊維状構造体９４Ｂには、その光反射率が泳動粒子９３の光反射率と異なるものを用いることが好ましい。これにより、多孔質層９４と泳動粒子９３との光反射率の差によるコントラストが形成され易くなる。絶縁性液体９２中で光透過性（無色透明）を示す繊維状構造体９４Ｂを用いるようにしてもよい。

細孔９４Ａは、複数の繊維状構造体９４Ｂが重なり合い、または１つの繊維状構造体９４Ｂが絡まりあうことにより構成されている。この細孔９４Ａは、泳動粒子９３が細孔９４Ａを経て移動し易いよう、できるだけ大きな平均孔径を有していることが好ましい。細孔９４Ａの平均孔径は、例えば、０．１μｍ〜１０μｍである。

非泳動粒子９４Ｃは繊維状構造体９４Ｂに固定されており、その光反射率は泳動粒子９３の光反射率と異なっている。非泳動粒子９４Ｃは、上記泳動粒子９３と同様の材料により構成することが可能である。詳細には、非泳動粒子９４Ｃ（多孔質層９４）が明表示する場合には上記泳動粒子９３が明表示する場合の材料、非泳動粒子９４Ｃが暗表示する場合には上記泳動粒子９３が暗表示する場合の材料をそれぞれ用いることができる。多孔質層９４により明表示を行うとき、非泳動粒子９４Ｃを金属酸化物により構成することが好ましい。これにより、優れた化学的安定性、定着性および光反射性を得ることができる。中でも、非泳動粒子９４Ｃを屈折率の高い金属酸化物、例えばルチル型の酸化チタンにより構成することが好ましい。非泳動粒子９４Ｃ、泳動粒子９３それぞれの構成材料は同じであってもよく、異なっていてもよい。非泳動粒子９４Ｃは、繊維状構造体９４Ｂの内部に完全に埋設されていてもよく、あるいは、繊維状構造体９４Ｃから部分的に露出していてもよい。非泳動粒子９４Ｃが明表示または暗表示を行うときに外部から視認される色は、上記泳動粒子９３について説明したものと同様である。

このような多孔質層９４は、例えば以下の方法により形成することができる。まず有機溶剤などに、例えば高分子材料等の繊維状構造体９４Ｂの構成材料を溶解させ、紡糸溶液を調製する。次いで、この紡糸溶液に非泳動粒子９４Ｃを加えて十分に攪拌し、非泳動粒子９４Ｃを分散させる。最後に、この紡糸溶液から例えば静電紡糸法により紡糸を行って非泳動粒子９４Ｃを繊維状構造体９４Ｂに固定し、多孔質層９４を形成する。多孔質層９４は、高分子フィルムに、レーザを使用して穴開け加工を施して細孔９４Ａを形成するようにしてもよく、多孔質層９４に合成繊維等により編まれた布、または連泡多孔性高分子などを用いるようにしてもよい。

電気泳動素子９１は、上記のように、泳動粒子９３の光反射率と多孔質層９４の光反射率との差によりコントラストを生じさせるものである。具体的には、泳動粒子９３および多孔質層９４のうち、明表示する方の光反射率が暗表示する方の光反射率よりも高くなっている。非泳動粒子９４Ｃの光反射率を、泳動粒子９３よりも高くして、多孔質層９４で明表示し、泳動粒子９３で暗表示することが好ましい。このような表示を行うことにより、明表示がなされる際の光反射率が、多孔質層９４（３次元立体構造物）による光の乱反射を利用して著しく高くなる。従って、これに応じ、コントラストも著しく向上する。

電気泳動素子９１では、電界が印加された範囲内で泳動粒子９３が多孔質層９４の細孔９４Ａを経て移動する。泳動粒子９３の移動した領域、移動しない領域に応じて、明表示および暗表示のうちのどちらか一方がなされ、画像が表示される。

図７７は、表示素子として電気泳動素子９１を用いた表示装置１００Ｇの断面構成を表したものである。この表示装置１００Ｇは、電気泳動現象を利用して画像（例えば文字情報など）を表示する電気泳動型ディスプレイ（いわゆる電子ペーパーディスプレイ）である。表示装置１００Ｇは、例えば、基板１０に、電気泳動素子９１よりなる表示素子９０を有している。

表示素子９０は、画素電極９５と、上述した電気泳動素子９１と、対向基板９６とを有している。基板１０上の平坦化層１４と対向基板９６との間にはスペーサ（図示せず）が介在している。

画素電極９５は、例えば、金（Ａｕ）、銀（Ａｇ）または銅（Ｃｕ）などの金属材料により形成されている。画素電極９５は、コンタクトホールＨ２を通じてソース電極３５Ｓに接続されている。画素電極９５は、例えば画素配置に応じてマトリクス状またはセグメント状に配置されている。

対向基板９６は、例えばガラスなどの板状部材９６Ａと、ＩＴＯなどの光透光性導電性材料（透明電極材料）よりなる対向電極９６Ｂを有している。対向電極９６Ｂは、板状部材９６Ａの全面（基板１０との対向面）に設けられている。対向電極９６Ｂを、画素電極９５と同様に、マトリクス状またはセグメント状に配置するようにしてもよい。

電気泳動素子９１は、上述したように、絶縁性液体９２中に、泳動粒子９３と、複数の細孔９４Ａを有する多孔質層９４とを含んでいる。絶縁性液体９２は、平坦化層１４と対向基板９６との間の空間に充填されており、多孔質層９４は、例えば、スペーサ（図示せず）により支持されている。絶縁性液体９２が充填されている空間は、例えば、多孔質層９４を境界として、画素電極９５に近い側の待避領域Ｒ１と、対向電極９６Ｂに近い側の表示領域Ｒ２とに区分けされている。絶縁性液体９２、泳動粒子９３および多孔質層９４の構成は、上述と同様である。なお、図７７および後述の図７８では、図示内容を簡略化するために、細孔９４Ａの一部だけを示している。

多孔質層９４は、画素電極９５および対向電極９６Ｂのうちのどちらか一方に隣接していてもよく、待避領域Ｒ１と表示領域Ｒ２とが明確に区切られていなくてもよい。泳動粒子９３は、電界に応じて画素電極９５または対向電極９６Ｂに向かって移動する。

スペーサ（図示せず）の厚みは、例えば１０μｍ〜１００μｍであり、できるだけ、薄くすることが好ましい。これにより、消費電力を抑えることができる。スペーサ（図示せず）は、例えば、高分子材料などの絶縁性材料により構成され、平坦化層３７と対向基板９６との間に例えば格子状に設けられている。スペーサ（図示せず）の配置形状は、特に限定されないが、泳動粒子９３の移動を妨げず、かつ、泳動粒子９３を均一分布させるように設けることが好ましい。

初期状態の表示装置１００Ｇでは、泳動粒子９３が待避領域Ｒ１に配置されている（図７７）。この場合には、全ての画素で泳動粒子９３が多孔質層９４により遮蔽されているため、対向基板９６側から電気泳動素子９１を見ると、コントラストが生じていない（画像が表示されていない）状態にある。

一方、基板１０の薄膜トランジスタ１３により画素が選択され、画素電極９５と対向電極９６Ａとの間に電界が印加されると、図７８に示したように、画素毎に泳動粒子９３が待避領域Ｒ１から多孔質層９４（細孔９４Ａ）を経由して表示領域Ｒ２に移動する。この場合には、泳動粒子９３が多孔質層９４により遮蔽されている画素と遮蔽されていない画素とが併存するため、対向基板９６側から電気泳動素子９１を見ると、コントラストが生じている状態になる。これにより、画像が表示される。

（適用例）
続いて、図７９ないし図８２を参照して、上記実施の形態に係る表示装置の適用例について説明する。上記実施の形態の表示装置は、テレビジョン装置のほか、デスクトップ型、ノート型、タブレット型などのコンピュータやゲーム機のモニター装置、デジタルサイネージ、携帯電話、スマートフォン、電子書籍リーダー、携帯音楽プレーヤ等の携帯端末装置など、広い分野の電子機器に適用することが可能である。

（モジュール）
上記実施の形態の表示装置は、例えば、図７９に示したようなモジュールとして、後述する適用例１〜３などの種々の電子機器に組み込まれる。このモジュールは、例えば、中央部の画素アレイ部１０２（図１参照。）と、この画素アレイ部１０２の外側の周辺領域１０６とを有している。周辺領域１０６には、図１に示した駆動部（信号セレクタ１０３，主スキャナ１０４，および電源スキャナ１０５）が設けられると共に、画素アレイ部１０２の配線が延長されて外部接続端子（図示せず）が設けられている。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）１０７が接続されていてもよい。

（適用例１）
図８０は、上記実施の形態の表示装置により構成されたテレビジョン装置１１０の外観を表したものである。このテレビジョン装置１１０は、例えば、フロントパネル１１１およびフィルターガラス１１２を含む映像表示画面部１１３を有している。映像表示画面部１１３が上記実施の形態の表示装置により構成されている。

（適用例２）
図８１は、上記実施の形態の表示装置により構成されたスマートフォン１２０の外観を表したものである。スマートフォン１２０は、上記実施の形態の表示装置により構成され、画素アレイ部１０２がタッチパネル部１２１、周辺領域１０６が額縁領域１２２となっている。額縁領域１２２には、下方に操作ボタン１２３、上方に受話口１２４および近接センサ、照度センサ等のセンサ類１２５が設けられている。側面には電源ボタン１２６が設けられている。裏面にはカメラ（図示せず）が設けられている。

（適用例３）
図８２は、上記実施の形態の表示装置により構成されたタブレット型コンピュータ１３０の外観を表したものである。タブレット型コンピュータ１３０は、上記実施の形態の表示装置により構成され、表示アレイ部１０２がタッチパネル部１３１、周辺領域１０６が額縁領域１３２となっている。額縁領域１３２には、照度センサ１３３およびフロントカメラ１３４が設けられている。側面にはスピーカ１３５、電源キー、マイク、各種の操作ボタン（いずれも図示せず）が配置されている。裏面にはメインカメラ（図示せず）が設けられている。

以上、実施の形態を挙げて本技術を説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。

例えば、上記実施の形態では、複数の容量素子Ｃｎとして三つの容量素子Ｃ１，Ｃ２，Ｃ３を積層する場合について説明したが、積層される容量素子Ｃｎの個数は二つでもよく、あるいは四つ以上でもよい。

また、例えば、上記実施の形態では、複数の容量素子Ｃｎのうち二つの容量素子（下層容量素子Ｃ１および上層容量素子Ｃ２）が、互いに異なる電位を保持可能である場合について説明したが、本開示はこれに限られず、複数の容量素子Ｃｎのうち少なくとも二つが、互いに異なる電位を保持可能であればよい。例えば、複数の容量素子Ｃｎの全部が、互いに異なる電位を保持可能であってもよい。

更に、例えば、上記実施の形態では、下層容量素子Ｃ１の上部電極ＴＥ１が、ソース電極３５Ｓと同層に、ソース電極３５Ｓと連続して一体的に設けられている場合について説明した。しかしながら、下層容量素子Ｃ１の上部電極ＴＥ１は、ソース電極３５Ｓと異なる層に設けられ、コンタクト等を介してソース電極３５Ｓに接続されていてもよい。あるいは、下層容量素子Ｃ１の上部電極ＴＥ１は、ソース電極３５Ｓと同層に、ソース電極３５Ｓとは非連続な層として設けられ、コンタクト等を介してソース電極３５Ｓに接続されていてもよい。

加えて、例えば、上記実施の形態では、下層容量素子Ｃ１の上部電極ＴＥ１と上層容量素子Ｃ２の下部電極ＢＥ２とが共通である場合について説明した。しかしながら、下層容量素子Ｃ１の上部電極ＴＥ１と上層容量素子Ｃ２の下部電極ＢＥ２とは、別の層として設けられ、コンタクト等を介して接続されていてもよい。

更にまた、例えば、上記実施の形態では、表示装置１００，１００Ａ〜１００Ｇの構成を具体的に挙げて説明したが、表示装置１００，１００Ａ〜１００Ｇは、図示した構成要素を全て備えるものに限定されるものではない。また、一部の構成要素を他の構成要素に置換することもできる。

また、上記実施の形態では、画素回路１０１の構成および動作について具体例を挙げて説明したが、アクティブマトリクス駆動のための画素回路の構成は、上記実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよく、また結線関係を変更することも可能である。その場合、画素回路の変更に応じて、上述した駆動部（信号セレクタ１０３，主スキャナ１０４，および電源スキャナ１０５）のほかに、必要な駆動回路を追加してもよい。また、画素回路の駆動方法や動作についても、上記実施の形態で説明したものに限られず、適宜の変更が可能であることは言うまでもない。

更に、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。

加えて、有機層２３は、真空蒸着法または吐出コート法などの塗布法の他に、ディッピング法，ドクターブレード法，スピンコート法，スプレーコート法などの他の塗布法、インクジェット法，オフセット印刷法，凸版印刷法，凹版印刷法，スクリーン印刷法，マイクログラビアコート法などの印刷法などによる形成も可能であり、有機層２３の各層や各部材の性質に応じて、ドライプロセスとウエットプロセスを併用してもよい。

更にまた、上記実施の形態では、表示素子２０を保護層２５、接着層２６および封止基板２７で覆い、保護層２５と封止基板２７との間に空間を残さない固体封止構造について説明した。しかしながら、表示素子２０を保護層２５および蓋状部材（図示せず）で覆い、保護層２５と蓋状部材との間に空間を残す中空封止構造としてもよい。この場合には、保護層２５と蓋状部材との間の空間にゲッター剤（図示せず）等を設置することにより、有機層２３への水分の浸入を抑えることが望ましい。

加えてまた、上記実施の形態では、表示素子２０が、基板１０側からアノード電極２１、有機層２３、およびカソード電極２４を順に有する場合について説明したが、アノード電極２１およびカソード電極２４を逆にして、基板１０側からカソード電極２４、有機層２３、およびアノード電極２１を有していてもよい。この場合についても、アノード電極２１側から光を取り出す上面発光、カソード電極２４（基板１０）側から光を取り出す下面発光のいずれも可能である。

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）
基板に表示素子を有し、
前記基板は、
基材と、
前記基材上に積層され、各々下部電極および上部電極を有する複数の容量素子と
を備え、
前記複数の容量素子は、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含み、
前記下層容量素子の下部電極と、前記上層容量素子の上部電極とが、電気的に独立している
表示装置。
（２）
前記下層容量素子の前記下部電極と、前記上層容量素子の前記上部電極とが、互いに異なる配線に接続されている
前記（１）記載の表示装置。
（３）
前記複数の容量素子のうち少なくとも二つの容量素子が、互いに異なる電位を保持可能である
前記（１）または（２）記載の表示装置。
（４）
前記複数の容量素子のうち少なくとも二つの容量素子の充放電期間が、互いに異なる
前記（１）ないし（３）のいずれかに記載の表示装置。
（５）
前記基板は、薄膜トランジスタを更に備え、
前記薄膜トランジスタのソース電極は、前記表示素子のアノード電極に接続され、
前記複数の容量素子は、第１容量素子および第２容量素子を含み、
前記第１容量素子は、前記薄膜トランジスタのゲート電極と前記ソース電極との間に接続され、
前記第２容量素子は、前記ソース電極と前記表示素子のカソード電極との間に接続されている
前記（１）ないし（４）のいずれかに記載の表示装置。
（６）
前記第１容量素子は前記上層容量素子、前記第２容量素子は前記下層容量素子であり、
前記下層容量素子の前記下部電極は、前記表示素子の前記カソード電極に接続され、
前記上層容量素子の前記上部電極は、前記薄膜トランジスタの前記ゲート電極に接続されている
前記（５）記載の表示装置。
（７）
前記複数の容量素子は、最上層容量素子を更に含み、
前記第１容量素子は前記上層容量素子および前記最上層容量素子であり、
前記最上層容量素子の下部電極は、前記上層容量素子の上部電極であり、
前記最上層容量素子の上部電極は、前記表示素子の前記アノード電極である
前記（６）記載の表示装置。
（８）
前記第１容量素子は前記下層容量素子、前記第２容量素子は前記上層容量素子であり、
前記下層容量素子の前記下部電極は、前記薄膜トランジスタの前記ゲート電極に接続され、
前記上部容量素子の前記上部電極は、前記表示素子の前記カソード電極に接続されている
前記（５）記載の表示装置。
（９）
前記複数の容量素子は、最上層容量素子を更に含み、
前記第２容量素子は前記上層容量素子および前記最上層容量素子であり、
前記最上層容量素子の下部電極は、前記上層容量素子の上部電極であり、
前記最上層容量素子の上部電極は、前記表示素子の前記アノード電極である
前記（８）記載の表示装置。
（１０）
前記薄膜トランジスタは、酸化物半導体よりなる半導体層を有し、
前記複数の容量素子の少なくとも一つの前記下部電極または前記上部電極は、前記半導体層よりも抵抗値の低い酸化物半導体により構成されている
前記（５）ないし（９）のいずれかに記載の表示装置。
（１１）
基板に表示素子を有する表示装置を備え、
前記基板は、
基材と、
前記基材上に積層され、各々下部電極および上部電極を有する複数の容量素子と
を備え、
前記複数の容量素子は、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含み、
前記下層容量素子の下部電極と、前記上層容量素子の上部電極とが、電気的に独立している
電子機器。
（１２）
基材と、
前記基材上に積層され、各々下部電極および上部電極を有する複数の容量素子と
を備え、
前記複数の容量素子は、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含み、
前記下層容量素子の下部電極と、前記上層容量素子の上部電極とが、電気的に独立している
基板。

３Ｂ…駆動用トランジスタ、３Ｃ…保持容量（第１容量素子）、３Ｄ…発光素子、３Ｉ…補助容量（第２容量素子）、１００，１００Ａ〜１００Ｇ…表示装置、１０…基板、１１…基材、２０，８０，９０…表示素子、２１…アノード電極、２２…隔壁、２３…有機層、２４…カソード電極、３０…薄膜トランジスタ、３１…ゲート電極（下部ゲート電極）、３２…ゲート絶縁膜、３３…半導体層、３４…ストッパー層、３５Ｓ…ソース電極、３５Ｄ…ドレイン電極、３６…パッシベーション層（第１パッシベーション層）、３７…平坦化層、３８…上部ゲート電極、３９…第２パッシベーション層、４０…層間絶縁膜、Ｃ１…下層容量素子、Ｃ２…上層容量素子、Ｃ３…最上層容量素子、Ｃｎ…複数の容量素子。

Claims (12)

1. 基板に表示素子を有し、
   前記基板は、
   基材と、
   前記基材上に積層され、各々下部電極および上部電極を有する複数の容量素子と
   を備え、
   前記複数の容量素子は、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含み、
   前記下層容量素子の下部電極と、前記上層容量素子の上部電極とが、電気的に独立している
   表示装置。
2. 前記下層容量素子の前記下部電極と、前記上層容量素子の前記上部電極とが、互いに異なる配線に接続されている
   請求項１記載の表示装置。
3. 前記複数の容量素子のうち少なくとも二つの容量素子が、互いに異なる電位を保持可能である
   請求項１記載の表示装置。
4. 前記複数の容量素子のうち少なくとも二つの容量素子の充放電期間が、互いに異なる
   請求項１記載の表示装置。
5. 前記基板は、薄膜トランジスタを更に備え、
   前記薄膜トランジスタのソース電極は、前記表示素子のアノード電極に接続され、
   前記複数の容量素子は、第１容量素子および第２容量素子を含み、
   前記第１容量素子は、前記薄膜トランジスタのゲート電極と前記ソース電極との間に接続され、
   前記第２容量素子は、前記ソース電極と前記表示素子のカソード電極との間に接続されている
   請求項１記載の表示装置。
6. 前記第１容量素子は前記上層容量素子、前記第２容量素子は前記下層容量素子であり、
   前記下層容量素子の前記下部電極は、前記表示素子の前記カソード電極に接続され、
   前記上層容量素子の前記上部電極は、前記薄膜トランジスタの前記ゲート電極に接続されている
   請求項５記載の表示装置。
7. 前記複数の容量素子は、最上層容量素子を更に含み、
   前記第１容量素子は前記上層容量素子および前記最上層容量素子であり、
   前記最上層容量素子の下部電極は、前記上層容量素子の上部電極であり、
   前記最上層容量素子の上部電極は、前記表示素子の前記アノード電極である
   請求項６記載の表示装置。
8. 前記第１容量素子は前記下層容量素子、前記第２容量素子は前記上層容量素子であり、
   前記下層容量素子の前記下部電極は、前記薄膜トランジスタの前記ゲート電極に接続され、
   前記上部容量素子の前記上部電極は、前記表示素子の前記カソード電極に接続されている
   請求項５記載の表示装置。
9. 前記複数の容量素子は、最上層容量素子を更に含み、
   前記第２容量素子は前記上層容量素子および前記最上層容量素子であり、
   前記最上層容量素子の下部電極は、前記上層容量素子の上部電極であり、
   前記最上層容量素子の上部電極は、前記表示素子の前記アノード電極である
   請求項８記載の表示装置。
10. 前記薄膜トランジスタは、酸化物半導体よりなる半導体層を有し、
    前記複数の容量素子の少なくとも一つの前記下部電極または前記上部電極は、前記半導体層よりも抵抗値の低い酸化物半導体により構成されている
    請求項５記載の表示装置。
11. 基板に表示素子を有する表示装置を備え、
    前記基板は、
    基材と、
    前記基材上に積層され、各々下部電極および上部電極を有する複数の容量素子と
    を備え、
    前記複数の容量素子は、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含み、
    前記下層容量素子の下部電極と、前記上層容量素子の上部電極とが、電気的に独立している
    電子機器。
12. 基材と、
    前記基材上に積層され、各々下部電極および上部電極を有する複数の容量素子と
    を備え、
    前記複数の容量素子は、積層方向の位置が互いに異なる下層容量素子および上層容量素子を含み、
    前記下層容量素子の下部電極と、前記上層容量素子の上部電極とが、電気的に独立している
    基板。

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