JP2019020677A - Ｏｌｅｄ表示装置、その回路、及びその製造方法 - Google Patents

Abstract

【課題】ＯＬＥＤ表示装置のイメージリテンションを抑制しつつ、ＯＬＥＤ表示装置の製造に使用されるマスク数を低減する。【解決手段】回路は、有機発光膜に電流を供給する第１の薄膜トランジスタと、保持容量と、を含む。第１の薄膜トランジスタは、ボトムゲート電極と、チャネル部と、チャネル部よりも上層において、チャネル部と重なるように形成され、ボトムゲート電極と接続された、トップゲート電極とを含む。保持容量は、チャネル部と同層においてトップゲート電極と重なる領域の外に形成され、ボトムゲート電極の一部と重なり、不純物半導体で形成された、保持容量電極を含む。【選択図】図３Ｂ

Description

本開示は、ＯＬＥＤ表示装置、その回路、及びその製造方法に関する。

ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。

アクティブマトリックス（ＡＭ）タイプのＯＬＥＤ表示装置は、画素を選択するトランジスタと、画素に電流を供給する駆動トランジスタとを含む。ＯＬＥＤ表示装置におけるトランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であり、一般に、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−ｓｉｌｉｃｏｎ）ＴＦＴが使用される。また、一般のＯＬＥＤ表示装置には、駆動トランジスタの閾値電圧のバラツキや変動を補償する補償回路が実装される。

従来構造のＴＦＴは、ヒステリシス特性を有する。ヒステリシス特性により、ゲート電位の上昇と下降において異なるドレイン電流が流れる。駆動トランジスタのヒステリシス特性は、イメージリテンションと呼ばれる現象を引き起こす。例えば、OLED表示装置においてしばらく黒画面を表示した後に白画面が表示（白表示）されるように画面表示の切り替え制御をした場合、切り替えたタイミングで画面がすぐに白くならず、数フレーム表示された後に白画面が表示される。

駆動ＴＦＴに長時間電流を流さないと、駆動ＴＦＴのヒステリシス特性が初期化される。初期化されたヒステリシス特性を基にして決められた白表示用のＶｇｓバイアスを印加しても、点灯させる場合にはヒステリシス特性によって瞬時に電流が減ってしまうので、本来の白表示の明るさにならない。

一方、ＯＬＥＤ表示装置の製造の観点において、効率的なプロセスが望まれる。ＯＬＥＤ表示装置は、有機発光素子を含む画素及び画素の発光量を制御する画素回路を含む多層構造を有する。ＯＬＥＤ表示装置の製造は、異なる開口パターンのマスクを使用したパターニングを繰り返して、基板上に画素回路及び有機発光素子を形成する。

米国特許出願公開２０１７／００６２５４５号

したがって、ＯＬＥＤ表示装置のイメージリテンションを抑制しつつ、ＯＬＥＤ表示装置の製造に使用されるマスク数を低減できる技術が望まれる。

本実施の形態の表示装置の一態様は、ＯＬＥＤ表示装置の画素の光量を制御する回路であって、有機発光膜に電流を供給する第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電位を維持する保持容量と、を含み、前記第１の薄膜トランジスタは、ボトムゲート電極と、前記ボトムゲート電極より上層において、前記ボトムゲート電極の一部と重なるように形成されたチャネル部と、前記チャネル部と前記ボトムゲート電極との間に形成された第１のゲート絶縁層と、前記チャネル部よりも上層において、前記チャネル部と重なるように形成され、前記ボトムゲート電極と接続された、トップゲート電極と、前記チャネル部と前記トップゲート電極との間に形成された第２のゲート絶縁層と、を含み、前記保持容量は、前記チャネル部と同層において前記トップゲート電極と重なる領域の外に形成され、前記ボトムゲート電極の一部と前記第１のゲート絶縁層を介して重なり、不純物半導体で形成された、保持容量電極を含む。

本実施の形態の一態様によれば、ＯＬＥＤ表示装置のイメージリテンションを抑制しつつ、ＯＬＥＤ表示装置の製造に使用されるマスク数を低減できる。

本実施形態に係る、ＯＬＥＤ表示装置の構成例を模式的に示す。 画素回路の構成例を示す。 画素回路の他の構成例を示す。 画素回路の他の構成例を示す 表示領域内の一部構成を示す平面図である。 図３ＡにおけるＰＱ切断線での断面図である。 図３ＡにおけるＲＳ切断線での断面図である。 ボトムゲート電極のパターン例を示す。 ポリシリコン層のパターンを示す。 トップゲート電極及び走査線を含む金属層を、下層のポリシリコン層及びボトムゲート電極のパターンと共に示す。 Ｍ２金属層のパターンを示す。 表示領域の他の構成例を示す。 画素回路の他の構成例の平面図である。 画素回路の他の構成例の断面図である。 ガラスフリットシール部下に配設された走査ドライバ用配線の例を示す。

以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。

以下に開示するＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置の画素回路は、デュアルゲート駆動ＴＦＴを含む。デュアルゲートＴＦＴのゲートは、チャネル部を挟むトップゲート電極とボトムゲート電極とを含む、デュアル構造を有する。

発明者の研究により、デュアルゲートＴＦＴは、イメージリテンションの原因となるＴＦＴのヒステリシスを、大きく低減することができることがわかった。試験的に作成したデュアルゲートＴＦＴは、シングルゲートＴＦＴと比較して、小さいヒステリシス特性を示した。

一方、デュアルゲートＴＦＴは、通常のＴＦＴ構造に加えて、追加のゲート電極をさらに含む。したがって、ＯＬＥＤ表示装置の製造は、追加のゲート電極を形成するためのマスク及びパターニング工程を必要とする。

以下に開示の画素回路は、駆動ＴＦＴの半導体部と同一層に形成された保持容量電極を含む。保持容量は、駆動ＴＦＴのゲート電位を維持するための容量である。保持容量電極は、不純物がドープされた半導体で形成されており、駆動ＴＦＴの半導体部と同時に形成される。保持容量電極は、ボトムゲート電極と重なるように形成され、保持容量電極とボトムゲート電極との間で保持容量が構成される。

駆動ＴＦＴの半導体部は、チャネル部と、チャネル部を挟む不純物ドープ部（ソース／ドレイン部）を含む。不純物ドープ部は、不純物がドープされており、それぞれ、ソース電極及びドレイン電極とコンタクトする。以下に開示するＯＬＥＤ表示装置の製造方法は、トップゲート電極をマスクとして、半導体部に不純物をドープして、不純物ドープ部を形成する（セルフアラインメント）。

トップゲート電極は、保持容量電極と重なる領域の外に形成されている。つまり、トップゲート電極は、保持容量電極と重ならない位置に形成されている。したがって、駆動ＴＦＴの半導体部へのドーピングは、半導体部と同一層の保持容量電極に対しても不純物をドープする。不純物ドープにより保持容量電の低効率が低下し、保持容量電極として必要な特性が得られる。

上述のように、デュアルゲート構造を有する駆動ＴＦＴは、ヒステリシス特性を低減し、ヒステリシス特性に起因するイメージリテンションを効果的に抑制できる。さらに、不純物ドープされる保持容量電極を、駆動ＴＦＴの半導体部と同一層において、トップゲート電極と重ならないように形成することで、セルフアライメントにより、駆動ＴＦＴの半導体部と保持容量電極とを同時に形成（パターニング及びドーピング）できる。これにより、ＯＬＥＤ表示装置製造におけるマスク数を低減できる。

以下において、図面を参照して本実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

［全体構成］
図１は、本実施形態に係る、ＯＬＥＤ表示装置１０の構成例を模式的に示す。ＯＬＥＤ表示装置１０は、有機発光素子が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、有機発光素子を封止する封止部２００と、ＴＦＴ基板１００と封止基板２００とを接合する接合部（ガラスフリットシール部）３００を含んで構成されている。ＴＦＴ基板１００と封止基板２００との間には、例えば、乾燥空気が封入されており、接合部３００により封止されている。

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査ドライバ１３１、エミッションドライバ１３２、保護回路１３３、ドライバＩＣ１３４、デマルチプレクサ１３６が配置されている。ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の機器と接続される。

走査ドライバ１３１はＴＦＴ基板１００の走査線を駆動する。エミッションドライバ１３２は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。

ドライバＩＣ１３４は、走査ドライバ１３１及びエミッションドライバ１３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、電源及びデータ信号を与える。

デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｎ本（ｎは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｎ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｎ倍のデータ線を駆動する。

［画素回路構成］
基板１００上には、複数の副画素のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、第１のトランジスタＴ１と、第２のトランジスタＴ２と、第３のトランジスタＴ３と、保持容量Ｃとを含む。画素回路は、副画素であるＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）である。以下、第１のトランジスタＴ１〜第３のトランジスタＴ３をそれぞれトランジスタＴ１〜トランジスタＴ３と略記する。

トランジスタＴ２は副画素選択用のスイッチである。トランジスタＴ２はｐチャネル型ＴＦＴであり、ゲート端子は、走査線１０６に接続されている。ドレイン端子は、データ線１０５に接続されている。ソース端子は、トランジスタＴ１のゲート端子に接続されている。

トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。トランジスタＴ１はｐチャネル型ＴＦＴであり、そのゲート端子はＴ２のソース端子に接続されている。トランジスタＴ１のソース端子は電源線１０８（Ｖｄｄ）に接続されている。ドレイン端子は、トランジスタＴ３のソース端子に接続されている。トランジスタＴ１のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。

トランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。トランジスタＴ３はｐチャネル型ＴＦＴであり、ゲート端子はエミッション制御線１０７に接続されている。トランジスタＴ３のソース端子はトランジスタＴ１のドレイン端子に接続されている。ドレイン端子は、ＯＬＥＤ素子Ｅ１に接続されている。

次に、画素回路の動作を説明する。走査ドライバ１３１が走査線１０６に選択パルスを出力し、トランジスタＴ２を開状態にする。データ線１０５を介してドライバＩＣ１３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、トランジスタＴ１のコンダクタンスがアナログ的に変化し、トランジスタＴ１は、発光諧調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

トランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ１３２は、エミッション制御線１０７に制御信号を出力して、トランジスタＴ３開閉状態を制御する。トランジスタＴ３が開状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。トランジスタＴ３が閉状態のとき、この供給が停止される。トランジスタＴ３の開閉を制御することにより、１フィールド周期内の点灯期間（デューティ比）を制御することができる。

図２Ｂは、画素回路の他の構成例を示す。図２Ａの画素回路との相違は、トランジスタＴ２ａと、トランジスタＴ３である。トランジスタＴ２ａは、図２ＡのトランジスタＴ２の機能（副画素選択用のスイッチ）と同じ機能を有するスイッチである。

トランジスタＴ３は、様々な目的で使用することができる。トランジスタＴ３は、例えば、ＯＬＥＤ素子Ｅ１間のリーク電流によるクロストークを抑制するために、一旦、ＯＬＥＤ素子Ｅ１のアノード電極を黒信号レベル以下の十分低い電圧にリセットする目的で使用しても良い。

他にも、トランジスタＴ３は、トランジスタＴ１の特性を測定する目的で使用してもよい。例えば、トランジスタＴ１を飽和領域、スイッチングトランジスタＴ３を線形領域で動作するようにバイアス条件を選んで、電源線１０８（Ｖｄｄ）から基準電圧供給線１０９（Ｖｒｅｆ）に流れる電流を測定すれば、トランジスタＴ１の電圧・電流変換特性を正確に測定することができる。副画素毎のトランジスタＴ１の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。

一方、トランジスタＴ１をオフ状態にしてトランジスタＴ３をリニア領域で動作させ、ＯＬＥＤ素子Ｅ１を発光させる電圧を基準電圧供給線１０９から印加すれば、副画素毎のＯＬＥＤ素子Ｅ１の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってＯＬＥＤ素子Ｅ１が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。

図２Ａ及び２Ｂの画素回路は例であって、画素回路は他の回路構成を有してよい。図２Ａ及び２Ｂの画素回路はｐチャネル型ＴＦＴを使用しているが、画素回路はｎチャネル型ＴＦＴを使用してもよい。

［表示領域の詳細］
以下において、画素レイアウト、画素回路の物理構造及びＯＬＥＤ表示装置の製造方法を説明する。特に、駆動ＴＦＴ（第１のトランジスタＴ１）及び保持容量Ｃ１の構造及びそれらの製造方法を詳細に説明する。説明の容易のため、図２Ｃに示す画素回路構成を有する副画素の例を説明する。図２Ｃの画素回路は、図２Ａに示す画素回路から、トランジスタＴ３及びエミッション制御線を省略した構成を有する。以下に説明する素子構造及び製造方法は、図２Ａ又は図２Ｂに示すような、他の画素回路構成に適用することができる。

図３Ａは、表示領域１２５内の一部構成を示す平面図である。図３Ａにおいて、積層された要素を視認しやすいように、要素は透過して描かれている。図３Ａは、二つの主画素を示す。一つの主画素は赤、緑、及び青の三つの副画素で構成される。各副画素（ＯＬＥＤ素子）に一つの画素回路が対応する。なお、各画素の境界は、副画素の組を繰り返し配置した場合における隣り合う副画素の組との関係で規定されるものであり、矩形でもよく、矩形以外の形状でもよい。

以下の説明において、上下左右は、図３Ａにおける上下左右を意味する。左右方向はマトリックス状に配置された画素の行方向であり、上下方向は列方向である。図３Ａの紙面の法線方向は、表示領域１２５（副画素及び画素回路）の積層方向である。

図３Ａにおいて、図示の容易のため、ＯＬＥＤ素子（副画素）及び画素回路の一部の要素のみが符号で指示されている。異なる色の副画素の画素回路は、一部異なる物理構造を有するが、同一の回路構成を有する。したがって、図３Ａにおいて、一つのＯＬＥＤ素子又は画素回路において符号で指示されている要素の説明は、他のＯＬＥＤ素子又は画素回路において符号で指示されていない要素に適用できる。

図３Ａが示す画素レイアウト例において、赤の副画素の発光領域１６５Ｒの下に緑の副画素の発光領域１６５Ｇが配置されている。赤の副画素の発光領域１６５Ｒ及び緑の副画素の発光領域１６５Ｇの右側に、青の副画素の発光領域１６５Ｂが配置されている。赤の発光領域１６５Ｒ及び緑の発光領域１６５Ｇは、上下方向に、交互に一列に配列されている。

青の副画素の発光領域１６５Ｂは、上下方向に、連続して一列に配列されている。上側の画素行において、青の副画素の発光領域１６５Ｂは、赤の副画素の発光領域１６５Ｒよりも緑の副画素の発光領域１６５Ｇにより近い。下側の画素行において、青の副画素の発光領域１６５Ｂは、緑の副画素の発光領域１６５Ｇよりも赤の副画素の発光領域１６５Ｒにより近い。図３Ａに示す画素レイアウト要素が表示領域１２５に渡って繰り返されている。

図３Ａに示す画素レイアウトは一例であって、本実施形態の特徴は他の任意の画素レイアウトに適用することができる。例えば、赤、緑、及び青の副画素列が交互に配列された、ＲＧＢストライプ配列やペンタイル配列に適用できる。例えば、隣接する二つの青の発光領域が連続し、連続する発光領域からなるペアは互いに分離されていてもよい。

各副画素の発光領域は、アノード電極１６２内に配置されている。アノード電極１６２は、コンタクト部１７８、電極１８１及びコンタクト部１７６を介して、駆動ＴＦＴ（Ｔ１）のドレインに接続されている。コンタクト部１７８はアノード電極１６２と電極１８１とを相互接続し、コンタクト部１７６は電極１８１と駆動ＴＦＴ（Ｔ１）のドレインとを相互接続する。

後述するように、駆動ＴＦＴ（Ｔ１）はデュアルゲート構造を有する。本実施形態のデュアルゲート構造は、半導体部を、積層方向において絶縁層を介して挟む、トップゲート電極１５７及びボトムゲート電極１５３を有する。

駆動ＴＦＴ（Ｔ１）のソースは、コンタクト部１７７を介して、電源線１０８に接続されている。電源線１０８は、上下方向に延び、左右方向に所定間隔を置いて、配列されている。一画素列に対して、３本の電源線１０８から電流が供給される。

駆動ＴＦＴ（Ｔ１）のトップゲート電極１５７は、コンタクト部１７４、電極１８３、及びコンタクト部１７３を介して、ボトムゲート電極１５３に接続されている。コンタクト部１７４は、トップゲート電極１５７と電極１８３とを相互接続する。コンタクト部１７３は、電極１８３とボトムゲート電極１５３とを相互接続する。

トップゲート電極１５７及びボトムゲート電極１５３は、さらに、電極１８３及びコンタクト部１７２を介して、スイッチングＴＦＴ（第２のトランジスタ）（Ｔ２）のドレインに接続されている。コンタクト部１７２は、電極１８３とスイッチングＴＦＴ（Ｔ２）のドレインとを相互接続する。

保持容量Ｃ１は、保持容量電極１９１とボトムゲート電極１５３との間で構成される。保持容量電極１９１は、積層方向において、ボトムゲート電極１５３の一部と重なるように配置（形成）されている。保持容量電極１９１は、トップゲート電極１５７と重なる領域の外に配置（形成）されている。ボトムゲート電極１５３の一部はトップゲート電極１５７（の一部）と対向し、ボトムゲート電極１５３の他の一部は、保持容量電極１９１と対向する。

後述するように、保持容量電極１９１は不純物ドープされた半導体であり、駆動ＴＦＴ（Ｔ１）の半導体部と同層に形成される。保持容量電極１９１は、トップゲート電極１５７と重ならない位置に形成されている。保持容量電極１９１は、駆動ＴＦＴ（Ｔ１）の半導体部と同じプロセスで形成することができる。さらに、セルフアラインメントのよる不純部ドープにより、マスクによらず、保持容量電極１９１と駆動ＴＦＴ（Ｔ１）の半導体部とを同時にドープすることができる。

走査線１０６はスイッチングＴＦＴ（Ｔ２）と重なり、スイッチングＴＦＴ（Ｔ２）のゲートとして機能する。走査線１０６は、左右方向において延び、上下方向に所定間隔を置いて配列されている。一画素行に対して、１本の走査線１０６から走査信号が与えられる。

スイッチングＴＦＴ（Ｔ２）のソースは、コンタクト部１７１を介して、データ線１０５に接続されている。コンタクト部１７１は、スイッチングＴＦＴ（Ｔ２）のソースとデータ線１０５とを相互接続する。データ線１０５は、上下方向に延び、左右方向に所定間隔を置いて、配列されている。一画素列に対して、３本のデータ線１０５から副画素の輝度を決める制御信号が与えられる。

図３Ｂは、図３ＡにおけるＰＱ切断線での断面図である。図３Ｃは、図３ＡにおけるＲＳ切断線での断面図である。以下において、上下方向は図面における上下方向であり、多層膜の積層方向である。左右方向は図面における左右方向である。視認容易のため、図３Ｂにおける要素のハッチパターンは、図３Ａにおける要素のハッチパターンとは異なる。

図３Ｂは、主に、ＯＬＥＤ素子、並びに、画素回路における、スイッチングＴＦＴ（Ｔ２）及び保持容量Ｃ１の構造を模式的に示している。ＯＬＥＤ素子及び画素回路は、絶縁基板１５１と封止基板２００との間に形成されている。

ＯＬＥＤ素子は、下部電極（例えば、アノード電極１６２）と、上部電極（例えば、カソード電極１６７）と、有機発光膜とを含む。図３Ｂは、赤の有機発光膜１６６Ｒと緑の有機発光膜１６６Ｇを図示する。図３Ｂは、トップエミッション型の副画素の例を示し、カソード電極１６７は、有機発光膜からの光を封止基板２００に向けて透過させる透明電極である。副画素は、ボトムエミッション型であってもよい。

カソード電極１６７は、表示領域１２５の全面を完全に覆う形状を有する。アノード電極１６２は、副画素毎に分離して形成されている。有機発光膜からの光の一部は、アノード電極１６２によって反射され、カソード電極１６７を透過して、封止基板２００を通って表示装置１０の表示面に出射する。なお、副画素は、アノード電極が上部電極であり、カソード電極が下部電極である構成を有してもよい。

絶縁基板１５１上に、絶縁層１５２を介して、ボトムゲート電極１５３が形成されている。ボトムゲート電極１５３の上に、下部ゲート絶縁層（第１のゲート絶縁層）１５４が形成されている。下部ゲート絶縁層１５４上に、スイッチングＴＦＴ（Ｔ２）の半導体部及び保持容量Ｃ１の保持容量電極１９１が形成されている。半導体部及び保持容量電極１９１は同一層（半導体層）であり、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ ｓｉｌｉｃｏｎ）で構成される。

半導体部は、ソース１４２、チャネル部１４１Ａ、１４１Ｂ、及びドレイン１４３を含む。ソース１４２及びドレイン１４３は高濃度不純物ドープされた低温ポリシリコンである。本例において、ソース１４２及びドレイン１４３はｐ型半導体である。ソース１４２とドレイン１４３に挟まれたチャネル部１４１Ａ、１４１Ｂは、ｉ型半導体である。

保持容量電極１９１は、ソース１４２及びドレイン１４３と同様に、高濃度不純物ドープされた低温ポリシリコンである。保持容量電極１９１は、ボトムゲート電極１５３と積層方向において対向するように配置されている。保持容量電極１９１、ボトムゲート電極１５３、及び保持容量電極１９１とボトムゲート電極１５３とに挟まれた下部ゲート絶縁層１５４（第２のゲート絶縁層）とが、保持容量Ｃ１を構成する。

スイッチングＴＦＴ（Ｔ２）の半導体部及び保持容量電極１９１上に、上部ゲート絶縁層１５６が形成されている。チャネル部１４１Ａ、１４１Ｂを覆うように、上部ゲート絶縁層１５６上に、走査線１０６が形成されている。走査線１０６は、スイッチングＴＦＴ（Ｔ２）のゲート電極であり、上部ゲート絶縁層１５６を介して、チャネル部１４１Ａ、１４１Ｂと対向する。

走査線１０６と同一層に、駆動ＴＦＴ（Ｔ１）のトップゲート電極１５７が形成されている。図３Ａに示すように、トップゲート電極１５７は、駆動ＴＦＴ（Ｔ１）の半導体部と対向する部分と、駆動ＴＦＴ（Ｔ１）からスイッチングＴＦＴ（Ｔ２）に向かって延びるアーム部とを含む。

走査線１０６及び駆動ＴＦＴ（Ｔ１）のトップゲート電極１５７の層上に、層間絶縁層１５８が形成されている。データ線１０５、電極１８３、及び電源線１０８が、層間絶縁層１５８上に形成されている。これらは同一層において離間して形成されている。層間絶縁層１５８のコンタクトホールに形成されているコンタクト部１７１は、データ線１０５とスイッチングＴＦＴ（Ｔ２）のソース１４２とを相互接続している。層間絶縁層１５８の他のコンタクトホールに形成されているコンタクト部１７５は、電源線１０８と保持容量電極１９１とを相互接続している。

さらに、層間絶縁層１５８の他の三つのコンタクトホールに形成されているコンタクト部１７２、１７３、及び１７４は、それぞれ、電極１８３と、スイッチングＴＦＴ（Ｔ２）のドレイン１４３、駆動ＴＦＴ（Ｔ１）のボトムゲート電極１５３、及び駆動ＴＦＴ（Ｔ１）のトップゲート電極１５７とを相互接続している。ボトムゲート電極１５３とトップゲート電極１５７とはショートしており、同電位である。

データ線１０５、電極１８３、及び電源線１０８の層上に、絶縁性の平坦化層１６１が形成される。そして、絶縁性の平坦化層１６１の上に、アノード電極１６２が形成されている。アノード電極１６２の上に、ＯＬＥＤ素子を分離する絶縁性の画素定義層（Ｐｉｘｅｌ Ｄｅｆｉｎｉｎｇ Ｌａｙｅｒ：ＰＬＤ）１６３が形成されている。

ＯＬＥＤ素子は、積層された、アノード電極１６２、有機発光膜１６６Ｒ又は１６６Ｇ、及びカソード電極１６７（の部分）で構成される。ＯＬＥＤ素子は、画素定義層１６３の開口に形成されている。このように、画素定義層１６３の開口が、各副画素それぞれの発光領域を規定する。

アノード電極１６２の上に、有機発光膜１６６Ｒ又は１６６Ｇが形成されている。有機発光膜１６６Ｒ及び１６６Ｇは、それぞれ、画素定義層１６３の開口及びその周囲において、画素定義層１６３に付着している。有機発光膜１６６Ｒ及び１６６Ｇの上にカソード電極１６７が形成されている。

カソード電極１６７は、透明電極である。カソード電極１６７は、有機発光膜１６６Ｒ及び１６６Ｇからの可視光の全て又は一部を透過させる。カソード電極１６７の上には、キャップ層が形成されてもよい。

１つのカソード電極１６７と１つのアノード電極１６２との間に、１つの有機発光膜が配置されている。より詳しく説明すると、複数のアノード電極１６２は、同一面上（例えば、平坦化層１６１の上）に配置され、１つのアノード電極１６２の上に１つの有機発光膜が配置されている。

ＴＦＴ基板１００と封止基板２００とは所定の間隔で固定される。封止基板２００は、透明な絶縁基板であって、例えばガラス基板である。ＴＦＴ基板１００と封止基板２００との間には空間が保持され、この空間に乾燥した空気等の気体が密封される。この密封構造により、水分等が有機ＥＬ素子へ侵入して劣化されるのを防いでいる。封止基板２００の光出射面（前面）に、λ／４位相差板２０１と偏光板２０２とが配置され、外部から入射した光の反射を抑制する。

なお、封止基板２００と異なる封止構造部を使用することもできる。例えば、無機膜と有機膜の積層構造による薄膜封止（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）構造部や耐透水性の高い可撓性又は不撓性の封止基板で全面を覆う構造等が使用できる。

本実施の形態におけるOLEDのデバイス構造は、いわゆるトップエミッション型である。トップエミッション型の場合、有機発光膜からの光の一部は、アノード電極１６２によって反射され、カソード電極１６７を透過して、封止基板２００を通って表示装置１０の表示面(接触面）に出射する。ＯＬＥＤ素子がキャビティ構造を有する場合、有機発光膜からの光は、反射アノード電極１６２と半透過カソード電極１６７との間において反射を繰り返す。この多重反射により共振波長の光が増幅される共振効果が発生する。共振効果によって副画素の色の波長成分が強調されて、光が半透過の透明カソード電極１６７から表示装置１０の表示面に出射される。

図３Ｃは、主に、画素回路における、駆動ＴＦＴ（Ｔ１）の構造を模式的に示している。駆動ＴＦＴ（Ｔ１）はデュアルゲート構造を有する。絶縁基板１５１上に、絶縁層１５２を介して、ボトムゲート電極１５３が形成されている。ボトムゲート電極１５３の上に、下部ゲート絶縁層１５４が形成されている。

下部ゲート絶縁層１５４上に、駆動ＴＦＴ（Ｔ１）の半導体部が形成されている。駆動ＴＦＴ（Ｔ１）の半導体部は、スイッチングＴＦＴ（Ｔ２）の半導体部と同一層に形成されており、低温ポリシリコンで構成される。

半導体部は、ソース１４７、チャネル部１４５、及びドレイン１４６を含む。ソース１４２及びドレイン１４３は高濃度不純物ドープされた低温ポリシリコンである。本例において、ソース１４７及びドレイン１４６はｐ型半導体である。ソース１４７とドレイン１４６に挟まれたチャネル部１４５は、ｉ型半導体である。

チャネル部１４５を覆うように、上部ゲート絶縁層１５６を介して、トップゲート電極１５７が形成されている。チャネル部１４５は、トップゲート電極１５７とボトムゲート電極１５３との間に挟まれている。当該デュアルゲート構造は、イメージリテンションの原因となるＴＦＴのヒステリシスを、大きく低減することができる。

図３Ｃの例において、ボトムゲート電極１５３の幅（左右方向における長さ）はトップゲート電極１５７の幅より大きい。これらは同一でも、トップゲート電極１５７がより大きくてもよい。

一例において、下部ゲート絶縁層１５４の厚みは、上部ゲート絶縁層１５６の厚み以下、又は、上部ゲート絶縁層１５６の厚み未満である。これにより、駆動ＴＦＴ（Ｔ１）のヒステリシス特性を、さらに小さくすることができる。

駆動ＴＦＴ（Ｔ１）の製造プロセスは、下層から上層に向かって層を順次形成する。下部ゲート絶縁層１５４のプロセスダメージは、上部ゲート絶縁層１５６よりも小さい。下部ゲート絶縁層１５４の膜厚を薄くすることで、ヒステリシス特性を小さくすると共に、駆動ＴＦＴ（Ｔ１）の他の優れた特性を得ることができる。

トップゲート電極１５７の層上に層間絶縁層１５８が形成されている。層間絶縁層１５８上に、電極１８１及び電源線１０８が同層において形成されている。電源線１０８は、上部ゲート絶縁層１５６及び層間絶縁層１５８を貫通するコンタクトホールに形成されているコンタクト部１７７を介して、ソース１４７に接続されている。コンタクト部１７７は、電源線１０８及びソース１４７を相互接続する。

電極１８１及び電源線１０８の層上に、絶縁性の平坦化層１６１が形成されている。絶縁性の平坦化層１６１の上に、アノード電極１６２が形成されている。アノード電極１６２は、電極１８１を介して、駆動ＴＦＴ（Ｔ１）のドレイン１４６に接続されている。

電極１８１は、平坦化層１６１のコンタクトホールに形成されたコンタクト部１７８を介して、アノード電極１６２に接続されている。コンタクト部１７８は、電極１８１及びアノード電極１６２を相互接続する。図３Ａに示すように、アノード電極１６２の一部であって、有機発光膜と重ならない部分が、コンタクト部１７８と接続している。

さらに、電極１８１は、上部ゲート絶縁層１５６及び層間絶縁層１５８を貫通するコンタクトホールに形成されているコンタクト部１７６を介して、ドレイン１４６に接続されている。コンタクト部１７６は、電極１８１及びドレイン１４６を相互接続する。

［製造方法］
ＯＬＥＤ表示装置１０の製造方法の一例を模式的に示す。以下の説明において、同一工程で（同時に）形成される要素は、同一層の要素である。ＯＬＥＤ表示装置１０の製造方法は、まず、ガラス等の絶縁基板１５１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によって例えばシリコン窒化物を堆積して、絶縁層１５２を形成する。

次に、スパッタ法等により絶縁層１５２上に金属材料を堆積し、パターニングを行って、ボトムゲート電極１５３を形成する。図４Ａは、ボトムゲート電極１５３のパターン例を示す。金属材料は、例えば、Ｍｏ、Ｎｂ、Ｗ、又はＭｏとＮｂ若しくはＷとの合金である。

次に、ボトムゲート電極１５３及び絶縁層１５２上に、ＣＶＤ等によって例えばシリコン窒化物を堆積して、下部ゲート絶縁層１５４を形成する。次に、公知の低温ポリシリコンＴＦＴ製造技術を用いて、ポリシシリコン層を形成する。例えば、ＣＶＤ法によってアモルファスシリコンを堆積し、ＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）により結晶化してポリシリコン層を形成できる。

図４Ｂは、ポリシリコン層（半導体層）のパターンを示す。ポリシリコン層は、スイッチングＴＦＴ（Ｔ２）の半導体部４０１、駆動ＴＦＴ（Ｔ１）の半導体部４０２、及び保持容量電極１９１を含む。図４Ｂは、理解の容易のため、形成前のいくつかのコンタクト部をポリシリコン層のパターンと共に示している。

さらに、図４Ｂは、ボトムゲート電極１５３のパターンを破線で示す。なお、保持容量電極１９１は、高濃度の不純物がドープされたポリシリコンで形成されるが、説明の容易のため、ドーピング前のポリシリコン部も保持容量電極１９１と呼ぶ。

図４Ｂに示すように、各ボトムゲート電極１５３は、駆動ＴＦＴ（Ｔ１）の半導体部４０２及び保持容量電極１９１に対向する。つまり、積層方向において、駆動ＴＦＴ（Ｔ１）の半導体部４０２（の一部）はボトムゲート電極１５３の一部と重なり、保持容量電極１９１は、ボトムゲート電極１５３の他の一部と重なる。図４Ｂの例において、保持容量電極１９１の全部が、積層方向において、ボトムゲート電極１５３の一部と重なっている。

次に、ポリシリコン層及び下部ゲート絶縁層１５４上に、ＣＶＤ法等によって、例えばシリコン酸化膜を付着して上部ゲート絶縁層１５６を形成する。更に、スパッタ法等により金属材料を堆積し、パターニングを行って、トップゲート電極１５７及び走査線１０６を含む、Ｍ１金属層を形成する。金属層の金属材料は、例えば、例えばＭｏ、Ｗ、Ｎｂ、ＭｏＷ、ＭｏＮｂ、Ａｌ、Ｎｄ、Ｔｉ、Ｃｕ、Ｃｕ合金、Ａｌ合金、Ａｇ、Ａｇ合金である。金属層は、単層又は複層でもよい。

図４Ｃは、トップゲート電極１５７及び走査線１０６を含む金属層を、下層のポリシリコン層及びボトムゲート電極１５３のパターンと共に示す。図４Ｃは、理解の容易のため、形成前のいくつかのコンタクト部も示す。

トップゲート電極１５７は、駆動ＴＦＴ（Ｔ１）の半導体部４０２及びボトムゲート電極１５３に対向する部分と、駆動ＴＦＴ（Ｔ１）からスイッチングＴＦＴ（Ｔ２）に向かって延びるアーム部とを含む。半導体部４０２の一部は、トップゲート電極１５７に重ならず、トップゲート電極１５７の外側において露出している。保持容量電極１９１は、トップゲート電極１５７に重ならず、トップゲート電極１５７が覆う領域の外側に形成されている。

走査線１０６は、スイッチングＴＦＴ（Ｔ２）の半導体部４０１に対向する。スイッチングＴＦＴ（Ｔ２）の半導体部４０１の一部は、走査線１０６に重ならず、走査線１０６の外側において露出している。

次に、トップゲート電極１５７及び走査線１０６をマスクとして、例えばイオン注入法により、半導体層に高濃度の不純物をドープする（セルフアライメント）。不純物は、例えば、ホウ素元素又はアルミニウム元素を含む。

このドーピング工程により、スイッチングＴＦＴ（Ｔ２）のソース１４２、ドレイン１４３、駆動ＴＦＴ（Ｔ１）のソース１４７、ドレイン１４６が形成されると共に、保持容量電極１９１が完成する。上述のように、保持容量電極１９１は、トップゲート電極１５７の外側において露出しているため、セルフアラインメントによるドーピング工程において、不純物がドープされる。

保持容量電極１９１を、デュアルゲート駆動ＴＦＴの半導体部と同一層に同一プロセスで形成することで、デュアルゲート駆動ＴＦＴのゲート電極の保持容量の一部を構成する保持容量電極１９１を効率的に製造することができる。さらに、保持容量電極１９１をトップゲート電極１５７と積層方向において重なる領域の外に保持容量電極１９１を形成し、セルフアラインで不純物ドープすることで、マスク数を低減することができる。

次に、ＣＶＤ法等によって、例えばシリコン酸化膜等を堆積して、層間絶縁層１５８を形成する。層間絶縁層１５８、上部ゲート絶縁層１５６、及び下部ゲート絶縁層１５４に異方性エッチングを行い、コンタクトホールを開口する。

次に、スパッタ法等によって、例えば、Ｔｉ／Ａｌ／Ｔｉ等のアルミ合金を堆積し、パターニングを行って、Ｍ２金属層を形成する。図４Ｄは、Ｍ２金属層のパターンを示す。金属層は、データ線１０５、電源線１０８、電極１８１、１８３、コンタクト部１７１〜１７７を含む。

次に、感光性の有機材料を堆積し、平坦化層１６１を形成し、アノード電極１６２と駆動ＴＦＴのドレイン１４６とを接続するために、コンタクトホールを開口する。コンタクトホールを形成した平坦化層１６１上に、アノード電極１６２を形成する。アノード電極１６２は、コンタクト部１７８、電極１８１及びコンタクト部１７６を介して、駆動ＴＦＴのドレイン１４６に接続される。

アノード電極１６２は、ＩＴＯ、ＩＺＯ、ＺｎＯ、Ｉｎ_２Ｏ_３等の透明膜、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ｎｄ、Ｉｒ、Ｃｒ又はこれらの化合物金属の反射膜、前記した透明膜の３層を含む。なお、アノード電極１６２の３層構成は、一例であり２層でもよい。

次に、スピンコート法等によって、例えば感光性の有機樹脂膜を堆積し、パターニングを行って画素定義層１６３を形成する。パターニングにより画素定義層１６３には孔が形成され、各副画素のアノード電極１６２が形成された孔の底で露出する。画素定義層１６３により、各副画素の発光領域が分離される。

次に、画素定義層１６３を形成した絶縁基板１５１に対して有機発光材料付着して有機発光膜（有機発光層）を成膜する。ＲＧＢの色毎に、例えば、メタルマスクを使用して、有機ＥＬ材料を成膜して、アノード電極１６２上に、有機発光膜を形成する。

メタルマスクを用いて有機発光材料を選択的に堆積させる場合には、発光領域よりやや大きめの開口部を有するメタルマスクを、順次、絶縁基板１５１にアライメントしてセットし、選択的に各色の有機発光材料を堆積させる。実際に電流が流れるのは画素定義層１６３の開口部のみであるので、この部分が発光領域となる。

有機発光膜は、下層側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光膜は、電子輸送層／発光層／正孔輸送層、電子輸送層／発光層／正孔輸送層／正孔注入層、電子注入層／電子輸送層／発光層／正孔輸送層、又は発光層単独の、いずれの構造を有してもよい。発光層の材料は副画素の色毎に異なり、必要に応じて正孔注入層や正孔輸送層等の膜厚も色毎に制御する。

次に、画素定義層１６３及び有機発光膜（画素定義層１６３の開口における）が露出した、ＴＦＴ基板１００に対して、カソード電極１６７のための金属材料を付着する。金属材料は、有機発光膜上に付着する。

透明カソード電極１６７の層は、例えば、Ｌｉ、Ｃａ、ＬｉＦ／Ｃａ、ＬｉＦ／Ａｌ、Ａｌ、Ｍｇ又はこれらの合金を蒸着して、形成する。カソード電極１６７の膜厚は、光取り出し効率を向上させ良好な視野角依存性を確保するため最適化される。カソード電極１６７の抵抗が高く発光輝度の均一性が損なわれる場合には、さらに、ＩＴＯ、ＩＺＯ、ＺｎＯまたはＩｎ_２Ｏ_３などの透明電極形成用の材料で補助電極層を追加する。カソード電極１６７の形成後、光取り出し効率向上のため、ガラスより屈折率の高い絶縁膜を堆積させキャップ層を形成してもよい。

以上により、ＲＧＢの各副画素に対応するＯＬＥＤ素子が形成され、アノード電極１６２と有機発光膜とが接触した部分（画素定義層１６３の開口内）が各々、赤の発光領域１６５Ｒ、緑発光領域１６５Ｇ、青の発光領域１６５Ｂとなる。

次に、ＴＦＴ基板１００の外周にガラスフリットを塗設し、その上に封止基板２００を載置し、ガラスフリット部をレーザ光により加熱し、溶融させＴＦＴ基板１００と封止基板２００を密封する。その後、封止基板２００の光出射側にλ／４位相差板２０１、偏光板２０２を形成し、ＯＬＥＤ表示装置１０が完成する。

［他の構成例］
図５は、表示領域１２５の他の構成例を示す。表示領域１２５は、図３Ａに示す構成に加え、補助電源線１０２を含む。補助電源線１０２は、ボトムゲート電極１５３と同一層において同一プロセスで形成される。補助電源線１０２は、走査線１０６と同様に、左右方向（行方向）に延び、互いに離間して上下方向（列方向）に配列されている。

補助電源線１０２は、それぞれ、電源線１０８に、下部ゲート絶縁層１５４、上部ゲート絶縁層１５６及び層間絶縁層１５８を貫通するコンタクト部１２１を介して接続されている。コンタクト部１２１は、電源線１０８と補助電源線１０２とを相互接続する。コンタクト部１２１は、保持容量電極１９１（ドープされた半導体部）と接続していてもよい。半導体層補助電源線１０２と電源線１０８とをメッシュ状に配列することで、駆動ＴＦＴ（Ｔ１）それぞれに与える電位をより安定させることができる。

図５の例は、走査線１０６に近接する補助電源線１０２を示すが、補助電源線１０２は他の位置に形成されてもよい。補助電源線１０２の数は、走査線１０６の数と同一、より多い又はより少なくてよい。各補助電源線１０２は全ての電源線１０８にコンタクト部１２１において接続されていても、一部の電源線１０８にコンタクト部１２１において接続されていてもよい。

図６Ａ及び図６Ｂは、画素回路の他の構成例を示す。本構成例において、トップゲート電極１５７、スイッチングＴＦＴ（Ｔ２）のドレイン１４３、及びボトムゲート電極１５３が一つのコンタクトホールに形成された一つのコンタクト部１７９で相互接続されている。コンタクト部１７９は、図３Ｂに示すコンタクト部１７２、１７３、及び１７４を統合して形成されたコンタクト部である。３絶縁層のコンタクトホールは、一回のエッチングで同時に形成される。

このように、Ｍ２金属層、ポリシリコン層及びＭ１金属層を一つのコンタクト部で相互接続することで、コンタクト部の専有面積を低減できる。この結果、例えば、保持容量電極及び保持容量を大きくすることができる。

図７は、接合部（ガラスフリットシール部）３００下に配設された走査ドライバ用配線の例を示す。走査ドライバ１３１及び表示領域１２５は、接合部３００の内側（図７における右側）に配置されている。

走査ドライバ用配線は、ボトムゲート電極１５３と同層の下部配線層３１３と、トップゲート電極１５７と同層（Ｍ１金属層）の上部配線層３１５とを含む。下部配線層３１３と基板１５１との間には絶縁層１５２が形成され、下部配線層３１３と上部配線層３１５との間には、下部ゲート絶縁層１５４及び上部ゲート絶縁層１５６が配置されている。上部配線層３１５と接合部３００との間は、それらと接触する層関絶縁層１５８が配置されている。

このように、接合部３００と重なる領域、つまり、接合部３００と基板１５１との間に走査ドライバ用の配線を設け、配線の一部をＭ１層に配置し、配線の他の部分をボトムゲート電極１５３と同層に配置することで、狭額縁化を実現できる。

ＯＬＥＤ表示装置１０の製造は、下部ゲート絶縁層１５４及び上部ゲート絶縁層１５６を覆うように、ガラスフリットを塗設し、その上に封止基板２００を載置し、ガラスフリット部をレーザ光により加熱し、溶融させＴＦＴ基板１００と封止基板２００を密封する。

このように、接合部（ガラスフリット部）３００は、レーザ光により加熱、溶融されるため、下部配線層３１３（ボトムゲート電極１５３を含む層）と上部配線層３１５（トップゲート電極１５７を含むＭ１金属層）とは、例えば、高融点金属材料で形成される。高融点材料の例は、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｗ（タングステン）、又は高融点金属の合金である。

以上、本発明の実施形態を説明したが、本発明が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ ＯＬＥＤ表示装置、１００ ＴＦＴ基板、１０２ 補助電源線、１０５ データ線
１０６ 走査線、１０８ 電源線、１２１ コンタクト部、１２５ 表示領域、１４１Ａ、１４１Ｂ スイッチングＴＦＴのチャネル部、１４２ スイッチングＴＦＴのソース、１４３ スイッチングＴＦＴのドレイン、１４５ 駆動ＴＦＴのチャネル部、１４６ 駆動ＴＦＴのドレイン、１４７ 駆動ＴＦＴのソース、１５１ 絶縁基板、１５２ 絶縁層、１５３ ボトムゲート電極、１５４ 下部ゲート絶縁層、１５６ 上部ゲート絶縁層、１５７ トップゲート電極、１５８ 層間絶縁層、１６１ 平坦化層、１６２ アノード電極、１６３ 画素定義層、１６５Ｒ 赤発光領域、１６５Ｇ 緑発光領域、１６５Ｂ 青発光領域、１６６Ｒ 赤有機発光膜、１６６Ｇ 緑有機発光膜、１６７ カソード電極、１７１〜１７９ コンタクト部、１８１、１８３ 電極、１９１ 保持容量電極、２００ 封止基板、３００ 接合部（ガラスフリットシール部）、３１３、３１５ 走査ドライバ用配線層、４０１ スイッチングＴＦＴの半導体部、４０２ 駆動ＴＦＴの半導体部

Claims (15)

1. ＯＬＥＤ表示装置の画素の光量を制御する回路であって、
   有機発光膜に電流を供給する第１の薄膜トランジスタと、
   前記第１の薄膜トランジスタのゲート電位を維持する保持容量と、を含み、
   前記第１の薄膜トランジスタは、
   ボトムゲート電極と、
   前記ボトムゲート電極より上層において、前記ボトムゲート電極の一部と重なるように形成されたチャネル部と、
   前記チャネル部と前記ボトムゲート電極との間に形成された第１のゲート絶縁層と、
   前記チャネル部よりも上層において、前記チャネル部と重なるように形成され、前記ボトムゲート電極と接続された、トップゲート電極と、
   前記チャネル部と前記トップゲート電極との間に形成された第２のゲート絶縁層と、を含み、
   前記保持容量は、
   前記チャネル部と同層において前記トップゲート電極と重なる領域の外に形成され、前記ボトムゲート電極の一部と前記第１のゲート絶縁層を介して重なり、不純物半導体で形成された、保持容量電極を含む、回路。
2. 請求項１に記載の回路であって、
   前記第１のゲート絶縁層の厚みは、前記第２のゲート絶縁層の厚み以下である、回路。
3. 請求項１に記載の回路であって、
   前記第１の薄膜トランジスタのゲート及び前記保持容量に信号を与える第２の薄膜トランジスタをさらに含み、
   前記第２の薄膜トランジスタは、
   前記第１の薄膜トランジスタの前記チャネル部と同層における半導体部を含み、
   前記半導体部は、前記第２の薄膜トランジスタのチャネル部と前記第２の薄膜トランジスタの前記チャネル部に連続する不純物ドープ部とを含み、
   前記不純物ドープ部、前記第１の薄膜トランジスタの前記ボトムゲート電極、及び前記第１の薄膜トランジスタの前記トップゲート電極は、共通のコンタクトホールにおいて相互接続されている、回路。
4. 請求項３に記載の回路であって、
   前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、第１の基板上において、前記第１の基板と前記第１の基板と対向する第２の基板とを接合する接合部より内側に、配置され、
   前記回路は、
   前記第２の薄膜トランジスタのドライバ回路と、
   前記接合部下に配置され、前記ドライバ回路のための、前記ボトムゲート電極と同層配線層と前記トップゲート電極と同層の配線層と、をさらに含む、回路。
5. 請求項１に記載の回路であって、
   前記トップゲート電極より上層において、互いに離間して第１の方向に延びる複数の電源配線と、
   前記第１の方向と異なる第２の方向に延び、前記ボトムゲート電極と同層に形成され、前記複数の電源配線とコンタクト部により接続された、複数の補助電源配線と、をさらに含む、回路。
6. ＯＬＥＤ表示装置であって、
   第１の基板上に配置され、複数の画素であって、各画素が、有機発光膜と、前記有機発光膜を挟む下部電極及び上部電極とを含む、複数の画素と、
   前記複数の画素それぞれへ供給する電流を制御して前記複数の画素それぞれの発光量を制御する、複数の画素回路と、を含み、
   前記複数の画素回路のそれぞれは、
   前記下部電極を介して前記有機発光膜に電流を供給する第１の薄膜トランジスタと、
   前記第１の薄膜トランジスタのゲート電位を維持する保持容量と、を含み、
   前記第１の薄膜トランジスタは、
   ボトムゲート電極と、
   前記ボトムゲート電極より上層において、前記ボトムゲート電極の一部と重なるように形成されたチャネル部と、
   前記チャネル部と前記ボトムゲート電極との間に形成された第１のゲート絶縁層と、
   前記チャネル部よりも上層において、前記チャネル部と重なるように形成され、前記ボトムゲート電極と接続された、トップゲート電極と、
   前記チャネル部と前記トップゲート電極との間に形成された第２のゲート絶縁層と、を含み、
   前記保持容量は、
   前記チャネル部と同層において前記トップゲート電極と重なる領域の外に形成され、前記ボトムゲート電極の一部と前記第１のゲート絶縁層を介して重なり、不純物ドープされた半導体で形成された、保持容量電極を含む、ＯＬＥＤ表示装置。
7. 請求項６に記載のＯＬＥＤ表示装置であって、
   前記第１のゲート絶縁層の厚みは、前記第２のゲート絶縁層の厚み以下である、ＯＬＥＤ表示装置。
8. 請求項６に記載のＯＬＥＤ表示装置であって、
   前記複数の画素回路のそれぞれは、
   前記第１の薄膜トランジスタのゲート及び前記保持容量に信号を与える第２の薄膜トランジスタをさらに含み、
   前記第２の薄膜トランジスタは、
   前記第１の薄膜トランジスタの前記チャネル部と同層における半導体部を含み、
   前記半導体部は、前記第２の薄膜トランジスタのチャネル部と前記第２の薄膜トランジスタの前記チャネル部に連続する不純物ドープ部とを含み、
   前記不純物ドープ部、前記第１の薄膜トランジスタの前記ボトムゲート電極、及び前記第１の薄膜トランジスタの前記トップゲート電極は、共通のコンタクトホールにおいて相互接続されている、ＯＬＥＤ表示装置。
9. 請求項８に記載のＯＬＥＤ表示装置であって、
   前記第１の基板に対向する第２の基板と、
   前記複数の画素回路を囲むように配置され、前記第１の基板と前記第２の基板とを接合する、接合部と、
   前記接合部よりも内側に配置された、前記第２の薄膜トランジスタのドライバ回路と、
   前記接合部下に配置され、前記ドライバ回路のための、前記ボトムゲート電極と同層配線層と前記トップゲート電極と同層の配線層と、をさらに含む、ＯＬＥＤ表示装置。
10. 請求項６に記載のＯＬＥＤ表示装置であって、
    前記トップゲート電極より上層において、互いに離間して第１の方向に延びる複数の電源配線と、
    前記第１の方向と異なる第２の方向に延び、前記ボトムゲート電極と同層に形成され、前記複数の電源配線とコンタクト部により接続された、複数の補助電源配線と、をさらに含む、ＯＬＥＤ表示装置。
11. ＯＬＥＤ表示装置の製造方法であって、
    前記ＯＬＥＤ表示装置は、
    複数の画素であって、各画素が、有機発光膜と、前記有機発光膜を挟む下部電極及び上部電極とを含む、複数の画素と、
    前記複数の画素それぞれへ供給する電流を制御して前記複数の画素それぞれの発光量を制御する、複数の画素回路と、を含み、
    前記複数の画素回路の各画素回路は、前記下部電極を介して前記有機発光膜に電流を供給する第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電位を維持する保持容量と、を含み、
    前記製造方法は、
    第１の基板上に前記第１の薄膜トランジスタのボトムゲート電極を形成する、第１ステップと、
    前記ボトムゲート電極の上に第１のゲート絶縁層を形成する、第２ステップと、
    前記第１のゲート絶縁層の上に、前記ボトムゲート電極の一部と重なる前記第１の薄膜トランジスタのチャネル部と、前記ボトムゲート電極の他の一部と重なる前記保持容量の保持容量電極とを含む、半導体層を形成する、第３ステップと、
    前記半導体層の上に第１のゲート絶縁層を形成する、第４ステップと、
    前記第１のゲート絶縁層の上に、前記保持容量電極と重なる領域の外に、前記チャネル部と重なる前記第１の薄膜トランジスタのトップゲート電極を形成する、第５ステップと、
    前記トップゲート電極をマスクとして不純部を前記半導体層に注入する、第６ステップと、を含む、製造方法。
12. 請求項１１に記載の製造方法であって、
    前記第１のゲート絶縁層の厚みは、前記第１のゲート絶縁層の厚み以下である、製造方法。
13. 請求項１１に記載の製造方法であって、
    前記複数の画素回路のそれぞれは、前記第１の薄膜トランジスタのゲート及び前記保持容量に信号を与える第２の薄膜トランジスタをさらに含み、
    前記半導体層は、前記第２の薄膜トランジスタのチャネル部を含む半導体部をさらに含み、
    第５ステップは、前記第１のゲート絶縁層の上に、前記第２の薄膜トランジスタの前記チャネル部と重なる前記第２の薄膜トランジスタのトップゲート電極をさらに形成し、
    前記製造方法は、さらに、
    前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタの前記トップゲート電極の上に、第３の絶縁層を形成するステップと、
    前記第１のゲート絶縁層、前記第１のゲート絶縁層、及び前記第３の絶縁層を貫通し、前記第２の薄膜トランジスタの不純物ドープ部、前記第１の薄膜トランジスタのボトムゲート電極、及び前記第１の薄膜トランジスタのトップゲートが露出するコンタクトホールを形成するステップと、
    前記コンタクトホールに相互接続電極を形成するステップと、をさらに含む、製造方法。
14. 請求項１３に記載の製造方法であって、
    前記第１ステップは、前記複数の画素回路の外側に、前記第２の薄膜トランジスタのドライバ回路の下部配線を形成することをさらに含み、
    前記第５ステップは、前記複数の画素回路の外側に、前記第２の薄膜トランジスタのドライバ回路の上部配線を形成することをさらに含み、
    前記製造方法は、
    前記下部配線及び前記上部配線を覆うように、前記第１の基板上にガラスフリットを塗設し、前記ガラスフリット上に第２の基板を載置し、前記ガラスフリットをレーザ光により加熱し、溶融させて、前記第１の基板と前記第２の基板とを接合するステップをさらに含む、製造方法。
15. 請求項１１に記載の製造方法であって、
    前記第１ステップは、前記ボトムゲート電極と同時に、第１の方向に延びる複数の補助電源配線をさらに形成し、
    前記製造方法は、さらに、
    前記第１の薄膜トランジスタの前記トップゲート電極より上層において、互いに離間して前記第１の方向と異なる第１の方向に延び、前記複数の画素に対する電流を伝送する複数の電源配線を形成する、ステップと、
    前記複数の補助電源配線と前記複数の電源配線とを相互接続するステップと、を含む、製造方法。

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