CN205828388U - 一种阵列基板及显示面板 - Google Patents

Abstract

本实用新型公开一种阵列基板及显示面板，涉及显示技术领域，用于解决窄边框显示面板中信号延迟不一致的问题。所述阵列基板，包括：衬底基板，设置于衬底基板的显示区域内的多条第一类信号线和设置于衬底基板的边框区域内的多条第一外围连接线，覆盖在多条第一外围连接线上的绝缘层以及设置于绝缘层上的多个电极；其中，每条第一外围连接线与一条第一类信号线对应相连，多个电极与多条第一外围连接线一一对应设置，且电极和对应的第一外围连接线之间的正对面积，与第一外围连接线的电阻值呈反比。本实用新型提供的阵列基板及显示面板用于窄边框显示面板。

Description

一种阵列基板及显示面板

技术领域

本实用新型涉及显示技术领域，尤其涉及一种阵列基板及显示面板。

背景技术

显示面板的阵列基板包括显示区域和围绕显示区域的边框区域，显示区域内设有多条信号线，所述信号线例如为栅线和/或数据线，每条信号线都对应连接有用于提供扫描信号或数据信号的外围连接线，各外围连接线位于边框区域内，但由于各外围连接线所连接的信号线的位置不同，使得不同外围连接线的走线长度不同，造成各外围连接线的电阻值存在差异，进而导致各外围连接线的RC常数不同，这使得阵列基板中各扫描信号或数据信号在传输过程中产生不一致的信号延迟，造成显示面板的显示效果下降。其中，所述RC常数是指相应外围连接线的电阻与由该外围连接线所引起的寄生电容的乘积。

为了降低阵列基板中信号延迟不一致对显示效果造成的不良影响，在边框区域布置外围连接线时通常采用等电阻布线的方式，如图1所示，即将布线空间的长度较小的外围连接线设置为蛇形绕线结构，通过在蛇形绕线结构中设置多个蛇形单元体1以在同样长度的空间中容纳更长的走线，增大布线空间的长度较小的信号连接线的电阻值，使各外围连接线的电阻值相近或相等，从而使各外围连接线的RC常数相近或相同，进而使各扫描信号或数据信号的信号延迟基本一致或一致。

但是，随着对显示面板边框宽度的要求越来越窄，各外围连接线的布线空间一再被压缩，导致在布线空间的长度较小的外围连接线中能增加的绕线单元体的数量受限，而无法充分增加相应外围连接线的电阻值，使得各外围连接线要得到相同的RC常数非常困难，各外围连接线提供的扫描信号或数据信号在传输过程中产生不一致的信号延迟。

实用新型内容

本实用新型的目的在于提供一种阵列基板及显示面板，用于解决窄边框显示面板中信号延迟不一致的问题。

为了实现上述目的，本实用新型提供如下技术方案：

本实用新型提供了一种阵列基板，包括衬底基板，以及设置于衬底基板的显示区域内的多条信号线，多条信号线中包括多条第一类信号线；该阵列基板还包括设置于衬底基板的边框区域内的多条第一外围连接线，每条第一外围连接线与一条第一类信号线对应相连，第一外围连接线用于为对应的第一类信号线提供信号；覆盖在多条第一外围连接线上的绝缘层；设置于绝缘层上的多个电极，多个电极与多条第一外围连接线一一对应设置，且相对应的电极和第一外围连接线的正对面积，与第一外围连接线的电阻值呈反比。

与现有技术相比，本实用新型提供的阵列基板具有如下有益效果：

本实用新型提供的阵列基板，在原有多条第一外围连接线的基础上覆盖绝缘层，并在绝缘层上设置与多条第一外围连接线一一对应的多个电极，各电极与对应的第一外围连接线形成电容，这样就可以通过控制该电容的大小来调整第一外围连接线引起的寄生电容C，使得不同电阻值R的各第一外围连接线所引起的寄生电容C的大小不同。

而且，电极和对应的第一外围连接线的正对面积S，与对应的第一外围连接线的电阻值R呈反比，且由于电极和对应的第一外围连接线的正对面积S，与电极和对应的第一外围连接线形成的电容呈正比，电极与对应的第一外围连接线形成的电容越小，则第一外围连接线所引起的寄生电容C越小，因此，当第一外围连接线的电阻值R越大时，第一外围连接线引起的寄生电容C越小。

因此，虽然各个第一外围连接线因走线长度不同而导致其电阻值R不同，但是可以利用第一外围连接线的电阻值R越大、其寄生电容C越小的这种结构特性，使得各第一外围连接线具备相同的RC常数，保证阵列基板中的各信号在传输过程中产生一致的信号延迟。

本实用新型还提供了一种显示面板，该显示面板包括上述技术方案提供的阵列基板。与现有技术相比，本实用新型提供的显示面板所能实现的有益效果，与上述技术方案提供的阵列基板所能达到的有益效果相同，在此不做赘述。

附图说明

此处所说明的附图用来提供对本实用新型的进一步理解，构成本实用新型的一部分，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1为现有技术中等电阻布线的蛇形绕线结构示意图；

图2为本实用新型实施例提供的阵列基板的布线结构示意图；

图3为本实用新型实施例提供的阵列基板的剖面结构示意图一；

图4为本实用新型实施例提供的阵列基板的剖面结构示意图二；

图5为本实用新型实施例提供的阵列基板的剖面结构示意图三。

附图标记：

1-蛇形单元体， 2-衬底基板，

3-显示区域， 4-边框区域，

5-第一类信号线， 6-第二类信号线，

7-第一外围连接线， 8-第二外围连接线，

9-绝缘层， 10-电极，

11-栅线， 12-数据线，

13-栅外围连接线， 14-数据外围连接线。

具体实施方式

为便于理解，下面结合说明书附图，对本实用新型实施例提供的阵列基板及显示面板进行详细描述。

参阅图2和图3，本实用新型实施例提供的阵列基板，包括衬底基板2，以及多条信号线，多条信号线设置于衬底基板2的显示区域3内，多条信号线中包括多条第一类信号线5；该阵列基板还包括设置于衬底基板2的边框区域4内的多条第一外围连接线7，每条第一外围连接线7与一条第一类信号线5对应相连，第一外围连接线7用于向对应的第一类信号线5提供信号；该阵列基板还包括覆盖在多条第一外围连接线7上的绝缘层9、设置于绝缘层9上的多个电极10，多个电极10与多条第一外围连接线7一一对应设置，且电极10和对应的第一外围连接线7之间的正对面积S，与第一外围连接线7的电阻值R₁呈反比。

具体实施时，各电极10与对应的第一外围连接线7形成电容,通过控制该电容调整第一外围连接线7所引起的寄生电容C₁，使得不同电阻值R₁的各第一外围连接线所引起的寄生电容C₁的大小不同；

通过控制电极10和对应的第一外围连接线7的正对面积S的大小，使得该正对面积S与对应的第一外围连接线7的电阻值R₁呈反比；上述电极10和对应的第一外围连接线7的正对面积S，具体是指电极10在对应的第一外围连接线7上的垂直投影，与该第一外围连接线7相互重叠的面积；

而电极10和对应的第一外围连接线7的正对面积S，与电极10和对应的第一外围连接线7形成的电容呈正比，且电极10与对应的第一外围连接线7形成的电容越小，则第一外围连接线7所引起的寄生电容C₁越小，使得不同电阻值R₁的各第一外围连接线7可以具备相同的R₁C₁常数，保证阵列基板中各信号在传输过程中产生一致的信号延迟。

通过上述具体实施过程可知，本实用新型实施例提供的阵列基板，在原有多条第一外围连接线7的基础上覆盖绝缘层9，并在绝缘层9上设置与多条第一外围连接线7一一对应的多个电极10，各电极10与对应的第一外围连接线7形成电容，则通过控制该电容调整第一外围连接线7所引起的寄生电容C₁，使得各第一外围连接线7所引起的寄生电容C₁的大小不同。而且，电极10与对应的第一外围连接线7具有以下三种特性关系：

1、电极10和对应的第一外围连接线7的正对面积S，与对应的第一外围连接线7的电阻值R₁呈反比，即当第一外围连接线7的电阻值R₁越大时，该第一外围连接线7与对应的电极10之间的正对面积S越小；

2、电极10和对应的第一外围连接线7的正对面积S，与电极10和对应的第一外围连接线7形成的电容呈正比，即当电极10和对应的第一外围连接线7的正对面积S越小时，电极10和对应的第一外围连接线7形成的电容越小；

3、第一外围连接线7所引起的寄生电容C₁，与电极10和对应的第一外围连接线7形成的电容呈同向变化，即电极10和对应的第一外围连接线7形成的电容越大，则第一外围连接线7所引起的寄生电容C₁越大，或电极10和对应的第一外围连接线7形成的电容越小，则第一外围连接线7所引起的寄生电容C₁越小。

通过上述三种特性关系的相互关联，可以清楚的推出，在第一外围连接线7具有较大电阻值R₁时，第一外围连接线7所引起的寄生电容C₁较小，因此，虽然各个第一外围连接线7因走线长度不同而导致其电阻值R₁不同，但是可以利用第一外围连接线7的电阻值R₁越大、其寄生电容C₁越小的这种结构特性，使得各第一外围连接线7具备相同的R₁C₁常数，保证阵列基板中的各信号在传输过程中产生一致的信号延迟，以提高显示面板的显示效果；其中，R₁C₁常数是指相应各第一外围连接线7的电阻值R₁与由该第一外围连接线7所引起的寄生电容C₁的乘积。

需要说明的是，上述实施例中，电极10和对应的第一外围连接线7正对面积S的大小，以及第一外围连接线7的电阻值R₁的大小，均是通过实施例提供的阵列基板中电极10和第一外围连接线7的结构特性限定的，即通过使阵列基板中电极10和第一外围连接线7具有不同尺寸的结构，调整电极10和对应的第一外围连接线7正对面积S的大小，以及第一外围连接线7的电阻值R₁的大小。

值得注意的是，设置于衬底基板2的边框区域4内的多条第一外围连接线7的布线可以有多种选择，但考虑到使各第一外围连接线7有效利用边框区域4内的布线空间而获得较为相近的电阻值，优选的，第一外围连接线7选用蛇形绕线。

而且，当第一外围连接线7选用蛇形绕线时，各第一外围连接线7具体又可以为矩形蛇形绕线或梯形蛇形绕线，矩形蛇形绕线是指蛇形绕线中的蛇形单元体1的形状呈矩形，梯形蛇形绕线是指蛇形绕线中的蛇形单元体1的形状呈梯形。

需要说明的是，对于各第一外围连接线7的材料不进行限定，只要能实现扫描信号的传输即可；对于各电极10的材料也不进行限定，只要能使各电极10与对应的各第一外围连接线7形成电容即可；当然，各第一外围连接线7和各电极10可以使用相同材质，也可以使用不同材质。在本实施例中，各第一外围连接线7的材质可以选用金属单质、合金或金属氧化物等。

而为了减小各第一外围连接线7的电阻值R₁，优选的，第一外围连接线7选用铝制蛇形绕线或铜制蛇形绕线；铝或铜具备较低的电阻率，在等长度的金属蛇形绕线中，铝制蛇形绕线或铜制蛇形绕线具有较小的电阻值，可以减少扫描信号的信号传输损耗。而为了方便阵列基板的备料加工，优选的，电极10与第一外围连接线7选用相同的铝材质或铜材质，电极10具体为铝制薄膜或铜制薄膜。

具体的，在上述实施例的阵列基板中，多条第一类信号线5包括多条栅线11和多条数据线12，而栅线11和数据线12的排布方式可以有多种，在本实施例中，栅线11设置于衬底基板2与绝缘层9之间，数据线12设置于绝缘层9上；至于与各第一外围连接线7一一对应相连的第一类信号线5则可以是栅线11、数据线12，或既包括栅线11也包括数据线12，下面结合附图分别进行详细说明。

当与各第一外围连接线7一一对应相连的第一类信号线5为栅线11时，第一外围连接线7向第一类信号线5提供的信号为扫描信号；当与各第一外围连接线7一一对应相连的第一类信号线5为数据线12时，第一外围连接线7向第一类信号线5提供的信号为数据信号。

当栅线11与各第一外围连接线7一一对应相连时，如果各第一外围连接线7的电阻值不相等，则栅线11接收到的多个扫描信号存在较为明显的信号延迟不一致，为了避免这种问题，以保证良好的显示效果，参阅图3，作为本实用新型实施例提供的一种具体结构，在上述实施例的基础上，栅线11与第一外围连接线7对应相连，通过使各第一外围连接线7具有相同的R₁C₁常数，使栅线11接收到信号延迟保持一致的多个扫描信号；且第一外围连接线7与栅线11同层设置，电极10与数据线12同层设置，这样就可以有效利用阵列基板的空闲位置；而且，当第一外围连接线7与栅线11同层设置，电极10与数据线12同层设置时，第一外围连接线7与栅线11还可以在同一次构图工艺中形成，电极10与数据线12还可以在同一次构图工艺中形成，能够使第一外围连接线7的制备兼容于栅线11的制备工序中，电极10的制备兼容于数据线12的制备工序中，从而不会增加额外的用于制备第一外围连接线7和电极10的工序。

当数据线12与各第一外围连接线7一一对应相连时，如果各第一外围连接线7的电阻值不相等，则数据线12接收到的多个数据信号存在较为明显的信号延迟不一致，为了避免这种问题，以保证良好的显示效果，参阅图4，作为本实用新型实施例提供的第二种具体结构，在上述实施例的基础上，数据线12与第一外围连接线7对应相连，通过使各第一外围连接线7具有相同的R₁C₁常数，使数据线12接收到信号延迟保持一致的多个数据信号；且第一外围连接线7与数据线12同层设置，电极10与栅线11同层设置，这样就可以有效利用阵列基板的空闲位置；而且，当第一外围连接线7与数据线12同层设置，电极10与栅线11同层设置时，第一外围连接线7与数据线12还可以在同一次构图工艺中形成，电极10与栅线11还可以在同一次构图工艺中形成，能够使第一外围连接线7的制备兼容于数据线12的制备工序中，电极10的制备兼容于栅线11的制备工序中，从而不会增加额外的用于制备第一外围连接线7和电极10的工序。

当与各第一外围连接线7一一对应相连的第一类信号线5既可以为栅线11，也可以为数据线12时，多条第一外围连接线7包括多条栅外围连接线13和多条数据外围连接线14，与栅线11对应相连的第一外围连接线7为栅外围连接线13，与数据线12对应相连的第一外围连接线7为数据外围连接线14。为了在避免栅线11接收到信号延迟不一致的扫描信号的同时，避免数据线12接收到信号延迟不一致的数据信号，参阅图5，作为本实用新型实施例提供的第三种具体结构，栅外围连接线13与栅线11对应相连，数据外围连接线14与数据线12对应相连，在上述实施例的基础上，通过使各栅外围连接线13具有相同的R₁C₁常数，使栅线11接收到信号延迟保持一致的多个扫描信号，同时通过使各数据外围连接线14具有相同的R₁C₁常数，使数据线12接收到信号延迟保持一致的多个数据信号；且栅外围连接线13与栅线11同层设置，数据外围连接线14与数据线12同层设置，这样就可以有效利用阵列基板的空闲位置；而且，当栅外围连接线13与栅线11同层设置，数据外围连接线14与数据线12同层设置时，栅外围连接线13与栅线11还可以在同一次构图工艺中形成，数据外围连接线14与数据线12还可以在同一次构图工艺中形成，能够使栅外围连接线13的制备兼容于栅线11的制备工序中，数据外围连接线14的制备兼容于数据线12的制备工序中，从而不会增加额外的用于制备栅外围连接线13和数据外围连接线14的工序。

另外，当栅外围连接线13与栅线11对应相连时，与栅外围连接线13对应设置的电极10可以和数据线12同层设置，也可以和其他膜层同层设置；当数据外围连接线14与数据线12对应相连时，与数据外围连接线14对应设置的电极10可以和栅线11同层设置，也可以和其他膜层同层设置。

为了有效利用阵列基板中的空闲位置，且不增加额外的用于制备与栅外围连接线13、数据外围连接线14对应设置电极10的工序，继续参阅图5，在本实施例中，优选的，栅外围连接线13对应设置的各电极10与数据线12同层设置，而且栅外围连接线13对应设置的各电极10与数据线12还可以在同一次构图工艺中形成；数据外围连接线14对应设置的各电极10与栅线11同层设置，而且数据外围连接线14对应设置的各电极10与栅线11还可以在同一次构图工艺中形成。

在上述实施例的基础上，多条信号线还可以包括至少一条第二类信号线6，对应的，上述阵列基板还包括至少一条第二外围连接线8，第二外围连接线8与第二类信号线6一一对应相连，用于向对应的第二类信号线6提供信号，各第一外围连接线7的电阻值R₁均小于各第二外围连接线8的电阻值R₂。

本实施例中由于各第一外围连接线7的电阻值R₁均小于各第二外围连接线8的电阻值R₂，在假设第一外围连接线7和第二外围连接线8均对应设置有同样结构的电极的情况下，依照第一外围连接线7对应设置电极时所具有的“第一外围连接线的电阻值R₁越大，第一外围连接线引起的寄生电容C₁越小”的特性，可以推出具有越大电阻值R₂的第二外围连接线8所引起的寄生电容C₂越小。

而为了使各第一外围连接线7和各第二外围连接线8在具有相同RC常数的前提下，各第一外围连接线7的R₁C₁常数和各第二外围连接线8的R₂C₂常数保持最小值，则选择使具有最大电阻值R₂的第二外围连接线8所引起的寄生电容C₂最小，并将该第二外围连接线8的R₂C₂常数作为各第一外围连接线7的R₁C₁常数所允许的目标值，使各第一外围连接线7的R₁C₁常数与该R₂C₂常数相等。

具体的，本实施例并未在具有最大电阻值R₂的第二外围连接线8上对应设置电极，这样就使得该具有最大电阻值R₂的第二外围连接线8不会引入更多的电容，从而导致该具有最大电阻值R₂的第二外围连接线8所引起的寄生电容C₂增大，也就能保证该具有最大电阻值R₂的第二外围连接线8具有最小的寄生电容C₂，使得该具有最大电阻值R₂的第二外围连接线8保持最小的R₂C₂常数。

换句话说，在具有同样最大电阻值R₂的第二外围连接线8的基础上，相对设有电极的第二外围连接线8的寄生电容C₂，未设置电极的第二外围连接线8的寄生电容C₂最小。

通过将获取的第二外围连接线8最小的R₂C₂常数作为各第一外围连接线7的R₁C₁常数所允许的目标值，并控制各第一外围连接线7与对应电极10的正对面积S的大小，对各第一外围连接线7的R₁C₁常数进行调整，使各第一外围连接线7的R₁C₁常数在保持自身一致的情况下，与第二外围连接线8的最小的R₂C₂常数也保持一致，这样就可以保证各第一外围连接线7与各第二外围连接线8整体上具有一致的最小RC常数。

而且由于各第一外围连接线7与各第二外围连接线8传输信号时产生的信号延迟与对应的R₁C₁常数、R₂C₂常数有关，即R₁C₁常数、R₂C₂常数越大，则各第一外围连接线7与各第二外围连接线8传输信号时产生的信号延迟越严重，因此，使各第一外围连接线7与各第二外围连接线8具有一致的最小RC常数，可以保证各第一外围连接线7与各第二外围连接线8在传输信号时产生一致的信号延迟，且该信号延迟最小，有利于提高显示效果。

需要补充的是，上述实施例中提到的第一外围连接线7和第二外围连接线8均属于同一种外围连接线，二者具有相同的结构和功能，对其进行第一和第二的划分只是为了清楚说明上述实施例中各不同结构的连接关系，即，将电阻值较小且对应设置电极的外围连接线限定为第一外围连接线7，而将电阻值较大且未对应设置电极的外围连接线限定为第二外围连接线，此外并无其他实质限定。而且，上述实施例中提到的还可以包括至少一条第二外围连接线8，是指将外围连接线中具有最大的电阻值的那一条外围连接线限定为第二外围连接线8；若同时存在多条电阻值相同且均为最大值的外围连接线时，则将这多条外围连接线限定为第二外围连接线8；此外，上述实施例中提到的第二外围连接线8也可以没有，即全部的外围连接线均为第一外围连接线7，均对应设置有电极。

另外，上述实施例中提到的第一类信号线5和第二类信号线6均属于同一种信号线，二者具有相同的结构和功能，对其进行第一类和第二类的划分只是为了清楚说明上述实施例中各不同结构的连接关系，即，将与第一外围连接线7对应相连的信号线限定为第一类信号线5，将与第二外围连接线8对应相连的信号线限定为第二类信号线8，此外并无其他实质限定。当不存在第二外围连接线8时，对应的，上述实施例中提到的第二类信号线6也不存在，即全部的信号线均为第一类信号线5，均与第一外围连接线7对应相连。

本实用新型实施例还提供了一种显示面板，所述显示面板包括上述实施例提供的阵列基板。所述显示面板的阵列基板与上述实施例中的阵列基板具有的优势相同。由于本实用新型实施例提供的显示面板由上述实施例提供的阵列基板传输信号并显示图像，而上述实施例提供的阵列基板在传输信号时产生一致的信号延迟，且保持最小的信号延迟，这样显示面板就不会出现因信号延迟不一致而导致的图像信号失真，因此，有利于提高显示面板的显示效果。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种阵列基板，包括衬底基板，以及多条信号线，其特征在于，所述多条信号线中包括多条第一类信号线；所述阵列基板还包括：设置于所述衬底基板的边框区域内的多条第一外围连接线，每条所述第一外围连接线与一条所述第一类信号线对应相连，所述第一外围连接线用于向对应的第一类信号线提供信号；

覆盖在多条所述第一外围连接线上的绝缘层；

设置于所述绝缘层上的多个电极，所述多个电极与所述多条第一外围连接线一一对应设置，且电极和对应的第一外围连接线的正对面积，与第一外围连接线的电阻值呈反比。

2.根据权利要求1所述的阵列基板，其特征在于，所述多条第一类信号线包括多条栅线和多条数据线，所述栅线设置于所述衬底基板与所述绝缘层之间，所述数据线设置于所述绝缘层上；

所述栅线与所述第一外围连接线对应相连，所述第一外围连接线与所述栅线同层设置，所述电极与所述数据线同层设置。

3.根据权利要求1所述的阵列基板，其特征在于，所述多条第一类信号线包括多条栅线和多条数据线，所述栅线设置于所述衬底基板与所述绝缘层之间，所述数据线设置于所述绝缘层上；

所述数据线与所述第一外围连接线对应相连，所述第一外围连接线与所述数据线同层设置，所述电极与所述栅线同层设置。

4.根据权利要求1所述的阵列基板，其特征在于，所述多条第一类信号线包括多条栅线和多条数据线，所述栅线设置于所述衬底基板与所述绝缘层之间，所述数据线设置于所述绝缘层上；

所述多条第一外围连接线包括多条栅外围连接线和多条数据外围连接线，与所述栅线对应相连的第一外围连接线为栅外围连接线，与所述数据线分别对应相连的第一外围连接线为数据外围连接线，所述栅外围连接线与所述栅线同层设置，所述数据外围连接线与所述数据线同层设置。

5.根据权利要求4所述的阵列基板，其特征在于，与所述栅外围连接线对应设置的各电极与所述数据线同层设置。

6.根据权利要求4所述的阵列基板，其特征在于，与所述数据外围连接线对应设置的各电极与所述栅线同层设置。

7.根据权利要求1～6任一项所述的阵列基板，其特征在于，所述多条信号线还包括至少一条第二类信号线，所述阵列基板还包括至少一条第二外围连接线，所述第二外围连接线与所述第二类信号线一一对应相连，用于向对应的第二类信号线提供信号，各所述第一外围连接线的电阻值均小于各所述第二外围连接线的电阻值。

8.根据权利要求1～6任一项所述的阵列基板，其特征在于，

各所述第一外围连接线为铝制蛇形绕线；或，

各所述第一外围连接线为铜制蛇形绕线。

9.根据权利要求1～6任一所述的阵列基板，其特征在于，所述电极为铝制薄膜或铜制薄膜。

10.一种显示面板，其特征在于，包括权利要求1～9任一项所述的阵列基板。