CN211629115U - 像素单元、显示基板及显示装置 - Google Patents

Abstract

本申请提供了一种像素单元、显示基板及显示装置，属于显示技术领域。该像素单元中，存储电容包括依次层叠的第一电极、第二电极和第三电极。由于每相邻两层电极可以形成一电容，因此该存储电容可以由并联的两个电容组成，相应的，该存储电容的容值即为该并联的两个电容的容值之和。相对于相关技术，本申请记载的像素单元中存储电容的容值更大，进而，该像素单元包括的发光元件的发光准确度更高，包括该像素单元的显示基板显示效果较好。

Description

像素单元、显示基板及显示装置

技术领域

本公开涉及显示技术领域，特别涉及一种像素单元、显示基板及显示装置。

背景技术

有机发光二极管(organic light emitting diode，OLED)显示基板因其自发光、功耗小、响应快和成本低等优点而备受青睐。

相关技术中，OLED显示基板可以包括：多个像素，每个像素可以包括多个晶体管、存储电容和发光元件，发光元件可以在各晶体管和存储电容的驱动下发光，且存储电容的容值与发光元件的发光准确度成正比。其中，存储电容可以由显示基板中的栅金属层与源漏金属层，或，有源层与源漏金属层形成。

但是，由于相关技术中形成的存储电容的容值较小，因此导致发光元件的发光准确度较低，显示效果较差。

发明内容

本公开实施例提供了一种像素单元、显示基板及显示装置，可以解决相关技术中发光元件的发光准确度较低，显示效果较差的问题。所述技术方案如下：

一方面，提供了一种像素单元，所述像素单元包括：位于衬底基板上的薄膜晶体管和存储电容；所述薄膜晶体管包括：有源层，栅极和源漏极；所述存储电容包括：依次层叠的第一电极、第二电极和第三电极；

其中，所述第一电极位于所述有源层靠近所述衬底基板的一侧；

所述第二电极与所述有源层或所述栅极位于同层；

所述第三电极与所述源漏极位于同层，且所述第三电极与所述第一电极电连接。

可选的，所述薄膜晶体管包括：驱动晶体管，所述源漏极包括源极和漏极；

所述第二电极与所述驱动晶体管的第一极电连接，电连接的所述第三电极和所述第一电极与所述驱动晶体管的栅极电连接；其中，所述第一极为所述驱动晶体管的源极和漏极中的一极。

可选的，所述第一电极在所述衬底基板上的正投影，与所述驱动晶体管的第二极在所述衬底基板上的正投影不重叠；其中，所述第二极为所述驱动晶体管的源极和漏极中的另一极。

可选的，所述薄膜晶体管包括：驱动晶体管，所述源漏极包括源极和漏极；

所述第二电极与所述驱动晶体管的栅极电连接，电连接的所述第三电极和所述第一电极与所述驱动晶体管的第一极电连接；其中，所述第一极为所述驱动晶体管的源极和漏极中的一极。

可选的，所述第一电极在所述衬底基板上的正投影，与所述驱动晶体管的第二极在所述衬底基板上的正投影重叠；其中，所述第二极为所述驱动晶体管的源极和漏极中的另一极。

可选的，所述驱动晶体管的第二极用于电连接驱动电源端。

可选的，所述第三电极通过过孔与所述第一电极电连接。

可选的，所述像素单元还包括：发光元件，所述发光元件为有机发光二极管；其中，所述发光元件与所述驱动晶体管的第一极电连接。

可选的，所述薄膜晶体管还包括：开关晶体管；

所述第一电极、所述第二电极和所述第三电极中的任一所述电极在所述衬底基板上的正投影，与所述开关晶体管的有源层在所述衬底基板上的正投影，所述开关晶体管的栅极在所述衬底基板上的正投影，以及所述开关晶体管的源漏极在所述衬底基板上的正投影均不重叠。

可选的，所述薄膜晶体管还包括：补偿晶体管；

所述第一电极、所述第二电极和所述第三电极中的任一所述电极在所述衬底基板上的正投影，与所述补偿晶体管的有源层在所述衬底基板上的正投影，所述补偿晶体管的栅极在所述衬底基板上的正投影，以及所述补偿晶体管的源漏极在所述衬底基板上的正投影均不重叠。

可选的，所述存储电容还包括：位于每相邻两个所述电极之间的绝缘层。

可选的，所述像素单元为顶发射型像素单元。

可选的，所述驱动晶体管的第二极用于电连接驱动电源端；所述第三电极通过过孔与所述第一电极电连接；所述存储电容还包括：位于每相邻两个所述电极之间的绝缘层；所述像素单元为顶发射型像素单元。

另一方面，提供了一种显示基板，所述显示基板包括：衬底基板，以及位于所述衬底基板上且阵列排布的多个像素单元；

其中，至少一个所述像素单元为如上述方面所述的像素单元。

又一方面，提供了一种显示装置，所述显示装置包括：驱动电路，以及如上述方面所述的显示基板；

所述驱动电路与所述显示基板中的像素单元连接，所述驱动电路用于为所述像素单元包括的薄膜晶体管提供驱动信号。

本公开实施例提供的技术方案带来的有益效果至少可以包括：

本公开提供了一种像素单元、显示基板及显示装置。该像素单元中，存储电容包括依次层叠的第一电极、第二电极和第三电极。由于每相邻两层电极可以形成一电容，因此该存储电容可以由并联的两个电容组成，相应的，该存储电容的容值即为该并联的两个电容的容值之和。相对于相关技术，本申请记载的像素单元中存储电容的容值更大，进而，该像素单元包括的发光元件的发光准确度更高，包括该像素单元的显示基板显示效果较好。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开实施例提供的一种像素单元的结构示意图；

图2是本公开实施例提供的一种存储电容的组成示意图；

图3是本公开实施例提供的另一种像素单元的结构示意图；

图4是本公开实施例提供的一种像素单元的等效电路图；

图5是本公开实施例提供的另一种存储电容的结构示意图；

图6是本公开实施例提供的又一种像素单元的结构示意图；

图7是本公开实施例提供的又一种存储电容的结构示意图；

图8是本公开实施例提供的再一种像素单元的结构示意图；

图9是本公开实施例提供的一种显示基板的结构示意图；

图10是本公开实施例提供的另一种显示基板的结构示意图；

图11是本公开实施例提供的一种显示装置的结构示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。

图1是本公开实施例提供的一种像素单元的结构示意图。如图1所示，该像素单元可以包括：位于衬底基板00上的薄膜晶体管M1和存储电容Cst。

其中，参考图1，该薄膜晶体管M1可以包括：有源(active，ACT)层01，栅极(gate，G)02和源漏极(source&drain，SD)03，且该有源层01、栅极02 和源漏极03可以沿远离衬底基板00方向依次排布。

继续参考图1，该存储电容Cst可以包括：依次层叠的第一电极04、第二电极05和第三电极06。

其中，该第一电极04可以位于有源层01靠近衬底基板00的一侧。即，该第一电极04可以位于有源层01和衬底基板00之间。且，为了形成该存储电容 Cst，该第一电极04可以由能够导电的导电材料制成，例如由金属材料制成。相应的，该第一电极04也可以称为金属(metal)层。

该第二电极05可以与有源层01或栅极02位于同层。例如，参考图1，其示出的第二电极05与有源层01位于同层。

该第三电极06可以与源漏极03位于同层，且该第三电极06可以与第一电极04电连接。

另，任意两个电极中，一个电极在衬底基板00上的正投影，与另一个电极在衬底基板00上的正投影存在重叠部分。即，参考图1，第二电极05在衬底基板00上的正投影，可以与第一电极04在衬底基板00上的正投影存在重叠部分，第二电极05在衬底基板00上的正投影，也可以与第三电极06在衬底基板 00上的正投影存在重叠部分，且第一电极04在衬底基板00上的正投影与第三电极06在衬底基板00上的正投影存在重叠部分。相应的，第二电极05可以位于第一电极04和第三电极06之间。进一步，结合图2可以看出，第二电极05 可以与第三电极06形成一电容C1，且第二电极05可以与第一电极04形成另一电容C2，存储电容Cst可以由该两个电容C1和C2并联组成。

假设电容C1的电容值(以下简称“容值”)为c1，电容C2的容值为c2，则基于电容并联公式可知，存储电容Cst的容值cst即为：cst＝c1+c2。相对于相关技术存储电容仅由两层相邻的金属层组成，本公开实施例提供的存储电容的容值更大。当然，为了形成更大容值的存储电容，还可以设置更多层依次层叠的电极(如，可以设置两层或两层以上的第一电极04)。

综上所述，本公开实施例提供了一种像素单元。该像素单元中，存储电容包括依次层叠的第一电极、第二电极和第三电极。由于每相邻两层电极可以形成一电容，因此该存储电容可以由并联的两个电容组成，相应的，该存储电容的容值即为该并联的两个电容的容值之和。相对于相关技术，本申请记载的像素单元中存储电容的容值更大，进而，该像素单元包括的发光元件的发光准确度更高，包括该像素单元的显示基板显示效果较好。

可选的，为了避免增加制造成本和制造工艺的复杂度，可以采用相同的材料，通过一次构图工艺形成位于同层的第二电极05和有源层01，或，形成位于同层的第二电极05和栅极02。同理，也可以采用相同的材料，通过一次构图工艺形成位于同层的第三电极06和源漏极03，该源漏极03可以包括源极和漏极。

即，假设通过一次构图工艺形成一ACT图案，则该ACT图案可以包括有源层01和第二电极05。假设通过一次构图工艺形成一栅金属(gate metal，GT) 图案，则该GT图案即可以包括栅极02和第二电极05。假设通过一次构图工艺形成一源漏极SD图案，则该源漏极SD图案可以包括源漏极03和第三电极06。除此之外，薄膜晶体管M1还可以包括位于栅极02靠近衬底基板00一侧的栅绝缘(gate insulator，GI)层。即，在形成GT图案之前，还会先形成一GI图案。

示例的，以第二电极05与有源层01位于同层为例，图3示出了本公开实施例提供的另一种像素单元的结构示意图。结合图3可以看出，第二电极05与有源层01可以为一体结构，第三电极06与源漏极03可以为一体结构。第一电极04为采用单独的构图工艺新增于衬底基板00上的一层金属层。

下述实施例均以第二电极05与有源层01为一体结构，且第三电极06与源漏极03为一体结构为例对本公开实施例记载的像素单元进行介绍。

可选的，图4是本公开实施例提供的一种像素单元的等效电路图。如图4 所示，该像素单元还可以包括发光元件L1，该发光元件L1可以为有机发光二极管OLED。相应的，结合图4，该薄膜晶体管M1可以包括：驱动晶体管M11、开关晶体管M12、补偿晶体管M13和存储电容Cst。

其中，开关晶体管M12的栅极可以与一条栅线g1连接，第一极可以与节点 n连接，第二极可以与一条数据线d1连接。存储电容Cst的一端可以与节点n 连接，另一端可以与发光元件L1的一端连接。且发光元件L1的另一端可以与地端连接。驱动晶体管M11的栅极可以与节点n连接，第一极可以与发光元件 L1的一端连接，第二极可以与驱动电源端OVDD连接。补偿晶体管M13的栅极可以与另一条栅线g2连接，第一极可以与参考电源端Vref和外部补偿电路(未示出)连接，第二极可以与发光元件L1的一端连接。

需要说明的是，驱动晶体管M11的第一极可以为驱动晶体管M11的源极和漏极中的一极，驱动晶体管M11的第二极可以为驱动晶体管M11的源极和漏极中的另一极，其他晶体管同理。且，驱动晶体管M11的第二极可以是指用于电连接驱动电源端OVDD的一极，相应的，结合上述图4可以看出，本公开实施例记载的第一极即为源极，第二极即为漏极。

除此之外，除存储电容Cst之外，该像素单元中，每个晶体管的第一极和第二极均与其栅极之间形成一寄生电容。如图4所示，驱动晶体管M11的第二极 (即漏极)与栅极之间形成一寄生电容Cgd1，驱动晶体管M11的第一极(即源极)与栅极之间形成一寄生电容Cgs1。开关晶体管M12的第二极与栅极之间形成一寄生电容Cgd2，开关晶体管M12的第一极与栅极之间形成一寄生电容 Cgs2。补偿晶体管M13的第二极与栅极之间形成一寄生电容Cgd3，补偿晶体管 M13的第一极与栅极之间形成一寄生电容Cgs3。且，发光元件L1的两端也形成一寄生电容Cl1。

结合图4所示的像素单元，对其工作原理进行下述介绍：开关晶体管M12 可以在栅线g1提供有效电位的栅极驱动信号时开启，此时，数据线d1可以通过开关晶体管M12向节点n写入数据信号，该数据信号也可以称为灰阶数据 Vgs。存储电容Cst可以用于存储并维持(hold)写入至节点n的灰阶数据Vgs，直至下一次再次写入数据信号，即在一帧扫描时间内，保持Vgs不变。驱动晶体管M11可以响应于驱动电源端OVDD提供的驱动电源信号和节点n处的电位，生成驱动电流并输出至发光元件L1，以驱动发光元件L1发光。补偿晶体管M13可以在栅线g2提供有效电位的栅极驱动信号时开启，参考电源端Vref 可以通过补偿晶体管M13向发光元件L1的一端，即驱动晶体管M11的第一极写入参考电源信号，以实现对驱动晶体管M11第一极的降噪。且，可以采集驱动晶体管M11写入至发光元件L1的驱动电流，并输出至外部补偿电路，以供外部补偿电路基于该驱动电流实现对数据信号的可靠补偿。

结合图4和上述工作原理对存储电容容值对发光效果的影响进行下述分析：

一方面：由于开关晶体管M12可能会出现漏电现象，因此可能导致节点n 电位发生变化，即导致存储电容Cst存储的灰阶数据在一帧时间内发生变化。其中，存储电容Cst存储的灰阶数据的变化量ΔV满足：

ΔV＝(I_off*Δt)/cst 公式(1)；

其中，I_off为开关晶体管M12的漏电流，与开关晶体管M12的器件特性有关，无法避免。Δt为一帧扫描时间，一般是固定的。cst为存储电容Cst的容值。基于公式(1)可知，存储电容Cst的容值cst越大，变化量ΔV即可以越小，Δ V越小，发光准确度越好。

另一方面：在开关晶体管M12关断瞬间，节点n处于悬空(floating)状态，且因寄生电容Cgs2的存在，节点n电位会被下拉，下拉至的电位ΔVn满足：

其中，cgd1为寄生电容Cgd1的容值，cgd2为寄生电容Cgd2的容值，cgs1 为寄生电容Cgs1的容值，ΔVg1为栅线g1的电位变化量。cgd1、cgd2、cgs1 和ΔVg1一般都是不可调节的，因此基于该公式(2)可知，存储电容Cst的容值cst越大，ΔVn越小，节点n电位的变化即越小，相应的，灰阶数据的损失也越小，发光准确度越好。

再一方面：在驱动发光元件L1发光的发光阶段，驱动晶体管M11的第一极(即源极)的电位会逐渐抬升，因存储电容Cst的耦合作用，驱动晶体管M11 的栅极，即节点n的电位也会相应抬升。抬升至的电位可以满足：

其中，cgs2为寄生电容Cgs2的容值，ΔVs为驱动晶体管M11的第一极的电位变化量，如上分析，cgs2和ΔVs一般也都是不可调节的，因此基于该公式 (3)可知，存储电容Cst的容值cst越大，ΔVn1越小，即在存储电容Cst的耦合作用下，节点n的电位和驱动晶体管M11的第一极的电位变化越接近。相应的，Vgs的变化即越小，灰阶数据的损失越小，发光准确度越好

上述图1和图3示出的薄膜晶体管M1均指驱动晶体管M11。

图5是本公开实施例提供的一种存储电容的膜层结构示意图。作为一种可选的实现方式，结合图1、图3至图5可以看出，第二电极05可以与驱动晶体管M11的第一极电连接，电连接的第三电极06和第一电极04可以与驱动晶体管M11的栅极G电连接。结合上述分析和图5可知，驱动晶体管M11的第一极为驱动晶体管M11的源极S。

图6是本公开实施例提供的另一种像素单元的膜层结构示意图。参考图6 可以看出，对于图5所示结构的驱动晶体管M11，第一电极04在衬底基板00 上的正投影，与驱动晶体管M11的第二极在衬底基板00上的正投影不重叠。结合上述分析可知，驱动晶体管M11的第二极为驱动晶体管M11的漏极。

通过该设置方式，可以避免增加驱动晶体管M11第二极与栅极形成的寄生电容Cgd1。结合上述公式(2)和公式(3)可知，避免增加Cgd1，进而避免 Cgd1对发光准确度的影响，进一步保证显示效果。

图7是本公开实施例提供的另一种存储电容的膜层结构示意图。作为另一种可选的实现方式，结合图1、图3、图4和图7可以看出，第二电极05可以与驱动晶体管M11的栅极G电连接，电连接的第三电极06和第一电极04可以与驱动晶体管M11的第一极S电连接。

图8是本公开实施例提供的再一种像素单元的膜层结构示意图。参考图8 可以看出，对于图7所示的存储电容，第一电极在衬底基板00上的正投影，可以与驱动晶体管M11的第二极在衬底基板00上的正投影重叠。如，参考图8，第一电极在衬底基板00上的正投影，可以与驱动晶体管M11的第二极在衬底基板00上的正投影完全重叠，即，存储电容Cst可以“包裹”驱动晶体管M11。

通过该设置方式，可以采用该存储电容Cst包括的第一电极04对驱动晶体管M11进行遮光，即该第一电极04可以作为驱动晶体管M11的遮光金属。且，对比图6和如图8，可以避免较薄的有源层，即图8所示的第二电极05跨第一电极04，保证良率。但该设置方式可能会使用较多的过孔，最终形成的存储电容Cst的容值较图5所示实现方式对应的存储电容Cst的容值小大约10％。

可选的，结合上述图1、图3、图5至图8可以看出，存储电容Cst包括的第三电极06可以通过过孔K1与第一电极04电连接(仅图7示意性标注K1)。

可选的，结合图6和图8可以看出，各晶体管的栅极可以位于同层，源漏极可以位于同层，有源层也可以位于同层。

可选的，存储电容Cst包括的第一电极04、第二电极05和第三电极06中的任一电极在衬底基板00上的正投影，与开关晶体管M12的有源层在衬底基板上的正投影，开关晶体管M12的栅极在衬底基板上的正投影，以及开关晶体管 M12的源漏极在衬底基板上的正投影均不重叠。

即，结合图6和图8，存储电容Cst在衬底基板00上的正投影，与开关晶体管M12在衬底基板00上的正投影不重叠，通过该设置方式，可以避免增加开关晶体管M12中寄生电容Cgd2的容值和Cgs2的容值，进而可以避免Cgd2和 Cgs2对发光准确度产生影响，进一步保证显示效果。

可选的，存储电容Cst包括的第一电极04、第二电极05和第三电极06中的任一电极在衬底基板00上的正投影，与补偿晶体管M13的有源层在衬底基板上的正投影，补偿晶体管M13的栅极在衬底基板上的正投影，以及补偿晶体管 M13的源漏极在衬底基板上的正投影也可以均不重叠。

即，结合图6和图8，存储电容Cst在衬底基板00上的正投影，与补偿晶体管M13在衬底基板00上的正投影不重叠。同理，通过该设置方式，可以避免增加补偿晶体管M13中寄生电容Cgd3的容值和Cgs3的容值，进而可以避免 Cgd3和Cgs3对发光准确度产生影响，进一步保证显示效果。

可选的，为了形成存储电容，结合上述附图可以看出，存储电容Cst还可以包括：位于每相邻两个电极之间的绝缘层。例如，结合图6和图8，可以包括位于第一电极04和第二电极05之间的缓冲(buffer)层07，以及位于第二电极 05和第三电极06之间的层间介定(inter layer dielectric，ILD)层08。本公开实施例保护的像素单元中，存储电容Cst的尺寸较小，有利于高分辨率实现。

继续结合图6和图8，像素单元还可以包括：位于第三电极06远离衬底基板00一侧的钝化层(PVX)09，位于钝化层09远离衬底基板00一侧的平坦(resin) 层10，位于平坦层10远离衬底基板00一侧的阳极(anode)11，且该阳极11 与源漏极电连接，以及位于阳极11远离衬底基板00一侧的像素定义层(pixel definition layer，PDL)12。除此之外，像素单元还包括图中未示出，但位于阳极层11远离衬底基板00一侧的发光层(electro luminescentlayer，EL)和阴极 (cathode)。

可选的，像素单元可以为顶发射型像素单元。即，该像素单元中发光元件产生的光可以从阴极背离衬底基板00的一侧发出。相应的，顶发射型像素单元不受衬底基板00是否透光的影响，可以效提高显示基板的开口率，且有利于实现高分辨率。或者，该像素单元也可以为底发射型像素单元。即，该像素单元中发光元件产生的光可以从阳极11靠近衬底基板00的一侧，经衬底基板00发出。本公开实施例对此不做限定。另，上述实施例记载的各晶体管可以均为N 型开关晶体管或P型开关晶体管。

由于相关技术中，像素单元包括的各层级结构中，仅栅极和源漏极由能够导电的金属材料制成，相应的，相关技术中的像素单元，一般仅能采用栅极和源漏极作为导线外接信号端，或，电连接需要导通的任意两端。而，由于本公开实施例相对于相关技术，除栅极和源漏极外，新增了一层能够导电的金属层 (即第一电极)形成存储电容，因此还可以复用该第一电极作为部分导线，避免了位于同层的导线较为密集的问题，保证了最终制成的显示基板的良率。

综上所述，本公开实施例提供了一种像素单元。该像素单元中，存储电容包括依次层叠的第一电极、第二电极和第三电极。由于每相邻两层电极可以形成一电容，因此该存储电容可以由并联的两个电容组成，相应的，该存储电容的容值即为该并联的两个电容的容值之和。相对于相关技术，本申请记载的像素单元中存储电容的容值更大，进而，该像素单元包括的发光元件的发光准确度更高，包括该像素单元的显示基板显示效果较好。

图9是本公开实施例提供的一种显示基板的结构示意图。如图9所示，该显示基板可以包括：衬底基板00，以及位于衬底基板00上且阵列排布的多个像素单元001。其中，至少一个像素单元001可以包括如图1、图3、图6和图8 任一所示的像素单元。

图10是本公开实施例提供的一种显示基板的设计版图，参考图10可以看出，每个像素单元包括存储电容Cst，存储电容Cst位于图10示出的第一电极 04所在区域，第一电极04上依次再层叠有第二电极05和第三电极06。还包括驱动晶体管M11、开关晶体管M12和补偿晶体管M13，且存储电容Cst与开关晶体管M12和补偿晶体管M13均不存在交叠区域。再，还包括采用第一电极 04做成的导线L1，沿行排布方向延伸。相对于相关技术仅能采用栅极和源漏极作导线，避免了位于同层的导线较密集，相应的，降低了不良发生率。

图11是本公开实施例提供的一种显示装置的结构示意图。如图11所示，该显示装置可以包括：驱动电路200，以及如图9或图10所示的显示基板100。

其中，驱动电路200可以与显示基板100中的像素单元连接(图11未示出)，驱动电路200可以用于为像素单元包括的薄膜晶体管提供驱动信号。

例如，该驱动电路200可以包括栅极驱动电路和源极驱动电路。结合图4 所示的像素单元，该栅极驱动电路可以与栅线g1和g2连接，该栅极驱动电路可以用于在不同阶段向栅线g1和g2提供处于有效电位的栅极驱动信号，从而控制栅线g1连接的开关晶体管M11开启，以及控制栅线g2连接的补偿晶体管 M13开启。该源极驱动电路可以与数据线d1连接，该源极驱动电路可以用于向其所连接的数据线d1提供数据信号。

另，结合图9，位于同一行的多个像素单元可以与同一条栅线g1连接，以及可以与同一条栅线g2连接，且位于不同行的像素单元连接的栅线g1不同，连接的栅线g2不同。位于同一列的多个像素单元可以与同一条数据线d1连接，且位于不同行的像素单元连接的数据线d1不同。

可选的，该显示装置可以为：电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、导航仪等任何具有显示功能的产品或部件。

需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。

以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (15)

1.一种像素单元，其特征在于，所述像素单元包括：位于衬底基板上的薄膜晶体管和存储电容；所述薄膜晶体管包括：有源层，栅极和源漏极；所述存储电容包括：依次层叠的第一电极、第二电极和第三电极；

其中，所述第一电极位于所述有源层靠近所述衬底基板的一侧；

所述第二电极与所述有源层或所述栅极位于同层；

所述第三电极与所述源漏极位于同层，且所述第三电极与所述第一电极电连接。

2.根据权利要求1至所述的像素单元，其特征在于，所述薄膜晶体管包括：驱动晶体管，所述源漏极包括源极和漏极；

所述第二电极与所述驱动晶体管的第一极电连接，电连接的所述第三电极和所述第一电极与所述驱动晶体管的栅极电连接；其中，所述第一极为所述驱动晶体管的源极和漏极中的一极。

3.根据权利要求2所述的像素单元，其特征在于，所述第一电极在所述衬底基板上的正投影，与所述驱动晶体管的第二极在所述衬底基板上的正投影不重叠；其中，所述第二极为所述驱动晶体管的源极和漏极中的另一极。

4.根据权利要求1所述的像素单元，其特征在于，所述薄膜晶体管包括：驱动晶体管，所述源漏极包括源极和漏极；

所述第二电极与所述驱动晶体管的栅极电连接，电连接的所述第三电极和所述第一电极与所述驱动晶体管的第一极电连接；其中，所述第一极为所述驱动晶体管的源极和漏极中的一极。

5.根据权利要求4所述的像素单元，其特征在于，所述第一电极在所述衬底基板上的正投影，与所述驱动晶体管的第二极在所述衬底基板上的正投影重叠；其中，所述第二极为所述驱动晶体管的源极和漏极中的另一极。

6.根据权利要求3或5所述的像素单元，其特征在于，所述驱动晶体管的第二极用于电连接驱动电源端。

7.根据权利要求1至5任一所述的像素单元，其特征在于，所述第三电极通过过孔与所述第一电极电连接。

8.根据权利要求2至5任一所述的像素单元，其特征在于，所述像素单元还包括：发光元件，所述发光元件为有机发光二极管；

其中，所述发光元件与所述驱动晶体管的第一极电连接。

9.根据权利要求8所述的像素单元，其特征在于，所述薄膜晶体管还包括：开关晶体管；

所述第一电极、所述第二电极和所述第三电极中的任一所述电极在所述衬底基板上的正投影，与所述开关晶体管的有源层在所述衬底基板上的正投影，所述开关晶体管的栅极在所述衬底基板上的正投影，以及所述开关晶体管的源漏极在所述衬底基板上的正投影均不重叠。

10.根据权利要求9所述的像素单元，其特征在于，所述薄膜晶体管还包括：补偿晶体管；

所述第一电极、所述第二电极和所述第三电极中的任一所述电极在所述衬底基板上的正投影，与所述补偿晶体管的有源层在所述衬底基板上的正投影，所述补偿晶体管的栅极在所述衬底基板上的正投影，以及所述补偿晶体管的源漏极在所述衬底基板上的正投影均不重叠。

11.根据权利要求1至5任一所述的像素单元，其特征在于，所述存储电容还包括：位于每相邻两个所述电极之间的绝缘层。

12.根据权利要求1至5任一所述的像素单元，其特征在于，所述像素单元为顶发射型像素单元。

13.根据权利要求10所述的像素单元，其特征在于，所述驱动晶体管的第二极用于电连接驱动电源端；所述第三电极通过过孔与所述第一电极电连接；所述存储电容还包括：位于每相邻两个所述电极之间的绝缘层；所述像素单元为顶发射型像素单元。

14.一种显示基板，其特征在于，所述显示基板包括：衬底基板，以及位于所述衬底基板上且阵列排布的多个像素单元；

其中，至少一个所述像素单元为如权利要求1至13任一所述的像素单元。

15.一种显示装置，其特征在于，所述显示装置包括：驱动电路，以及如权利要求14所述的显示基板；

所述驱动电路与所述显示基板中的像素单元连接，所述驱动电路用于为所述像素单元包括的薄膜晶体管提供驱动信号。

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