KR20220089994A - 표시 장치 - Google Patents

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김민수
김중철
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 제1 열에 배치된 복수의 제1 서브 화소 및 제2 열에 배치된 복수의 제2 서브 화소가 정의된 기판, 복수의 제1 서브 화소의 일 측 및 복수의 제2 서브 화소의 타 측에 배치된 복수의 데이터 배선, 및 복수의 제1 서브 화소와 복수의 제2 서브 화소 사이에 배치된 복수의 파킹(parking) 전압 배선을 포함하고, 복수의 파킹 전압 배선은 복수의 데이터 배선 중 일부와 전기적으로 연결되도록 구성될 수 있다. 따라서, 블랭크 프레임 동안 파킹 전압 배선 및 데이터 배선으로 동일한 파킹 전압을 인가하여, 플리커를 개선할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 주파수 가변 구동 시, 안정적으로 휘도를 보상할 수 있는 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
한편, 표시 장치는 소비 전력을 저감하기 위해 다양한 방식으로 구동될 수 있다. 그 중 하나로 표시되는 영상의 종류에 따라 표시 장치의 구동 주파수를 고속 또는 저속으로 가변하는 방식이 사용되고 있다.
본 발명이 해결하고자 하는 과제는 구동 주파수를 가변하여 소비 전력을 저감하는 동시에 안정적으로 휘도 보상이 가능한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 구동 주파수 변동 시 휘도 보상을 위한 기생 커패시턴스를 증대시킨 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 터치 신호에 의한 외부 노이즈를 저감한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는, 제1 열에 배치된 복수의 제1 서브 화소 및 제2 열에 배치된 복수의 제2 서브 화소가 정의된 기판, 복수의 제1 서브 화소의 일 측 및 복수의 제2 서브 화소의 타 측에 배치된 복수의 데이터 배선, 및 복수의 제1 서브 화소와 복수의 제2 서브 화소 사이에 배치된 복수의 파킹(parking) 전압 배선을 포함하고, 복수의 파킹 전압 배선은 복수의 데이터 배선 중 일부와 전기적으로 연결되도록 구성될 수 있다. 따라서, 블랭크 프레임 동안 파킹 전압 배선 및 데이터 배선으로 동일한 파킹 전압을 인가하여, 플리커를 개선할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는, 제1 열에 배치된 복수의 제1 서브 화소 및 제2 열에 배치된 복수의 제2 서브 화소가 정의된 기판, 복수의 제1 서브 화소 및 복수의 제2 서브 화소에 배치된 복수의 화소 회로, 복수의 제1 서브 화소와 복수의 제2 서브 화소 사이에서 열 방향으로 연장되고, 복수의 화소 회로와 연결된 복수의 데이터 배선, 및 복수의 제1 서브 화소와 복수의 제2 서브 화소 사이에서 열 방향으로 연장되고, 복수의 화소 회로와 분리된 복수의 파킹 전압 배선을 포함하고, 복수의 파킹 전압 배선은 복수의 열 중 복수의 데이터 배선이 배치되지 않은 열에 배치될 수 있다. 따라서, 복수의 데이터 배선이 배치되지 않은 열에 파킹 전압 배선을 배치하여 구동 트랜지스터와의 기생 커패시턴스를 증가시킬 수 있고, 플리커를 개선할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 표시 장치의 구동 주파수를 가변하여 표시 장치의 소비 전력을 줄일 수 있다.
본 발명은 표시 장치의 구동 주파수 가변 시, 휘도 변동을 최소화할 수 있다.
본 발명은 휘도 보상을 위한 기생 커패시턴스를 증가시켜 휘도를 안정적으로 보상할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 확대 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 제1 서브 화소의 화소 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제2 서브 화소의 화소 회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 화소 회로에 입력되는 신호들의 파형을 도시한 타이밍도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 드라이버(GD), 데이터 드라이버(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 드라이버(GD) 및 데이터 드라이버(DD), 게이트 드라이버(GD)와 데이터 드라이버(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호(SYNC), 예를 들어, 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 드라이버(GD) 및 데이터 드라이버(DD) 각각에 공급하여 게이트 드라이버(GD) 및 데이터 드라이버(DD)를 제어할 수 있다.
게이트 드라이버(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 전압을 공급한다. 도 1에서는 하나의 게이트 드라이버(GD)가 표시 패널(PN)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 드라이버(GD)의 개수 및 배치는 이에 제한되지 않는다.
데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압(Vdata)으로 변환한다. 그리고 데이터 드라이버(DD)는 변환된 데이터 전압(Vdata)을 복수의 데이터 배선(DL)에 공급할 수 있다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(PN)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결된다. 이 외에도 도면에 도시되지는 않았으나, 복수의 서브 화소(SP) 각각은 고전위 전원 배선, 저전위 전원 배선, 초기화 신호 배선, 발광 제어 신호 배선 등에 연결될 수 있다.
복수의 서브 화소(SP)는 화면을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 소자 및 이를 구동하기 위한 화소 회로를 포함한다. 복수의 발광 소자는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있다. 예를 들어, 표시 패널(PN)이 유기 발광 표시 패널인 경우, 발광 소자는 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 이외에도 발광 소자로 퀀텀닷(Quantum dot, QD)이 포함된 퀀텀닷 발광 소자(Quantum dot light-emitting diode, QLED) 등이 더 사용될 수도 있다. 이하에서는 발광 소자가 유기 발광 소자인 것으로 가정하여 설명하기로 하나, 발광 소자의 종류는 이에 제한되지 않는다.
화소 회로는 발광 소자의 구동을 제어하기 위한 회로이다. 화소 회로는 예를 들어, 복수의 트랜지스터 및 커패시터를 포함하여 구성될 수 있으나, 이에 제한되는 것은 아니다.
이하에서는 도 2를 참조하여 복수의 서브 화소(SP)에 대하여 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 확대 평면도이다. 도 2에서는 설명의 편의를 위해, 복수의 배선 중 복수의 데이터 배선(DL), 복수의 고전위 전원 배선(VDD), 복수의 파킹(parking) 전압 배선(PKL) 및 인에이블 배선(ENL)만을 도시하였다.
복수의 서브 화소(SP)는 서로 다른 색상의 광을 발광하는 복수의 제1 서브 화소(SP1) 및 복수의 제2 서브 화소(SP2)를 포함한다. 예를 들어, 복수의 제1 서브 화소(SP1)는 녹색 서브 화소(SPG)이고, 복수의 제2 서브 화소(SP2)는 적색 서브 화소(SPR) 및 청색 서브 화소(SPB)를 포함할 수 있다.
복수의 제1 서브 화소(SP1)는 복수의 열 중 제1 열에 배치될 수 있다. 즉, 복수의 제1 서브 화소(SP1)는 동일한 열에 배치될 수 있다. 그리고 복수의 제2 서브 화소(SP2)는 복수의 열 중 복수의 제1 열 사이의 복수의 제2 열에 배치될 수 있다. 예를 들어, 하나의 제1 열에 복수의 제1 서브 화소(SP1)가 배치되고, 하나의 제1 열에 이웃한 제2 열에 복수의 제2 서브 화소(SP2)가 함께 배치될 수 있다. 그리고 복수의 제2 서브 화소(SP2)의 적색 서브 화소(SPR) 및 청색 서브 화소(SPB)는 동일한 열에서 교대로 배치될 수 있다.
다만, 본 명세서에서 복수의 서브 화소(SP)가 녹색 서브 화소(SPG)를 포함하는 제1 서브 화소(SP1)와 적색 서브 화소(SPR) 및 청색 서브 화소(SPB)를 포함하는 제2 서브 화소(SP2)를 포함하는 것으로 설명하였으나, 복수의 서브 화소(SP)의 배치, 개수 및 색상은 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
복수의 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 대칭 구조인 플립(flip) 구조를 이룰 수 있다. 복수의 제1 열에 배치된 복수의 제1 서브 화소(SP1)와 복수의 제2 열에 배치된 복수의 제2 서브 화소(SP2)는 복수의 고전위 전원 배선(VDD) 및 복수의 데이터 배선(DL)을 기준으로 대칭 구조를 이룰 수 있다.
복수의 서브 화소(SP) 사이에서 열 방향으로 연장된 복수의 데이터 배선(DL), 복수의 고전위 전원 배선(VDD) 및 복수의 파킹 전압 배선(PKL)이 배치된다.
먼저, 복수의 제1 서브 화소(SP1)의 일 측 및 복수의 제2 서브 화소(SP2)의 타 측 각각에 복수의 데이터 배선(DL)이 배치된다. 복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선이다.
복수의 데이터 배선(DL)은 제1 데이터 배선(DL1) 및 제2 데이터 배선(DL2)을 포함한다. 제1 데이터 배선(DL1)은 복수의 제1 서브 화소(SP1)의 일 측에 배치되어, 복수의 제1 서브 화소(SP1)의 화소 회로와 전기적으로 연결되는 배선이다. 제2 데이터 배선(DL2)은 복수의 제2 서브 화소(SP2)의 타 측에 배치되어, 복수의 제2 서브 화소(SP2)의 화소 회로와 전기적으로 연결되는 배선이다. 예를 들어, 복수의 제1 데이터 배선(DL1)은 복수의 제1 서브 화소(SP1) 각각의 우측에 배치될 수 있고, 복수의 제2 데이터 배선(DL2)은 복수의 제2 서브 화소(SP2) 각각의 좌측에 배치될 수 있다.
복수의 제1 서브 화소(SP1)의 일 측 및 복수의 제2 서브 화소(SP2)의 타 측 각각에 복수의 고전위 전원 배선(VDD)이 배치된다. 복수의 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD) 중 일부의 고전위 전원 배선(VDD)은 복수의 제1 서브 화소(SP1)의 일 측에서 제1 데이터 배선(DL1)과 인접하게 배치될 수 있다. 복수의 고전위 전원 배선(VDD) 중 다른 일부의 고전위 전원 배선(VDD)은 복수의 제2 서브 화소(SP2)의 타 측에서 제2 데이터 배선(DL2)과 인접하게 배치될 수 있다. 예를 들어, 복수의 제1 서브 화소(SP1)의 우측에 배치된 제1 데이터 배선(DL1)과 복수의 제1 서브 화소(SP1) 사이에 복수의 고전위 전원 배선(VDD)이 배치될 수 있고, 복수의 제2 서브 화소(SP2) 좌측에 배치된 제2 데이터 배선(DL2)과 복수의 제2 서브 화소(SP2) 사이에 복수의 고전위 전원 배선(VDD)이 배치될 수 있다. 다만, 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에서 복수의 고전위 전원 배선(VDD)과 복수의 데이터 배선(DL)의 배치 순서는 달라질 수 있으며, 이에 제한되지 않는다.
복수의 제1 서브 화소(SP1)와 복수의 제2 서브 화소(SP2) 사이에 복수의 파킹 전압 배선(PKL)이 배치된다. 복수의 파킹 전압 배선(PKL)은 복수의 제1 서브 화소(SP1)의 타 측이자 복수의 제2 서브 화소(SP2)의 일 측에 배치될 수 있다. 복수의 파킹 전압 배선(PKL)과 제1 데이터 배선(DL1) 사이에 제1 서브 화소(SP1)가 배치될 수 있고, 복수의 파킹 전압 배선(PKL)과 제2 데이터 배선(DL2) 사이에 복수의 제2 서브 화소(SP2)가 배치될 수 있다. 예를 들어, 복수의 제1 서브 화소(SP1)의 좌측이자 복수의 제2 서브 화소(SP2)의 우측에 복수의 파킹 전압 배선(PKL)이 배치될 수 있다.
복수의 파킹 전압 배선(PKL)은 휘도를 보상하기 위해, 블랭크 프레임 동안 구동 트랜지스터(Td)와 기생 커패시턴스를 형성하는 배선으로, 이에 대하여 도 3 내지 도 5를 참조하여 보다 상세히 후술하기로 한다.
복수의 파킹 전압 배선(PKL)은 복수의 데이터 배선(DL) 중 일부의 데이터 배선(DL)을 향해 연장되어 일부의 데이터 배선(DL)과 전기적으로 연결될 수 있다. 예를 들어, 복수의 파킹 전압 배선(PKL)은 복수의 데이터 배선(DL) 중 제1 서브 화소(SP1)와 전기적으로 연결되는 제1 데이터 배선(DL1)과 전기적으로 연결될 수 있다.
만약, 복수의 파킹 전압 배선(PKL)이 복수의 제2 데이터 배선(DL2)과 전기적으로 연결된다면, 복수의 제2 데이터 배선(DL2)에 인가되는 데이터 전압에 의해 노이즈가 심화될 수 있다. 복수의 제2 데이터 배선(DL2)은 적색 서브 화소(SPR)와 청색 서브 화소(SPB)에 연결된 데이터 배선(DL)으로, 복수의 제2 데이터 배선(DL2)에 공급되는 데이터 전압은 녹색 서브 화소(SPG)에만 연결된 복수의 제1 데이터 배선(DL1)에 공급되는 데이터 전압과 비교하여 변동 폭이 클 수 있다. 이에, 복수의 파킹 전압 배선(PKL)이 상대적으로 전압 변동 폭이 큰 제2 데이터 배선(DL2)과 연결되는 경우, 구동 트랜지스터(Td)와 안정적인 기생 커패시턴스 형성이 어려울 수 있고, 노이즈가 심화될 수 있다. 이에, 복수의 파킹 전압 배선(PKL)은 복수의 녹색 서브 화소(SPG)에 연결된 복수의 제1 데이터 배선(DL1)과 전기적으로 연결될 수 있다.
한편, 복수의 파킹 전압 배선(PKL)과 복수의 제1 데이터 배선(DL1)의 전기적인 연결을 제어하기 위한 접속 트랜지스터(Ten) 및 인에이블 배선(ENL)이 배치된다.
접속 트랜지스터(Ten)는 복수의 파킹 전압 배선(PKL)과 복수의 제1 데이터 배선(DL1) 사이에 연결된다. 구체적으로, 접속 트랜지스터(Ten)의 소스 전극 및 드레인 전극은 복수의 파킹 전압 배선(PKL)과 복수의 제1 데이터 배선(DL1) 각각에 연결될 수 있다.
그리고 인에이블 배선(ENL)은 행 방향으로 연장되어 복수의 접속 트랜지스터(Ten) 각각의 게이트 전극에 전기적으로 연결된다. 인에이블 배선(ENL)에 접속 트랜지스터(Ten)의 턴 온 전압 또는 턴 오프 전압을 인가하여, 접속 트랜지스터(Ten)를 턴 온 또는 턴 오프 시킬 수 있다. 예를 들어, 인에이블 배선(ENL)에 접속 트랜지스터(Ten)의 턴 온 전압이 인가된 경우, 접속 트랜지스터(Ten)는 턴 온 되어 제1 데이터 배선(DL1)과 파킹 전압 배선(PKL)을 전기적으로 연결시킬 수 있다. 예를 들어, 인에이블 배선(ENL)에 접속 트랜지스터(Ten)의 턴 오프 전압이 인가된 경우, 접속 트랜지스터(Ten)는 턴 오프 되어 제1 데이터 배선(DL1)과 파킹 전압 배선(PKL)을 전기적으로 분리시킬 수 있다.
이하에서는 도 3 내지 도 5를 참조하여 화소 회로에 대하여 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 제1 서브 화소의 화소 회로도이다. 도 4는 본 발명의 일 실시예에 따른 표시 장치의 제2 서브 화소의 화소 회로도이다. 도 5는 본 발명의 일 실시예에 따른 표시 장치의 화소 회로에 입력되는 신호들의 파형을 도시한 타이밍도이다. 도 3은 복수의 서브 화소(SP) 중 n번째 행에 배치된 제1 서브 화소(SP1)의 화소 회로의 회로도이고, 도 4는 n번째 행에 배치된 제2 서브 화소(SP2)의 화소 회로의 회로도이다. 발광 소자(OLED)를 구동하기 위한 화소 회로는 구동 트랜지스터(Td), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 스토리지 커패시터(Cst)를 포함한다. 한편, 도 3 및 도 4에서는 설명의 편의를 위해, n번째 행의 제3 스캔 배선(SL3(n))과 n+1번째 행의 제3 스캔 배선(SL3(n+1))을 구분하는 “n”과 “n+1”도면 번호를 기재하였다.
도 3을 참조하면, n번째 행에 배치된 제1 서브 화소(SP1)의 화소 회로는 n번째 행의 제1 스캔 배선(SL1), n번째 행의 제2 스캔 배선(SL2), n번째 행의 제3 스캔 배선(SL3(n)), n+1번째 행의 제3 스캔 배선(SL3(n+1)), 제1 데이터 배선(DL1), 고전위 전원 배선(VDD) 및 저전위 전원 배선(VSS)과 전기적으로 연결된다. 이때, n+1번째 행의 제3 스캔 배선(SL3(n+1))은 n+1번째 행의 서브 화소(SP)의 제3 트랜지스터(T3)와 연결된 배선이다.
먼저, 화소 회로는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터는 서로 다른 타입의 트랜지스터로 이루어질 수 있다. 예를 들어, 복수의 트랜지스터 중 하나의 트랜지스터는 산화물 반도체를 액티브층으로 하는 트랜지스터일 수 있다. 산화물 반도체 물질은 오프 전류(off-current)가 낮으므로 턴 온(turn on) 시간이 짧고 턴 오프(turn off) 시간을 길게 유지하는 스위칭 트랜지스터에 적합하다.
예를 들어, 복수의 트랜지스터 중 다른 하나의 트랜지스터는 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)을 액티브층으로 하는 트랜지스터일 수 있다. 폴리 실리콘 물질은 이동도가 높아, 소비 전력이 낮고 신뢰성이 우수하므로 구동 트랜지스터(Td)에 적합할 수 있다.
한편, 복수의 트랜지스터는 N타입 트랜지스터 또는 P타입 트랜지스터일 수 있다. N타입 트랜지스터는 캐리어가 전자이므로 소스 전극에서 드레인 전극으로 전자가 흐를 수 있고, 전류는 드레인 전극에서 소스 전극으로 흐를 수 있다. P타입 트랜지스터는 캐리어가 정공이므로 소스 전극에서 드레인 전극으로 정공이 흐를 수 있고, 전류는 소스 전극에서 드레인 전극으로 흐를 수 있다. 예를 들어, 복수의 트랜지스터 중 하나의 트랜지스터는 N타입 트랜지스터일 수 있고, 복수의 트랜지스터 중 다른 하나의 트랜지스터는 P타입 트랜지스터일 수 있다.
예를 들어, 제5 트랜지스터(T5)는 N형 트랜지스터이면서 산화물 반도체를 액티브층으로 하는 트랜지스터일 수 있다. 그리고 구동 트랜지스터(Td), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)는 P형 트랜지스터이면서 저온 폴리 실리콘을 액티브층으로 하는 트랜지스터일 수 있다. 다만, 복수의 트랜지스터의 액티브층을 이루는 물질 및 복수의 트랜지스터의 타입은 예시적인 것이며, 이에 제한되지 않는다.
먼저, 제2 트랜지스터(T2), 구동 트랜지스터(Td), 제4 트랜지스터(T4) 및 발광 소자(OLED)는 고전위 전원 배선(VDD)과 저전위 전원 배선(VSS) 사이에서 직렬로 연결될 수 있다.
제2 트랜지스터(T2)는 발광 제어 신호 배선(EML)에 연결되는 게이트 전극, 고전위 전원 배선(VDD)에 연결되는 소스 전극 및 제1 노드(N1)에 연결되는 드레인 전극을 포함한다. 제2 트랜지스터(T2)는 발광 제어 신호 배선(EML)에 인가되는 발광 제어 전압에 따라 고전위 전원 전압을 제1 노드(N1)로 전달할 수 있다.
구동 트랜지스터(Td)는 제2 노드(N2)에 연결되는 게이트 전극, 제1 노드(N1)에 연결되는 소스 전극 및 제3 노드(N3)에 연결되는 드레인 전극을 포함한다. 구동 트랜지스터(Td)는 발광 소자(OLED)에 인가되는 구동 전류를 제어하는 트랜지스터이다.
제4 트랜지스터(T4)는 발광 제어 신호 배선(EML)에 연결되는 게이트 전극, 제3 노드(N3)에 연결되는 소스 전극 및 제4 노드(N4)에 연결되는 드레인 전극을 포함한다. 제4 트랜지스터(T4)는 발광 제어 신호 배선(EML)에 인가되는 발광 제어 전압에 따라 제3 노드(N3)와 제4 노드(N4) 사이에 전류 패스를 형성할 수 있다. 이 경우, 제2 트랜지스터(T2)와 제4 트랜지스터(T4)는 게이트 전극이 동일한 발광 제어 신호 배선(EML)에 연결되므로, 동시에 턴 온 또는 턴 오프 될 수 있다.
발광 소자(OLED)는 애노드가 제4 노드(N4)에 연결되고, 캐소드가 저전위 전원 배선(VSS)에 연결된다. 발광 소자(OLED)는 구동 트랜지스터(Td)에 의해 제어된 구동 전류를 공급받아 광을 발광할 수 있다.
고전위 전원 배선(VDD)과 제2 노드(N2) 사이에 스토리지 커패시터(Cst)가 배치된다. 스토리지 커패시터(Cst)는 고전위 전원 배선(VDD)에 연결되는 제1 커패시터 전극 및 제2 노드(N2)를 통해 구동 트랜지스터(Td)의 게이트 전극과 연결되는 제2 커패시터 전극을 포함할 수 있다. 스토리지 커패시터(Cst)는 일정 전압을 저장하여 발광 기간 동안 구동 트랜지스터(Td)의 게이트 전극의 전압 레벨을 일정하게 유지시킬 수 있다.
제5 트랜지스터(T5)는 제1 스캔 배선(SL1)에 연결되는 게이트 전극, 제2 노드(N2)에 연결되는 소스 전극 및 제3 노드(N3)에 연결되는 드레인 전극을 포함한다. 제5 트랜지스터(T5)는 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극을 단락시킬 수 있고, 구동 트랜지스터(Td)를 다이오드 커넥션(diode connection) 시킬 수 있다. 다이오드 커넥션은 게이트 전극과 드레인 전극이 단락되어 구동 트랜지스터(Td)가 다이오드처럼 동작하는 것이다. 이때, 제5 트랜지스터(T5)는 오프 전류가 낮은 산화물 반도체 트랜지스터로 구현되어, 구동 트랜지스터(Td)의 게이트 전극으로부터 전류가 누설되는 것을 최소화할 수 있고, 플리커(flicker)를 개선할 수 있다.
제1 트랜지스터(T1)는 제2 스캔 배선(SL2)에 연결되는 게이트 전극, 제1 데이터 배선(DL1)에 연결되는 소스 전극 및 제1 노드(N1)에 연결되는 드레인 전극을 포함한다. 제1 트랜지스터(T1)가 제2 스캔 배선(SL2)에 인가된 제2 스캔 전압에 따라 턴 온 된 경우, 제1 데이터 배선(DL1)으로부터 데이터 전압이 제1 노드(N1)로 전달될 수 있다.
제3 트랜지스터(T3)는 n번째 행의 제3 스캔 배선(SL3(n))에 연결되는 게이트 전극, 제3 노드(N3)에 연결되는 소스 전극 및 초기화 신호 배선(IL)에 연결되는 드레인 전극을 포함한다. 제3 트랜지스터(T3)가 n번째 행의 제3 스캔 배선(SL3(n))에 인가된 제3 스캔 전압에 따라 턴 온 된 경우, 초기화 전압이 제3 노드(N3)로 전달될 수 있다.
제6 트랜지스터(T6)는 n번째 행의 다음 행인 n+1번째 행의 제3 스캔 배선(SL3(n+1))과 연결되는 게이트 전극, 제4 노드(N4)에 연결되는 소스 전극 및 애노드 리셋 배선(RL)에 연결되는 드레인 전극을 포함한다. 제6 트랜지스터(T6)가 n+1번째 행의 제3 스캔 배선(SL3(n+1))에 인가된 제3 스캔 전압에 따라 턴 온 된 경우, 애노드 리셋 전압이 제4 노드(N4)이자 발광 소자(OLED)의 애노드로 전달될 수 있다.
도 4를 참조하면, 제2 서브 화소(SP2)의 화소 회로는 제2 데이터 배선(DL2)이 파킹 전압 배선(PKL)과 연결되지 않은 점을 제외하면 도 3에 도시된 제1 서브 화소(SP1)의 화소 회로와 실질적으로 동일하다.
구체적으로, 제2 서브 화소(SP2)의 화소 회로는 제1 서브 화소(SP1)의 화소 회로와 동일한 구동 트랜지스터(Td), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 서브 화소(SP2)의 화소 회로는 제1 서브 화소(SP1)의 화소 회로와 동일하게, 제1 스캔 배선(SL1), 제2 스캔 배선(SL2), n번째 행의 제3 스캔 배선(SL3(n)), n+1번째 행의 제3 스캔 배선(SL3(n+1)), 발광 제어 신호 배선(EML), 고전위 전원 배선(VDD) 및 저전위 전원 배선(VSS)에 연결될 수 있다.
그리고 제1 서브 화소(SP1)의 화소 회로는 제1 데이터 배선(DL1)과 연결되고, 제2 서브 화소(SP2)의 화소 회로는 제2 데이터 배선(DL2)과 연결될 수 있다. 즉, 서로 다른 열에 배치된 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 서로 다른 데이터 배선(DL)에 연결될 수 있다.
마지막으로, 복수의 데이터 배선(DL) 중 제1 서브 화소(SP1)의 화소 회로와 연결된 제1 데이터 배선(DL1)만이 파킹 전압 배선(PKL), 인에이블 배선(ENL) 및 접속 트랜지스터(Ten)와 연결될 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치(100)는 프레임 스킵(frame skip) 방식으로 구동될 수 있다. 구체적으로, 표시 장치(100)의 소비 전력을 줄이기 위해, 정지 영상 등에서는 저속 구동으로 영상을 출력할 수 있다. 프레임 스킵 방식은 저속 구동 방식 중 하나로, 프레임 스킵 방식으로 구동 시 일부 프레임에서 화소 회로에 데이터 전압을 입력하지 않을 수 있다. 예를 들어, 데이터 전압을 입력하는 액티브 프레임 및 데이터 전압을 입력하지 않고 스킵하는 블랭크 프레임으로 이루어질 수 있다. 그리고 블랭크 프레임에서는 데이터 전압이 입력되지 않고 이전 프레임에서 입력된 데이터 전압을 유지하므로, 표시 장치(100)의 일부 구성을 구동하지 않을 수 있고, 소비 전력을 저감할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)를 스킵 프레임 방식으로 구동하는 것으로 가정하여 설명하기로 한다.
도 5를 참조하면, 화소 회로는 액티브 프레임과 블랭크 프레임으로 나눠 구동될 수 있다.
먼저, 액티브 프레임의 제1 시간(t1)에서, 발광 제어 신호 배선(EML)에 인가되는 발광 제어 전압은 하이 레벨이 된다. 발광 제어 전압이 하이 레벨이 되는 경우, 발광 제어 신호 배선(EML)에 게이트 전극이 연결된 P 타입의 제2 트랜지스터(T2)와 제4 트랜지스터(T4)는 턴 오프 될 수 있다. 그리고 제2 트랜지스터(T2)와 제4 트랜지스터(T4)가 턴 오프 됨에 따라 발광 소자(OLED)로 더 이상 구동 전류가 공급될 수 없고 발광 소자(OLED)는 턴 오프 될 수 있다. 그리고 발광 제어 전압은 제6 시간(t6)까지 계속해서 하이 레벨을 유지할 수 있다.
다음으로, 액티브 프레임의 제2 구간(Δt2) 동안 n번째 행의 제3 스캔 배선(SL3(n))과 n+1번째 행의 제3 스캔 배선(SL3(n+1)) 각각에 순차적으로 로우 레벨의 제3 스캔 전압이 인가된다. 로우 레벨의 제3 스캔 전압이 인가되는 경우, P 타입의 제3 트랜지스터(T3)와 제6 트랜지스터(T6)는 턴 온 될 수 있다.
제2 구간(Δt2) 동안 애노드 리셋 배선(RL)에는 애노드 리셋 전압이 인가된다. 따라서, 제3 스캔 전압에 의해 턴 온 된 제6 트랜지스터(T6)를 통해 애노드 리셋 전압이 발광 소자(OLED)의 애노드로 전달될 수 있다.
그리고 제2 구간(Δt2) 동안 초기화 신호 배선(IL)에 하이 레벨의 초기화 전압이 인가된다. 이에, 제3 스캔 전압에 의해 턴 온 된 제3 트랜지스터(T3)를 통해 초기화 전압이 산화물 반도체 트랜지스터인 제5 트랜지스터(T5)의 드레인 전극과 연결된 제3 노드(N3)에 전달되어 온-바이어스 스트레스(on-bias stress)가 수행될 수 있다.
온-바이어스 스트레스를 수행하여 복수의 트랜지스터의 히스테리시스(hysterisis)를 완화시킬 수 있다. 먼저, 복수의 트랜지스터는 이전 프레임에서 동작 상태에 따라 현재 프레임에서 특성이 달라지는 히스테리시스를 가질 수 있다. 예를 들어, 구동 트랜지스터(Td)에 동일 전압 레벨의 데이터 전압을 공급하더라도, 이전 프레임에서 동작 상태에 따라 서로 다른 레벨의 구동 전류가 생성될 수 있다. 이에, 복수의 트랜지스터에 온 바이어스 스트레스를 수행하여 복수의 트랜지스터의 특성, 즉, 문턱 전압을 일정 상태로 초기화할 수 있다. 예를 들어, 복수의 서브 화소(SP) 각각에 동일한 온 바이어스 스트레스를 수행하여 복수의 서브 화소(SP) 각각의 특정 트랜지스터가 동일 상태로 초기화될 수 있고, 다음 프레임에서 모든 서브 화소(SP)들에 동일 휘도의 빛이 생성되도록 할 수 있다.
다음으로, 액티브 프레임의 제3 구간(Δt3) 동안 제1 스캔 배선(SL1)에는 하이 레벨의 제1 스캔 전압이 인가되고, n번째 행의 제3 스캔 배선(SL3(n))과 n+1번째 행의 제3 스캔 배선(SL3(n+1)) 각각에 순차적으로 로우 레벨의 제3 스캔 전압이 인가된다. 그리고 초기화 신호 배선(IL)에는 로우 레벨의 초기화 전압이 인가된다.
제1 스캔 배선(SL1)에 하이 레벨의 제1 스캔 전압이 인가된 경우, N 타입의 제5 트랜지스터(T5)는 턴 온 될 수 있다. 그리고 제5 트랜지스터(T5)가 턴 온 된 경우, 제5 트랜지스터(T5)에 게이트 전극 및 드레인 전극 각각이 연결된 구동 트랜지스터(Td)는 다이오드 커넥션될 수 있다.
그리고 제3 구간(Δt3) 동안 n번째 행의 제3 스캔 배선(SL3(n)) 및 n+1번째 제3 스캔 배선에 로우 레벨의 제3 스캔 전압이 인가된 경우, P 타입의 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)는 턴 온 될 수 있다. 따라서, 턴 온 된 제3 트랜지스터(T3)를 통해 로우 레벨의 초기화 전압이 구동 트랜지스터(Td)의 드레인 전극이자 제3 노드(N3)로 전달될 수 있고, 턴 온 된 제6 트랜지스터(T6)를 통해 애노드 리셋 전압이 발광 소자(OLED)의 애노드로 다시 전달될 수 있다. 이에, 제3 구간(Δt3)은 초기화 구간으로도 지칭될 수 있다.
다음으로, 액티브 프레임의 제4 구간(Δt4) 동안, 제1 스캔 배선(SL1)의 제1 스캔 전압은 하이 레벨을 유지하고, 제2 스캔 배선(SL2)에는 로우 레벨의 제2 스캔 전압이 인가된다. 이에, 제1 스캔 배선(SL1) 및 제2 스캔 배선(SL2)에 연결된 제5 트랜지스터(T5)와 제1 트랜지스터(T1)는 턴 온 될 수 있다.
제1 트랜지스터(T1)가 턴 온 된 경우, 제1 트랜지스터(T1)를 통해 구동 트랜지스터(Td)의 소스 전극으로 데이터 배선(DL)으로부터 데이터 전압이 전달될 수 있다. 이때, 구동 트랜지스터(Td)는 턴 온 된 제5 트랜지스터(T5)에 의해 다이오드 커넥션된 상태이고, 구동 트랜지스터(Td)의 소스 전극과 드레인 전극 사이에 전류가 흐를 수 있다. 그리고 구동 트랜지스터(Td)의 소스 전극에서 드레인 전극으로 전류가 흐르는 경우, 구동 트랜지스터(Td)의 게이트 전극이 연결된 제2 노드(N2)의 전압은 계속 상승할 수 있다. 따라서, 제4 구간(Δt4) 동안 제2 노드(N2)의 전압은 데이터 전압에서 구동 트랜지스터(Td)의 문턱 전압을 뺀 값까지 상승할 수 있고, 구동 트랜지스터(Td)의 문턱 전압을 샘플링 할 수 있다.
그리고 구동 트랜지스터(Td)의 게이트 전극에 제2 커패시터 전극이 연결된 스토리지 커패시터(Cst)에도 특정 전압이 저장될 수 있다. 스토리지 커패시터(Cst)에는 제1 커패시터 전극에 인가되는 고전위 전원 전압과 제2 커패시터 전극에 인가되는 전압 차가 저장될 수 있다. 예를 들어, 스토리지 커패시터(Cst)에는 고전위 전원 전압에 데이터 전압과 구동 트랜지스터(Td)의 문턱 전압 차가 저장될 수 있다. 즉, 스토리지 커패시터(Cst)에는 VDD-(Vdata-Vth)의 전압이 저장될 수 있다. 이에, 제4 구간(Δt4)은 샘플링 기간이자 프로그래밍 기간으로도 지칭될 수 있다.
다음으로, 액티브 프레임의 제5 구간(Δt5) 동안 온-바이어스 스트레스를 수행할 수 있다. 제5 구간(Δt5)에는 제2 구간(Δt2)과 동일한 전압들이 인가될 수 있다. 구체적으로, n번째 행의 제3 스캔 배선(SL3(n))과 n+1번째 행의 제3 스캔 배선(SL3(n+1)) 각각에 순차적으로 로우 레벨의 제3 스캔 전압이 인가되어, 제3 트랜지스터(T3)와 제6 트랜지스터(T6)는 턴 온 될 수 있다.
그리고 턴 온 된 제6 트랜지스터(T6)를 통해 애노드 리셋 전압이 발광 소자(OLED)의 애노드로 전달될 수 있고, 턴 온 된 제3 트랜지스터(T3)를 통해 초기화 전압이 산화물 반도체 트랜지스터인 제5 트랜지스터(T5)의 드레인 전극과 연결된 제3 노드(N3)에 전달되어 온-바이어스 스트레스가 수행될 수 있다.
다음으로, 제6 시간(t6)과 제8 시간(t8) 사이 기간 동안 발광 제어 신호 배선(EML)의 발광 제어 전압은 로우 레벨이 되고, P 타입의 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)가 턴 온 된다. 제2 트랜지스터(T2)가 턴 온 됨에 따라 제1 노드(N1)이자 구동 트랜지스터(Td)의 소스 전극이 고전위 전원 전압으로 상승할 수 있다. 그리고 구동 트랜지스터(Td)를 흐르는 전류는 구동 트랜지스터(Td)의 소스 전극과 게이트 전극 사이의 전압에 문턱 전압을 뺀 전압에 비례할 수 있다. 이에, 소스 전극과 게이트 전극 사이의 전압에 문턱 전압을 뺀 전압은 아래의 식 1과 같이 고전위 전원 전압에 제4 구간에서 구동 트랜지스터(Td)에 저장된 데이터 전압에 구동 트랜지스터(Td)의 문턱 전압을 뺀 값이 될 수 있다.
[식 1]
Vsg-Vth=VDD-(Vdata-Vth)-Vth=VDD-Vdata
따라서, 제6 시간(t6)부터 제8 시간(t8)까지 발광 소자(OLED)에 흐르는 전류는 구동 트랜지스터(Td)의 문턱 전압의 변동과 관계없이 항상 일정할 수 있고, 표시 장치(100)의 휘도를 일정하게 유지시킬 수 있다. 이에, 제6 시간(t6)부터 제8 시간(t8)까지의 기간을 발광 기간으로도 지칭할 수 있다.
다음으로, 액티브 프레임과 블랭크 프레임 사이의 제7 시간(t7)에서 플리커를 저감하기 위해, 애노드 리셋 배선(RL)으로부터 애노드 리셋 전압이 특정 레벨로 조정될 수 있다. 애노드 리셋 전압이 특정 레벨로 조정되어, 액티브 프레임과 블랭크 프레임 사이에서 토글링되는 각종 신호들에 의한 플리커를 제거하고, 휘도 변동을 최소화할 수 있다. 만약, 플리커가 발생한 경우, 복수의 서브 화소(SP)의 휘도가 데이터 업데이트 주기로 변동되는 것을 시인할 수 있고, 화질이 저하될 수 있다.
그리고 제7 시간(t7)에서 데이터 배선(DL)의 데이터 전압 및 파킹 전압 배선(PKL)의 파킹 전압을 미리 결정된 전압 레벨로 설정할 수 있다. 예를 들어, 제7 시간(t7)에서 다음 액티브 프레임까지 데이터 전압과 파킹 전압은 특정 레벨의 전압으로 유지될 수 있다. 즉, 블랭크 프레임 동안 데이터 배선(DL)의 데이터 전압들은 소비 전력을 절감하기 위해 미리 결정된 전압 레벨에서 파킹될 수 있다.
다음으로, 블랭크 프레임에서 제8 시간(t8) 내지 제10 구간(Δt10) 동안 발광 제어 신호 배선(EML), n번째 행의 제3 스캔 배선(SL3(n)), n+1번째 행의 제3 스캔 배선(SL3(n+1)), 및 초기화 신호 배선(IL)에는 액티브 프레임과 동일한 전압이 인가될 수 있다. 그리고 블랭크 프레임에서 제1 스캔 배선(SL1)의 제1 스캔 전압, 제2 스캔 배선(SL2)의 제2 스캔 전압, 데이터 배선(DL)의 데이터 전압 및 파킹 전압 배선(PKL)의 파킹 전압은 액티브 프레임과 다소 상이하게 인가될 수 있다.
구체적으로, 액티브 프레임에서 제1 스캔 배선(SL1)의 제1 스캔 전압은 제3 구간(Δt3) 내지 제4 구간(Δt4) 동안 하이 레벨이었으나, 블랭크 프레임에서 제1 스캔 배선(SL1)의 제1 스캔 전압은 계속 로우 레벨을 유지할 수 있다.
액티브 프레임에서 제2 스캔 배선(SL2)의 제2 스캔 전압은 제4 구간(Δt4) 동안 로우 레벨이었으나, 블랭크 프레임에서 제2 스캔 전압은 계속 하이 레벨을 유지할 수 있다.
애노드 리셋 배선(RL)의 애노드 리셋 전압은 액티브 프레임 동안 일정 레벨의 전압을 유지하였으나, 블랭크 프레임에서 애노드 리셋 전압은 액티브 프레임에서보다 높은 레벨의 전압을 계속 유지할 수 있다.
액티브 프레임에서 데이터 배선(DL)의 데이터 전압은 교류 전압이었으나, 블랭크 프레임에서는 소비 전력을 저감하기 위해 데이터 배선(DL)의 데이터 전압이 일정한 레벨의 직류 전압이 될 수 있다.
한편, 도면에 도시되지는 않았으나, 블랭크 프레임 동안 인에이블 배선(ENL)에 인에이블 전압이 인가될 수 있다. 인에이블 전압이 인가되는 경우, 접속 트랜지스터(Ten)가 턴 온 될 수 있다. 그리고 파킹 전압 배선(PKL)은 턴 온 된 접속 트랜지스터(Ten)를 통해 복수의 데이터 배선(DL) 중 제1 데이터 배선(DL1)과 전기적으로 연결될 수 있다. 이에, 블랭크 프레임 동안 제1 데이터 배선(DL1)에 인가되는 데이터 전압이 파킹 전압 배선(PKL)에도 동일하게 인가될 수 있다.
정리하면, 제8 시간(t8)에서는 제1 시간(t1)과 동일한 전압이 인가될 수 있고, 제9 구간(Δt9)에서는 제2 구간(Δt2)과 동일한 전압이 인가되어 온-스트레스 바이어스가 수행될 수 있다. 그리고 제10 구간(Δt10)에서는 제5 구간(Δt5)과 동일한 전압이 인가되어 온-스트레스 바이어스가 수행될 수 있다.
그리고 제3 구간(Δt3)과 제4 구간(Δt4)에서는 하이 레벨의 제1 스캔 전압과 로우 레벨의 제2 스캔 전압이 공급되어 구동 트랜지스터(Td)가 다이오드 커넥션되고, 화소 회로로 데이터 전압이 공급될 수 있다. 이에, 구동 트랜지스터(Td)의 문턱 전압을 샘플링하고 데이터 전압을 스토리지 커패시터(Cst)에 저장할 수 있다. 반면, 제9 구간(Δt9)과 제10 구간(Δt10) 사이에서는 제1 스캔 전압은 로우 레벨을 유지하고, 제2 스캔 전압은 하이 레벨을 유지하여 데이터 전압이 화소 회로로 공급되지 못하고, 구동 트랜지스터(Td) 또한 다이오드 커넥션되지 않아 구동 트랜지스터(Td)의 문턱 전압을 샘플링할 수 없다. 즉, 블랭크 프레임에서는 화소 회로로 데이터 전압이 입력되지 않고, 온-바이어스 스트레스만 수행하여 화소 회로의 특성 변화를 최소화할 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 블랭크 프레임 동안 제1 데이터 배선(DL1)과 전기적으로 연결되는 복수의 파킹 전압 배선(PKL)을 배치하여, 구동 트랜지스터(Td)와의 기생 커패시턴스를 증가시킬 수 있고, 플리커를 개선할 수 있다. 구체적으로, 블랭크 프레임 동안 제1 데이터 배선(DL1) 및 파킹 전압 배선(PKL)에 동일한 직류 전압을 인가하여 구동 트랜지스터(Td)와 기생 커패시턴스를 형성함에 따라 플리커를 개선할 수 있다. 구체적으로, 화소 회로는 인접한 구성 요소, 예를 들어, 각종 배선이나 게이트 드라이버(GD) 등에 의한 전압 커플링에 의해 구동 트랜지스터(Td)와 연결된 제1 노드(N1), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4) 등의 전압이 변동되는 커플링 노이즈가 발생할 수 있다. 이 경우, 커플링에 의한 노이즈로 인해 휘도가 변동될 수 있고, 플리커가 발생할 수 있다. 이때, 복수의 서브 화소(SP) 각각의 사이에 데이터 배선(DL) 및 파킹 전압 배선(PKL)을 배치하고, 일정 레벨의 직류 전압을 인가하여 화소 회로와 데이터 배선(DL) 사이, 화소 회로와 파킹 전압 배선(PKL) 사이에 기생 커패시턴스를 형성할 수 있고, 제1 노드(N1), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4)의 전압이 변동되는 것을 최소화할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 각각의 사이에 복수의 데이터 배선(DL) 및 복수의 파킹 전압 배선(PKL)을 배치하고, 블랭크 프레임 동안 복수의 데이터 배선(DL) 및 복수의 파킹 전압 배선(PKL)으로 직류 신호를 인가하여 커플링 노이즈에 의한 플리커를 개선할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 열에 배치된 복수의 제1 서브 화소 및 제2 열에 배치된 복수의 제2 서브 화소가 정의된 기판, 복수의 제1 서브 화소의 일 측 및 복수의 제2 서브 화소의 타 측에 배치된 복수의 데이터 배선, 및 복수의 제1 서브 화소와 복수의 제2 서브 화소 사이에 배치된 복수의 파킹(parking) 전압 배선을 포함하고, 복수의 파킹 전압 배선은 복수의 데이터 배선 중 일부와 전기적으로 연결되도록 구성될 수 있다.
본 발명의 다른 특징에 따르면, 복수의 파킹 전압 배선과 복수의 데이터 배선 중 제1 데이터 배선을 전기적으로 연결하기 위한 접속 트랜지스터, 및 접속 트랜지스터의 게이트 전극과 전기적으로 연결된 인에이블 배선을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 데이터 배선에 직류 신호가 인가되는 경우, 인에이블 배선에 접속 트랜지스터의 턴 온 전압이 인가되어 복수의 파킹 전압 배선과 제1 데이터 배선은 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 데이터 배선은 복수의 제1 서브 화소의 일 측에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 데이터 배선 중 제2 데이터 배선은 복수의 제1 서브 화소의 일 측에 배치되고, 복수의 파킹 전압 배선과 절연될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 서브 화소는 복수의 녹색 서브 화소이고, 복수의 제2 서브 화소는 복수의 적색 서브 화소 및 복수의 청색 서브 화소를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 서브 화소와 복수의 제2 서브 화소는 플립 구조일 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소 각각에 배치된 화소 회로를 더 포함하고, 화소 회로는, 저온 폴리 실리콘을 포함하는 구동 트랜지스터, 구동 트랜지스터와 복수의 데이터 배선 사이에 연결되고, 제1 트랜지스터, 구동 트랜지스터 및 제1 트랜지스터에 연결된 제2 트랜지스터, 구동 트랜지스터와 초기화 배선 사이에 연결된 제3 트랜지스터, 구동 트랜지스터와 발광 소자 사이에 연결된 제4 트랜지스터, 구동 트랜지스터의 게이트 전극에 연결된 제5 트랜지스터, 및 발광 소자와 제4 트랜지스터 사이에 연결된 제6 트랜지스터를 포함하고, 제5 트랜지스터는 산화물 반도체를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 파킹 전압 배선과 구동 트랜지스터 및 복수의 데이터 배선과 구동 트랜지스터는 기생 커패시턴스를 이룰 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 제1 열에 배치된 복수의 제1 서브 화소 및 제2 열에 배치된 복수의 제2 서브 화소가 정의된 기판, 복수의 제1 서브 화소 및 복수의 제2 서브 화소에 배치된 복수의 화소 회로, 복수의 제1 서브 화소와 복수의 제2 서브 화소 사이에서 열 방향으로 연장되고, 복수의 화소 회로와 연결된 복수의 데이터 배선, 및 복수의 제1 서브 화소와 복수의 제2 서브 화소 사이에서 열 방향으로 연장되고, 복수의 화소 회로와 분리된 복수의 파킹 전압 배선을 포함하고, 복수의 파킹 전압 배선은 복수의 열 중 복수의 데이터 배선이 배치되지 않은 열에 배치될 수 있다.
본 발명의 다른 특징에 따르면, 복수의 화소 회로 각각은, 발광 소자와 연결된 구동 트랜지스터, 구동 트랜지스터와 복수의 데이터 배선을 연결하는 제1 트랜지스터, 구동 트랜지스터와 고전위 전원 배선을 연결하는 제2 트랜지스터, 구동 트랜지스터와 초기화 배선을 연결하는 제3 트랜지스터, 발광 소자와 발광 제어 배선을 연결하는 제4 트랜지스터, 구동 트랜지스터와 스토리지 커패시터를 연결하는 제5 트랜지스터, 및 발광 소자와 리셋 배선을 연결하는 제6 트랜지스터를 포함하고, 복수의 화소 회로에서 적어도 제5 트랜지스터는 산화물 반도체를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 데이터 배선에 직류 전압이 인가되는 블랭크 프레임 동안, 복수의 파킹 전압 배선은 복수의 데이터 배선 중 일부의 데이터 배선과 전기적으로 연결되고, 복수의 데이터 배선에 교류 전압이 인가되는 액티브 프레임 동안, 복수의 파킹 전압 배선은 일부의 데이터 배선과 전기적으로 절연될 수 있다.
본 발명의 또 다른 특징에 따르면, 일부의 데이터 배선과 복수의 파킹 전압 배선을 연결하는 복수의 접속 트랜지스터, 및 복수의 접속 트랜지스터의 게이트 전극에 전기적으로 연결된 인에이블 배선을 더 포함하고, 블랭크 프레임 동안 복수의 접속 트랜지스터는 턴 온되고, 액티브 프레임 동안 복수의 접속 트랜지스터는 턴 오프될 수 있다.
본 발명의 또 다른 특징에 따르면, 블랭크 프레임 동안, 제1 트랜지스터 및 제5 트랜지스터는 턴 오프되고, 제6 트랜지스터는 발광 소자의 애노드로 리셋 전압을 전달하며, 제3 트랜지스터는 구동 트랜지스터 및 제5 트랜지스터 사이의 노드로 초기화 전압을 전달할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
PN: 표시 패널
DD: 데이터 드라이버
GD: 게이트 드라이버
TC: 타이밍 컨트롤러
RGB: 영상 데이터
SYNC: 동기 신호
DCS: 데이터 제어 신호
GCS: 게이트 제어 신호
SP: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SPG: 녹색 서브 화소
SPR: 적색 서브 화소
SPB: 청색 서브 화소
SL: 스캔 배선
SL1: 제1 스캔 배선
SL2: 제2 스캔 배선
SL3(n), SL3(n+1): 제3 스캔 배선
DL: 데이터 배선
DL1: 제1 데이터 배선
DL2: 제2 데이터 배선
VDD: 고전위 전원 배선
VSS: 저전위 전원 배선
EML: 발광 제어 신호 배선
IL: 초기화 신호 배선
RL: 애노드 리셋 배선
PKL: 파킹 전압 배선
ENL: 인에이블 배선
Ten: 접속 트랜지스터
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
T4: 제4 트랜지스터
T5: 제5 트랜지스터
T6: 제6 트랜지스터
Td: 구동 트랜지스터
OLED: 발광 소자
N1: 제1 노드
N2: 제2 노드
N3: 제3 노드
N4: 제4 노드

Claims (14)

  1. 제1 열에 배치된 복수의 제1 서브 화소 및 제2 열에 배치된 복수의 제2 서브 화소가 정의된 기판;
    상기 복수의 제1 서브 화소의 일 측 및 상기 복수의 제2 서브 화소의 타 측에 배치된 복수의 데이터 배선; 및
    상기 복수의 제1 서브 화소와 상기 복수의 제2 서브 화소 사이에 배치된 복수의 파킹(parking) 전압 배선을 포함하고,
    상기 복수의 파킹 전압 배선은 상기 복수의 데이터 배선 중 일부와 전기적으로 연결되도록 구성된, 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 파킹 전압 배선과 상기 복수의 데이터 배선 중 제1 데이터 배선을 전기적으로 연결하기 위한 접속 트랜지스터; 및
    상기 접속 트랜지스터의 게이트 전극과 전기적으로 연결된 인에이블 배선을 더 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 제1 데이터 배선에 직류 신호가 인가되는 경우, 상기 인에이블 배선에 상기 접속 트랜지스터의 턴 온 전압이 인가되어 상기 복수의 파킹 전압 배선과 상기 제1 데이터 배선은 전기적으로 연결되는, 표시 장치.
  4. 제3항에 있어서,
    상기 제1 데이터 배선은 상기 복수의 제1 서브 화소의 일 측에 배치된, 표시 장치.
  5. 제4항에 있어서,
    상기 복수의 데이터 배선 중 제2 데이터 배선은 상기 복수의 제1 서브 화소의 일 측에 배치되고, 상기 복수의 파킹 전압 배선과 절연된, 표시 장치.
  6. 제5항에 있어서,
    상기 복수의 제1 서브 화소는 복수의 녹색 서브 화소이고,
    상기 복수의 제2 서브 화소는 복수의 적색 서브 화소 및 복수의 청색 서브 화소를 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 복수의 제1 서브 화소와 상기 복수의 제2 서브 화소는 플립 구조인, 표시 장치.
  8. 제1항에 있어서,
    복수의 서브 화소 각각에 배치된 화소 회로를 더 포함하고,
    상기 화소 회로는,
    저온 폴리 실리콘을 포함하는 구동 트랜지스터;
    상기 구동 트랜지스터와 상기 복수의 데이터 배선 사이에 연결되고, 제1 트랜지스터;
    상기 구동 트랜지스터 및 상기 제1 트랜지스터에 연결된 제2 트랜지스터;
    상기 구동 트랜지스터와 초기화 배선 사이에 연결된 제3 트랜지스터;
    상기 구동 트랜지스터와 발광 소자 사이에 연결된 제4 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극에 연결된 제5 트랜지스터; 및
    상기 발광 소자와 상기 제4 트랜지스터 사이에 연결된 제6 트랜지스터를 포함하고,
    상기 제5 트랜지스터는 산화물 반도체를 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 복수의 파킹 전압 배선과 상기 구동 트랜지스터 및 상기 복수의 데이터 배선과 상기 구동 트랜지스터는 기생 커패시턴스를 이루는, 표시 장치.
  10. 제1 열에 배치된 복수의 제1 서브 화소 및 제2 열에 배치된 복수의 제2 서브 화소가 정의된 기판;
    상기 복수의 제1 서브 화소 및 상기 복수의 제2 서브 화소에 배치된 복수의 화소 회로;
    상기 복수의 제1 서브 화소와 상기 복수의 제2 서브 화소 사이에서 열 방향으로 연장되고, 상기 복수의 화소 회로와 연결된 복수의 데이터 배선; 및
    상기 복수의 제1 서브 화소와 상기 복수의 제2 서브 화소 사이에서 열 방향으로 연장되고, 상기 복수의 화소 회로와 분리된 복수의 파킹 전압 배선을 포함하고,
    상기 복수의 파킹 전압 배선은 복수의 열 중 상기 복수의 데이터 배선이 배치되지 않은 열에 배치되는, 표시 장치.
  11. 제10항에 있어서,
    상기 복수의 화소 회로 각각은,
    발광 소자와 연결된 구동 트랜지스터;
    상기 구동 트랜지스터와 상기 복수의 데이터 배선을 연결하는 제1 트랜지스터;
    상기 구동 트랜지스터와 고전위 전원 배선을 연결하는 제2 트랜지스터;
    상기 구동 트랜지스터와 초기화 배선을 연결하는 제3 트랜지스터;
    상기 발광 소자와 발광 제어 배선을 연결하는 제4 트랜지스터;
    상기 구동 트랜지스터와 스토리지 커패시터를 연결하는 제5 트랜지스터; 및
    상기 발광 소자와 리셋 배선을 연결하는 제6 트랜지스터를 포함하고,
    상기 복수의 화소 회로에서 적어도 상기 제5 트랜지스터는 산화물 반도체를 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 복수의 데이터 배선에 직류 전압이 인가되는 블랭크 프레임 동안, 상기 복수의 파킹 전압 배선은 상기 복수의 데이터 배선 중 일부의 데이터 배선과 전기적으로 연결되고,
    상기 복수의 데이터 배선에 교류 전압이 인가되는 액티브 프레임 동안, 상기 복수의 파킹 전압 배선은 상기 일부의 데이터 배선과 전기적으로 절연된, 표시 장치.
  13. 제12항에 있어서,
    상기 일부의 데이터 배선과 상기 복수의 파킹 전압 배선을 연결하는 복수의 접속 트랜지스터; 및
    상기 복수의 접속 트랜지스터의 게이트 전극에 전기적으로 연결된 인에이블 배선을 더 포함하고,
    상기 블랭크 프레임 동안 상기 복수의 접속 트랜지스터는 턴 온되고, 상기 액티브 프레임 동안 상기 복수의 접속 트랜지스터는 턴 오프되는, 표시 장치.
  14. 제12항에 있어서,
    상기 블랭크 프레임 동안, 상기 제1 트랜지스터 및 상기 제5 트랜지스터는 턴 오프되고, 상기 제6 트랜지스터는 상기 발광 소자의 애노드로 리셋 전압을 전달하며, 상기 제3 트랜지스터는 상기 구동 트랜지스터 및 상기 제5 트랜지스터 사이의 노드로 초기화 전압을 전달하는, 표시 장치.
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