WO2006006376A1 - アクティブマトリクス基板およびその駆動回路 - Google Patents

アクティブマトリクス基板およびその駆動回路 Download PDF

Info

Publication number
WO2006006376A1
WO2006006376A1 PCT/JP2005/011632 JP2005011632W WO2006006376A1 WO 2006006376 A1 WO2006006376 A1 WO 2006006376A1 JP 2005011632 W JP2005011632 W JP 2005011632W WO 2006006376 A1 WO2006006376 A1 WO 2006006376A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
scanning signal
pixel
signal line
pixel circuit
Prior art date
Application number
PCT/JP2005/011632
Other languages
English (en)
French (fr)
Inventor
Takaharu Yamada
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to JP2006528627A priority Critical patent/JP4931588B2/ja
Priority to US11/631,652 priority patent/US8264434B2/en
Priority to CN2005800237266A priority patent/CN1985209B/zh
Priority to EP05765060.8A priority patent/EP1780583B1/en
Publication of WO2006006376A1 publication Critical patent/WO2006006376A1/ja
Priority to US13/564,201 priority patent/US8599121B2/en

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters

Definitions

  • the present invention relates to an active matrix substrate used in a matrix type liquid crystal display device, an EL (Electroluminescenece) display device, and the like, and a drive circuit thereof, and more specifically, a plurality of data signals.
  • a pixel circuit including a field effect transistor such as a thin film transistor as a switch element and a voltage holding capacitor is arranged in a lattice pattern so that the line and the plurality of scanning signal lines intersect each other.
  • the present invention relates to an active matrix substrate formed in a matrix and a driving circuit thereof.
  • Active matrix substrates are widely used for active matrix display devices such as liquid crystal display devices and EL display devices, various active matrix sensors, and the like.
  • a liquid crystal display device in which a switch element such as a thin film transistor (hereinafter referred to as “TFT ⁇ ”), which is a kind of field effect transistor, is provided for each display pixel is adjacent even if the number of display pixels increases. It has attracted particular attention because it can obtain an excellent display image without crosstalk between display pixels.
  • TFT ⁇ thin film transistor
  • Such an active matrix type liquid crystal display device includes a liquid crystal display panel and a drive circuit thereof as main parts.
  • the liquid crystal display panel is a pair of electrode substrates sandwiching a liquid crystal layer, and a polarizing plate is attached to the outer surface of each electrode substrate.
  • One of the pair of electrode substrates is an active matrix substrate called a TFT substrate.
  • a TFT substrate a plurality of data signal lines and a plurality of scanning signal lines intersect each other on an insulating substrate such as glass.
  • a plurality of common electrode lines are formed so as to extend in parallel with the plurality of scanning signal lines.
  • a plurality of pixel circuits are formed in a matrix corresponding to the intersections of the plurality of data signal lines and the scanning signal lines, and each pixel circuit is a pixel corresponding to a pixel constituting an image to be displayed.
  • a pixel capacitor formed by the electrode, the pixel electrode and a counter electrode described later, and a switch element Includes TFT as a child.
  • the other of the pair of electrode substrates is called a counter substrate, and a counter electrode and an alignment film are sequentially laminated over the entire surface of a transparent insulating substrate such as glass.
  • the active matrix liquid crystal display device includes a scanning signal line driving circuit connected to the plurality of scanning signal lines and a plurality of data signal lines as a driving circuit for the liquid crystal display panel having the above-described configuration.
  • a data signal line driving circuit to be connected; a common electrode line driving circuit connected to the plurality of common electrode lines; and a counter electrode driving circuit connected to the counter electrode.
  • the data signal line driving circuit is configured with a plurality of analog voltages corresponding to the pixel values in the horizontal scanning lines of the image to be displayed on the liquid crystal display panel, based on the video signal that has received the external signal source and the like. Are sequentially generated, and these data signals are respectively applied to a plurality of data signal lines in the liquid crystal display panel.
  • the scanning signal line driving circuit sequentially selects and selects a plurality of scanning signal lines in the liquid crystal display panel by one horizontal scanning period in each frame period (each vertical scanning period) for displaying an image on the liquid crystal display panel. Apply an active scanning signal (a voltage to turn on the TFT included in the pixel circuit) to the scanned signal line.
  • the common electrode line driving circuit and the counter electrode driving circuit apply signals for applying a potential serving as a reference of the voltage to be applied to the liquid crystal layer of the liquid crystal display panel to the plurality of common electrode lines and the counter electrode, respectively.
  • a plurality of data signals are respectively applied to the plurality of data signal lines, and a plurality of scanning signals are respectively applied to the plurality of scanning signal lines, whereby each pixel circuit in the liquid crystal display panel A voltage corresponding to the value of the corresponding pixel of the image to be displayed is applied to the pixel electrode in the pixel circuit through the TFT with the potential of the counter electrode as a reference, and held in the pixel capacitance in each pixel circuit. As a result, a voltage corresponding to the potential difference between each pixel electrode and the counter electrode is applied to the liquid crystal layer.
  • the liquid crystal display panel controls the light transmittance of the liquid crystal layer with this applied voltage, thereby displaying an image represented by the video signal received by the external signal source.
  • FIG. 19 is a circuit diagram showing a configuration of one pixel circuit in a TFT substrate as an active matrix substrate used in the liquid crystal display device as described above.
  • Each pixel circuit P (i, j) Is provided corresponding to one of the intersections of the plurality of data signal lines and the plurality of scanning signal lines, and a source electrode is connected to the data signal line S (i) passing through the corresponding intersection.
  • It includes a TFT T102 having a gate electrode connected to the scanning signal line G (j) passing through the corresponding intersection, and a pixel electrode 103 connected to the drain electrode of the TFT102.
  • a capacitance Clc is formed, and a common electrode capacitance (also called “auxiliary capacitance”) Ccs is formed by the pixel electrode 103 and the common electrode line CS (j) provided along the scanning signal line G (j).
  • the parasitic capacitance Cgd is formed by 103 and the scanning signal line G (j).
  • Figures 4 (A) to 4 (D) show various voltage signals Vg (j) in the TFT substrate in the first frame period TF 1 and the second frame period TF2, which are two consecutive frame periods. , Vs (i), Vcs Vcom, and a potential of a pixel electrode (hereinafter also referred to as “pixel potential”) Vd (i, j).
  • the scanning signal line drive circuit sends a scanning signal to the gate electrode g (i, j) of the TFT102 in one pixel circuit P (i, j) in the first frame period TF1.
  • the TFT 102 When the Vgh voltage (hereinafter referred to as “scanning voltage”) Vgh is applied, the TFT 102 is turned on (conductive state) and applied to the data signal line S (i) from the data signal line driving circuit.
  • the voltage Vsp (hereinafter referred to as “data signal voltage”) Vsp is applied to the pixel electrode 103 via the source electrode and the drain electrode of the TFT 102.
  • the pixel electrode 103 holds the pixel potential Vdp as shown in FIG.
  • the pixel capacitance Cpix for holding the pixel potential Vdp includes a liquid crystal capacitance Clc, a common electrode capacitance Ccs, and a parasitic capacitance Cgd, as shown in FIG.
  • the counter electrode is a counter electrode driver.
  • the predetermined counter electrode potential Vcom is set by the dynamic circuit. Accordingly, the liquid crystal sandwiched between the pixel electrode and the counter electrode responds in accordance with the potential difference between the pixel potential Vdp and the counter electrode potential Vcom, thereby displaying an image.
  • the scanning signal line drive circuit force is applied to the gate electrode g (i, j) of the TFT 102 of the pixel circuit P (i, j).
  • Vgh is applied, this TFT102 is turned on, and the data signal line drive circuit power is also applied to the data signal line S (i).
  • the data signal voltage Vsn is applied to the pixel electrode via the source electrode and drain electrode of the TFT102. Given to 103.
  • the liquid crystal sandwiched between the pixel electrode and the counter electrode responds according to the potential difference between the pixel potential Vdn and the counter electrode potential Vcom, displays an image, and realizes AC driving for the liquid crystal. Is done.
  • a parasitic capacitance Cgd is inevitably required between the scanning signal line G (j) and the pixel electrode 103 in each pixel circuit P (i, j).
  • Fig. 4- (D) when the scan voltage Vgh that is the voltage of the active scan signal falls to the scan voltage Vgl that is the voltage of the inactive scan signal (time in the figure) ta), a level shift AVd due to the parasitic capacitance Cgd occurs in the pixel potential Vd.
  • the level shift of the pixel potential Vd (i, j) in the pixel circuit P (i, j) in the first frame period (period in which a positive voltage is applied to the liquid crystal layer) TF1 More precisely, the time ta force is indicated by the symbol “ ⁇ Vdp (i, j),” indicating the level shift at time tb after sufficient time has elapsed, and the second frame period (a negative voltage is applied to the liquid crystal layer).
  • the level shift of the pixel potential Vd (i, j) in the pixel circuit P (i, j) at TF2 is indicated by the symbol “ ⁇ Vdn (i, j).
  • these level shifts are generically indicated by the symbol “AVd” as described above (the same applies hereinafter).
  • the level shift AVd generated in the pixel potential Vd due to the parasitic capacitance Cgd inevitably formed in the TFT 102 is
  • Vd VgppCgd / Cpix
  • Vgpp Vgl— Vgh
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2002-202493
  • Patent Document 2 Japanese Unexamined Patent Publication No. 2001-33758
  • Patent Document 3 Japanese Patent Laid-Open No. 11 281957
  • Patent Document 4 Japanese Unexamined Patent Publication No. 11-84428
  • Patent Document 5 Japanese Patent Laid-Open No. 10-39328
  • Patent Document 6 Japanese Patent Laid-Open No. 5-232512
  • a scanning signal line formed on a TFT substrate needs to be handled as a distributed constant line having wiring resistance and wiring capacitance, and has signal propagation delay characteristics. Therefore, the voltage waveform of the scanning signal Vg (j) in the scanning signal line is far from the position where the scanning signal Vg (j) is applied by the scanning signal line driving circuit (that is, the input end of the scanning signal Vg (j)). Therefore, it will become haunted. As a result, the absolute value I AVd I of the level shift AVd generated in the pixel potential Vd due to the parasitic capacitance Cgd becomes smaller as the input end force of the scanning signal Vg (j) in the scanning signal line is separated.
  • the value of the level shift AVd varies depending on the position of the pixel circuit, and becomes non-uniform in the screen (in the TFT substrate). Therefore, when a method of applying a bias to the potential Vcom of the counter electrode so as to reduce the level shift AVd of the pixel potential Vd in advance is obtained, it is caused by the level shift AVd only by applying a uniform bias to the counter electrode. As a result, it is not possible to sufficiently eliminate the flickering force and display deterioration that occur in the displayed image.
  • the above method cannot eliminate the non-uniformity, and the liquid crystal corresponding to each pixel is preferably exchanged. Since it cannot be driven, problems such as generation of flickering force in the display image and image sticking after printing due to application of a direct current component to the liquid crystal are caused.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2002-202493 discloses that the feeding portion of the counter electrode with respect to the pixel electrode has at least two locations on the input end side and the termination side of the scanning signal line.
  • a liquid crystal display device is disclosed in which a counter voltage is supplied to the at least two power feeding portions so that the input end side force is also directed toward the output end side to increase the potential of the counter electrode.
  • such a configuration not only complicates the configuration for driving the counter electrode, but also increases the power consumption due to the current flowing between the feeding portions of the counter electrode.
  • Patent Document 2 Japanese Unexamined Patent Publication No. 2001-33758
  • the level shift can be relatively canceled by the change in the potential of the electrode facing the pixel electrode.
  • multiple variable power supplies are required to drive the common electrode.
  • Patent Document 3 Japanese Unexamined Patent Publication No. 11 2819557
  • the control method is adopted, a special drive circuit is required, and the time required for charging the pixel capacity must be reduced.
  • Patent Document 4 Japanese Unexamined Patent Publication No. 11-84428 (this corresponds to US Pat. Nos. 6,249,325 and 6,504,585, the contents of which are incorporated herein by reference) Included in this)) is the capacitive force between the gate electrode and the source electrode of the thin film transistor (TFT) formed on the liquid crystal display panel where the level shift of the pixel potential should be made uniform.
  • TFT thin film transistor
  • Patent Document 4 Japanese Patent Laid-Open No. 11-84428
  • Patent Document 5 Japanese Unexamined Patent Publication No. 10-39328 (which corresponds to US Pat. No.
  • liquid crystal display device configured such that an auxiliary capacitor provided additionally to each of a plurality of pixel electrodes has a capacitance value that decreases as the distance from the input terminal of a gate signal line connected to each pixel electrode increases.
  • a first object of the present invention is to provide an active matrix substrate in which a level shift generated in a pixel potential due to the distribution of resistance and capacitance existing in each signal line is substantially uniform within the substrate.
  • the second object of the present invention is to drive the active matrix substrate so that the level shift generated in the pixel potential due to the distribution of the resistance and capacitance existing in each signal line is substantially uniform within the substrate. It is to provide a circuit.
  • the third of the present invention An object of the present invention is to provide a display device capable of obtaining a high-quality display image by canceling out display non-uniformity by making the level shift generated in the pixel potential substantially uniform within the active matrix substrate.
  • a first aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for transmitting a plurality of data signals respectively;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines,
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point.
  • a field effect transistor that becomes conductive when a predetermined on-voltage is applied to the gate electrode with respect to the source electrode, and becomes non-conductive when a predetermined off-voltage is applied;
  • a voltage holding electrode connected to the drain electrode of the field effect transistor and constituting a predetermined voltage holding capacitor
  • Each pixel circuit is formed so that a value represented by the following formula is substantially equal among the plurality of pixel circuits:
  • Vgpp is a period from when a gate signal, which is a signal applied to the gate electrode of the field effect transistor through the scanning signal line, starts a transition to the on-voltage force to the off-voltage until the transition is completed.
  • Cgd represents the capacitance between the gate electrode and the drain electrode in the field effect transistor
  • a Qd represents the gate signal from the on-voltage to the off-state. This represents the amount of charge that moves to the voltage holding electrode through the field effect transistor between the start of the transition to voltage and the completion of the transition
  • Cpix represents the field effect in each pixel circuit. Formed by the drain electrode of the transistor or the voltage holding electrode and another electrode Represents the sum of the capacitances to be applied.
  • the value represented by the above formula is made substantially equal among the plurality of pixel circuits because the characteristics of the field effect transistors in each pixel circuit or various capacitances (with pixel electrodes and This can be done by setting one of the parameters (various capacitances formed by other electrodes) or a combination of these parameter settings!
  • a second aspect of the present invention is the first aspect of the present invention.
  • a common electrode line disposed so that a predetermined capacitance is formed between the voltage holding electrodes
  • the charge amount A Qd is determined in consideration of a parasitic capacitance between the scanning signal line and the common electrode line, and Z or a signal delay propagation characteristic of the common electrode line. .
  • the common electrode line is often arranged so as to extend in parallel with the scanning signal line, but is not limited to this, and a predetermined capacitance (common electrode) is formed between the common electrode line and the pixel electrode. Any arrangement may be used as long as a capacitor or an auxiliary capacitor is formed. Further, the common electrode line may straddle a plurality of scanning signal lines, may straddle a plurality of data signal lines, or a plurality of common electrode lines are arranged for one pixel circuit or pixel electrode. Or may have a surface shape. As described above, various configurations of the common electrode line are possible in the following.
  • a third aspect of the present invention is the first aspect of the present invention.
  • the capacitance Cgd is formed in each pixel circuit so that the value represented by the equation (Vgpp ⁇ Cgd + ⁇ Qd) ZCpix is substantially equal among the plurality of pixel circuits.
  • a fourth aspect of the present invention is the first aspect of the present invention.
  • Vgpp-Cgd + ⁇ Qd formed by the drain electrode of the field effect transistor or the voltage holding electrode and another electrode so that the value represented by ZCpix is substantially equal between the plurality of pixel circuits.
  • capacitances other than the capacitance Cgd between the gate electrode and the drain electrode of the field effect transistor are present in each pixel circuit. It is characterized by being formed.
  • the field effect transistor in which the channel length and the channel width are set so that the value represented by the equation (Vgpp ⁇ Cgd + ⁇ Qd) ZCpix is substantially equal among the plurality of pixel circuits is provided to each pixel circuit. It is formed!
  • a sixth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for respectively transmitting a plurality of data signals; a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines,
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point.
  • a voltage holding electrode connected to the drain electrode of the field effect transistor and constituting a predetermined voltage holding capacitor
  • the signal between the gate electrode and the drain electrode in the field effect transistor increases as the distance increases. It is formed so that the increase rate of the capacitance Cgd decreases as the capacitance Cgd increases.
  • a seventh aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for respectively transmitting a plurality of data signals; a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines,
  • a source electrode is connected to a data signal line passing through the corresponding intersection, either directly or via a predetermined switch element and Z or capacitor element, and the corresponding intersection.
  • a field effect transistor having a gate electrode connected to a scanning signal line passing through the difference point, and a voltage holding electrode connected to a drain electrode of the field effect transistor and constituting a predetermined voltage holding capacitor;
  • the electrode constituting the scanning signal line and the voltage holding electrode or The field effect transistor is formed so that an overlapping area with a drain electrode is increased and an increase rate of the area is decreased.
  • An eighth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for respectively transmitting a plurality of data signals; a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines,
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point.
  • a voltage holding electrode connected to the drain electrode of the field effect transistor and constituting a predetermined voltage holding capacitor
  • the channel length L and the channel width W of the field effect transistor are increased.
  • the ratio LZW increases so that the rate of increase decreases.
  • a ninth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for respectively transmitting a plurality of data signals; a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines, Each pixel circuit
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point.
  • a voltage holding electrode connected to the drain electrode of the field effect transistor and constituting a predetermined voltage holding capacitor
  • the drain electrode of the field effect transistor or the voltage holding electrode Among the capacitances formed by other electrodes, the capacitance between the gate electrode and the drain electrode of the field effect transistor is reduced, and at least one capacitance other than Cgd becomes smaller and the at least one capacitance It is formed such that the rate of decrease of! Decreases.
  • a tenth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for transmitting a plurality of data signals respectively;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines;
  • a common electrode line arranged so that a predetermined capacitance is formed in each pixel circuit
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point. And a voltage holding electrode connected to a drain electrode of the field effect transistor and forming the predetermined capacitance between the common electrode line,
  • An eleventh aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for respectively transmitting a plurality of data signals; a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines;
  • a common electrode line arranged so that a predetermined capacitance is formed in each pixel circuit
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point. And a voltage holding electrode that is connected to the drain electrode of the field effect transistor and that forms the predetermined capacitance between the common electrode line,
  • First, second and third pixel circuits constituting the plurality of pixel circuits, wherein the first pixel circuit is closer to one end of the common electrode line than the second pixel circuit and the common electrode line
  • the first and second electrodes are arranged such that the third pixel circuit is closer to the other end of the common electrode line than the second pixel circuit and farther from the central part of the common electrode line than the second pixel circuit.
  • the third pixel circuit is closer to the other end of the common electrode line than the second pixel circuit and farther from the central part of the common electrode line than the second pixel circuit.
  • the electrostatic capacitance Cgd between the gate electrode and the drain electrode of the field effect transistor in the second pixel circuit is the static capacitance between the gate electrode and the drain electrode of the field effect transistor in the first and third pixel circuits. It is formed so as to be larger than any of the capacitance Cgd.
  • a twelfth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for respectively transmitting a plurality of data signals; a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines;
  • a common electrode line arranged so that a predetermined capacitance is formed in each pixel circuit
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point. And a voltage holding electrode connected to a drain electrode of the field effect transistor and forming the predetermined capacitance between the common electrode line,
  • the electrode constituting the scanning signal line passing through the corresponding intersection and the voltage holding electrode or the electric field It is characterized in that it is formed so as to have a large overlapping area with the drain electrode of the effect transistor.
  • a thirteenth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for respectively transmitting a plurality of data signals; a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines;
  • a common electrode line arranged so that a predetermined capacitance is formed in each pixel circuit
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point. And a voltage holding electrode that is connected to the drain electrode of the field effect transistor and that forms the predetermined capacitance between the common electrode line,
  • First, second and third pixel circuits constituting the plurality of pixel circuits, wherein the first pixel circuit is closer to one end of the common electrode line than the second pixel circuit and the common electrode line As the center force increases, the third pixel circuit is disposed closer to the other end of the common electrode line than the second pixel circuit and further from the center of the common electrode line. 1, second and third pixel circuits
  • the overlapping area of the electrode constituting the scanning signal line passing through the corresponding intersection and the voltage holding electrode or the drain electrode of the field effect transistor is
  • the first pixel circuit larger than the overlapping area of the electrode constituting the scanning signal line passing through the corresponding intersection and the voltage holding electrode or the drain electrode of the field effect transistor, and
  • the corresponding electrode in the third pixel circuit is formed so as to be larger than the overlapping area of the electrode constituting the scanning signal line passing through the intersection and the voltage holding electrode or the drain electrode of the field effect transistor. It is characterized by that.
  • a fourteenth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for respectively transmitting a plurality of data signals; a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines;
  • a common electrode line arranged so that a predetermined capacitance is formed in each pixel circuit
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point. And a voltage holding electrode connected to a drain electrode of the field effect transistor and forming the predetermined capacitance between the common electrode line,
  • a fifteenth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for transmitting a plurality of data signals respectively;
  • a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines;
  • a common electrode line arranged so that a predetermined capacitance is formed in each pixel circuit
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point.
  • First, second and third pixel circuits constituting the plurality of pixel circuits, wherein the first pixel circuit is closer to one end of the common electrode line than the second pixel circuit and the common electrode line
  • the first and second electrodes are arranged such that the third pixel circuit is closer to the other end of the common electrode line than the second pixel circuit and farther from the central part of the common electrode line than the second pixel circuit.
  • the third pixel circuit is closer to the other end of the common electrode line than the second pixel circuit and farther from the central part of the common electrode line than the second pixel circuit.
  • the ratio LZW between the channel length L and the channel width W of the field effect transistor in the second pixel circuit is the ratio LZW of the channel length L and the channel width W of the field effect transistor in the first and third pixel circuits. It is formed to be larger than the displacement!
  • a sixteenth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for transmitting a plurality of data signals respectively;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines;
  • a common electrode line arranged so that a predetermined capacitance is formed in each pixel circuit
  • Each pixel circuit A source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point. And a voltage holding electrode connected to a drain electrode of the field effect transistor and forming the predetermined capacitance between the common electrode line,
  • the potential to be applied to the common electrode line is electrically moved away from the position to be applied to the common electrode line, it is formed by the drain electrode of the field effect transistor or the voltage holding electrode and another electrode. It is characterized in that the electrostatic capacitance other than the electrostatic capacitance Cgd between the gate electrode and the drain electrode of the field effect transistor is made small among the electrostatic capacitance.
  • a seventeenth aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines for respectively transmitting a plurality of data signals; a plurality of scanning signal lines intersecting with the plurality of data signal lines;
  • a plurality of pixel circuits arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines;
  • a common electrode line arranged so that a predetermined capacitance is formed in each pixel circuit
  • a source electrode is connected to the data signal line passing through the corresponding intersection point directly or via a predetermined switch element and Z or a capacitance element, and a gate electrode is connected to the scanning signal line passing through the corresponding intersection point.
  • a field holding transistor, and a voltage holding electrode connected to the drain electrode of the field effect transistor and having the predetermined capacitance formed between the common electrode line,
  • First, second and third pixel circuits constituting the plurality of pixel circuits, wherein the first pixel circuit is closer to one end of the common electrode line than the second pixel circuit and the common electrode line
  • the first and second electrodes are arranged such that the third pixel circuit is closer to the other end of the common electrode line than the second pixel circuit and farther from the central part of the common electrode line than the second pixel circuit.
  • the third pixel circuit of the capacitance formed by the drain electrode of the field effect transistor or the voltage holding electrode and another electrode in the second pixel circuit is a capacitance other than the capacitance Cg d between the electrode and the electrode.
  • the capacitance between the gate electrode and the drain electrode of the field effect transistor in the first pixel circuit is smaller than the capacitance other than Cgd and the drain electrode of the field effect transistor in the third pixel circuit Alternatively, among the capacitance formed by the voltage holding electrode and the other electrode, the field effect transistor in the third pixel circuit is used.
  • the capacitance between the gate electrode and the drain electrode of the transistor is formed so as to be smaller than the capacitance other than Cgd.
  • An eighteenth aspect of the present invention is an active matrix substrate drive circuit according to any one of the first to fifteenth aspects of the present invention.
  • a scanning signal line driving circuit for selectively driving the plurality of scanning signals by applying a predetermined plurality of scanning signals to the plurality of scanning signal lines, respectively;
  • the scanning signal line driving circuit has a predetermined on-voltage force that turns on the field effect transistor, and a potential change when the plurality of scanning signals transition to a predetermined off-voltage that turns off the field effect transistor. It is characterized by controlling the speed.
  • the nineteenth aspect of the present invention is the eighteenth aspect of the present invention.
  • the scanning signal line driving circuit is based on the signal delay propagation characteristics of the scanning signal line, and the scanning signal line driving is performed so that the potential changes occur at substantially the same speed regardless of the position on the scanning signal line. It is characterized by controlling the speed of potential change of the scanning signal to be output from the circuit.
  • a twentieth aspect of the present invention is a display device
  • An active matrix substrate according to any one of the first to fifteenth aspects of the present invention, and a drive circuit for driving the active matrix substrate are provided.
  • the driving circuit includes a scanning signal line driving circuit that selectively drives the plurality of scanning signals by applying a predetermined plurality of scanning signals to the plurality of scanning signal lines, respectively.
  • the scanning signal line driving circuit has a predetermined on-voltage force that turns on the field effect transistor, and a potential change when the plurality of scanning signals transition to a predetermined off-voltage that turns off the field effect transistor. It is characterized by controlling the speed.
  • a twenty-second aspect of the present invention is the twenty-first aspect of the present invention.
  • the scanning signal line driving circuit is based on the signal delay propagation characteristics of the scanning signal line, and the scanning signal line driving is performed so that the potential changes occur at substantially the same speed regardless of the position on the scanning signal line. It is characterized by controlling the speed of potential change of the scanning signal to be output from the circuit.
  • the voltage holding electrode (corresponding to the pixel electrode of the liquid crystal display device) passes through each TFT due to the difference in the effect of delay of various signal lines in each pixel circuit.
  • Vgpp'Cgd + A Qd The value shown by ZCpix is an active matrix substrate that eliminates the difference in level shift of each voltage holding electrode potential, that is, each pixel potential due to the difference in the amount of charge moving to Each pixel circuit is formed so as to be substantially equal among the inner pixel circuits, whereby the level shift AVd in each pixel can be made substantially uniform.
  • the charge amount ⁇ Qd takes into account the parasitic capacitance between the scanning signal line and the common electrode line and Z or the signal delay propagation characteristic of the common electrode line. Therefore, in the active matrix substrate on which the common electrode line is formed, the nonuniformity of the level shift of the pixel potential can be sufficiently eliminated or reduced.
  • the capacitance Cgd is formed such that the value represented by the equation (Vgpp'Cgd + A Qd) ZCpix is substantially equal among the plurality of pixel circuits.
  • the value represented by the expression (Vgpp'Cgd + A Qd) ZCpix is Formed by the drain electrode or voltage holding electrode of the field-effect transistor and another electrode so that they are substantially equal to each other.
  • the electrostatic capacitance other than the electrostatic capacitance Cgd between the gate electrode and the drain electrode of the field effect transistor is formed in each pixel circuit among the electrostatic capacitances to be generated, which is the same as in the first aspect of the present invention.
  • the channel length and the channel width are set so that the value represented by the formula (Vgpp'Cgd + A Qd) ZCpix is substantially equal among the plurality of pixel circuits.
  • the capacitance Cgd increases as the distance from the input end (scanning signal application position) of the scanning signal line increases.
  • Each pixel circuit is formed so as to reduce the non-uniformity of the pixel potential level shift caused by the difference in the amount of moving charge to the voltage holding electrode due to the signal propagation delay characteristic of the scanning signal line, The level shift distribution is uniform.
  • the ratio LZW of the channel length L to the channel width W of the field effect transistor star increases as the input end force of the scanning signal line is electrically separated.
  • the drain electrode of the field effect transistor or the voltage holding electrode and the other electrode are used as the input end force of the scanning signal line is electrically separated. Scanning is achieved by forming each pixel circuit so that at least one of the formed capacitances other than the capacitance Cgd becomes smaller and the decreasing rate of the at least one capacitance decreases. The nonuniformity of the pixel potential level shift caused by the difference in the amount of charge transferred to the voltage holding electrode due to the signal propagation delay characteristic of the signal line is reduced, and the level shift distribution becomes uniform.
  • the capacitance Cgd increases as the distance from the input end of the common electrode line (application position of the common electrode potential) increases.
  • the phase of the amount of charge transferred to the voltage holding electrode due to the parasitic capacitance between the scanning signal line and the common electrode line and the signal delay propagation characteristic of the common electrode line is obtained.
  • the nonuniformity of the pixel potential level shift caused by the difference is reduced, and the level shift distribution becomes uniform.
  • the common electrode potential (common electrode signal) is applied to the active matrix substrate on which the common electrode line is formed from both ends of the common electrode line.
  • each pixel circuit is formed such that the capacitance Cgd increases as it is electrically separated from the input end of the common electrode line (the position where the common electrode potential is applied).
  • the level shift distribution is reduced by reducing the nonuniformity of the pixel potential level shift caused by the difference in the amount of charge transferred to the voltage holding electrode due to the parasitic capacitance between the common electrode line and the signal delay propagation characteristics of the common electrode line. Becomes uniform.
  • the ratio LZW of the channel length L to the channel width W in the field effect transistor increases as the distance from the input end of the common electrode line increases.
  • the pixel potential level generated by the difference in the amount of charge transferred to the voltage holding electrode due to the parasitic capacitance between the scanning signal line and the common electrode line and the signal delay propagation characteristics of the common electrode line Shift non-uniformity is reduced and the level shift distribution is different.
  • each pixel circuit is formed so that the ratio LZW of the channel length L to the channel width W in the field effect transistor increases as it is electrically separated from the input end of the common electrode line.
  • Pixel potential level shift non-uniformity caused by the difference in the amount of charge transferred to the voltage holding electrode due to the parasitic capacitance between the electrode lines and the signal delay propagation characteristics of the common electrode line is reduced, and the level shift distribution is uniform. It will be something.
  • the drain electrode or the voltage holding electrode of the field effect transistor is coupled with another electrode.
  • each pixel circuit so that the capacitance other than the capacitance Cgd between the gate electrode and the drain electrode of the field effect transistor among the formed capacitances is reduced, the scanning signal lines and The pixel potential level shift caused by the difference in the amount of charge transferred to the voltage holding electrode due to the parasitic capacitance between the common electrode line and the signal delay propagation characteristic of the common electrode line The non-uniformity of the level shift is reduced, and the level shift distribution becomes uniform.
  • the seventeenth aspect of the present invention when a common electrode potential (common electrode signal) is applied from both ends of the common electrode line to the active matrix substrate on which the common electrode line is formed, Of the capacitance formed by the drain electrode or voltage holding electrode of the field effect transistor and another electrode as it is electrically separated from the input end of the common electrode line (position where the common electrode potential is applied), the field effect Capacitance between the gate electrode and the drain electrode of the transistor Each pixel circuit is formed so that the capacitance other than Cgd becomes small, so that the parasitic capacitance between the scanning signal line and the common electrode line can be reduced. Signal delay of the common electrode line The nonuniformity of the pixel potential level shift caused by the difference in the amount of moving charge to the voltage holding electrode due to propagation characteristics is reduced, and the level shift distribution becomes uniform. .
  • the non-uniformity of the level shift of the pixel potential is reduced in the same manner as in the first to seventeenth aspects of the present invention, and scanning is performed.
  • the speed of the potential change at each position on the scanning signal line can be made substantially the same. Accordingly, nonuniformity of pixel potential level shift due to the signal delay propagation characteristic of the scanning signal line can be eliminated or reduced.
  • the nonuniformity of the level shift of the pixel potential is reduced, thereby suppressing the flaw force and the like. High-quality images can be provided.
  • FIG. 1 is a block diagram showing an overall configuration of a liquid crystal display device using a TFT substrate which is an active matrix substrate according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration of one pixel circuit in the first embodiment.
  • FIG. 3 is a block diagram showing a configuration example of a scanning signal line driving circuit in the first embodiment.
  • FIG. 4 is a schematic voltage waveform diagram of signals and pixel potentials for driving a conventional TFT substrate and a TFT substrate according to the first and second embodiments of the present invention.
  • FIG. 5 is an equivalent circuit diagram showing a scanning signal propagation path when focusing on the signal propagation delay of one scanning signal line in the active matrix substrate according to the first embodiment.
  • FIG. 6 is a waveform diagram showing a voltage waveform and a current waveform of the main part in the first embodiment.
  • FIG. 7 (A) is a diagram showing a distribution of pixel potentials before applying the configuration of the first embodiment.
  • FIG. 7- (B) is a diagram showing the distribution of the capacitance between the scanning signal lines and the pixel electrodes in the first embodiment.
  • FIG. 7- (C) is a diagram showing a distribution of pixel potentials after the configuration of the first embodiment is applied.
  • FIG. 8 is a diagram showing a simulation result of a distribution of pixel potentials in the first embodiment.
  • FIG. 9 is a block diagram showing an overall configuration of a liquid crystal display device using a TFT substrate which is an active matrix substrate according to the second and third embodiments of the present invention.
  • FIG. 10 is a circuit diagram showing a configuration of one pixel circuit in a TFT substrate as an active matrix substrate according to the second and third embodiments.
  • FIG. 11 shows scanning signals and common electrode signals when attention is paid to signal propagation delays of one scanning signal line and common electrode line in the active matrix substrates according to the second and third embodiments. It is an equivalent circuit diagram showing the propagation path of.
  • FIG. 12 is a waveform diagram showing a voltage waveform and a current waveform of the main part in the second embodiment.
  • FIG. 13- (A) is a diagram showing a distribution of pixel potentials before applying the configuration of the second embodiment.
  • FIG. 13- (B) is a diagram showing a distribution of capacitance between scanning signal lines and one pixel electrode in the second embodiment.
  • FIG. 13C is a diagram showing a distribution of pixel potentials after the configuration of the second embodiment is applied.
  • FIG. 14 shows a liquid using an active matrix substrate according to the third embodiment of the present invention.
  • 3 is a block diagram showing a configuration of a scanning signal line drive circuit in the crystal display device.
  • FIG. 15 is a schematic voltage waveform diagram of signals and pixel potentials for driving a TFT substrate according to a third embodiment of the present invention.
  • FIG. 16 is a waveform diagram showing a voltage waveform and a current waveform of the main part in the third embodiment.
  • FIG. 17- (A) is a diagram showing a distribution of pixel potentials before applying the configuration of the third embodiment.
  • FIG. 17- (B) is a diagram showing a distribution of capacitance between scanning signal lines and one pixel electrode in the third embodiment.
  • FIG. 17C is a diagram showing a distribution of pixel potentials after applying the configuration of the third embodiment.
  • FIG. 18 is an explanatory diagram showing that a thin film transistor has Vgs-Vds-Id characteristics (gate-source voltage-drain-source voltage-drain current characteristics).
  • FIG. 19 is a circuit diagram showing a configuration of one pixel circuit in a TFT substrate as a conventional active matrix substrate.
  • FIG. 20 is a circuit diagram for explaining the application of the present invention to an organic EL display device.
  • FIG. 21 is a circuit diagram for explaining the application of the present invention to an organic EL display device. The explanation of the sign
  • TFT Thin film transistor
  • GSP Data signal (Start pulse signal)
  • Cgd Scanning signal line capacitance between pixel electrodes
  • Vdp Pixel potential (when positive voltage is applied)
  • a Qd i, j) ...
  • the TFT substrate 100 which is an active matrix substrate configured as shown in FIG. 9, is targeted.
  • a plurality (M) of scanning signal lines G (l) to G (M) and a plurality (N) of data signal lines S (1) to (T) are formed on a transparent insulating substrate such as glass.
  • a plurality of common electrode lines CS (1) to CS (M) are formed in parallel with the plurality of scanning signal lines G (1) to G (M), respectively.
  • Each pixel circuit P (i, j) has a data signal line S passing through the corresponding intersection as shown in FIG.
  • TFT102 which is a field effect transistor as a switch element, with a source electrode connected to (i) and a scanning signal line G (j) passing through a corresponding intersection, and a drain electrode of the TFT102
  • a liquid crystal capacitor Clc is formed by the pixel electrode 103 and the counter electrode Ec formed on the entire surface of the counter substrate.
  • the pixel electrode 103 and the common electrode line CS (j) thus, a common electrode capacitance Ccs is formed, and the parasitic capacitance Cgd is formed by the pixel electrode 103 and the scanning signal line G (j).
  • FIG. 11 shows one scanning signal line G (j) and common electrode line CS (j 2) is an equivalent circuit diagram showing a propagation path of a scanning signal and a common electrode signal when attention is paid to a signal propagation delay in FIG. In FIG.
  • the resistors rgl, rg2,..., Rgi,..., RgN correspond to the resistance components of the scanning signal line G (j) per pixel circuit, and the resistance values thereof. This is mainly determined by the wiring material, the wiring width, and the wiring length that form the scanning signal line G (j). Also, the resistors rcl, rc2, ⁇ , rci, ⁇ , rcN correspond to the resistance component of the common electrode line CS (j) per pixel circuit, respectively. It is determined by the wiring material, wiring width, and wiring length that form the common electrode line CS (j).
  • capacitances cgcl, cgc2,..., Cgci,..., Eg cN are each one pixel due to one or more capacitive coupling relationships between the scanning signal line and the common electrode line.
  • the capacitances cgl, cg2, ..., cgi, ..., cgN are the parasitic capacitances cgcl from the various parasitic capacitances formed by the scanning signal line and other electrodes and signal lines that are capacitively coupled to it.
  • ⁇ cgcN is excluded, and is constituted by, for example, a cross capacitance generated when the scanning signal line intersects the data signal line. In this way, the scanning signal line and the common electrode line become a signal delay propagation path of a distributed constant type.
  • the liquid crystal display device using the TFT substrate 100 as the active matrix substrate sends data signals Vs (1) to Vs (N) to the data signal lines S (1) to S (N).
  • Data signal line driving circuit 200 to be applied scanning signal line driving circuit 300 to apply scanning signals Vg (1) to Vg (M) to scanning signal lines G (1) to G (M), and common electrodes, respectively
  • Two common electrode line drive circuits CS that apply the common electrode potential Vcs to the lines CS (1) to CS (M) from one end and the other end, respectively, and the counter electrode drive circuit that applies the counter electrode potential Vcom to the counter electrode Ec Has COM.
  • FIG. 4 (A) shows the voltage waveform of the scanning signal Vg (j) applied to the scanning signal line G (j) from the scanning signal line driving circuit 300, and FIG. Data from signal line drive circuit 200
  • the voltage waveform of the data signal Vs (i) applied to the signal line S (i) is shown.
  • Figure 4 (C) shows the common electrode line CS (j) from the common electrode line drive circuit CS and the counter electrode drive circuit COM.
  • the voltage waveforms of the common electrode potential Vcs and the counter electrode potential Vcom applied to the counter electrode Ec are shown.
  • FIG. 4D shows the voltage waveform of the pixel potential Vd (i, j) of the pixel circuit P (i, j) constituting the TFT substrate 100 shown in FIG.
  • FIG. 12- (A) shows the signal delay propagation characteristics of the scanning signal line G (j) when the scanning signal Vg (j) applied from the scanning signal line driving circuit 300 to the scanning signal line G (j).
  • FIG. 11 shows the cornering inside the panel (inside the TFT substrate 100).
  • Figure 12— (B) shows that the potential Vcs (j) of the common electrode line CS (j) is affected by the parasitic capacitance existing between the scanning signal line G (j) and the common electrode line CS (j).
  • TFT substrate 100 ticking! /
  • the symbol “Vg (i, j)” represents the voltage waveform of the scanning signal Vg (j) in the pixel circuit P (i, j).
  • the symbol “Vcs (i, j)” represents the voltage waveform of the common electrode potential Vcs in the pixel circuit P (i, j).
  • the voltage waveform Vg (l, j) of the scanning signal immediately after the output of the scanning signal line driving circuit 300, that is, the gate of the TFT in the pixel circuit P (l, j) There is almost no rounding in the voltage waveform indicating the potential of the electrode g (l, j) (see Fig. 11).
  • the voltage waveform Vg (n, j) of the scanning signal near the center of the scanning signal line G (j) is somewhat blurred.
  • the voltage waveform Vg (N, j) near the end of the scanning signal line G (j) is further rounded.
  • the voltage waveforms Vcs (1, j) and Vcs (N, j) of the common electrode potential Vcs immediately after the output of the two common electrode line drive circuits CS are Large waveform changes are not seen.
  • the voltage waveform Vcs (n, j) of the common electrode potential Vcs near the central part of the common electrode line CS (j) (the central part of the TFT substrate 100) is the same as the scanning signal line G (j) and the common electrode.
  • the waveform fluctuates greatly due to the influence of the parasitic capacitance between the line CS (j) and the signal delay propagation characteristics. The inventor of the present application discovered this through examination based on the equivalent circuit shown in FIG. 11 and computer simulation.
  • Each pixel circuit P (in the TFT substrate 100 as the active matrix substrate shown in FIG.
  • the TFT102 of (i, j) is completely on / off, not the switch.
  • Vgs —Vds—Id characteristics Drain-source voltage Drain current characteristics
  • the level shift AVd of the pixel potential Vd varies due to such Vgs—V ds—Id characteristics, that is, the level shift AVd is the position of the pixel circuit P (i, j).
  • level shift AVd non-uniformity the non-uniformity of the level shift AVd will be described.
  • the scan pulse that constitutes the scan signal Vg (j) has a voltage sufficient to turn on the TFT (hereinafter referred to as “gate-on voltage”! And Vgh is sufficient to turn off the TFT.
  • Voltage (hereinafter referred to as “gate-off voltage”) Vgl is a pulse whose potential changes with Vgl.
  • the scanning signal applied to the TFT gate electrode starts to fall from the gate-on voltage Vgh toward the gate-off voltage Vgl until it completely reaches the gate-off voltage level Vgl.
  • the gate on voltage Vgh force The region up to the threshold voltage Vth of the TFT exists as an intermediate on region.
  • the pixel circuit P (1, j) located immediately after the output of the scanning signal line driving circuit 300, that is, the scanning signal Vg (j) of the scanning signal line G (j) In the pixel circuit P (l, j) near the input end (hereinafter simply referred to as “input end”), the scanning signal Vg (j) instantaneously rises from the gate-on voltage Vgh to the gate-off voltage level Vgl. Therefore, the above-mentioned intermediate ON region characteristics of the TFT have little influence.
  • Vdl Vgpp-Cgd / Cpix...
  • AVd (l, j) Vgpp-Cgd / Cpix Can be approximated.
  • the voltage waveform Vg (n, j) of the scanning signal near the center and the voltage waveform Vg (N, j) of the scanning signal near the terminal end have their falling edges.
  • the area shift affects the level shift that occurs in the pixel potential Vd (the absolute value decreases). Therefore, for the level shift AVd (n, j) near the center and the level shift AVd (N, j) near the end,
  • the falling start time ta of the scanning signal (hereinafter “gate signal” t) applied to the gate electrode of each TFT is the voltage of the gate signal (hereinafter “gate voltage” t, ) Shift amount ⁇ Vg (t), common electrode potential Vcs shift amount ⁇ Vcs (t), counter electrode potential Vcom shift amount AVcom (t), gate-drain capacitance Cgd, common pixel electrode
  • gate voltage t
  • the capacitance between the electrode lines is Ccs
  • the capacitance between the pixel electrode and the counter electrode liquid crystal capacitance
  • Clc liquid crystal capacitance
  • the data signal line passes through the TFT through the TFT.
  • AVd (t) AVg (t) -Cgd / Cpix + ⁇ Vcs (t) -Ccs / Cpix + ⁇ Vcom (t)-Clc / Cpix + ⁇ Qd (t) / Cpix
  • the current Id (t) flowing in the TFT at time t is the gate-source voltage Vgs (t) and the drain 'source-voltage Vds (t), as shown in Fig. 18- (A)
  • the gate-source voltage Vgs (t) of the TFT at time t and the drain-source voltage Vds (t) at time t are the gate voltage Vg (t) and the source voltage (data signal When the voltage is Vs (t), the following relationship is satisfied.
  • Vgs (t) Vg (t) -Vs --- (3)
  • Vds (t) AVd (t) --- (4)
  • Vd Vgpp Cgd / Cpix + ⁇ Qd / Cpix (5)
  • the shift amount AVcs (t) of the common electrode potential Vcs in each pixel circuit P (i, j) differs depending on the signal delay propagation characteristics of the common electrode line CS (j), and the common electrode line drive circuit CS In the pixel circuit P (i, j) that is far from, AVcs (t) increases, and the amount of mobile charge A Qd increases. This also reduces the level shift AVd of the pixel potential Vd (absolute value I AVd I force becomes small).
  • the level shift ⁇ Vd of the pixel potential Vd is not uniform in the TFT substrate 100. This non-uniformity cannot be ignored due to the increase in screen size and resolution of a display device using the TFT substrate 100.
  • each pixel circuit P (i, j) is formed so that (Vgpp′Cgd + A Qd) ZCpix is substantially equal for the pixel circuit in the TFT substrate 100.
  • various capacitances capacitor Cgd between the scanning signal line G (j) and the pixel electrode, etc. in each pixel circuit P (i, j) in the TFT substrate 100, etc.
  • the parasitic capacitance between the scanning signal line and the pixel electrode and the signal propagation delay characteristic of the scanning signal line it is determined taking into account the characteristics (see Figure 11).
  • FIG. 1 shows a TFT substrate which is an active matrix substrate according to the first embodiment of the present invention. It is a block diagram which shows the whole structure of the used liquid crystal display device.
  • This liquid crystal display device includes a liquid crystal display panel 1, a drive circuit including a data signal line drive circuit 200, a scanning signal line drive circuit 300 and a counter electrode drive circuit COM, and a control circuit 600.
  • the liquid crystal display panel 1 also has a pair of electrode substrate forces that sandwich the liquid crystal layer, and a polarizing plate is attached to the outer surface of each electrode substrate.
  • One of the pair of electrode substrates is an active matrix substrate called a TFT substrate.
  • a TFT substrate 100 a plurality of data signal lines S (1) to S (N) are formed on an insulating substrate such as glass. And a plurality of scanning signal lines G (1) to G (M) are formed in a lattice shape so as to cross each other.
  • a plurality of (NXM) pixel circuits P (i) correspond to the intersections of the plurality of data signal lines S (l) to S (N) and the plurality of scanning signal lines G (1) to G (M).
  • a common electrode line is formed on the TFT substrate 100.
  • Each pixel circuit P (i, j) includes a TFT 102 that is a field effect transistor as a switch element, and a pixel electrode 103 that is connected to the data signal line S (i) via the TFT 102.
  • the circuit configuration is as shown in FIG. That is, each pixel circuit P (i, j) has a source electrode connected to the data signal line S (i) passing through the corresponding intersection and a gate electrode on the scanning signal line G (j) passing through the corresponding intersection. , And a pixel electrode 103 connected to the drain electrode of the TFT 102.
  • a liquid crystal capacitor Clc is formed by the pixel electrode 103 and the counter electrode Ec formed on the entire surface of the counter substrate 101, and a parasitic capacitor Cgd is formed by the pixel electrode 103 and the scanning signal line G (j). Yes.
  • the pixel capacitance Cpix which is the capacitance of the capacitor formed by the pixel electrode 103 as the voltage holding electrode and other electrodes in order to hold a voltage corresponding to the pixel value, is a parasitic capacitance with the liquid crystal capacitance Clc. Consists of capacitance Cgd.
  • the control circuit 600 includes a data signal line driving circuit 200 and a scanning signal line driving circuit. A control signal for controlling 300 and the like is generated.
  • the data signal line drive circuit 200 receives the control signal generated by the control circuit 600 and the video signal of the external force, and generates data signals Vs (l) to Vs (N) as analog voltages based on these signals.
  • the data signals Vs (1) to Vs (N) are applied to the data signal lines S (1) to S (N) formed on the TFT substrate 100 of the liquid crystal display panel 1, respectively.
  • the scanning signal line driving circuit 300 supplies a plurality of scanning signal lines G (1) to G (M) in the liquid crystal display panel to 1 in each frame period (each vertical scanning period) for displaying an image on the liquid crystal display panel 1.
  • the horizontal scanning period is sequentially selected, and an active scanning signal (voltage for turning on the TFT 102 constituting the pixel circuit) is applied to the selected scanning signal line G (j).
  • the counter electrode drive circuit COM applies a signal for applying a potential as a reference of the voltage to be applied to the liquid crystal layer of the liquid crystal display panel 1 to the counter electrode Ec formed on the entire surface of the counter substrate 101.
  • FIG. 3 is a block diagram showing a configuration example of the scanning signal line driving circuit 300.
  • the scanning signal line driver circuit 300 includes a shift register unit 3a including M flip-flops F (l), F (2) to F (j), and “ ⁇ (M) connected in cascade,
  • the selection switch 3b is switched according to the output from the flip-flop, and the input terminal VD1 of each selection switch 3b has a gate-on voltage Vgh sufficient to turn on the TFT102 (see Fig. 1).
  • a gate-off voltage Vgl sufficient to turn off the TFT 102 is input to the other input terminal VD2.
  • the clock supplied to each flip-flop F (1) to F (M) The data signal (start pulse signal) GSP input to the first flip-flop F (l) by the signal GCK is sequentially transferred to each flip-flop F (1) to F (M), and sequentially to each selection switch 3b.
  • each selection scan The switch 3b selects the gate-on voltage Vgh for turning on the TFT 102 for one scanning period (TH) and outputs it to the scanning signal line G (j), and then turns off the TFT 102 for the scanning signal line G (j).
  • the data signal Vs (1) output from the data signal line drive circuit 200 to each of the data signal lines S (1) to S (N) (see FIG. 1) is output.
  • ⁇ Vs (N) can be written in each corresponding pixel circuit P (i, j) (pixel capacity).
  • the scanning signal Vg (j), the data signal Vs (i), the common electrode potential Vcs, the counter electrode potential Vcom, and the pixel potential (pixel electrode potential) V The schematic voltage waveform of d (i, j) is as shown in Fig. 4- (A) force and 4- (D), and is the same as the waveform in the conventional example described above, so the description is omitted. . However, the details of these voltage waveforms are different from the conventional ones, which will be described later.
  • the plurality of data signal lines S (1) to S (N) are applied with the plurality of data signals Vs (1) to Vs (N), respectively, and the plurality of scanning signal lines G ( A plurality of scanning signals Vg (l) to Vg (M) are respectively applied to 1) to G (M), whereby the pixel electrode 103 in each pixel circuit P (i, j) in the liquid crystal display panel 1 is applied to the pixel electrode 103.
  • a voltage corresponding to the value of the corresponding pixel of the image to be displayed is applied via the TFT 102 and held in the pixel capacitance in each pixel circuit P (i, j).
  • the liquid crystal display panel 1 displays an image represented by a video signal received from an external signal source or the like by controlling the light transmittance of the liquid crystal layer by this applied voltage.
  • FIG. 5 is an equivalent circuit diagram showing a scanning signal propagation path when focusing on the signal propagation delay of one scanning signal line G (j).
  • this embodiment unlike the configuration shown in FIG. 9, there is no common electrode line, so the signal propagation delay characteristics of each scanning signal line G (j) are evaluated by the equivalent circuit shown in FIG.
  • resistors rgl, rg2,..., Rgi,..., RgN correspond to the resistance components of the scanning signal line G (j) per pixel circuit, respectively.
  • the resistance value is mainly determined by the wiring material, the wiring width, and the wiring length that form the scanning signal line G (j).
  • the capacitances cgl, cg2, ..., cgi, ..., cgc are various parasitic capacitances formed by the scanning signal line G (j) and other electrodes, signal lines, etc. that are capacitively coupled to it.
  • the parasitic capacitance per pixel circuit is shown respectively.
  • the detailed configuration of this embodiment corresponding to the signal propagation delay characteristic of the scanning signal line G (j) will be described below based on the equivalent circuit shown in FIG.
  • FIG. 6— (A) shows a detailed voltage waveform (electrical current) when the scanning signal falls at the gate electrode of the TFT 102 in the pixel circuit P (i, j) of the TFT substrate 100 in the present embodiment having the above configuration.
  • Vg (1, j), Vg (n, j), and Vg (N, j) are respectively scanned.
  • the voltage waveform of the scanning signal Vg (j) near the input end of the signal line G (j) (immediately after the output from the scanning signal line driving circuit 300), near the center, and near the end is shown.
  • Figure 6- (B) shows the waveform of the current that flows through the TFT 102 of the pixel circuit P (i, j) when the running signal Vg (j) falls from the gate-on voltage Vgh to the gate-off voltage Vgl.
  • Id (l, j), Id (n, j), and Id (N, j) are near the input end, near the center, and near the end of the scanning signal line G (j), respectively.
  • Fig. 6 (C) shows the potential waveform of the pixel electrode 103 of the pixel circuit P (i, j) when the scanning signal Vg (j) falls from the gate-on voltage Vgh to the gate-off voltage Vgl.
  • Vd (l, j), Vd (n, j), and Vd (N, j) are near the input end and center of the scanning signal line G (j), respectively.
  • the potential waveform of the pixel electrode 103 in the vicinity and near the end is shown.
  • the voltage (gate voltage) of the gate electrode of each TFT102 is affected by Vg (i, j) and the TFT characteristics (Figs. 18- (A) and 18- (B)).
  • Vg gate-on voltage
  • Vgl gate-off voltage
  • the waveform Id (i, j) of the current flowing through the TFT102 is shown on the scanning signal line G (j) as shown in Figure 6- (B).
  • the position varies depending on the position (more generally, the position on the TFT substrate 100).
  • the potential Vd (i, j) of the pixel electrode 103 increases as the input terminal (scanning signal line driver circuit 300) force increases, but the increase rate decreases as the distance from the input terminal increases. Accordingly, the absolute value I AVd I of the level shift of the pixel potential Vd decreases as the input terminal force increases, but the decrease rate decreases as the input terminal force increases. This is thought to be because the propagation path of the scanning signal Vg (j) is a CR distributed constant line, so that the higher frequency components drop as the distance from the scanning signal line driving circuit 300 decreases. Similar results are obtained as shown in Fig. 8.
  • each pixel circuit P (i, j) corresponding to such nonuniformity of the pixel potential Vd (i, j) or level shift AVd (FIG. 7 (A)).
  • the parasitic capacitance Cgd between the line and the pixel electrode (between the TFT102 gate electrode and drain electrode) depends on the position on the scanning signal line G (j) (more generally on the TFT substrate 100).
  • Each pixel circuit P (i, j) is formed so as to change as shown in 7- (B).
  • each pixel circuit P (i, j) is formed such that the parasitic capacitance Cgd or its correction amount ⁇ Cgd is substantially equal to IA QdZVgpp I in each pixel circuit P (i, where the correction amount ⁇ (Cgd is the capacitance component of the parasitic capacitance Cgd that should be changed according to the position.) More precisely, the value of the parasitic capacitance Cgd is simulated so that (Vgpp 'Cgd + ⁇ Qd) ZCpix is constant. The parasitic capacitance Cgd increases as the input end force of the scanning signal line G (j) increases, but the rate of increase decreases as the input end force increases.
  • each pixel circuit P (i, j) becomes larger so that the parasitic capacitance Cgd becomes larger as the power of the scanning signal line driving circuit 300 is electrically moved away.
  • the potential Vd (i, j) of the pixel electrode 103 and its level shift AVd in each pixel circuit P (i, j) are determined regardless of the position on the scanning signal line G (j) (position on the TFT substrate 100).
  • the distribution of level shift AVd can be made uniform, ie, the parasitic capacitance Cgd can be changed according to the position on the scanning signal line G (j).
  • the pixel circuit P is set so that the parasitic capacitance Cgd varies depending on the position on the scanning signal line G (j) corresponding to the distribution of the pixel potential Vd or the level shift AVd.
  • the formation of (i, j) eliminates or reduces the non-uniformity of the level shift AVd.
  • Patent Document 4 Japanese Patent Laid-Open No. 11-84428
  • Cgd capacitance between the scanning signal line and the pixel electrode
  • Disclosed is a technology that makes the level shift of the pixel potential uniform due to the capacitive coupling effect caused by the delay effect of the scanning signal line being different for each pixel.
  • the variation in the level shift of each pixel potential caused by the change in the amount of charge flowing through the TFT from the start of falling to the completion of falling is not considered. Therefore, the non-uniformity of the pixel potential level shift cannot be sufficiently eliminated or reduced only by the technique disclosed in the publication.
  • FIG. 9 is a block diagram showing an overall configuration of a liquid crystal display device using a TFT substrate which is an active matrix substrate according to the second embodiment of the present invention.
  • This liquid crystal display device has the same configuration as that of a liquid crystal display device using a TFT substrate as an active matrix substrate, which is the subject of the basic study described above.
  • the liquid crystal display device includes a TFT substrate 100.
  • Each of the plurality of formed scanning signal lines G (1) to G (M) includes a plurality of common electrode lines CS (1) to CS (M) extending in parallel, and each common electrode line CS (1) to CS (M) are provided with two common electrode line driving circuits CS that respectively apply a common electrode potential Vcs from one end and the other end thereof. Since the configuration other than these is the same as that of the liquid crystal display device using the TFT substrate 100 according to the first embodiment (FIG. 1), the same reference numerals are assigned to the same or corresponding parts for detailed explanation. Omitted.
  • Each pixel circuit P (i, j) in this embodiment includes a TFT 102 that is a field effect transistor as a switch element, and a pixel that is connected to the data signal line S (i) via the TFT 102.
  • the common electrode line CS (j) includes the electrode 103 and overlaps with the pixel electrode 103 via the insulating layer, and has a circuit configuration as shown in FIG. That is, each pixel circuit P (i, j) has a gate electrode connected to the scanning signal line G (j) passing through the corresponding intersection as well as being connected to the data signal line S (i) passing through the corresponding intersection.
  • TFT 102 as a switch element connected to each other, and a pixel electrode 103 connected to the drain electrode of the TFT 102.
  • a liquid crystal capacitor Clc is formed by the pixel electrode 103 and the counter electrode Ec formed on the entire surface of the counter substrate, and a common electrode capacitor Ccs is formed by the pixel electrode 103 and the common electrode line CS (j).
  • the pixel electrode 103 and the scanning signal line G (j) form a parasitic capacitance Cgd.
  • the pixel capacitance Cpix which is a capacitance of the capacitor formed by the pixel electrode 103 as the voltage holding electrode and other electrodes, is the liquid crystal capacitance Clc.
  • common electrode capacitance Ccs and parasitic capacitance C gd is the liquid crystal capacitance Clc.
  • the equivalent circuit showing the propagation path of the scanning signal and the common electrode signal in the present embodiment has a configuration as shown in FIG.
  • FIG. 11 shows the propagation path of the scanning signal and the common electrode signal when focusing on the signal propagation delay of one scanning signal line G (j) and the common electrode line CS (j) in this embodiment. It is an equivalent circuit diagram shown. The detailed configuration of this embodiment corresponding to the signal propagation delay characteristic of the scanning signal G (j) will be described below based on the equivalent circuit shown in FIG.
  • the schematic voltage waveform is as shown in FIG. 4- (A) and the force 4- (D), and is the same as the waveform in the first embodiment and the conventional example, so the description is omitted. However, the details of these voltage waveforms are different from those of the first embodiment, which will be described below.
  • FIG. 12- (A) shows a detailed voltage waveform at the fall of the scanning signal at the gate electrode of the TFT 102 in the pixel circuit P (i, j) in the TFT substrate 100 according to this embodiment having the above-described configuration.
  • Vg (i, j), Vg (1, j), Vg (n, j), Vg (N, j) are near the input end of the scanning signal line G (j), near the center, The voltage waveform of the scanning signal Vg (j) near the end is shown.
  • Fig. 12- (B) shows the image of the pixel circuit P (i, j) in the common electrode line CS (j).
  • Vcs (i, j) shows the potential waveform of the portion that overlaps the element electrode 103 (more specifically, the potential waveform when the scanning signal Vg (j) falls from the gate-on voltage Vgh to the gate-off voltage Vgl) (1, j), Vcs (n, j), and Vcs (N, j) are the potentials of the common electrode line CS (j) near the input end, center, and end of the scanning signal line G (j), respectively. The waveform is shown. Fig.
  • FIG. 12 (C) shows the waveform Id (i) of the current flowing through the TFT 102 of the pixel circuit P (i, j) when the scanning signal Vg (j) falls from the gate-on voltage Vgh to the gate-off voltage Vgl. , j), and Id (l, j), Id (n, j), and Id (N, j) are near the input end, near the center, and near the end of the scanning signal line G (j), respectively.
  • the waveform of the current flowing through the TFT 102 is shown. Also, Fig.
  • Vd (i of the pixel electrode 103 of the pixel circuit P (i, j) shows the potential waveform Vd (i of the pixel electrode 103 of the pixel circuit P (i, j) when the scanning signal Vg (j) falls from the gate-on voltage Vgh to the gate-off voltage Vgl. , j), and Vd (l, j), Vd (n, j), and Vd (N, j) are near the input end, near the center, and near the end of the scanning signal line G (j), respectively.
  • the symbols indicating the voltage waveform, potential waveform, and current waveform at each position on the scanning signal line G (j) are used in the description of the other embodiments. Shall also be used.
  • a scanning signal line-to-pixel electrode capacitance Cgd and a pixel electrode-to-common electrode line capacitance Ccs are interposed. There is a parasitic capacitance.
  • the potential of the common electrode line CS (j) is affected by the voltage waveform Vg (i, j) of the scanning signal in each pixel circuit P (i, j), and further, the potential of the common electrode line CS (j)
  • the potential waveform Vcs (i, j) of the common electrode line CS (j) is positioned on the scanning signal line G (j) as shown in Fig. 12 (B). In the present embodiment, it corresponds to the position on the common electrode line CS (j), and more generally, the position on the TFT substrate 100).
  • the amount of charge ⁇ Qd (i, j) that moves to the pixel electrode 103 via the TFT 102 before the gate voltage of each TFT 102 falls from the gate-on voltage Vgh to the gate-off voltage Vgl is also detected by the scanning signal line G (j ) Varies depending on the position above. Accordingly, when the parasitic capacitance Cgd between the scanning signal line and the pixel electrode (between the gate electrode and the drain electrode of the TFT 102) in each pixel circuit P (i, j) is equal as in the conventional TFT substrate 100, the pixel Due to the difference in the amount of charge transfer to the electrode 103, the potential waveform Vd (i, j) of the pixel electrode 103 changes as shown in Fig.
  • the level shift ⁇ Vd (i, j) of the potential Vd (i, j) of each pixel electrode 103 differs depending on the position on the scanning signal line G (j), and the distribution of the level shift AVd Will result in non-uniformity. That is, the potential Vd (i, j) of the pixel electrode 103 changes as shown in FIG. 13A according to the position on the scanning signal line G (j).
  • the potential Vd (i, j) of the pixel electrode 103 increases as the force at the input end (scanning signal line driver circuit 300) increases, reaches a maximum (peak) at the center, and terminates when the center force further increases. Decreases as it approaches. However, the pixel potential Vd (N, j) near the termination does not drop to the pixel potential (1, j) near the input end.
  • the absolute value I AVd I of the level shift of the pixel potential Vd decreases as the input end force increases, becomes minimum near the center, and increases further away from the center as it approaches the end. However, the absolute value I AVd (N, j) I of the level shift near the end does not increase up to the absolute value I AVd (l, j) I of the level shift near the input end.
  • the absolute value I AVd I of the level shift is minimum (the pixel potential Vd (i, j) is maximum) at the center of the scanning signal line G (j), which is parallel to the scanning signal line G (j).
  • the common electrode line CS (j) is formed on the common electrode line CS (j) and the common electrode potential Vcs is applied to the common electrode line CS (j) from both ends by the common electrode line drive circuit CS. . That is, the potential Vcs (i, j) of the common electrode line CS (j) is affected by the fall of the scanning signal Vg (j). This effect is electrically far from the two common electrode line drive circuits CS. As it becomes, it grows.
  • the pixel circuit P near the center of the scanning signal line G (j) is based not only on the Vgs— Id characteristic of TFT but also on the Vds— Id characteristic (see FIGS. 18- (A) and 18- (B)).
  • the drain current Id (n, j) of the TFT 102 at (n, j) increases, and the amount of charge A Qd moving to the pixel electrode 103 increases.
  • the potential Vcs of the common electrode line CS (j) affects the absolute value I AVd I of the level shift of the pixel potential Vd so as to decrease near the center.
  • the potential Vd (i, j) of the pixel electrode 103 changes as shown in FIG. 13 (A) according to the position on the scanning signal line G (j), and changes to that shown in FIG. 13 (A). A corresponding non-uniformity occurs in the level shift AVd.
  • each pixel circuit P (i, j) is such that the parasitic capacitance Cgd between the gate electrode and the drain electrode) changes as shown in Fig. 13 (B) according to the position on the scanning signal line G (j). ) Is formed. That is, each pixel circuit P (i, j) is formed so that the parasitic capacitance Cgd or its correction amount ⁇ Cgd is approximately equal to IA Qd / Vgpp I in each pixel circuit P (i, j).
  • the value of the parasitic capacitance Cgd is adjusted by simulation or the like so that (Vg pp -Cgd + ⁇ Qd) ZCpix becomes constant. This is because the parasitic capacitance Cgd increases as the distance from the input end of the scanning signal line G (j) increases, reaches the maximum (peak) at the center, and decreases as the distance from the center increases further toward the end. Means. However, the parasitic capacitance Cgd (N, j) near the termination does not drop to the parasitic capacitance (1, j) near the input end.
  • each pixel circuit P (i) is arranged such that the parasitic capacitance Cgd increases as the distance from the scanning signal line driving circuit 300 increases and the distance from the common electrode line driving circuit CS increases. , j) will be formed.
  • the potential Vd (i, j) of the pixel electrode 103 and its level shift AVd in each pixel circuit P (i, j) are applied to the scanning signal line G (j). Regardless of the position (position on the TFT substrate 100), substantially the same value can be obtained, that is, the distribution of the level shift AVd can be made uniform.
  • the overlapping area of the scanning signal line G (j) and the pixel electrode 103 and the Z or scanning signal line G (j ) And the drain electrode of TFT102 may be changed.
  • the method described in Patent Document 4 Japanese Unexamined Patent Publication No. 11-84428 can be used.
  • each TFT substrate 100 as an active matrix substrate in which the common electrode line CS (j) is formed in parallel to the scanning signal line G (j)
  • the parasitic capacitance Cgd depends on the position on the scanning signal line G (j) corresponding to the distribution of the pixel potential Vd or the level shift AVd.
  • This liquid crystal display device includes a TFT substrate 100 having the same configuration as that of the second embodiment except for the detailed configuration of each pixel circuit (such as the value of parasitic capacitance Cgd), that is, the TFT substrate 100 having the configuration shown in FIG. Yes.
  • the entire configuration of the liquid crystal display device is basically as shown in FIG. 9, the same reference numerals are assigned to the same or corresponding parts, and detailed description thereof is omitted.
  • the configuration of the scanning signal line drive circuit 300 in this liquid crystal display device is different from the configuration in the liquid crystal display device including the TFT substrate 100 according to the second embodiment (details will be described later).
  • Each pixel circuit P (i, j) in this embodiment is the same as the pixel circuit P (i, j) in the second embodiment, and has a circuit configuration as shown in FIG. Therefore, the same components are denoted by the same reference numerals and description thereof is omitted.
  • the equivalent circuit diagram showing the propagation path of the scanning signal and the common electrode signal in this embodiment is the same as that in the second embodiment. The configuration is as shown in FIG.
  • each pixel circuit P (i, j) is configured by adopting the configuration described in Patent Document 3 (Japanese Unexamined Patent Publication No. 11-281957) as the scanning signal line driving circuit 300.
  • the falling edge of the scanning signal Vg (j) output from the scanning signal line driving circuit 300 is controlled so that the falling edge of the voltage waveform Vg (i, j) of the scanning signal in FIG.
  • FIG. 14 is a block diagram showing a configuration of such a scanning signal line driving circuit 300.
  • This scanning signal line drive circuit 300 has M flip-flops F (l), F (2) ... 'F (j), ... F (M ) And a selection switch 3b that switches according to the output from each flip-flop. The operation is basically the same.
  • a slew rate control circuit tilt control unit
  • SC is added.
  • This slew rate control circuit SC is equivalently an output control impedance element for controlling the impedance of each output of the scanning signal line driving circuit 300.
  • FIG. 15— shows a schematic voltage waveform of the scanning signal Vg (j) applied to the scanning signal line G (j) from the scanning signal line driving circuit 300 having the above-described configuration.
  • (B) shows a schematic voltage waveform of the scanning signal Vs (i) applied to the data signal line S (i) from the data signal line drive circuit 200
  • FIG. 15- (C) shows the common electrode.
  • the schematic voltage waveforms of the common electrode potential Vcs and the counter electrode potential Vcom applied from the line drive circuit CS and the counter electrode drive circuit COM to the common electrode line CS (j) and the counter electrode Ec are shown.
  • FIG. 4 shows a schematic voltage waveform of the pixel potential Vd (i, j) of the pixel circuit P (i, j) constituting the TFT substrate 100 according to the present embodiment!
  • FIG. 16 (A) shows the scanning signal Vg output from the scanning signal line drive circuit 300 configured as described above.
  • FIG. 16- (B) shows the detailed potential waveform of the common electrode line CS (j) that overlaps the pixel electrode 103 of the pixel circuit P (i, j) (more specifically, the scanning signal Vg (j) Shows the potential waveform when the voltage falls from the gate-on voltage Vgh to the gate-off voltage V gl.) Vcs (i, j) is shown.
  • Figure 16 (C) shows the scanning signal V g (j) from the gate-on voltage Vgh to the gate-off.
  • FIG. 16 (D) shows the scanning signal Vg (j) as the gate-on voltage Vgh.
  • 3 shows a detailed potential waveform Vd (i, j) of the pixel electrode 103 of the pixel circuit P (i, j) when the voltage falls to the gate-off voltage Vgl.
  • the scanning signal line-to-pixel electrode capacitance Cgd and the pixel electrode to one common electrode line Parasitic capacitance exists due to the interstitial capacitance Ccs.
  • the potential of the common electrode line CS (j) is affected by the voltage waveform Vg (i, j) of the scanning signal in each pixel circuit P (i, j), and the common electrode line CS (j)
  • the potential waveform Vcs (i, j) of the common electrode line CS (j) depends on the position on the scanning signal line G (j) as shown in Fig. 16 (B). Change.
  • the pixel Potential waveform Vd of the electrode 103 (i, j) is the scanning signal Depending on the position on line G (j), it changes as shown in Figure 16- (D).
  • the above charge amount A Qd ( i, j), the level shift AVd (i, j) of the potential Vd (i, j) of each pixel electrode 103 differs depending on the position on the scanning signal line G (j), and the level shift AVd Inhomogeneity occurs in the distribution. That is, the potential Vd (i, j) of the pixel electrode 103 changes as shown in FIG. 17A according to the position on the scanning signal line G (j).
  • the potential Vd (i, j) of the pixel electrode 103 increases as the input end (scanning signal line driving circuit 300) force increases, reaches a maximum (peak) at the center, and further away from the center. Decreases as it approaches the end, and near the end, it is about the same as the pixel potential Vd (l, j) near the input end.
  • the absolute value I AVd I of the level shift of the pixel potential Vd decreases as the input end force increases, becomes minimum near the center, and increases further as the end force approaches the end when the center force further increases. In the vicinity of the termination, it is about the same as I AVd I near the input end.
  • the pixel potential Vd (N, j) near the termination is approximately the same as the pixel potential Vd (l, j) near the input end. This is different from the second embodiment in which Vd (N, j) does not decrease to the pixel potential Vd (l, j) near the input terminal (see FIG. 13 (A)).
  • the voltage waveform at each position on the scanning signal line G (j) is controlled by controlling the falling edge of the scanning signal Vg (j) output from the scanning signal line driving circuit 300. The falling slope of Vg (i, j) is almost the same (Fig.
  • the potential of the common electrode line CS (j) is a central portion (this is the position of the scanning signal line G (j) that is electrically farthest from the two common electrode line drive circuits CS connected to both ends of the common electrode line CS (j) (Corresponding to the center), the peak value of the potential waveform Vcs (i, j) becomes the largest.
  • each pixel circuit P (i, j) corresponding to such non-uniformity of the pixel potential Vd (i, j) or level shift AVd (FIG. 17 (A)).
  • Each pixel circuit P (i, j) has a parasitic capacitance Cgd (between the gate electrode and drain electrode of TFT102) as shown in Fig. 17- (B) depending on the position on the scanning signal line G (j). ) Is formed. That is, each pixel circuit P (i, j) is formed in each pixel circuit P (i, j) such that the parasitic capacitance Cgd or its correction amount AC gd is substantially equal to IA QdZVgpp I.
  • the value of the parasitic capacitance Cgd is adjusted by simulation etc. so that (Vgpp'Cgd + A Qd) ZCpix becomes constant.
  • the parasitic capacitance Cgd increases as the input end force of the scanning signal line G (j) increases, reaches a maximum (peak) at the center, and decreases further away from the center as it approaches the end. This means that the value near the input end is about the same.
  • each pixel circuit P (i, j) is formed so that the parasitic capacitance Cgd is increased by being electrically moved away from the common electrode line driving circuit CS. As a result, as shown in FIG.
  • the potential Vd (i, j) of the pixel electrode 103 and its level shift ⁇ Vd in each pixel circuit P (i, j) are changed to the scanning signal line G (j) Regardless of the upper position (position on the TFT substrate 100), it is possible to obtain substantially the same value, that is, the distribution of the level shift AVd can be made uniform.
  • the parasitic capacitance Cgd according to the position on the scanning signal line G (j)
  • the overlapping area of the scanning signal line G (j) and the pixel electrode 103 and / or the scanning signal line G (j) And the overlapping area between the TFT 102 and the drain electrode of the TFT 102 may be changed.
  • Patent Document 4 Japanese Unexamined Patent Publication No. 11-84428
  • each common electrode line CS is connected to the TFT substrate 100 as an active matrix substrate in which the common electrode line CS (j) is formed in parallel to the scanning signal line G (j).
  • the scanning signal line is such that the common electrode potential Vcs is applied from both ends of (j) and the falling slope of the voltage waveform Vg (i, j) is substantially the same at each position of each scanning signal line G (j).
  • the parasitic capacitance Cgd is positioned on the scanning signal line G (j) according to the distribution of the pixel potential Vd or level shift AVd.
  • the pixel circuit P (i, j) is formed differently depending on the level of the non-uniformity of the level shift ⁇ Vd is eliminated or reduced. As a result, in the liquid crystal display device using the TFT substrate according to the present embodiment, it is possible to provide a high-quality image in which flicking force is suppressed. [0118] As described above, the voltage waveform at each position on the scanning signal line G (j) is controlled by controlling the falling force S of the scanning signal Vg (j) output from the scanning signal line driving circuit 300. When the falling slope of Vg (i, j) is almost the same (Fig.
  • the level shift AVd becomes non-uniform due to the voltage waveform V g (i, j) of the scanning signal line G (j).
  • the potential Vd (i, j) of the pixel electrode 103 changes as shown in FIG. 17 (A) according to the position on the scanning signal line G (j).
  • the parasitic capacitance Cgd between the scanning signal line and the pixel electrode in each pixel circuit P (i, j) is changed according to the position on the scanning signal line G (j).
  • Each pixel circuit P (i, j) is formed to change the potential of the pixel electrode 103 in each pixel circuit P (i, j) as shown in FIG.
  • Vd (i, j) and its level shift AVd are set to substantially the same value regardless of the position on the scanning signal line G (j).
  • the potential Vd (i, j) force of the pixel electrode 103 at each position of the scanning signal line G (j) depends on the falling slope obtained by controlling the falling edge of the scanning signal Vg (j) as described above. It may be between the value shown in Figure 13- (A) and the value shown in Figure 17- (A). In such a case, the parasitic capacitance Cgd between the scanning signal line and the pixel electrode in each pixel circuit P (i, j) is changed according to the position on the scanning signal line G (j).
  • each pixel circuit P (i, j) By forming each pixel circuit P (i, j) so as to have an intermediate change between the change shown in FIG. 17 and the change shown in FIG. 17- (B), FIG. 13- (C) or FIG. —
  • the potential Vd (i, j) of the pixel electrode 103 and its level shift AVd in each pixel circuit P (i, j) as shown in (C) are abbreviated regardless of the position on the scanning signal line G (j). It can be the same value.
  • the parasitic capacitance Cgd varies depending on the position on the scanning signal line G (j) (more generally, the position of the TFT substrate 100) corresponding to the distribution of the pixel potential Vd or the level shift AVd.
  • the pixel circuit P (i, j) as described above, the nonuniformity of the level shift AVd is eliminated or reduced.
  • the present invention is not limited to the configuration in which the parasitic capacitance Cgd is changed according to the position as described above. Instead of or in addition to this, the TFT corresponding to the distribution of the pixel potential Vd or the level shift AVd is used.
  • the pixel circuit P (i, j) By forming the pixel circuit P (i, j) so that the characteristics differ depending on the position on the scanning signal line G (j) (position on the TFT substrate 100), nonuniformity of the level shift AVd is eliminated. Or you may make it reduce. this In this case, in order to make the TFT characteristics different according to the distribution of the level shift AVd, for example, the ratio LZW of the channel length L to the channel width W of the TFT 102 is the position on the scanning signal line G (j) ( Each pixel circuit P (i, j) may be formed so as to change according to the position on the TFT substrate 100.
  • each pixel circuit P (i, j is set so that the ratio LZW changes in the same manner as the parasitic capacitance Cgd is changed according to the position on the scanning signal line G (j).
  • each TFT102 may be formed (see Fig. 7 (B), Fig. 13 (B), Fig. 17 (B)).
  • each pixel circuit P (i, j) is set so that the ratio LZW in the TFT 102 increases as the distance from the scanning signal line driving circuit 300 is electrically increased, and as the common electrode line driving circuit CS force is also electrically increased.
  • each TFT102 may be formed. Note that either one of the channel length L and the channel width W may be changed, or a combination of both may be used.
  • the perimeter of the source electrode and the drain electrode, the contact area between the source electrode and the semiconductor layer, and the contact area between the drain electrode and the semiconductor layer may be changed by a free combination.
  • the electrical characteristic values of the components of each pixel circuit P (i, j) are changed according to the position on the scanning signal line G (j) so that the nonuniformity of the level shift AVd is eliminated or reduced.
  • a configuration other than the above may be used as long as it is such a configuration.
  • at least one of the capacitances constituting the pixel capacitance Cpix in each pixel circuit P (i, j) other than the parasitic capacitance Cgd is set according to the position on the scanning signal line G (j).
  • a configuration is adopted in which the common electrode capacitance (auxiliary capacitance) Ccs in each pixel circuit P (i, j) is changed according to the position on the scanning signal line G (j).
  • the common electrode capacitance (auxiliary capacitance) Ccs can be reduced as the distance from the common electrode line drive circuit CS (the position where the common electrode potential Vcs is applied to the common electrode line CS (j)) increases electrically. Good.
  • the value shown in Equation (5) obtained in the basic study should be approximately equal among the pixel circuits in the TFT substrate (to eliminate or reduce the unevenness of level shift AVd).
  • TFT characteristics or various capacitances in each pixel circuit (pixel This can be done by setting a deviation or by a combination of these parameter settings.
  • the pixel electrode is separated from each signal line by TFT and insulating film.
  • the parasitic capacitance Cgd (capacitance between the gate electrode and the drain electrode of the TFT) is set for each pixel circuit.
  • Cgd capacitance between the gate electrode and the drain electrode of the TFT
  • one or more Cgd of these pixel electrodes may be changed in combination, or the presence or absence of some Cgd
  • These pixel electrodes may include a high resistance film such as a semiconductor layer connected by a low resistance metal such as A1 (aluminum).
  • the non-uniformity of the level shift AVd should be eliminated or reduced.
  • the parasitic capacitance Cgd, the LZW of the TFT, etc. change smoothly according to the distribution of the pixel potential Vd or level shift ⁇ Vd.
  • each pixel circuit P (i, j) is formed (see Fig. 7 (B), Fig. 13 (B), Fig. 17 (B)), but the parasitic circuit is not limited to this.
  • Changes in capacitance Cgd, TFT LZW, etc. can be stepped, line-shaped, nested, or mosaic as long as they correspond to the level shift AVd distribution. It may be a combination. However, from the viewpoint of improving the display quality of the liquid crystal display device, it is preferable to make the change in the parasitic capacitance Cgd and the LZW of the TFT smooth.
  • the common electrode line is arranged to extend in parallel with the scanning signal line. Any arrangement may be used as long as a common electrode capacity or an auxiliary capacity is formed.
  • the common electrode line may extend over a plurality of scanning signal lines or may extend over a plurality of data signal lines, and a plurality of common electrode lines may be arranged for one pixel circuit or pixel electrode. It may be a surface shape.
  • the parasitic capacitance in the TFT can be electrically separated from the common electrode line driver circuit.
  • the common electrode line may be separated into a plurality of systems, and, for example, when a line inversion driving method is adopted. like, A configuration in which the potential of the common electrode line is not constant but may be changed.
  • the influence of the signal propagation delay in the counter electrode is sufficiently small and can be ignored.
  • the signal propagation delay of the counter electrode There are cases where the impact cannot be ignored.
  • the parasitic capacitance Cgd and the channel length L and channel width W of the TFT are similar to the response to the influence of the signal propagation delay characteristic of the common electrode line in the second and third embodiments.
  • the counter electrode is provided on the counter substrate which is a substrate different from the TFT substrate among the pair of substrates sandwiching the liquid crystal, and the liquid crystal is driven by the vertical electric field perpendicular to the substrate.
  • the counter electrode is formed on the same substrate as the pixel electrode (when the counter electrode is formed on the TFT substrate), or when the common electrode is also configured to serve as the counter electrode, etc.
  • the present invention can be applied as a means for eliminating or reducing the level shift of the pixel potential.
  • a TFT substrate as an active matrix substrate used in a liquid crystal display device as an example, but is formed by the pixel electrode and another electrode.
  • a pixel circuit including an electrostatic capacitor having a voltage holding function similar to that of the pixel capacitor and a thin film transistor are arranged in a matrix, and the scanning signal lines and the data signal lines are arranged in a grid as described above.
  • a display device other than a liquid crystal display device for example, an active matrix substrate used in an organic EL (Electroluminescenece) display device, also eliminates the level shift of the holding voltage in the capacitance corresponding to the pixel capacitance.
  • the present invention can be applied as a means for reducing.
  • the voltage holding electrode (corresponding to the pixel electrode) connected to the drain electrode of the TFT in the capacitor capacitor pixel circuit having the capacitance for holding the voltage corresponding to the pixel value and the common electrode It consists of the power line or ground line electrode corresponding to the wire.
  • a TFT as a switch element is further provided between the source electrode of the TFT and the data signal line.
  • an intervening configuration is employed, and a configuration in which a TFT as a switch element and a capacitor element (capacitor) are further connected in series between the source electrode of the TFT and the data signal line. It may be adopted.
  • the pixel circuit of the organic EL display device for example, a circuit having a configuration as shown in FIG. 20 is used (see Japanese Patent Laid-Open No. 2001-147659).
  • this pixel circuit when scan lines scan A and scan B are selected, TFT3 and TFT4 are turned on, the current of current source CS flows to TFT1, and the gate-source voltage corresponding to the current flowing to TFT1 Is charged into the holding capacitor C. Thereafter, when the scanning line scanB is in a non-selected state, the TFT 4 is turned off, and the voltage charged in the holding capacitor C is held.
  • the driving TFT 2 a current corresponding to the charging voltage of the holding capacitor C flows to the driving TFT 2, and the light emitting element OLED emits light by the current.
  • the TFT 4 changes from the ON state to the OFF state, a level shift occurs due to the parasitic capacitance Cpa of the TFT 4 as in the above embodiment. If this level shift differs depending on the pixel circuit, the light emission luminance varies and the display quality deteriorates.
  • the portion indicated by the symbol “A” corresponds to the voltage holding electrode constituting the voltage holding capacitor C, and the data line data is held via the TFT 3 and TFT 4 as the switch elements. Connected to the electrode (A).
  • the TFT 4 is turned on / off by the scanning line scanB, and the parasitic capacitance Cpa in the TFT 4 corresponds to the parasitic capacitance Cgd of the TFT 102 in the pixel circuit in the first and second embodiments. Therefore, the present invention can also be applied to an active matrix substrate in an organic EL display device having a pixel circuit having the configuration shown in FIG. 20 in order to make the level shift uniform within the substrate.
  • a circuit having a configuration as shown in FIG. 21 may be used as a pixel circuit of an organic EL display device (see Japanese Patent Laid-Open No. 2002-156923).
  • this pixel circuit when the scanning line 25 (scan) is selected, the TFT 24 is turned on, and the data voltage on the data line 26 (data) is held in the holding capacitor 23 (Cs). After that, when the scanning line 25 is in a non-selected state, the TFT 24 is turned off, the data voltage held in the holding capacitor 23 is maintained, and a current corresponding to the voltage flows to the driving TFT 22, The organic EL element 21 emits light.
  • the TFT24 on-state force also changes to the off-state.
  • a level shift occurs due to the parasitic capacitance Cgs2 of the TFT 24 as in the above embodiment. If this level shift differs depending on the pixel circuit, the emission luminance varies and the display quality deteriorates.
  • the portion indicated by the symbol “A” corresponds to the voltage holding electrode constituting the holding capacitor 23, and the data line 26 is connected to the voltage holding electrode (A) via the TFT 24. It is connected.
  • the TFT 24 is turned on and off by the scanning line 25, and the parasitic capacitance Cgs2 of the TFT 24 corresponds to the parasitic capacitance Cgd of the TFT 102 in the pixel circuit in the first and second embodiments. Therefore, the present invention can be applied to an active matrix substrate in an organic EL display device having a pixel circuit having the configuration shown in FIG. 21 in order to achieve uniform level shift within the substrate.
  • the active matrix substrate used in the liquid crystal display device is driven by alternating current as in each of the above embodiments.
  • the active matrix substrate used in the organic EL display device is driven by direct current.
  • the present invention is applicable.
  • the driving circuit (data signal line driving circuit 200, scanning signal line driving circuit 300, etc.) for driving the TFT substrate 100 as the active matrix substrate is the TFT substrate 100.
  • a driving circuit may be formed on the TFT substrate 100 (which may be a driver monolithic active matrix substrate).
  • the common electrode line is formed on the active matrix substrate according to the present invention, the potential Vcs of the common electrode line and the potential Vcom of the counter electrode are not necessarily the same potential. Furthermore, in the second and third embodiments, the common electrode line is formed separately from the scanning signal line.
  • the common electrode line for each pixel circuit is the adjacent pixel circuit, and the scanning signal Constructed to double as a wire ⁇ ⁇ Industrial Applicability
  • the present invention is applied to an active matrix substrate used in a display device, a sensor or the like or a drive circuit thereof, and is particularly active in a liquid crystal display device or an EL display device. Suitable for active matrix substrates.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of El Displays (AREA)

Abstract

　本発明は、表示装置等で使用されるアクティブマトリクス基板に関するものであり、アクティブマトリクス基板において各信号線に存在する抵抗や容量の分布に起因して画素電位に生じるレベルシフトを当該基板内で略均一とすることを目的とする。 　走査信号線に平行に共通電極線が形成されるアクティブマトリクス基板であるＴＦＴ基板において走査信号の立ち下がりの際に生じる画素電位のレベルシフトの不均一性を解消すべく、走査信号線駆動回路から電気的に遠ざかるにしたがって、また、共通電極線駆動回路から電気的に遠ざかるにしたがって、走査信号線－画素電極間容量Ｃｇｄが大きくなるように、各画素回路を形成する。 　本発明は、特に液晶表示装置やＥＬ表示装置等に用いられるアクティブマトリクス基板に適する。                                                                                 

Description

明 細 書
アクティブマトリクス基板およびその駆動回路
技術分野
[0001] 本発明は、マトリクス型の液晶表示装置や EL (Electroluminescenece：エレクト口ルミ ネッセンス)表示装置等に用いられるアクティブマトリクス基板およびその駆動回路に 関するものであり、更に詳しくは、複数のデータ信号線と複数の走査信号線が交差 するように格子状に配置され、それらの交差点にそれぞれ対応するように、スィッチ 素子としての薄膜トランジスタ等の電界効果トランジスタと電圧保持用のキャパシタと を含む画素回路がマトリクス状に形成されたアクティブマトリクス基板およびその駆動 回路に関する。
背景技術
[0002] アクティブマトリクス基板は、液晶表示装置および EL表示装置等のアクティブマトリ タス型表示装置や、アクティブマトリクス型の各種センサ等にぉ 、て幅広く用いられて いる。特に、電界効果トランジスタの一種である薄膜トランジスタ（Thin Film Transisto r。以下「TFT^略記する。）等のスィッチ素子が表示画素毎に設けられた液晶表示 装置は、表示画素数が増大しても隣接表示画素間でのクロストークのない優れた表 示画像を得ることができるため、特に注目を集めている。
[0003] このようなアクティブマトリクス型の液晶表示装置は、液晶表示パネルとその駆動回 路とから主要部が構成されている。そして液晶表示パネルは、液晶層を挟持する 1対 の電極基板カゝらなり、各電極基板の外表面には偏光板が貼り付けられている。
[0004] 上記 1対の電極基板の一方は TFT基板と呼ばれるアクティブマトリクス基板であり、 この TFT基板では、ガラス等の絶縁性基板上に、複数のデータ信号線と複数の走査 信号線が互いに交差するように格子状に形成され、さらに、複数の走査信号線と平 行に延在するように複数の共通電極線が形成されている。また、複数のデータ信号 線と走査信号線との交差点にそれぞれ対応して複数の画素回路がマトリクス状に形 成されており、各画素回路は、表示すべき画像を構成する画素に対応する画素電極 と、その画素電極と後述の対向電極等とによって形成される画素容量と、スィッチ素 子としての TFTとを含んでいる。上記 1対の電極基板の他方は対向基板と呼ばれ、 ガラス等の透明な絶縁性基板上に、全面にわたって対向電極、配向膜が順次積層さ れている。
[0005] アクティブマトリクス型液晶表示装置は、上記構成の液晶表示パネルの駆動回路と して、上記複数の走査信号線に接続される走査信号線駆動回路と、上記複数のデ ータ信号線に接続されるデータ信号線駆動回路と、上記複数の共通電極線に接続 される共通電極線駆動回路と、上記対向電極に接続される対向電極駆動回路とを備 えている。
[0006] データ信号線駆動回路は、外部の信号源等力も受け取った映像信号に基づき、液 晶表示パネルに表示すべき画像の各水平走査線における画素値に相当するアナ口 グ電圧として複数個のデータ信号を順次生成し、これらのデータ信号を液晶表示パ ネルにおける複数のデータ信号線にそれぞれ印加する。走査信号線駆動回路は、 液晶表示パネルに画像を表示するための各フレーム期間（各垂直走査期間）におい て、液晶表示パネルにおける複数の走査信号線を 1水平走査期間ずつ順次に選択 し、選択した走査信号線にアクティブな走査信号 (画素回路に含まれる TFTをオンさ せる電圧)を印加する。共通電極線駆動回路および対向電極駆動回路は、液晶表 示パネルの液晶層に印加すべき電圧の基準となる電位を与えるための信号を上記 の複数の共通電極線および対向電極にそれぞれ印加する。
[0007] 上記のように、複数のデータ信号線には複数のデータ信号がそれぞれ印加され、 複数の走査信号線には複数の走査信号がそれぞれ印加されることにより、液晶表示 パネルにおける各画素回路における画素電極には、対向電極の電位を基準として、 表示すべき画像の対応画素の値に応じた電圧が TFTを介して与えられ、各画素回 路内の画素容量に保持される。これにより、液晶層には、各画素電極と対向電極との 電位差に相当する電圧が印加される。液晶表示パネルは、この印加電圧によって液 晶層の光透過率を制御することにより、外部の信号源等力 受け取った映像信号の 表す画像を表示する。
[0008] 図 19は、上記のような液晶表示装置に使用されるアクティブマトリクス基板としての TFT基板における 1つの画素回路の構成を示す回路図である。各画素回路 P (i, j) は、上記複数のデータ信号線と上記複数の走査信号線との交差点のいずれか 1つ に対応して設けられ、対応交差点を通過するデータ信号線 S (i)にソース電極が接続 されると共に対応交差点を通過する走査信号線 G (j)にゲート電極が接続された TF T102と、その TFT102のドレイン電極に接続された画素電極 103とを含んでおり、 画素電極 103と対向電極とによって液晶容量 Clcが形成され、画素電極 103と走査 信号線 G (j)に沿って設けられた共通電極線 CS (j)とによって共通電極容量（「補助 容量」とも呼ばれる） Ccsが形成され、画素電極 103と走査信号線 G (j)とによって寄 生容量 Cgdが形成されて ヽる。
[0009] 以下、図 4— (A)力も 4— (D)、図 9および図 19を参照しつつ、液晶表示装置にお ける上記 TFT基板についての従来の駆動方法を説明する。なお、液晶は、焼き付け 残像や表示劣化を防ぐために交流駆動を必要とすることは広く知られており、以下に 説明する従来の駆動方法では、この交流駆動の 1種であるフレーム反転駆動が採用 されているものとする。
[0010] 図 4— (A)から 4— (D)は、連続する 2つのフレーム期間である第 1フレーム期間 TF 1および第 2フレーム期間 TF2における TFT基板内の各種の電圧信号 Vg (j)、 Vs (i )、Vcs Vcom、および画素電極の電位（以下「画素電位」ともいう） Vd (i, j)を示す 電圧波形図である。図 4— (A)に示すように、第 1フレーム期間 TF1で 1つの画素回 路 P (i, j)における TFT102のゲート電極 g (i, j)に走査信号線駆動回路から走査信 号としての電圧（以下「走査電圧」という） Vghが印加されると、この TFT102はオン状 態 (導通状態）となり、データ信号線駆動回路からデータ信号線 S (i)に印加されて 、 るデータ信号としての電圧（以下「データ信号電圧」という） Vspが TFT102のソース 電極およびドレイン電極を介して画素電極 103に与えられる。これにより、このデータ 信号電圧 Vspは、対向電極電位 Vcom ( =共通電極電位 Vcs)に対し正極性となる 電圧として、画素電極 103と他の電極とによって形成される画素容量 Cpixに書き込 まれ、画素電極 103は、次のフレーム期間である第 2フレーム期間 TF2で走査電圧 Vghが印加されるまで、図 4— (D)に示すように画素電位 Vdpを保持する。なお、こ の画素電位 Vdpを保持するための画素容量 Cpixは、図 19に示すように、液晶容量 Clcや共通電極容量 Ccs、寄生容量 Cgdからなる。ところで、対向電極は対向電極駆 動回路によって所定の対向電極電位 Vcomに設定されている。したがって、画素電 極と対向電極との間に挟持される液晶は画素電位 Vdpと対向電極電位 Vcomとの電 位差に応じて応答し、これにより画像表示が行われる。
[0011] 同様に図 4 (A)に示すように、第 2フレーム期間 TF2で画素回路 P (i, j)の TFT1 02のゲート電極 g (i, j)に走査信号線駆動回路力 走査電圧 Vghが印加されると、こ の TFT102はオン状態となり、データ信号線駆動回路力もデータ信号線 S (i)に印加 されているデータ信号電圧 Vsnが TFT102のソース電極およびドレイン電極を介し て画素電極 103に与えられる。これにより、このデータ信号電圧 Vsnは、対向電極電 位 Vcom (=Vcs)に対し負極性となる電圧として、画素容量 Cpixに書き込まれ、画 素電極 103は、次のフレーム期間で走査電圧 Vghが印加されるまで画素電位 Vdnを 保持する。以上により、画素電極と対向電極との間に挟持される液晶は画素電位 Vd nと対向電極電位 Vcomとの電位差に応じて応答し、画像表示が行われ、且つ、液 晶に対する交流駆動が実現される。
[0012] また、図 19に示したように、各画素回路 P (i, j)における走査信号線 G (j)と画素電 極 103との間には、構成上、寄生容量 Cgdが必然的に形成されるので、図 4— (D) に示すように、アクティブな走査信号の電圧である走査電圧 Vghから非アクティブな 走査信号の電圧である走査電圧 Vglへと立ち下がる時（図における時刻 ta)に、画素 電位 Vdには寄生容量 Cgdに起因するレベルシフト AVdが生じる。なお、図 4— (D) では、第 1フレーム期間 (液晶層に正電圧が印加される期間) TF1での画素回路 P (i , j)における画素電位 Vd(i, j)のレベルシフト（より正確には時刻 ta力 十分に時間 が経過した後の時刻 tbでのレベルシフト）を記号" Δ Vdp (i, j)，，で示し、第 2フレーム 期間 (液晶層に負電圧が印加される期間) TF2での画素回路 P (i, j)における画素電 位 Vd (i, j)のレベルシフトを記号" Δ Vdn (i, j)，，で示しているが、画素回路やフレー ム期間を特に明示する必要のないときには、これらのレベルシフトを上記のように総 称的に記号" AVd"で示すものとする（以下においても同様)。
[0013] 上記のように TFT102に必然的に形成される寄生容量 Cgdに起因して画素電位 V dに生じるレベルシフト AVdは、
△ Vd = Vgpp · Cgd/Cpix Vgpp=Vgl— Vgh
»Jpix = »Jlc + Ccs + Cgd
となり、表示画像にフリツ力や表示劣化等を生じさせるという問題を引き起こす。この ため、このようなレベルシフト AVdの発生は、一層の高精細、高品位を指向する液晶 表示装置にとっては好ましくない。
[0014] これに対し、このようなレベルシフト AVdを解消または低減するための種々の方法（ 手段）が従来より提案されている。例えば、寄生容量 Cgdに起因するレベルシフト Δ Vdを予め低減させるように対向電極の電位にバイアスを与えるなどの方法が考えら れている。また、日本の特開平 11— 281957号公報（これは米国特許第 6, 359, 60 7号に対応し、その内容は引用することによってこの中に含まれる）には、走査信号の 立下りを制御することにより画素電位のレベルシフトのばらつきを抑制する方法が開 示されている。さらに、 日本の特開 2001— 33758号公報〖こは、共通電極線に複数 の可変電源を接続することにより画素電位（画素電極の電位）のレベルシフトのばら つきを抑制する方法が開示されている。
特許文献 1 :日本特開 2002— 202493号公報
特許文献 2 :日本特開 2001— 33758号公報
特許文献 3 :日本特開平 11 281957号公報
特許文献 4:日本特開平 11— 84428号公報
特許文献 5 :日本特開平 10— 39328号公報
特許文献 6 :日本特開平 5— 232512号公報
発明の開示
発明が解決しょうとする課題
[0015] しかし、液晶表示装置に用いられるアクティブマトリクス基板としての上記 TFT基板 の作製にぉ 、て、ガラス等の透明な絶縁性基板上に信号伝搬遅延の無 、理想的な 信号線を形成するのは困難であり、或る程度の信号伝搬遅延を生じることは回避で きない。
[0016] 例えば TFT基板上に形成される走査信号線は、配線抵抗および配線容量等を有 する分布定数線路として扱われる必要があり、信号伝搬遅延特性を持つことになる。 したがって、走査信号線における走査信号 Vg (j)の電圧波形は、走査信号線駆動回 路により走査信号 Vg (j)が印加される位置 (すなわち走査信号 Vg (j)の入力端)から 離れるにしたがってなまっていく。これにより、寄生容量 Cgdに起因して画素電位 Vd に生じる上記レベルシフト AVdの絶対値 I AVd Iは、走査信号線における走査信 号 Vg (j)の入力端力 離れるにしたがって小さくなつていく。
[0017] 上記のようにレベルシフト AVdは、画素回路の位置によって値が異なり、画面内（T FT基板内）で不均一となる。したがって、画素電位 Vdのレベルシフト AVdを予め低 減させるように対向電極の電位 Vcomにバイアスを与えるという方法を採用した場合 、対向電極に一様なバイアスを印加するだけでは、レベルシフト AVdに起因して表 示画像に生じるフリツ力や表示劣化等を十分に解消することはできない。すなわち、 画面の大型化や高精細化によってレベルシフト AVdの画面内での不均一性を無視 できなくなると、上記方法ではその不均一性を解消できず、各画素に対応する液晶 を好適に交流駆動することができないので、表示画像におけるフリツ力の発生や、液 晶への直流成分の印加による焼き付け残像などの不具合を招来することになる。
[0018] これに対し特許文献 1 (日本の特開 2002— 202493号公報）には、画素電極に対 する対向電極の給電部を、走査信号線の入力端側と終端側との少なくとも 2箇所に 設け、その入力端側力も出力端側に向力つて対向電極の電位が高くなるように上記 少なくとも 2箇所の給電部に対し対向電圧を供給するようにした液晶表示装置が開示 されている。しかし、このような構成では、対向電極を駆動するための構成が複雑ィ匕 するのみならず、対向電極の給電部間で電流が流れることによって消費電力が増大 する。
[0019] また、特許文献 2 (日本の特開 2001— 33758号公報）に開示された方法、すなわ ち共通電極線に複数の可変電源を接続することにより画素電位のレベルシフトのば らっきを抑制するという方法を採用した場合には、画素電極に対向する電極の電位 の変化によってレベルシフトを相対的に相殺することができる。しかし、共通電極を駆 動するために複数の可変電源が必要となる。
[0020] さらに、特許文献 3 (日本の特開平 11 281957号公報）に開示された方法、すな わち走査信号の立下りを制御することにより画素電位のレベルシフトのばらつきを抑 制する方法を採用した場合には、特別な駆動回路を必要とし、また、画素容量の充 電のための時間を削減する必要がある。
[0021] また、特許文献 4 (日本の特開平 11— 84428号公報 (これは米国特許第 6, 249, 325号および第 6, 504, 585号に対応し、これらの内容は引用することによってこの 中に含まれる））には、画素電位のレベルシフトを均一化すべぐ液晶表示パネルに 形成される薄膜トランジスタ (TFT)のゲート電極とソース電極との間の容量力 ゲート 信号線の入力端側で小さく終端側で大きくなるように構成された液晶表示装置が開 示されている。しかし、ゲート信号の立ち下がりから立ち下がり完了までに TFTを流 れる電流による画素容量等の電荷量の変化が考慮されて 、な 、ことから (詳細は後 述）、上記開示内容に基づく構成のみでは、画素電位のレベルシフトの不均一性を 十分に解消することはできな 、。
[0022] ところで後述のように、本願発明者は、画素電位のレベルシフトの不均一性を解消 するには、走査信号線と共通電極線との間の寄生容量の影響や、共通電極線の信 号伝搬遅延特性の影響をも考慮すべきであることを発見した。しかし、特許文献 4 (日 本の特開平 11— 84428号公報)で開示された技術を含む従来技術では、これらの 影響は考慮されていないので、このことによつても画素電位のレベルシフトの不均一 性を十分に解消することができない。また、特許文献 5 (日本の特開平 10— 39328 号公報 (これは米国特許第 6, 028, 650号に対応し、その内容は引用することによつ てこの中に含まれる））には、複数の画素電極のそれぞれに付加的に設けられる補助 容量は各画素電極に接続されるゲート信号線の入力端から離れるに従ってその容 量値が小さくなるように構成した液晶表示装置が開示されているが、このような構成 によっても、同様の理由で、画素電位のレベルシフトの不均一性を十分に解消するこ とができない。
[0023] そこで本発明の第 1の目的は、各信号線に存在する抵抗や容量の分布に起因して 画素電位に生じるレベルシフトが基板内で略均一となるアクティブマトリクス基板を提 供すること〖こある。また、本発明の第 2の目的は、各信号線に存在する抵抗や容量の 分布に起因して画素電位に生じるレベルシフトが基板内で略均一となるようにァクテ イブマトリクス基板を駆動する駆動回路を提供することにある。さらに、本発明の第 3 の目的は、画素電位に生じるレベルシフトをアクティブマトリクス基板内で略均一にす ることにより表示不均一が相殺されて高品位な表示画像が得られる表示装置を提供 することにある。
課題を解決するための手段
本発明の第 1の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続され、当該ソース電極を基準として 当該ゲート電極に所定のオン電圧が印加されると導通状態になり所定のオフ電圧が 印加されると非導通状態となる電界効果トランジスタと、
当該電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシ タを構成する電圧保持用電極とを含み、
下記の式で示される値が前記複数の画素回路の間で略等しくなるように各画素回 路が形成されて ヽることを特徴とする：
(Vgpp · Cgd+ Δ Qd) /Cpix
ここで、 Vgppは、前記走査信号線を介して前記電界効果トランジスタのゲート電極に 与えられる信号であるゲート信号が前記オン電圧力 前記オフ電圧への遷移を開始 してから当該遷移が完了するまでの間の当該ゲート電極の電位変化量を表し、 Cgd は、前記電界効果トランジスタにおけるゲート電極とドレイン電極との間の静電容量を 表し、 A Qdは、前記ゲート信号が前記オン電圧から前記オフ電圧への遷移を開始し てから当該遷移が完了するまでの間に前記電界効果トランジスタを介して前記電圧 保持用電極へと移動する電荷量を表し、 Cpixは、各画素回路において前記電界効 果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成 される静電容量の総和を表す。
なお、上記構成において、上記の式で示される値が上記複数の画素回路の間で略 等しくなるようにするのは、各画素回路における電界効果トランジスタの特性または各 種静電容量 (画素電極と他の電極とによって形成される各種静電容量)等のパラメ一 タのいずれかを設定することにより行ってもよいし、それらのパラメータの設定の組み 合わせによって行ってもよ!、。
[0025] 本発明の第 2の局面は、本発明の第 1の局面において、
前記電圧保持用電極との間に所定の静電容量が形成されるように配置された共通 電極線を更に備え、
前記電荷量 A Qdは、前記走査信号線と前記共通電極線との間の寄生容量、およ び Zまたは、前記共通電極線の信号遅延伝搬特性を加味して決定されることを特徴 とする。
なお、共通電極線は、走査信号線と平行に延在するように配置されていることが多 いが、これに限定されるものではなぐ画素電極との間に所定の静電容量 (共通電極 容量または補助容量に相当）が形成されるような配置であればよい。また、共通電極 線は、複数の走査信号線にまたがつていてもよいし、複数のデータ信号線にまたが つていてもよいし、 1つの画素回路もしくは画素電極に対して複数本配置されてもよ いし、面形状をしていてもよい。このように共通電極線について種々の構成が可能な ことは以下においても同様である。
[0026] 本発明の第 3の局面は、本発明の第 1の局面において、
前記式 (Vgpp -Cgd+ Δ Qd) ZCpixで示される値が前記複数の画素回路の間で 略等しくなるように前記静電容量 Cgdが各画素回路において形成されていることを特 徴とする。
[0027] 本発明の第 4の局面は、本発明の第 1の局面において、
前記式 (Vgpp -Cgd+ Δ Qd) ZCpixで示される値が前記複数の画素回路の間で 略等しくなるように、前記電界効果トランジスタのドレイン電極または前記電圧保持用 電極と他の電極とによって形成される静電容量のうち前記電界効果トランジスタのゲ ート電極とドレイン電極との間の静電容量 Cgd以外の静電容量が各画素回路におい て形成されて ヽることを特徴とする。
[0028] 本発明の第 5の局面は、本発明の第 1の局面において、
前記式 (Vgpp -Cgd+ Δ Qd) ZCpixで示される値が前記複数の画素回路の間で 略等しくなるようにチャネル長およびチャネル幅が設定された前記電界効果トランジ スタが各画素回路にぉ ヽて形成されて!ヽることを特徴とする。
[0029] 本発明の第 6の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシタを構成 する電圧保持用電極とを含み、
対応する前記交差点を通過する走査信号線を駆動するための信号が当該走査 信号線に印加されるべき位置力 電気的に遠ざかるにしたがって、前記電界効果トラ ンジスタにおけるゲート電極とドレイン電極との間の静電容量 Cgdが大きくなるととも に当該静電容量 Cgdの増加率が減少するように、形成されていることを特徴とする。
[0030] 本発明の第 7の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシタを構成 する電圧保持用電極とを含み、
対応する前記交差点を通過する走査信号線を駆動するための信号が当該走査 信号線に印加されるべき位置力 電気的に遠ざかるにしたがって、当該走査信号線 を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電 極との重なり面積が大きくなるとともに当該面積の増加率が減少するように、形成され ていることを特徴とする。
[0031] 本発明の第 8の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシタを構成 する電圧保持用電極とを含み、
対応する前記交差点を通過する走査信号線を駆動するための信号が当該走査 信号線に印加されるべき位置力 電気的に遠ざかるにしたがって、前記電界効果トラ ンジスタにおけるチャネル長 Lとチャネル幅 Wとの比 LZWが大きくなるとともに当該 比 LZWの増加率が減少するように、形成されて!ヽることを特徴とする。
[0032] 本発明の第 9の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、 各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシタを構成 する電圧保持用電極とを含み、
対応する前記交差点を通過する走査信号線を駆動するための信号が当該走査 信号線に印加されるべき位置力 電気的に遠ざかるにしたがって、前記電界効果トラ ンジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される 静電容量のうち前記電界効果トランジスタのゲート電極とドレイン電極との間の静電 容量 Cgd以外の少なくとも 1つの静電容量が小さくなるとともに当該少なくとも 1つの 静電容量の減少率が低下するように、形成されて!、ることを特徴とする。
本発明の第 10の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定 の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から 電気的に遠ざかるにしたがって前記電界効果トランジスタにおけるゲート電極とドレイ ン電極との間の静電容量 Cgdが大きくなるように形成されていることを特徴とする。 [0034] 本発明の第 11の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、 当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前 記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第 1、第 2および第 3の画素回路であって、第 1の 画素回路が第 2の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極 線の中央部力 遠くなるとともに、第 3の画素回路が第 2の画素回路よりも前記共通 電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第 1、第 2および第 3の画素回路は、
第 2の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極と の間の静電容量 Cgdが第 1および第 3の画素回路における前記電界効果トランジス タのゲート電極とドレイン電極との間の静電容量 Cgdのいずれよりも大きくなるように 形成されて 、ることを特徴とする。
[0035] 本発明の第 12の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定 の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から 電気的に遠ざかるにしたがって、対応する前記交差点を通過する走査信号線を構成 する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との 重なり面積が大きくなるように、形成されて ヽることを特徴とする。
本発明の第 13の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、 当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前 記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第 1、第 2および第 3の画素回路であって、第 1の 画素回路が第 2の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極 線の中央部力 遠くなるとともに、第 3の画素回路が第 2の画素回路よりも前記共通 電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第 1、第 2および第 3の画素回路は、
第 2の画素回路における、対応する前記交差点を通過する走査信号線を構成す る電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重 なり面積が、
第 1の画素回路における、対応する前記交差点を通過する走査信号線を構成 する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との 重なり面積よりも大きぐかつ、
第 3の画素回路における対応する、前記交差点を通過する走査信号線を構成 する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との 重なり面積よりも大きくなるように、形成されていることを特徴とする。
[0037] 本発明の第 14の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定 の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から 電気的に遠ざかるにしたがって前記電界効果トランジスタにおけるチャネル長 Lとチ ャネル幅 Wとの比 LZWが大きくなるように形成されて!ヽることを特徴とする。
[0038] 本発明の第 15の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、 当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、 当該電界効果トランジスタのドレイン電極に接続された前記共通電極線との間に 前記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第 1、第 2および第 3の画素回路であって、第 1の 画素回路が第 2の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極 線の中央部力 遠くなるとともに、第 3の画素回路が第 2の画素回路よりも前記共通 電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第 1、第 2および第 3の画素回路は、
第 2の画素回路における前記電界効果トランジスタのチャネル長 Lとチャネル幅 W との比 LZWが第 1および第 3の画素回路における前記電界効果トランジスタのチヤ ネル長 Lとチャネル幅 Wとの比 LZWの!、ずれよりも大きくなるように形成されて!、るこ とを特徴とする。
本発明の第 16の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、 対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定 の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から 電気的に遠ざかるにしたがって、前記電界効果トランジスタのドレイン電極または前 記電圧保持用電極と他の電極とによって形成される静電容量のうち前記電界効果ト ランジスタのゲート電極とドレイン電極との間の静電容量 Cgd以外の静電容量が小さ くなるように、形成されていることを特徴とする。
本発明の第 17の局面は、アクティブマトリクス基板であって、
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、 当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前 記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第 1、第 2および第 3の画素回路であって、第 1の 画素回路が第 2の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極 線の中央部力 遠くなるとともに、第 3の画素回路が第 2の画素回路よりも前記共通 電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第 1、第 2および第 3の画素回路は、 第 2の画素回路における前記電界効果トランジスタのドレイン電極または前記電 圧保持用電極と他の電極とによって形成される静電容量のうち当該第 2の画素回路 における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量 Cg d以外の静電容量が、第 1の画素回路における前記電界効果トランジスタのドレイン 電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち当 該第 1の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との 間の静電容量 Cgd以外の静電容量よりも小さぐかつ、第 3の画素回路における前記 電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによつ て形成される静電容量のうち当該第 3の画素回路における前記電界効果トランジスタ のゲート電極とドレイン電極との間の静電容量 Cgd以外の静電容量よりも小さくなるよ うに、形成されていることを特徴とする。
[0041] 本発明の第 18の局面は、本発明の第 1から第 15の局面のいずれかの局面に係る アクティブマトリクス基板の駆動回路であって、
前記複数の走査信号線に所定の複数の走査信号をそれぞれ印加することにより前 記複数の走査信号を選択的に駆動する走査信号線駆動回路を含み、
前記走査信号線駆動回路は、前記電界効果トランジスタを導通状態とする所定の オン電圧力 前記電界効果トランジスタを非導通状態とする所定のオフ電圧へ前記 複数の走査信号が遷移するときの電位変化の速度を制御することを特徴とする。
[0042] 本発明の第 19の局面は、本発明の第 18の局面において、
前記走査信号線駆動回路は、前記走査信号線の信号遅延伝搬特性に基づ!、て、 前記走査信号線上の位置に無関係に略同じ速度の前記電位変化が生じるように、 前記走査信号線駆動回路から出力すべき走査信号の電位変化の速度を制御するこ とを特徴とする。
[0043] 本発明の第 20の局面は、表示装置であって、
本発明の第 1から第 15の局面のいずれかの局面に係るアクティブマトリクス基板と、 前記アクティブマトリクス基板を駆動するための駆動回路とを備えたことを特徴とす る。
[0044] 本発明の第 21の局面は、本発明の第 20の局面において、 前記駆動回路は、前記複数の走査信号線に所定の複数の走査信号をそれぞれ印 加することにより前記複数の走査信号を選択的に駆動する走査信号線駆動回路を 含み、
前記走査信号線駆動回路は、前記電界効果トランジスタを導通状態とする所定の オン電圧力 前記電界効果トランジスタを非導通状態とする所定のオフ電圧へ前記 複数の走査信号が遷移するときの電位変化の速度を制御することを特徴とする。
[0045] 本発明の第 22の局面は、本発明の第 21の局面において、
前記走査信号線駆動回路は、前記走査信号線の信号遅延伝搬特性に基づ!、て、 前記走査信号線上の位置に無関係に略同じ速度の前記電位変化が生じるように、 前記走査信号線駆動回路から出力すべき走査信号の電位変化の速度を制御するこ とを特徴とする。
発明の効果
[0046] 本発明の第 1の局面によれば、各画素回路における各種の信号線の遅延による影 響の違いにより、各 TFTを通過して電圧保持用電極 (液晶表示装置の画素電極に 相当）へと移動する電荷量が異なることによる、各電圧保持用電極の電位すなわち 各画素電位のレベルシフトの違いを解消すベぐ式 (Vgpp'Cgd+ A Qd) ZCpixで 示される値がアクティブマトリクス基板内の画素回路の間で略等しくなるように各画素 回路が形成されており、これによつて、各画素におけるレベルシフト AVdを略均一と することができる。
[0047] 本発明の第 2の局面によれば、上記電荷量 Δ Qdは、走査信号線と共通電極線との 間の寄生容量、および Zまたは、共通電極線の信号遅延伝搬特性を加味して決定 されるので、共通電極線が形成されたアクティブマトリクス基板において、画素電位の レベルシフトの不均一性を十分に解消または低減することができる。
[0048] 本発明の第 3の局面によれば、式 (Vgpp'Cgd+ A Qd) ZCpixで示される値が上 記複数の画素回路の間で略等しくなるように静電容量 Cgdが形成されることで、本発 明の第 1の局面と同様の効果を奏し、本発明の第 4の局面によれば、式 (Vgpp'Cgd + A Qd) ZCpixで示される値が上記複数の画素回路の間で略等しくなるように、電 界効果トランジスタのドレイン電極または電圧保持用電極と他の電極とによって形成 される静電容量のうち電界効果トランジスタのゲート電極とドレイン電極との間の静電 容量 Cgd以外の静電容量が各画素回路において形成されることで、本発明の第 1の 局面と同様の効果を奏し、本発明の第 5の局面によれば、式 (Vgpp'Cgd+ A Qd) ZCpixで示される値が上記複数の画素回路の間で略等しくなるようにチャネル長お よびチャネル幅が設定された電界効果トランジスタが形成されることで、本発明の第 1 の局面と同様の効果を奏する。
[0049] 本発明の第 6または第 7の局面のいずれによっても、走査信号線の入力端 (走査信 号の印加位置)から電気的に離れるにしたがって静電容量 Cgdが大きくなるとともに その増加率が減少するように各画素回路が形成されることで、走査信号線の信号伝 搬遅延特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レ ベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。
[0050] 本発明の第 8の局面によれば、走査信号線の入力端力 電気的に離れるにしたが つて電界効果トランジスタスタのチャネル長 Lとチャネル幅 Wとの比 LZWが大きくな るとともにその増加率が減少するように各画素回路が形成されることで、走査信号線 の信号伝搬遅延特性による電圧保持用電極への移動電荷量の相違により生じる画 素電位レベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる
[0051] 本発明の第 9の局面によれば、走査信号線の入力端力 電気的に離れるにしたが つて、電界効果トランジスタのドレイン電極または電圧保持用電極と他の電極とによつ て形成される静電容量のうち静電容量 Cgd以外の少なくとも 1つの静電容量が小さく なるとともに当該少なくとも 1つの静電容量の減少率が低下するように各画素回路が 形成されることで、走査信号線の信号伝搬遅延特性による電圧保持用電極への移 動電荷量の相違により生じる画素電位レベルシフトの不均一性が低減され、レベル シフトの分布が一様なものとなる。
[0052] 本発明の第 10または第 12の局面のいずれによっても、共通電極線の入力端 (共 通電極電位の印加位置)から電気的に離れるにしたがって静電容量 Cgdが大きくな るように各画素回路が形成されることで、走査信号線と共通電極線との間の寄生容 量や共通電極線の信号遅延伝搬特性による電圧保持用電極への移動電荷量の相 違により生じる画素電位レベルシフトの不均一性が低減され、レベルシフトの分布が 一様なものとなる。
[0053] 本発明の第 11または第 13発明のいずれによっても、共通電極線が形成されたァク ティブマトリクス基板に対して当該共通電極線の両端カゝら共通電極電位 (共通電極 信号）が印加される場合において、共通電極線の入力端 (共通電極電位の印加位置 )から電気的に離れるにしたがって静電容量 Cgdが大きくなるように各画素回路が形 成されることで、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅 延伝搬特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レ ベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。
[0054] 本発明の第 14の局面によれば、共通電極線の入力端から電気的に離れるにした がって電界効果トランジスタにおけるチャネル長 Lとチャネル幅 Wとの比 LZWが大き くなるように各画素回路が形成されることで、走査信号線と共通電極線との間の寄生 容量や共通電極線の信号遅延伝搬特性による電圧保持用電極への移動電荷量の 相違により生じる画素電位レベルシフトの不均一性が低減され、レベルシフトの分布 がー様なものとなる。
[0055] 本発明の第 15の局面によれば、共通電極線が形成されたアクティブマトリクス基板 に対して当該共通電極線の両端から共通電極電位 (共通電極信号）が印加される場 合において、共通電極線の入力端から電気的に離れるにしたがって電界効果トラン ジスタにおけるチャネル長 Lとチャネル幅 Wとの比 LZWが大きくなるように各画素回 路が形成されることで、走査信号線と共通電極線との間の寄生容量や共通電極線の 信号遅延伝搬特性による電圧保持用電極への移動電荷量の相違により生じる画素 電位レベルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。
[0056] 本発明の第 16の局面によれば、共通電極線の入力端から電気的に離れるにした がって、電界効果トランジスタのドレイン電極または電圧保持用電極と他の電極と〖こ よって形成される静電容量のうち電界効果トランジスタのゲート電極とドレイン電極と の間の静電容量 Cgd以外の静電容量が小さくなるように、各画素回路が形成される ことで、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅延伝搬 特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レベルシフ トの不均一性が低減され、レベルシフトの分布が一様なものとなる。
[0057] 本発明の第 17の局面によれば、共通電極線が形成されたアクティブマトリクス基板 に対して当該共通電極線の両端から共通電極電位 (共通電極信号）が印加される場 合において、共通電極線の入力端 (共通電極電位の印加位置)から電気的に離れる にしたがって、電界効果トランジスタのドレイン電極または電圧保持用電極と他の電 極とによって形成される静電容量のうち電界効果トランジスタのゲート電極とドレイン 電極との間の静電容量 Cgd以外の静電容量が小さくなるように、各画素回路が形成 されることで、走査信号線と共通電極線との間の寄生容量や共通電極線の信号遅延 伝搬特性による電圧保持用電極への移動電荷量の相違により生じる画素電位レべ ルシフトの不均一性が低減され、レベルシフトの分布が一様なものとなる。
[0058] 本発明の第 18または第 19の局面によれば、本発明の第 1から第 17の局面と同様 にして画素電位のレベルシフトの不均一性が低減されることに加えて、走査信号線 駆動回路から出力される走査信号のオン電圧力 オフ電圧への電位変化の速度が 制御されることによって走査信号線上の各位置における上記電位変化の速度を略同 一とすることができ、それによつて走査信号線の信号遅延伝搬特性に起因する画素 電位レベルシフトの不均一性を解消または低減することができる。
[0059] 本発明の第 20の局面によれば、本発明の第 1から第 17の局面と同様にして画素 電位のレベルシフトの不均一性が低減され、これにより、フリツ力等の抑制された高品 位な画像を提供することができる。
[0060] 本発明の第 21または第 22の局面によれば、本発明の第 18または第 19の局面と同 様にして画素電位のレベルシフトの不均一性が解消または低減され、これにより、フリ ッカ等の抑制された高品位な画像を提供することができる。 図面の簡単な説明
[0061] [図 1]図 1は、本発明の第 1の実施形態に係るアクティブマトリクス基板である TFT基 板を用いた液晶表示装置の全体構成を示すブロック図である。
[図 2]図 2は、上記第 1の実施形態における 1つの画素回路の構成を示す回路図であ る。
[図 3]図 3は、上記第 1の実施形態における走査信号線駆動回路の構成例を示すブ ロック図である。
[図 4]図 4は、従来の TFT基板ならびに本発明の第 1および第 2の実施形態に係る T FT基板を駆動するための信号および画素電位の概略的な電圧波形図である。
[図 5]図 5は、上記第 1の実施形態に係るアクティブマトリクス基板において 1つの走査 信号線の信号伝搬遅延に着目した場合の走査信号の伝搬経路を示す等価回路図 である。
[図 6]図 6は、上記第 1の実施形態における要部の電圧波形および電流波形を示す 波形図である。
[図 7]図 7— (A)は、上記第 1の実施形態の構成を適用する前の画素電位の分布を 示す図である。図 7—（B)は、上記第 1の実施形態における走査信号線一画素電極 間容量の分布を示す図である。図 7— (C)は、上記第 1の実施形態の構成を適用し た後の画素電位の分布を示す図である。
[図 8]図 8は、上記第 1の実施形態における画素電位の分布についてのシミュレーシ ヨン結果を示す図である。
[図 9]図 9は、本発明の第 2および第 3の実施形態に係るアクティブマトリクス基板であ る TFT基板を用いた液晶表示装置の全体構成を示すブロック図である。
[図 10]図 10は、上記第 2および第 3の実施形態に係るアクティブマトリクス基板として の TFT基板における 1つの画素回路の構成を示す回路図である。
[図 11]図 11は、上記第 2および第 3の実施形態に係るアクティブマトリクス基板にお いて 1つの走査信号線および共通電極線の信号伝搬遅延に着目した場合の走査信 号および共通電極信号の伝搬経路を示す等価回路図である。
[図 12]図 12は、上記第 2の実施形態における要部の電圧波形および電流波形を示 す波形図である。
[図 13]図 13— (A)は、上記第 2の実施形態の構成を適用する前の画素電位の分布 を示す図である。図 13—（B)は、上記第 2の実施形態における走査信号線一画素電 極間容量の分布を示す図である。図 13— (C)は、上記第 2の実施形態の構成を適 用した後の画素電位の分布を示す図である。
[図 14]図 14は、本発明の第 3の実施形態に係るアクティブマトリクス基板を用いた液 晶表示装置における走査信号線駆動回路の構成を示すブロック図である。
[図 15]図 15は、本発明の第 3の実施形態に係る TFT基板を駆動するための信号お よび画素電位の概略的な電圧波形図である。
[図 16]図 16は、上記第 3の実施形態における要部の電圧波形および電流波形を示 す波形図である。
[図 17]図 17— (A)は、上記第 3の実施形態の構成を適用する前の画素電位の分布 を示す図である。図 17—(B)は、上記第 3の実施形態における走査信号線一画素電 極間容量の分布を示す図である。図 17— (C)は、上記第 3の実施形態の構成を適 用した後の画素電位の分布を示す図である。
[図 18]図 18は、薄膜トランジスタが Vgs—Vds— Id特性 (ゲートソース間電圧一ドレイ ンソース間電圧 -ドレイン電流特性)を有することを示す説明図である。
[図 19]図 19は、従来のアクティブマトリクス基板としての TFT基板における 1つの画 素回路の構成を示す回路図である。
圆 20]図 20は、有機 EL表示装置への本発明の適用を説明するための回路図である 圆 21]図 21は、有機 EL表示装置への本発明の適用を説明するための回路図である 符号の説明
100 • · -TFT基板 (アクティブマトリクス基板)
101 …対向基板
102 …薄膜トランジスタ (TFT)
103 • · ·画素電極 (電圧保持用電極）
200 …データ信号線駆動回路
300 …走査信号線駆動回路
CS …共通電極線駆動回路
Ec …対向電極
P (i, j) …画素回路（i= 1〜N、 j = 1〜M)
CS (j) …共通電極線 (j = l〜M) G(j) …走査信号線 (j = l〜M)
S(i) …データ信号線 (i=l〜N)
VD1 …入力端子
VD2 …入力端子
3a …シフトレジスタ部
3b …選択スィッチ (スィッチ部）
GCK …クロック信号
GSP …データ信号 (スタートパルス信号）
SC …スルーレートコントロール回路 (傾斜制御部）
Cgd …走査信号線一画素電極間容量
Ccs …共通電極 画素電極間容量 (補助容量）
Clc …対向電極一画素電極間容量 (液晶容量）
Cpix · · ·画素容量 (電圧保持容量）
Id(i, j) —TFTを流れる電流の波形 (i=l〜N、 j = l〜M)
Vcs …共通電極電位
Vcs(i, j) …共通電極電位の波形（i=l〜N、 j = l〜M)
Vcom …対向電極電位
Vd(i, j) …画素電位（画素電極の電位）（i=l〜N、 j = l〜M)
Vdp …画素電位 (正電圧印加時）
Vdn …画素電位 (負電圧印加時）
Vg(j) …走査信号 (j = l〜M)
Vg(i, j) …走査信号の電圧波形 (i=l〜N、 j = l〜M)
Vgl …ゲートオフ電圧
Vgh …ゲートオン電圧
Vth —TFTの閾値電圧
Vs (i) …データ信号（i=l〜N)
Vsp · ··データ信号電圧 (正電圧印加時）
Vsn · ··データ信号電圧 (負電圧印加時） AVd (i, j) …画素電位のレベルシフト（i= l〜N、 j = l〜M)
AVdp (i, j)…画素電位のレベルシフト（正電圧印加時）（i=l〜N、 j=l〜M) AVdn (i, j)…画素電位のレベルシフト（負電圧印加時）（i=l〜N、 j=l〜M) A Qd (i, j) …走査信号の立ち下がりの開始力 完了までにおける移動電荷量
(i= l〜N、 j = l〜M)
発明を実施するための最良の形態
[0063] < 0.基礎検討 >
< 0.1 画素回路と信号伝搬経路 >
本発明の実施形態について説明する前に、本発明の目的を達成すべく本願発明 者によりなされた基礎検討について説明する。この基礎検討においては、図 9に示す ように構成されたアクティブマトリクス基板である TFT基板 100を対象とする。この TF T基板 100では、ガラス等の透明な絶縁性基板上に複数 (M本)の走査信号線 G (l) 〜G (M)と複数 (N本)のデータ信号線 S ( 1)〜S (N)とが互 、に交差するように格子 状に形成され、それらの交差点にそれぞれ対応してマトリクス状に配置された複数（ M X N個）の画素形成部としての画素回路 P (i, j)が形成されて!、る (i= 1〜N、 j = 1 〜M)。また、複数の走査信号線 G (1)〜G (M)にそれぞれ平行して複数の共通電 極線 CS (1)〜CS (M)が形成されて!、る。
[0064] 各画素回路 P (i, j)は、図 10に示すように、対応交差点を通過するデータ信号線 S
(i)にソース電極が接続されると共に対応交差点を通過する走査信号線 G (j)にゲー ト電極が接続されたスィッチ素子としての電界効果トランジスタである TFT102と、そ の TFT102のドレイン電極に接続された画素電極 103とを含んでおり、この画素電 極 103と対向基板全面に形成された対向電極 Ecとによって液晶容量 Clcが形成され 、この画素電極 103と共通電極線 CS (j)とによって共通電極容量 Ccsが形成され、こ の画素電極 103と走査信号線 G (j)とによって寄生容量 Cgdが形成されて 、る。
[0065] 一般に、上記 TFT基板 100に形成された走査信号線 G (1)〜G (M)や共通電極 線 CS (1)〜CS (M)等のように、ガラス等の透明な絶縁性基板上に形成された信号 線は、信号伝搬遅延のない理想配線として実現するのは困難であり、或る程度の信 号伝搬遅延特性を有する。図 11は、 1本の走査信号線 G (j)および共通電極線 CS (j )の信号伝搬遅延に着目した場合の走査信号および共通電極信号の伝搬経路を示 す等価回路図である。この図 11において、抵抗 rgl、 rg2、 · ··、 rgi、 · ··、 rgNは、それ ぞれ、 1つの画素回路当たりの走査信号線 G (j)の抵抗成分に相当し、その抵抗値は 、主に、走査信号線 G (j)を形成する配線材料、配線幅、および配線長によって決ま る。また、抵抗 rcl、 rc2、 · ··、 rci、 · ··、 rcNは、それぞれ、 1つ画素回路当たりの共通 電極線 CS (j)の抵抗成分に相当し、その抵抗値は、主に、共通電極線 CS (j)を形成 する配線材料、配線幅、および配線長によって決まる。
[0066] 本願発明者は、シミュレーション等により、上記信号伝搬の検討に際しては、図 11 に示すように、走査信号線と共通電極線間に存在する寄生容量の影響にも注意が 必要であることを発見した。この図 11において、容量 cgcl、 cgc2、 · ··、 cgci、 · ··、 eg cNは、それぞれ、走査信号線と共通電極線間で 1段または 2段以上の容量結合関 係による 1つの画素回路当たりの寄生容量を示すものであり、例えば、走査信号線 画素電極間容量 Cgdと画素電極一共通電極線間容量 Ccsの直列容量結合により構 成される。また、容量 cgl、 cg2、 · ··、 cgi、 · ··、 cgNは、走査信号線とそれと容量結合 関係にある他の電極や信号線等とによって形成される各種寄生容量から上記寄生 容量 cgcl〜cgcNを除いたものであり、例えば、走査信号線がデータ信号線と交差 することによって生じるクロス容量等で構成される。このように走査信号線および共通 電極線は、分布定数型の信号遅延伝搬経路になって ヽる。
[0067] < 0.2 各部の電圧波形 >
図 9に示すように、上記アクティブマトリクス基板として TFT基板 100を使用する液 晶表示装置は、データ信号線 S (1)〜S (N)にデータ信号 Vs (1)〜Vs (N)をそれぞ れ印加するデータ信号線駆動回路 200、走查信号線G (1)〜G (M)に走査信号 Vg (1)〜Vg (M)をそれぞれ印加する走査信号線駆動回路 300、各共通電極線 CS (1 )〜CS (M)にその一端および他端から共通電極電位 Vcsをそれぞれ与える 2つの 共通電極線駆動回路 CS、および、対向電極 Ecに対向電極電位 Vcomを与える対 向電極駆動回路 COMを備えている。
[0068] 図 4 (A)は、走査信号線駆動回路 300から走査信号線 G (j)に印加される走査信 号 Vg (j)の電圧波形を示し、図 4— (B)は、データ信号線駆動回路 200からデータ 信号線 S (i)に印加されるデータ信号 Vs (i)の電圧波形を示し、図 4— (C)は、共通 電極線駆動回路 CSおよび対向電極駆動回路 COMから共通電極線 CS (j)および 対向電極 Ecにそれぞれ与えられる共通電極電位 Vcsおよび対向電極電位 Vcomの 電圧波形を示している。そして、図 4— (D)は、図 9に示す TFT基板 100を構成する 画素回路 P (i, j)の画素電位 Vd (i, j)の電圧波形を示している。
[0069] また、図 12— (A)は、走査信号線 G (j)に走査信号線駆動回路 300から印加され た走査信号 Vg (j)が走査信号線 G (j)の信号遅延伝搬特性 (図 11)によりパネル内 部 (TFT基板 100内）でなまっていく様子を示している。図 12— (B)は、走査信号線 G (j)と共通電極線 CS (j)間に存在する寄生容量の影響を受けて共通電極線 CS (j) の電位 Vcs (j)がパネル内部（TFT基板 100内）でなまって!/、く様子を示して!/、る。な お、これらの図 12— (A)および 12— (B)において、記号" Vg (i, j) "は画素回路 P (i , j)における走査信号 Vg (j)の電圧波形を表し、記号" Vcs (i, j) "は画素回路 P (i, j) における共通電極電位 Vcsの電圧波形を表すものとする。
[0070] 図 12— (A)に示すように、走査信号線駆動回路 300の出力直後の走査信号の電 圧波形 Vg (l, j)すなわち画素回路 P (l, j)内の TFTのゲート電極 g (l, j) (図 11参 照）の電位を示す電圧波形には、なまりは殆ど見られない。これに対して、上記信号 遅延伝搬特性により、走査信号線 G (j)の中央部 (TFT基板 100の中央部)付近に おける走査信号の電圧波形 Vg (n, j)は、或る程度なまっており、走査信号線 G (j)の 終端部付近の電圧波形 Vg (N, j)は、更になまっている。
[0071] また図 12— (B)に示すように、 2つの共通電極線駆動回路 CSの出力直後の共通 電極電位 Vcsの電圧波形 Vcs (1, j)および Vcs (N, j)については、大きな波形の変 動は見られない。これに対し、共通電極線 CS (j)の中央部 (TFT基板 100の中央部 )付近における共通電極電位 Vcsの電圧波形 Vcs (n, j)については、走査信号線 G ( j)と共通電極線 CS (j)との間の寄生容量の影響および上記信号遅延伝搬特性の影 響を受けて、波形が大きく変動している。本願発明者は、図 11に示す等価回路に基 づく検討や計算機シミュレーション等によりこのことを発見した。
[0072] < 0.3 画素電位のレベルシフト >
図 9に示したアクティブマトリクス基板としての TFT基板 100における各画素回路 P ( i, j)の TFT102は、完全なオン/オフ.スィッチではなぐ図 18— (A)および 18— ( B)に示すようなゲート'ソース間電圧 ドレイン ·ソース間電圧 ドレイン電流特性 ( 以下「Vgs— Vds— Id特性」という）を有している。図 18— (A)において、横軸は TFT のゲート'ソース間に印加される電圧 Vgsを、縦軸はドレイン電流 Idをそれぞれ示して いる。図 18— (B)において、横軸は TFTのドレイン 'ソース間に印加される電圧 Vds を、縦軸はドレイン電流 Idをそれぞれ示している。本願発明者は、このような Vgs— V ds— Id特性に起因して画素電位 Vdのレベルシフト AVdにばらつきが生じていること 、すなわち、レベルシフト AVdが画素回路 P (i, j)の位置によって変わること（以下「レ ベルシフト AVdの不均一性」という）を発見した。以下、このレベルシフト AVdの不均 一性について説明する。
[0073] 通常、走査信号 Vg (j)を構成する走査パルスは、 TFTをオン状態にするのに十分 な電圧（以下「ゲートオン電圧」と!ヽぅ） Vghと TFTをオフするのに十分な電圧（以下「 ゲートオフ電圧」という） Vglとの間で電位の変化するパルスである。図 18— (A)に示 すように、 TFTのゲート電極に与えられる走査信号がゲートオン電圧 Vghからゲート オフ電圧 Vglに向かって立ち下がりを開始して力 完全にゲートオフ電圧レベル Vgl となるまでの間にお 、て、ゲートオン電圧 Vgh力 TFTの閾値電圧 Vth付近までの 領域が中間的なオン領域として存在する。
[0074] 図 12— (A)に示すように、走査信号線駆動回路 300の出力直後に位置する画素 回路 P (1, j)すなわち走査信号線 G (j)における走査信号 Vg (j)の入力される端部付 近 (以下、単に「入力端付近」という）の画素回路 P (l, j)では、走査信号 Vg (j)がゲ ートオン電圧 Vghからゲートオフ電圧レベル Vglへと瞬時に立ち下がるので、 TFTの 上記中間的なオン領域の特性は殆ど影響しない。一般に、容量結合の影響による画 素電位の変化量 AVdlは、走査信号線 G (j)と画素電極間の容量を Cgd、画素容量 を Cpix、 Vgpp=Vgl— Vghとしたとき、
Δ Vdl = Vgpp - Cgd/Cpix …ひ）
と表すことができる。式（1)より、入力端付近の画素電位 Vd (l, j)に生じるレベルシフ ト AVd (l, j)は、
AVd (l, j) =Vgpp - Cgd/Cpix と近似できる。
[0075] 走査信号線駆動回路 300から離れた走査信号線 G (j)の中央付近 (以下、単に「中 央付近」という）の画素回路 P (n, j)の画素電位 Vd (n, j)、および、走査信号線 G (j) の終端付近 (以下、単に「終端付近」という）の画素回路 P (N, j)の画素電位 Vd (N, j )にも、レベルシフト AVd (n, j)および AVd (N、 j)がそれぞれ生じる。ところが、中央 付近における走査信号の電圧波形 Vg (n, j)および終端付近における走査信号の電 圧波形 Vg (N, j)は、その立ち下がりがなまっているため、 TFTの上記中間的なオン 領域の特性が影響し、画素電位 Vdに生じるレベルシフトが軽減される（絶対値が小 さくなる）。したがって、中央付近のレベルシフト AVd (n, j)および終端付近のレベル シフト AVd(N, j)については、
I AVd (n, j) I < I Vgpp-Cgd/Cpix |、
I AVd (N, j) I < I Vgpp -Cgd/Cpix I
となり、入力端付近 (走査信号線駆動回路 300の出力直後）とその他の位置との間で は、
I AVd (n, j) I < I AVd (l, j) I、
I AVd (N, j) I < I AVd (l, j) I
というように、レベルシフトの差が生じてしまう。このようにして生じるレベルシフト AVd の不均一性につき、式および図を用いて以下に詳述する。
[0076] 各 TFTのゲート電極に与えられる走査信号 (以下「ゲート信号」 t 、う）の立下り開 始時刻 ta力も或る時刻までの、ゲート信号の電圧（以下「ゲート電圧」 t 、う）のシフト 量を Δ Vg (t)、共通電極電位 Vcsのシフト量を Δ Vcs (t)、対向電極電位 Vcomのシ フト量を AVcom(t)、ゲート ドレイン間容量を Cgd、画素電極一共通電極線間容 量を Ccs、画素電極一対向電極間容量 (液晶容量)を Clc、画素容量を Cpix ( = Clc + Ccs + Cgd)、データ信号線カゝら画素電極に TFTを通過して流れる電流を Id (t)、 その電流 Id (t)によって画素電極に与えられる電荷量を Δ Qd (t)とすると、時刻 tに おける、画素電位 Vdに生じるレベルシフト AVd (t)は、下記の式（2)にて表すことが できる。
AVd(t)= AVg(t) -Cgd/Cpix+ Δ Vcs(t)-Ccs/Cpix + Δ Vcom(t) - Clc/Cpix + Δ Qd(t)/Cpix
…
また、上記中間的なオン領域における、時刻 tに TFTに流れる電流 Id(t)は、ゲート' ソース間電圧 Vgs(t)およびドレイン 'ソース間電圧 Vds(t)と、図 18— (A)および 18 (B)に示す Vgs— Vds— Id特性とにより決定され、ゲート信号の立ち下り開始時刻 taから時刻 tまでの間に TFTに流れる電流によって画素電極に与えられる電荷量 Δ Qd(t)は、時刻 taから時刻 tまでに上記 TFTを流れる電流 Id (t)の積分値として与え られる。
[0077] このとき、時刻 tにおける TFTのゲート'ソース間電圧 Vgs (t)、ドレイン 'ソース間電 圧 Vds(t)は、時刻 tにおけるゲート電圧を Vg(t)、ソース電圧 (データ信号の電圧）を Vs(t)とすると、下記の関係を満たす。
Vgs(t)=Vg(t)-Vs ---(3)
Vds(t) = AVd(t) ---(4)
[0078] このようにして、式（2)〜（4)、および、図 18— (A)および 18— (B)に示す Vgs— V ds— Id特性により、上記の電荷量 AQd(t)は一義的に決定される。すなわち、 TFT のゲート電圧の立ち下り開始力も完全に立ち下がるまでの間に当該 TFTを流れる電 流によって画素電極に与えられる電荷量 Δ Qdは一義的に決定される。
[0079] いま、各 TFTのゲート電圧が完全に立ち下り、充分な時間が経過した時刻 tbを考 えると、この時刻 tbには、
AVg(t) =Vgpp=Vgl— Vgh、
AVcs(t)=0、
AVcom=0
となるため、レベルシフト AVdは、
Δ Vd = Vgpp · Cgd/Cpix + Δ Qd/Cpix · · · ( 5)
と表すことができる。
[0080] 上記の走査信号線 G (j)の信号遅延伝搬特性により、各々の画素回路 P (i, j)にお ける AVg(t)は異なり、走査信号線駆動回路 300から離れた画素回路 P(i, j)では、 ゲート'ソース間電圧 Vgs (t)が TFTの閾値電圧 Vth以上である期間が長くなり、 TF Tを介して画素電極へと移動する電荷量 A Qdが大きくなる（ここで、 Vgppく 0、 A Q d>0であり、 AVd< 0である）。このため、画素電位 Vdのレベルシフト AVdが軽減さ れる（絶対値 I AVd Iが小さくなる）。また、上記の共通電極線 CS (j)の信号遅延伝 搬特性により、各々の画素回路 P (i, j)における共通電極電位 Vcsのシフト量 AVcs ( t)が異なり、共通電極線駆動回路 CSから離れた画素回路 P (i, j)では、 AVcs (t)が 大きくなり、上記の移動電荷量 A Qdが大きくなる。これによつても、画素電位 Vdのレ ベルシフト AVdが軽減される（絶対値 I AVd I力 、さくなる）。
[0081] このようにして、アクティブマトリクス基板としての TFT基板 100内での走査信号線 や共通電極線等の信号伝搬遅延特性と TFT特性とに起因して（図 11、図 18— (A) および 18—（B) )、画素電位 Vdのレベルシフト Δ Vdが TFT基板 100内で均一では なくなる。そして、この TFT基板 100を使用する表示装置の画面の大型化や高精細 化によってこの不均一性を無視できなくなる。
[0082] 本発明は、本願発明者による以上の考察およびその結果得られた知見 (発見）に 基づき上記レベルシフト Δ Vdの不均一性を解消または軽減すべくなされたものであ る。すなわち、上記式（5)より、本発明では、 TFT基板 100における画素回路につい て (Vgpp'Cgd+ A Qd) ZCpixが略等しくなるように各画素回路 P (i, j)が形成され る。具体的には、下記の実施形態等に示すように、 TFT基板 100内の各画素回路 P (i, j)における各種静電容量 (走査信号線 G (j)と画素電極間の容量 Cgd等)や TFT の特性等をその画素回路 P (i, j)の位置に応じて変化させて、 TFT基板 100におけ る画素回路の間で (Vgpp'Cgd+ A Qd) ZCpixが略等しくなるようにしている。以下 、添付図面を参照して、このような本発明の実施形態について説明する。なお、上記 式（5)における電荷量 A Qdは、既述のように、式（2)〜（4)、および、図 18—(A)お よび 18— (B)に示す Vgs— Vds— Id特性により決定されるので、 TFT基板 100に共 通電極線が形成されて！ヽる場合には、走査信号線と画素電極との寄生容量や走査 信号線の信号伝搬遅延特性に加えて、走査信号線と共通電極線との間の寄生容量 や共通電極線の信号遅延伝搬特性を加味して決定されることになる（図 11参照)。
[0083] < 1.第 1の実施形態 >
図 1は、本発明の第 1の実施形態に係るアクティブマトリクス基板である TFT基板を 用いた液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、液 晶表示パネル 1と、データ信号線駆動回路 200、走査信号線駆動回路 300および対 向電極駆動回路 COMを含む駆動回路と、コントロール回路 600とを備えている。
[0084] 液晶表示パネル 1は、液晶層を挟持する 1対の電極基板力もなり、各電極基板の外 表面には偏光板が貼り付けられている。上記 1対の電極基板の一方は TFT基板と呼 ばれるアクティブマトリクス基板であり、この TFT基板 100では、ガラス等の絶縁性基 板上に、複数のデータ信号線 S (1)〜S (N)と複数の走査信号線 G (1)〜G (M)が 互いに交差するように格子状に形成されている。また、複数のデータ信号線 S (l)〜 S (N)と複数の走査信号線 G (1)〜G (M)との交差点にそれぞれ対応して複数 (N X M個）の画素回路 P (i, j)がマトリクス状に形成されており、これら複数の画素回路 P (i , j)は、表示すべき画像を構成する画素にそれぞれ対応する。そして、これらの信号 線S (l)〜S (N)、G (l)〜G (M)ぉょび画素回路P (i, j)をほぼ全面にわたって覆う ように配向膜が設置されている。一方、上記 1対の電極基板の他方は対向基板と呼 ばれ、ガラス等の透明な絶縁性基板上に、全面にわたって対向電極、配向膜が順次 積層されている。なお本実施形態では、上記基礎検討で説明した図 9の構成とは異 なり、 TFT基板 100に共通電極線が形成されて ヽな 、。
[0085] 各画素回路 P (i, j)は、スィッチ素子としての電界効果トランジスタである TFT102と 、その TFT102を介してデータ信号線 S (i)に接続される画素電極 103とを含んでお り、図 2に示すような回路構成となっている。すなわち、各画素回路 P (i, j)は、対応交 差点を通過するデータ信号線 S (i)にソース電極が接続されると共に対応交差点を通 過する走査信号線 G (j)にゲート電極が接続されたスィッチ素子としての TFT102と、 その TFT102のドレイン電極に接続された画素電極 103とを含んでいる。そして、こ の画素電極 103と対向基板 101全面に形成された対向電極 Ecとによって液晶容量 Clcが形成され、この画素電極 103と走査信号線 G (j)とによって寄生容量 Cgdが形 成されている。なお本実施形態では、画素値に相当する電圧を保持するために電圧 保持用電極としての画素電極 103と他の電極とによって形成されるキャパシタの容量 である画素容量 Cpixは、液晶容量 Clcと寄生容量 Cgdとから構成される。
[0086] コントロール回路 600は、データ信号線駆動回路 200および走査信号線駆動回路 300等を制御するための制御信号を生成する。データ信号線駆動回路 200は、この コントロール回路 600で生成された制御信号および外部力 の映像信号を受け取り 、これらに基づきアナログ電圧としてのデータ信号 Vs (l)〜Vs (N)を生成し、これら のデータ信号 Vs (1)〜Vs (N)を液晶表示パネル 1の TFT基板 100に形成されたデ ータ信号線 S (1)〜S (N)にそれぞれ印加する。走査信号線駆動回路 300は、液晶 表示パネル 1に画像を表示するための各フレーム期間（各垂直走査期間）において、 液晶表示パネルにおける複数の走査信号線 G (1)〜G (M)を 1水平走査期間ずつ 順次に選択し、選択した走査信号線 G (j)にアクティブな走査信号 (画素回路を構成 する TFT102をオンさせる電圧）を印加する。対向電極駆動回路 COMは、液晶表 示パネル 1の液晶層に印加すべき電圧の基準となる電位を与えるための信号を、対 向基板 101の全面に形成された対向電極 Ecに印加する。
[0087] 図 3は、走査信号線駆動回路 300の構成例を示すブロック図である。この例では、 走査信号線駆動回路 300は、カスケード接続された M個のフリップフロップ F (l)、 F (2)〜F (j)、 "^ (M)から成るシフトレジスタ部 3aと、各フリップフロップからの出力に 応じて切り替わる選択スィッチ 3bとによって構成されている。各選択スィッチ 3bの一 方の入力端子 VD1には、 TFT102 (図 1参照）をオン状態にするに十分なゲートオン 電圧 Vghが入力され、他方の入力端子 VD2には、 TFT102をオフ状態にするに十 分なゲートオフ電圧 Vglが入力されている。したがって、各フリップフロップ F (1)〜F ( M)に供給されるクロック信号 GCKによって、 1段目のフリップフロップ F (l)に入力さ れるデータ信号 (スタートパルス信号) GSPは各フリップフロップ F (1)〜F (M)を順次 転送され、各選択スィッチ 3bへ順次出力される。これに応答して各選択スィッチ 3bは 、 TFT102をオン状態にするゲートオン電圧 Vghを一走査期間 (TH)選択して走査 信号線 G (j)に出力した後、当該走査信号線 G (j)には TFT102をオフ状態にするゲ ートオフ電圧 Vglを出力する。この動作により、データ信号線駆動回路 200から各々 のデータ信号線 S (1)〜S (N) (図 1参照）に出力されたデータ信号 Vs (1)〜Vs (N) を、対応した各々の画素回路 P (i, j) (の画素容量）に書き込むことが可能となる。
[0088] 上記のようにして TFT基板 100が駆動される際の走査信号 Vg (j)、データ信号 Vs ( i)、共通電極電位 Vcs、対向電極電位 Vcom、および画素電位（画素電極の電位) V d (i, j)の概略的な電圧波形は、図 4— (A)力も 4— (D)に示す通りであって、既述の 従来例における波形と同様であるので、説明を省略する。ただし、これら電圧波形の 詳細については従来と異なる点があり、これについては後述する。
[0089] 上記のようにして、複数のデータ信号線 S (1)〜S (N)には複数のデータ信号 Vs (1 )〜Vs (N)がそれぞれ印加され、複数の走査信号線 G (1)〜G (M)には複数の走査 信号 Vg (l)〜Vg (M)がそれぞれ印加されることにより、液晶表示パネル 1における 各画素回路 P (i, j)における画素電極 103には、対向電極 Ecの電位 Vcomを基準と して、表示すべき画像の対応画素の値に応じた電圧が TFT102を介して与えられ、 各画素回路 P (i, j)内の画素容量に保持される。これにより、液晶層には、各画素電 極 103と対向電極 Ecとの間の電位差に相当する電圧が印加される。液晶表示パネ ル 1は、この印加電圧によって液晶層の光透過率を制御することにより、外部の信号 源等から受け取った映像信号の表す画像を表示する。
[0090] 図 5は、 1本の走査信号線 G (j)の信号伝搬遅延に着目した場合の走査信号の伝 搬経路を示す等価回路図である。本実施形態（図 1参照)では、図 9に示した構成と は異なり、共通電極線は存在しないので、図 5に示す等価回路により各走査信号線 G (j)の信号伝搬遅延特性を評価することができ、共通電極線に関連する寄生容量 や電位変化などの影響を除けば、上記基礎検討で得られた知見は本実施形態にお いても適用可能である。なお、図 5において、抵抗 rgl、 rg2、 · ··、 rgi、 · ··、 rgNは、そ れぞれ、 1つの画素回路当たりの走査信号線 G (j)の抵抗成分に相当し、その抵抗値 は、主に、走査信号線 G (j)を形成する配線材料、配線幅、および配線長によって決 まる。また、容量 cgl、 cg2、 · ··、 cgi、 · ··、 cgcは、走査信号線 G (j)とそれに容量結合 関係にある他の電極や信号線等とによって形成される各種寄生容量であって、 1つ の画素回路当たりの寄生容量をそれぞれ示している。以下、このような図 5に示す等 価回路に基づき走査信号線 G (j)の信号伝搬遅延特性に対応した本実施形態の詳 細構成について説明する。
[0091] 図 6— (A)は、上記構成の本実施形態における TFT基板 100の画素回路 P (i, j) 内の TFT102のゲート電極における走査信号の立ち下がり時の詳細な電圧波形 (電 圧の時間的変化）を示しており、 Vg (1, j)、 Vg (n, j)、 Vg (N, j)は、それぞれ、走査 信号線 G (j)の入力端付近 (走査信号線駆動回路 300からの出力直後）、中央付近、 終端付近における走査信号 Vg (j)の電圧波形を示している。また、図 6— (B)は、走 查信号 Vg (j)がゲートオン電圧 Vghからゲートオフ電圧 Vglへと立ち下がる際に上記 画素回路 P (i, j)の TFT102を流れる電流の波形 (電流の時間的変化）を示しており 、 Id(l, j)、 Id (n, j)、 Id (N, j)は、それぞれ、走査信号線 G (j)の入力端付近、中央 付近、終端付近における TFT102を流れる電流の波形を示している。そして、図 6— (C)は、走査信号 Vg (j)がゲートオン電圧 Vghカゝらゲートオフ電圧 Vglへと立ち下が る際における上記画素回路 P (i, j)の画素電極 103の電位波形 (電位の時間的変化 )を示しており、 Vd (l, j)、 Vd (n, j)、 Vd (N, j)は、それぞれ、走査信号線 G (j)の入 力端付近、中央付近、終端付近における画素電極 103の電位波形を示している。
[0092] TFT基板 100にお ヽて走査信号 Vg (j)は、走査信号線 G (j)の信号遅延伝搬特性 により TFT基板 100内でなまっていき、図 6— (A)に示す Vg (i, j)のように変化する（ i= l, n, N)。
[0093] このような Vg (i, j)および各々の TFT特性（図 18— (A)および 18— (B) )の影響な どを受けて、各 TFT102のゲート電極の電圧（ゲート電圧）がゲートオン電圧 Vghか らゲートオフ電圧 Vglへと立ち下がる途中にぉ 、て TFT102を流れる電流の波形 Id ( i, j)は、図 6— (B)に示すように走査信号線 G (j)上の位置 (より一般的には TFT基 板 100上の位置）に応じて異なる。これにより、各 TFT102のゲート電圧がゲートオン 電圧 Vgh力もゲートオフ電圧 Vglへと立ち下がるまでに TFT102を介して画素電極 1 03に移動する電荷量 A Qd (i, j)も走査信号線 G (j)上の位置に応じて異なる。した がって、従来の TFT基板 100のように各画素回路 P (i, j)での走査信号線一画素電 極間（TFT102のゲート電極とドレイン電極の間）の寄生容量 Cgdが等しい場合には 、画素電極 103への電荷移動量の違いにより、画素電極 103の電位波形 Vd (i, j)は 、走査信号線 G (j)上の位置に応じて図 6— (C)に示すように変化する。その結果、 走査信号 Vg (j)がゲートオフ電圧 Vglへと立ち下がって力 十分な時間が経過した 後においても、上記基礎検討で示した式（5)に基づき、上記電荷量 A Qd (i, j)の違 いにより、各画素電極の電位 Vd (i, j)のレベルシフト AVd(i, j)も走査信号線 G (j) 上の位置に応じて異なって、レベルシフト AVdの分布に不均一性が生じる。すなわ ち、画素電極 103の電位 Vd (i, j)は、走査信号線 G (j)上の位置 iに応じて図 7— (A )に示すように変化する。具体的には、画素電極 103の電位 Vd(i, j)は入力端 (走査 信号線駆動回路 300)力も離れるにしたがって増加するが、その増加率は入力端か ら離れるにしたがって小さくなる。これに応じて、画素電位 Vdのレベルシフトの絶対 値 I AVd Iは、入力端力も離れるにしたがって減少するが、ぞの減少率は入力端 力も離れるにしたがって小さくなる。これは、走査信号 Vg (j)の伝搬経路が CRの分布 定数線路であることから、走査信号線駆動回路 300から遠ざ力るほど高周波成分が 落ちていくためと考えられ、計算機シミュレーションによっても、図 8に示すように同様 の結果が得られている。
本実施形態では、このような画素電位 Vd (i, j)またはレベルシフト AVdの不均一 性 (図 7— (A) )に対応すベぐ各画素回路 P (i, j)での走査信号線—画素電極間 (T FT102のゲート電極とドレイン電極の間）の寄生容量 Cgdを走査信号線 G (j)上の位 置 (より一般的には TFT基板 100上の位置）に応じて図 7— (B)に示す如く変化する ように、各画素回路 P (i, j)が形成されている。すなわち、各画素回路 P (i, におい て寄生容量 Cgdまたはその補正量 Δ Cgdが I A QdZVgpp Iに略等しくなるように 各画素回路 P (i, j)が形成される（ここで、補正量 Δ Cgdとは寄生容量 Cgdのうち位置 に応じて変化させるべき容量成分をいうものとする)。より正確には、（Vgpp 'Cgd+ Δ Qd) ZCpixが一定になるように寄生容量 Cgdの値をシミュレーション等によって調 整する。これは、寄生容量 Cgdは走査信号線 G (j)の入力端力も離れるにしたがって 増加するが、その増加率は入力端力 離れるにしたがって小さくなるように、各画素 回路 P (i, j)が形成されることを意味する。このようにして、走査信号線駆動回路 300 力も電気的に遠ざかるにしたがって寄生容量 Cgdが大きくなるように各画素回路 P (i , j)が形成されることになる。その結果、図 7— (C)に示すように、各画素回路 P (i, j) における画素電極 103の電位 Vd (i, j)およびそのレベルシフト AVdを走査信号線 G (j)上の位置 (TFT基板 100上の位置）によらず略同一の値とする、すなわちレベル シフト AVdの分布を一様なものとすることができる。なお、上記寄生容量 Cgdを走査 信号線 G (j)上の位置に応じて変化させるには、走査信号線 G (j)と画素電極 103と の重なり面積および Zまたは走査信号線 G (j)と TFT102のドレイン電極との重なり 面積を変化させればよい。具体的には、例えば特許文献 4 (日本の特開平 11— 844 28号公報）に記載の方法を使用することができる。
[0095] 上記のような本実施形態によれば、画素電位 Vdまたはレベルシフト AVdの分布に 対応して寄生容量 Cgdが走査信号線 G (j)上の位置に応じて異なるように画素回路 P (i, j)が形成されていることで、レベルシフト AVdの不均一性が解消または低減され る。これにより、本実施形態に係る TFT基板を用いた液晶表示装置において、フリツ 力等の抑制された高品位な画像を提供することができる。
[0096] なお、特許文献 4 (日本の特開平 11 - 84428号公報)では、走査信号線 (ゲート信 号線)の入力側で走査信号線一画素電極間容量 Cgd (Cgs)を小さぐ終端側で大き くする構成により、各画素によって走査信号線の遅延の影響が異なることによって生 じる容量結合の影響による画素電位のレベルシフトを均一にする技術が開示されて いる力 各 TFTによってゲート信号の立下り開始から立下り完了までに TFTを流れる 電荷量が変化することによって発生する各画素電位のレベルシフトのばらつきが考 慮されていない。したがって、同公報に開示された技術だけでは、画素電位のレベル シフトの不均一性を十分に解消または低減することはできない。
[0097] < 2.第 2の実施形態 >
図 9は、本発明の第 2の実施形態に係るアクティブマトリクス基板である TFT基板を 用いた液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、上 記基礎検討で対象としたアクティブマトリクス基板としての TFT基板を用いた液晶表 示装置と同様の構成であって、上記第 1の実施形態とは異なり、 TFT基板 100に形 成された複数の走査信号線 G (1)〜G (M)のそれぞれ平行して延在する複数の共 通電極線 CS (1)〜CS (M)を備えるとともに、各共通電極線 CS (1)〜CS (M)にそ の一端および他端から共通電極電位 Vcsをそれぞれ与える 2つの共通電極線駆動 回路 CSを備えている。これら以外の構成は第 1の実施形態に係る TFT基板 100を 用いた液晶表示装置（図 1)と同様であるので、同一または対応する部分に同一の参 照符号を付して詳 ヽ説明を省略する。
[0098] 本実施形態における各画素回路 P (i, j)は、スィッチ素子としての電界効果トランジ スタである TFT102と、その TFT102を介してデータ信号線 S (i)に接続される画素 電極 103とを含み、その画素電極 103と絶縁層を介して重なるように共通電極線 CS (j)が延在しており、図 10に示すような回路構成となっている。すなわち、各画素回路 P (i, j)は、対応交差点を通過するデータ信号線 S (i)にソース電極が接続されると共 に対応交差点を通過する走査信号線 G (j)にゲート電極が接続されたスィッチ素子と しての TFT102と、その TFT102のドレイン電極に接続された画素電極 103とを含ん でいる。そして、この画素電極 103と対向基板全面に形成された対向電極 Ecとによ つて液晶容量 Clcが形成され、この画素電極 103と共通電極線 CS (j)とによって共通 電極容量 Ccsが形成され、この画素電極 103と走査信号線 G (j)とによって寄生容量 Cgdが形成されている。なお本実施形態では、画素値に相当する電圧を保持するた めに電圧保持用電極としての画素電極 103と他の電極とによって形成されるキャパ シタの容量である画素容量 Cpixは、液晶容量 Clcと共通電極容量 Ccsと寄生容量 C gdとによって構成される。
[0099] 本実施形態における走査信号および共通電極信号の伝搬経路を示す等価回路は 、上記基礎検討で述べたように図 11に示すような構成となる。この図 11は、本実施 形態にお 、て 1本の走査信号線 G (j)、共通電極線 CS (j)の信号伝搬遅延に着目し た場合の走査信号および共通電極信号の伝搬経路を示す等価回路図である。以下 、このような図 11に示す等価回路に基づき走査信号 G (j)の信号伝搬遅延特性に対 応した本実施形態の詳細構成につ!、て説明する。
[0100] 上記の構成の TFT基板 100が駆動される際の走査信号 Vg (j)、データ信号 Vs (i) 、共通電極電位 Vcs、対向電極電位 Vcom、および画素電位 Vd(i, j)の概略的な電 圧波形は、図 4— (A)力も 4— (D)に示す通りであって、上記第 1の実施形態および 従来例における波形と同様であるので、説明を省略する。ただし、これら電圧波形の 詳細については第 1の実施形態等と異なる点があり、これについて以下に説明する。
[0101] 図 12— (A)は、上記構成の本実施形態に係る TFT基板 100における画素回路 P ( i, j)内の TFT102のゲート電極における走査信号の立ち下がり時の詳細な電圧波 形 Vg (i, j)を示しており、 Vg (1, j)、 Vg (n, j)、 Vg (N, j)は、それぞれ、走査信号線 G (j)の入力端付近、中央付近、終端付近における走査信号 Vg (j)の電圧波形を示 している。また、図 12— (B)は、共通電極線 CS (j)のうち上記画素回路 P (i, j)の画 素電極 103と重なる部分の電位波形 (より詳しくは、走査信号 Vg (j)がゲートオン電 圧 Vghからゲートオフ電圧 Vglへと立ち下がる際の電位波形) Vcs (i, j)を示しており 、 Vcs (1, j)、 Vcs (n, j)、 Vcs (N, j)は、それぞれ、走査信号線 G (j)の入力端付近 、中央付近、終端付近における共通電極線 CS (j)の電位波形を示している。そして、 図 12— (C)は、走査信号 Vg (j)がゲートオン電圧 Vghからゲートオフ電圧 Vglへと立 ち下がる際に上記画素回路 P (i, j)の TFT102を流れる電流の波形 Id(i, j)を示して おり、 Id(l, j)、 Id (n, j)、 Id (N, j)は、それぞれ、走査信号線 G (j)の入力端付近、 中央付近、終端付近における TFT102を流れる電流の波形を示している。また、図 1 2- (D)は、走査信号 Vg (j)がゲートオン電圧 Vghからゲートオフ電圧 Vglへと立ち 下がる際における上記画素回路 P (i, j)の画素電極 103の電位波形 Vd (i, j)を示し ており、 Vd (l, j)、 Vd(n, j)、 Vd (N, j)は、それぞれ、走査信号線 G (j)の入力端付 近、中央付近、終端付近における画素電極 103の電位波形を示している。なお、走 查信号線 G (j)上の各位置における電圧波形や電位波形、電流波形を示す記号に つ!、ては、上記と同様の表記法を他の実施形態の説明にお 、ても使用するものとす る。
[0102] TFT基板 100にお 、て走査信号 Vg (j)は、走査信号線 G (j)の信号遅延伝搬特性 により TFT基板 100内でなまっていき、図 12— (A)に示す Vg (i, j)のように変化する (i= l, n, N)。図 11に示すように、共通電極線 CS (j)と走査信号線 G (j)との間には 、走査信号線一画素電極間容量 Cgdおよび画素電極一共通電極線間容量 Ccsが 介在することによる寄生容量が存在する。このため、共通電極線 CS (j)の電位は、各 画素回路 P (i, j)での走査信号の電圧波形 Vg (i, j)の影響を受け、さらに共通電極 線 CS (j)での信号伝搬特性の影響により、共通電極線 CS (j)の電位波形 Vcs (i, j) は、図 12— (B)に示すように、走査信号線 G (j)上の位置 (これは本実施形態では共 通電極線 CS (j)上の位置にも相当し、より一般的には TFT基板 100上の位置である )に応じて変化する。
[0103] これらの電圧波形 Vg (i, j)および電位波形 Vcs (i, j)の影響および各々の TFT特 性（図 18— (A)および 18— (B) )の影響などを受けて、各 TFT102のゲート電圧が ゲートオン電圧 Vghからゲートオフ電圧 Vglへと立ち下がる途中において TFT102 に流れる電流の波形 Id (i, j)力 図 12— (C)に示すように、走査信号線 G (j)または 共通電極線 CS (j)上の位置に応じて変化する。これにより、各 TFT102のゲート電 圧がゲートオン電圧 Vghからゲートオフ電圧 Vglへと立ち下がるまでに TFT102を介 して画素電極 103に移動する電荷量 Δ Qd (i, j)も走査信号線 G (j)上の位置に応じ て異なる。したがって、従来の TFT基板 100のように各画素回路 P (i, j)での走査信 号線一画素電極間（TFT102のゲート電極とドレイン電極の間）の寄生容量 Cgdが 等しい場合には、画素電極 103への電荷移動量の違いにより、画素電極 103の電位 波形 Vd (i, j)は、走査信号線 G (j)上の位置に応じて図 12— (D)に示すように変化 する。その結果、走査信号 Vg (j)がゲートオフ電圧 Vglへと立ち下がって力も十分な 時間が経過した後においても、上記基礎検討で示した式（5)に基づき、上記電荷量 A Qd (i, j)の違いにより、各画素電極 103の電位 Vd (i, j)のレベルシフト Δ Vd (i, j) は走査信号線 G (j)上の位置に応じて異なって、レベルシフト AVdの分布に不均一 性が生じることになる。すなわち、画素電極 103の電位 Vd (i, j)は、走査信号線 G (j) 上の位置に応じて図 13— (A)に示すように変化する。具体的には、画素電極 103の 電位 Vd (i, j)は入力端 (走査信号線駆動回路 300)力も離れるにしたがって増加し、 中央部で最大 (ピーク）となり、中央部力 更に離れると終端に近づくにしたがって減 少する。ただし、終端付近の画素電位 Vd (N、 j)は、入力端付近の画素電位（1, j)ま では低下しない。これに応じて、画素電位 Vdのレベルシフトの絶対値 I AVd I は、 入力端力 離れるにしたがって減少し、中央部付近で最小となり、中央部から更に離 れると終端に近づくにしたがって増加する。ただし、終端付近のレベルシフトの絶対 値 I AVd (N, j) Iは、入力端付近のレベルシフトの絶対値 I AVd(l, j) Iまでは 大きくならない。
ここで、走査信号線 G (j)の中央部でレベルシフトの絶対値 I AVd Iが最小 (画素 電位 Vd (i, j)が最大）となるのは、走査信号線 G (j)に平行に共通電極線 CS (j)が形 成されており、その共通電極線 CS (j)には両端から共通電極線駆動回路 CSによつ て共通電極電位 Vcsが印加されることによるものである。すなわち、共通電極線 CS (j )の電位 Vcs (i, j)は、走査信号 Vg (j)の立ち下がりの影響を受ける力 この影響は、 2つの共通電極線駆動回路 CSから電気的に遠くなるにしたがって大きくなる。本実 施形態では、共通電極線 CS (j)の両端に 2つの共通電極線駆動回路 CSがそれぞ れ接続されて 、るので（図 9)、この影響は走査信号線 G (j)の中央部（これは共通電 極線 CS (j)の中央部でもある）に近づくにしたがって大きくなる。したがって、共通電 極線 CS (j)の電位は、図 12— (B)に示すように、走査信号 Vg (j)の立ち下がりに伴 い走査信号線 G (j)の中央付近で過渡的に大きく変化し、これに応じて、中央付近の 画素回路 P (n, j)における TFT102のドレイン 'ソース間電圧 Vdsが過渡的に大きく なる。これにより、 TFTについての Vgs— Id特性のみならず Vds— Id特性（図 18— ( A)および 18— (B)参照）にも基づき、走査信号線 G (j)の中央付近の画素回路 P (n , j)における TFT102のドレイン電流 Id (n, j)が増大し、画素電極 103へ移動する電 荷量 A Qdが増大する。その結果、共通電極線 CS (j)の電位 Vcsは、画素電位 Vdの レベルシフトの絶対値 I AVd Iを中央付近で小さくするように影響する。よって、上 記走査信号線 G (j)の電圧波形 Vg (i, j)による影響とこのような共通電極線 CS (j)の 電位波形 Vcs (i, j)による影響とが相俟って、画素電極 103の電位 Vd(i, j)は、走査 信号線 G (j)上の位置に応じて図 13— (A)に示すように変化し、図 13— (A)に示す 変化に応じた不均一性がレベルシフト AVdに生じる。
本実施形態では、このような画素電位 Vd (i, j)またはレベルシフト AVdの不均一 性に対応すベぐ各画素回路 P (i, j)での走査信号線一画素電極間 (TFT102のゲ ート電極とドレイン電極の間）の寄生容量 Cgdを走査信号線 G (j)上の位置に応じて 図 13— (B)に示す如く変化するように、各画素回路 P (i, j)が形成されている。すな わち、各画素回路 P (i, j)において寄生容量 Cgdまたはその補正量 Δ Cgdが I A Qd /Vgpp Iに略等しくなるように各画素回路 P (i, j)が形成される。より正確には、 (Vg pp -Cgd+ Δ Qd) ZCpixが一定になるように寄生容量 Cgdの値をシミュレーション等 によって調整する。これは、寄生容量 Cgdが、走査信号線 G (j)の入力端から離れる にしたがって増加し、中央部で最大 (ピーク）となり、中央部力 更に離れると終端に 近づくにしたがって減少していくことを意味する。ただし、終端付近の寄生容量 Cgd ( N、 j)は、入力端付近の寄生容量（1, j)までは低下しない。これにより、走査信号線 駆動回路 300から電気的に遠ざかるにしたがって、また、共通電極線駆動回路 CSか ら電気的に遠ざかるにしたがって、寄生容量 Cgdが大きくなるように、各画素回路 P (i , j)が形成されることになる。その結果、図 13— (C)に示すように、各画素回路 P (i, j )における画素電極 103の電位 Vd (i, j)およびそのレベルシフト AVdを走査信号線 G (j)上の位置 (TFT基板 100上の位置）によらず略同一の値とする、すなわちレべ ルシフト AVdの分布を一様なものとすることができる。なお、上記寄生容量 Cgdを走 查信号線 G (j)上の位置に応じて変化させるには、走査信号線 G (j)と画素電極 103 との重なり面積および Zまたは走査信号線 G (j)と TFT102のドレイン電極との重なり 面積を変化させればよい。具体的には、例えば特許文献 4 (日本の特開平 11— 844 28号公報）に記載の方法を使用することができる。
[0106] 上記のような本実施形態によれば、走査信号線 G (j)に平行に共通電極線 CS (j) が形成されたアクティブマトリクス基板としての TFT基板 100にお 、て、各共通電極 線 CS (j)の両端から共通電極電位 Vcsが印加される場合に、画素電位 Vdまたはレ ベルシフト AVdの分布に対応して寄生容量 Cgdが走査信号線 G (j)上の位置に応じ て異なるように画素回路 P (i, j)が形成されることで、レベルシフト AVdの不均一性が 解消または低減される。これにより、本実施形態に係る TFT基板を用いた液晶表示 装置において、フリツ力等の抑制された高品位な画像を提供することができる。
[0107] < 3.第 3の実施形態 >
次に、本発明の第 3の実施形態に係るアクティブマトリクス基板である TFT基板を 用いた液晶表示装置について説明する。この液晶表示装置は、各画素回路の詳細 構成 (寄生容量 Cgdの値など)を除き上記第 2の実施形態と同様の構成の TFT基板 100、すなわち図 9に示す構成の TFT基板 100を備えている。また、この液晶表示装 置は、その全体構成も基本的には図 9に示した通りであるので、同一または対応する 部分に同一の参照符号を付して詳しい説明を省略する。ただし、この液晶表示装置 における走査信号線駆動回路 300の構成は、第 2の実施形態に係る TFT基板 100 を備えた液晶表示装置における構成と異なる (詳細は後述)。
[0108] 本実施形態における各画素回路 P (i, j)も、第 2の実施形態における画素回路 P (i , j)と同様であって、図 10に示すような回路構成となっているので、同一の構成要素 には同一の参照符号を付して説明を省略する。また、本実施形態における走査信号 および共通電極信号の伝搬経路を示す等価回路図も第 2の実施形態と同様であつ て、図 11に示すような構成となっている。
[0109] このような構成の TFT基板 100に対し、従来の走査信号線駆動回路を使用した場 合には、走査信号線の信号伝搬遅延特性によって走査信号 Vg (j)の電圧波形は図 12- (A)に示すようになる。これに対し、本液晶表示装置では、走査信号線駆動回 路 300を特許文献 3 (日本の特開平 11— 281957号公報）に記載の構成とすること により、各画素回路 P (i, j)における走査信号の電圧波形 Vg (i, j)の立ち下がりを略 一様の傾斜とすべぐ走査信号線駆動回路 300から出力される走査信号 Vg (j)の立 ち下がりが制御される。
[0110] 図 14は、このような走査信号線駆動回路 300の構成を示すブロック図である。この 走査信号線駆動回路 300は、図 3に示した構成と同様、カスケード接続された M個 のフリップフロップ F (l)、 F (2) · · 'F (j)、 · ··F (M)から成るシフトレジスタ部 3aと、各フ リップフロップからの出力に応じて切り替わる選択スィッチ 3bとによって構成されてお り、その動作も基本的には同様である。しかし、この走査信号線駆動回路 300では、 図 14に示すように、出力段に、出力信号としての各走査信号 Vg (j)の立ち下がり傾 斜を制御できるスルーレートコントロール回路 (傾斜制御部） SCが追加されて 、る。こ のスルーレートコントロール回路 SCは、等価的には、走査信号線駆動回路 300の各 出力のインピーダンスを制御する出力制御インピーダンス素子であり、各走査信号 V g (j)のゲートオン電圧 Vghからゲートオフ電圧 Vglへの立ち下がり時のみに出力イン ピーダンスを増加させ、走査信号線駆動回路 300の出力波形自体をなまらせること で、各走査信号線 G (j)の上記信号伝搬遅延特性で波形なまりによる、 TFT基板 10 0内での立ち下がりスピードの違い（走査信号線 G (j)上の位置による立ち下がりスピ ードの相違)を相殺できるようになって 、る。
[0111] 図 15— (A)は、上記構成の走査信号線駆動回路 300から走査信号線 G (j)に印加 される走査信号 Vg (j)の概略的な電圧波形を示し、図 15— (B)は、データ信号線駆 動回路 200からデータ信号線 S (i)に印加される走査信号 Vs (i)の概略的な電圧波 形を示し、図 15— (C)は、共通電極線駆動回路 CSおよび対向電極駆動回路 COM から共通電極線 CS (j)および対向電極 Ecにそれぞれ与えられる共通電極電位 Vcs および対向電極電位 Vcomの概略的な電圧波形を示している。そして、図 15— (D) は、本実施形態に係る TFT基板 100を構成する画素回路 P (i, j)の画素電位 Vd (i, j)の概略的な電圧波形を示して!、る。
[0112] 図 16— (A)は、上記構成の走査信号線駆動回路 300から出力された走査信号 Vg
(j)の立ち下がり時の各画素回路 P (i, j)における詳細な電圧波形 (すなわち走査信 号線 G (j)上の各位置における電圧波形) Vg (i, j)を示しており、図 16—(B)は、共 通電極線 CS (j)のうち上記画素回路 P (i, j)の画素電極 103と重なる部分の詳細な 電位波形 (より詳しくは、走査信号 Vg (j)がゲートオン電圧 Vghからゲートオフ電圧 V glへと立ち下がる際の電位波形) Vcs (i, j)を示しており、図 16— (C)は、走査信号 V g (j)がゲートオン電圧 Vghからゲートオフ電圧 Vglへと立ち下がる際に上記画素回 路 P (i, j)の TFT102を流れる電流の詳細な波形を示しており、図 16— (D)は、走査 信号 Vg (j)がゲートオン電圧 Vghからゲートオフ電圧 Vglへと立ち下がる際における 上記画素回路 P (i, j)の画素電極 103の詳細な電位波形 Vd(i, j)を示している。
[0113] 図 10および図 11に示すように、共通電極線 CS (j)と走査信号線 G (j)との間には、 走査信号線一画素電極間容量 Cgdおよび画素電極一共通電極線間容量 Ccsが介 在することにより寄生容量が存在している。このため、共通電極線 CS (j)の電位は、 各画素回路 P (i, j)での走査信号の電圧波形 Vg (i, j)の影響を受け、さらに共通電 極線 CS (j)での信号伝搬特性の影響により、共通電極線 CS (j)の電位波形 Vcs (i, j )は、図 16— (B)に示すように、走査信号線 G (j)上の位置に応じて変化する。
[0114] 上記のような電圧波形 Vg (i, j)および電位波形 Vcs (i, j)の影響および各々の TF T特性（図 18— (A)および 18— (B) )の影響などを受けて、各 TFT102のゲート電 圧がゲートオン電圧 Vghからゲートオフ電圧 Vglへと立ち下がる途中において TFT1 02に流れる電流の波形 Id (i, カ 走査信号線 G (j)上の位置に応じて図 16— (C) に示すように変化する。これにより、各 TFT102のゲート電圧がゲートオン電圧 Vgh 力もゲートオフ電圧 Vglへと立ち下がるまでに TFT102を介して画素電極 103に移 動する電荷量 A Qd(i, j)も走査信号線 G (j)上の位置に応じて異なる。したがって、 従来の TFT基板 100のように各画素回路 P (i, j)での走査信号線一画素電極間 (TF T102のゲート電極とドレイン電極の間）の寄生容量 Cgdが等しい場合には、画素電 極 103への電荷移動量の違いにより、画素電極 103の電位波形 Vd (i, j)は、走査信 号線 G (j)上の位置に応じて図 16— (D)に示すように変化する。その結果、走査信 号 Vg (j)がゲートオフ電圧 Vglへと立ち下がって力 十分な時間が経過した後におい ても、上記基礎検討で示した式（5)に基づき、上記電荷量 A Qd (i, j)の違いにより、 各画素電極 103の電位 Vd(i, j)のレベルシフト AVd (i, j)は走査信号線 G (j)上の 位置に応じて異なって、レベルシフト AVdの分布に不均一性が生じる。すなわち、画 素電極 103の電位 Vd(i, j)は、走査信号線 G (j)上の位置に応じて図 17— (A)に示 すように変化する。具体的には、画素電極 103の電位 Vd (i, j)は、入力端 (走査信号 線駆動回路 300)力も離れるにしたがって増加し、中央部で最大 (ピーク）となり、中 央部から更に離れると終端に近づくにしたがって減少し、終端付近では入力端付近 の画素電位 Vd (l, j)と同程度となる。これに応じて、画素電位 Vdのレベルシフトの 絶対値 I AVd Iは、入力端力 離れるにしたがって減少し、中央部付近で最小とな り、中央部力 更に離れると終端に近づくにしたがって増加し、終端付近では入力端 付近の I AVd Iと同程度となる。
[0115] このように本実施形態では、終端付近の画素電位 Vd (N、 j)は、入力端付近の画素 電位 Vd (l, j)と同程度となり、この点で、終端付近の画素電位 Vd(N、 j)が入力端付 近の画素電位 Vd (l, j)までは低下しない第 2の実施形態とは相違する（図 13— (A) 参照)。これは、本実施形態では、走査信号線駆動回路 300から出力される走査信 号 Vg (j)の立ち下がりが制御されることによって走査信号線 G (j)上の各位置におけ る電圧波形 Vg (i, j)の立ち下がり傾斜が略同一となり（図 16— (A) )、それによつて 走査信号線 G (j)の電圧波形 Vg (i, j)によるレベルシフト AVdの不均一化への影響 が解消または低減され、主として共通電極線 CS (j)の電位波形 Vcs (i, j)の影響によ つて（および TFT特性に基づき）レベルシフト AVdの不均一化が生じる力もである。 なお、共通電極線 CS (j)の電位は、その両端にそれぞれ接続された 2つの共通電極 線駆動回路 CSから電気的に最も遠い位置である中央部（これは走査信号線 G (j)の 中央部に相当する）で最も大きく変化する、すなわち電位波形 Vcs (i, j)の波高値が 最大となる。
[0116] 本実施形態では、このような画素電位 Vd (i, j)またはレベルシフト AVdの不均一 性 (図 17— (A) )に対応すベぐ各画素回路 P (i, j)での走査信号線—画素電極間（ TFT102のゲート電極とドレイン電極の間）の寄生容量 Cgdを走査信号線 G (j)上の 位置に応じて図 17—（B)に示す如く変化するように、各画素回路 P (i, j)が形成され ている。すなわち、各画素回路 P (i, j)において寄生容量 Cgdまたはその補正量 A C gdが I A QdZVgpp Iに略等しくなるように各画素回路 P (i, j)が形成される。より正 確には、（Vgpp'Cgd+ A Qd) ZCpixが一定になるように寄生容量 Cgdの値をシミ ユレーシヨン等によって調整する。これは、寄生容量 Cgdが、走査信号線 G (j)の入力 端力 離れるにしたがって増加し、中央部で最大 (ピーク）となり、中央部から更に離 れると終端に近づくにしたがって減少し、終端付近で入力端付近の値と同程度にな ることを意味する。これにより、共通電極線駆動回路 CSから電気的に遠ざかるにした 力 て寄生容量 Cgdが大きくなるように、各画素回路 P (i, j)が形成されることになる。 その結果、図 17— (C)に示すように、各画素回路 P (i, j)における画素電極 103の電 位 Vd (i, j)およびそのレベルシフト Δ Vdを走査信号線 G (j)上の位置 (TFT基板 10 0上の位置）によらず略同一の値とする、すなわちレベルシフト AVdの分布を一様な ものとすることができる。なお、上記寄生容量 Cgdを走査信号線 G (j)上の位置に応じ て変化させるには、走査信号線 G (j)と画素電極 103との重なり面積および/または 走査信号線 G (j)と TFT102のドレイン電極との重なり面積を変化させればよい。具 体的には、例えば特許文献 4 (日本の特開平 11— 84428号公報）に記載の方法を 使用することができる。
上記のような本実施形態によれば、走査信号線 G (j)に平行に共通電極線 CS (j) が形成されたアクティブマトリクス基板としての TFT基板 100にお 、て、各共通電極 線 CS (j)の両端から共通電極電位 Vcsが印加され、かつ、各走査信号線 G (j)の各 位置において電圧波形 Vg (i, j)の立ち下がり傾斜が略同一となるように走査信号線 駆動回路 300からの走査信号 Vg (j)の立ち下がり傾斜が制御される場合に、画素電 位 Vdまたはレベルシフト AVdの分布に対応して寄生容量 Cgdが走査信号線 G (j) 上の位置に応じて異なるように画素回路 P (i, j)が形成されることで、レベルシフト Δ Vdの不均一性が解消または低減される。これにより、本実施形態に係る TFT基板を 用いた液晶表示装置において、フリツ力等の抑制された高品位な画像を提供するこ とがでさる。 [0118] 上記のように、走査信号線駆動回路 300から出力される走査信号 Vg (j)の立ち下 力 Sりが制御されることによって走査信号線 G (j)上の各位置における電圧波形 Vg (i, j )の立ち下がり傾斜が略同一になると（図 16— (A) )、走査信号線 G (j)の電圧波形 V g (i, j)によるレベルシフト AVdの不均一化への影響が解消または低減され、画素電 極 103の電位 Vd(i, j)は走査信号線 G (j)上の位置に応じて図 17— (A)に示すよう に変化する。これに対し本実施形態では、各画素回路 P (i, j)での走査信号線一画 素電極間の寄生容量 Cgdを走査信号線 G (j)上の位置に応じて図 17— (B)に示す 如く変化するように、各画素回路 P (i, j)を形成することで、図 17— (C)に示すように 、各画素回路 P (i, j)における画素電極 103の電位 Vd (i, j)およびそのレベルシフト AVdを走査信号線 G (j)上の位置によらず略同一の値としている。しかし、上記のよ うな走査信号 Vg (j)の立ち下がりの制御によって得られる立ち下がり傾斜によっては 、走査信号線 G (j)の各位置での画素電極 103の電位 Vd (i, j)力 図 13— (A)に示 す値と図 17— (A)に示す値との間の値となることがある。そのような場合には、各画 素回路 P (i, j)での走査信号線一画素電極間の寄生容量 Cgdを走査信号線 G (j)上 の位置に応じて図 13— (B)に示す変化と図 17— (B)に示す変化との間の中間的な 変化をするように、各画素回路 P (i, j)を形成することで、図 13— (C)または図 17— ( C)に示す如ぐ各画素回路 P (i, j)における画素電極 103の電位 Vd (i, j)およびそ のレベルシフト AVdを走査信号線 G (j)上の位置によらず略同一の値とすることがで きる。
[0119] <4.変形例 >
上記各実施形態では、画素電位 Vdまたはレベルシフト AVdの分布に対応して寄 生容量 Cgdが走査信号線 G (j)上の位置 (より一般的には TFT基板 100の位置）に 応じて異なるように画素回路 P (i, j)を形成することで、レベルシフト AVdの不均一性 が解消または低減される。しかし、本発明はこのように寄生容量 Cgdを位置に応じて 変化させるという構成に限定されるものではなぐこれに代えてまたはこれと共に、画 素電位 Vdまたはレベルシフト AVdの分布に対応して TFT特性が走査信号線 G (j) 上の位置 (TFT基板 100上の位置）に応じて異なるように画素回路 P (i, j)を形成す ることで、レベルシフト AVdの不均一性を解消または低減するようにしてもよい。この 場合、レベルシフト AVdの分布に対応して TFT特性が異なるようにするには、例え ば、 TFT102のチャネル長 Lとチャネル幅 Wとの比 LZWが走査信号線 G (j)上の位 置 (TFT基板 100上の位置）に応じて変化するように各画素回路 P (i, j)を形成すれ ばよい。具体的には、各実施形態において、走査信号線 G (j)上の位置に応じて寄 生容量 Cgdを変化させる仕方と同様に上記比 LZWが変化するように各画素回路 P ( i, j)もしくは各 TFT102を形成すればよい（図 7— (B)、図 13— (B)、図 17— (B)参 照)。すなわち、走査信号線駆動回路 300から電気的に遠ざかるにしたがって、また 、共通電極線駆動回路 CS力も電気的に遠ざかるにしたがって、 TFT102における 上記比 LZWが大きくなるように各画素回路 P (i, j)もしくは各 TFT102を形成すれ ばよい。なお、チャネル長 Lとチャネル幅 Wのうち、いずれか一方を変化させてもよい し、両方を組み合わせて変化させた構成としてもよい。このとき、ソース電極、ドレイン 電極の周囲長、ソース電極と半導体層との接触面積、ドレイン電極と半導体層の接 触面積も、自由な組み合わせにより変化させてもよい。
さらに、レベルシフト AVdの不均一性が解消または低減されるように各画素回路 P ( i, j)の構成要素の電気的特性値を走査信号線 G (j)上の位置に応じて変化させるよ うな構成であれば、上記以外の構成であってもよい。例えば、各画素回路 P (i, j)に おける画素容量 Cpixを構成する静電容量のうち上記寄生容量 Cgd以外の少なくとも 1つの静電容量を走査信号線 G (j)上の位置に応じて変化させるようにしてもよぐこ の場合、例えば、各画素回路 P (i, j)における共通電極容量 (補助容量) Ccsを走査 信号線 G (j)上の位置に応じて変えるという構成を採用することができる。この構成の 場合、共通電極線駆動回路 CS (共通電極線 CS (j)に共通電極電位 Vcsの印加され る位置)から電気的に遠ざかるにしたがって共通電極容量 (補助容量) Ccsを小さくす ればよい。また、基礎検討で得られた式 (5)の示す値が TFT基板内の画素回路の間 で略等しくなるようにするのは（レベルシフト AVdの不均一の解消または低減は）、上 記各実施形態のように、各画素回路における TFTの特性または各種静電容量 (画素
Figure imgf000051_0001
、ずれかを設 定することにより行ってもょ 、が、それらのパラメータの設定の組み合わせによって行 つてもよい。なお、画素電極とは TFTおよび絶縁膜によって各信号線と隔離されて画 素電極 103と接続された全ての電極を表すと考えることができるので、上記寄生容量 Cgd (TFTのゲート電極とドレイン電極との間の静電容量)を各画素回路毎に設定す ることによりレベルシフト AVdの不均一を解消または低減する構成を実現する場合 には、これらの画素電極の内、一箇所または複数箇所の Cgdを組み合わせて変化さ せてもよいし、一部の Cgdの有無により上記構成としてもよい。これら画素電極とは、 A1 (アルミニウム)等の低抵抗メタルでなぐ半導体層等の高抵抗膜を含んでいてもよ い。
[0121] 上記の各実施形態では、レベルシフト AVdの不均一性を解消または低減すベぐ 画素電位 Vdまたはレベルシフト Δ Vdの分布に応じて寄生容量 Cgdや TFTの LZW 等が滑らかに変化するように各画素回路 P (i, j)が形成されているが（図 7— (B)、図 13—（B)、図 17—（B)参照）、これに限定されるものではなぐ寄生容量 Cgdや TFT の LZW等の変化は、レベルシフト AVdの分布に応じたものであれば、階段状、折 れ線状、入れ子状、モザイク状のいずれかであってもよぐまた、それらの組み合わせ によるものであってもよい。ただし、液晶表示装置の表示品位の向上の観点からは、 寄生容量 Cgdや TFTの LZW等の変化を滑らかなものとするのが好ましい。
[0122] 上記第 2および第 3の実施形態では、共通電極線は、走査信号線と平行に延在す るように配置されて ヽるが、画素電極との間に所定の静電容量 (共通電極容量または 補助容量に相当）が形成されるような配置であればよい。また、共通電極線は、複数 の走査信号線にまたがって 、てもよ 、し、複数のデータ信号線にまたがって 、てもよ いし、 1つの画素回路もしくは画素電極に対して複数本配置してもよいし、面形状を していてもよい。このように上記第 2および第 3の実施形態と異なる構成で共通電極 線が形成されている場合であっても、共通電極線駆動回路カゝら電気的に遠ざかる〖こ したがって寄生容量 (TFTにおけるゲート電極とドレイン電極との間の静電容量) Cg dまたはチャネル長 Lとチャネル幅 Wとの比 LZWが大きくなるように各画素回路を形 成する等により、画素電位のレベルシフトの不均一性を解消または低減することで、 上記第 2および第 3の実施形態と同様の効果を得ることができる。なお、特許文献 2 ( 日本の特開 2001— 33758号公報）に記載のように共通電極線が複数系統に分離さ れていてもよいし、また、例えばライン反転駆動方式が採用されている場合のように、 共通電極線の電位が一定でなく変動する構成であってもよい。
[0123] 上記の各実施形態では、対向電極における信号伝搬遅延の影響が充分に小さく 無視できるものとされている力 対向電極の抵抗値および Zまたは形状によっては、 対向電極での信号伝搬遅延の影響を無視できない場合も考えられる。しかし、そのよ うな場合においても、上記の第 2および第 3の実施形態における共通電極線の信号 伝搬遅延特性の影響に対する対応と同様に、寄生容量 Cgdや TFTのチャネル長 L とチャネル幅 Wとの比 LZW等を位置に応じて変化させることで、画素電位のレベル シフトの不均一性を解消または低減することができる。
[0124] 上記の各実施形態では、液晶を挟持する 1対の基板のうち TFT基板と異なる基板 である対向基板に対向電極が設けられており、基板に垂直な縦方向電界により液晶 が駆動されるが、対向電極が画素電極と同一の基板に形成される場合 (対向電極が TFT基板に形成される場合)や、共通電極が対向電極の役割をも果たすように構成 される場合等のように、基板に平行な横方向電界により液晶が駆動される場合にお いても、画素電位のレベルシフトを解消または低減するための手段として本発明の適 用が可能である。
[0125] 上記の各実施形態については、液晶表示装置において使用されるアクティブマトリ タス基板としての TFT基板を例に挙げて説明されて ヽるが、上記の画素電極と他の 電極とによって形成される画素容量と同様の電圧保持機能を有する静電容量と薄膜 トランジスタとを含む画素回路がマトリクス状に配置されるとともに走査信号線および データ信号線等が上記のように格子状に配置されたアクティブマトリクス基板であれ ば、液晶表示装置以外の表示装置、例えば有機 EL (Electroluminescenece)表示装 置で使用されるアクティブマトリクス基板にも、上記画素容量に相当する容量におけ る保持電圧のレベルシフトを解消または低減するための手段として本発明の適用が 可能である。この場合、画素値に相当する電圧を保持するための上記静電容量を有 するキャパシタカ 画素回路における TFTのドレイン電極に接続された電圧保持用 電極 (上記画素電極に対応）と上記の共通電極線に相当する電源ラインまたは接地 ラインの電極とによって構成される。ただし、有機 EL表示装置の駆動方式によっては 、当該 TFTのソース電極とデータ信号線との間にスィッチ素子としての TFTが更に 介在する構成が採用される場合もあり、また、当該 TFTのソース電極とデータ信号線 との間にスィッチ素子としての TFTと容量素子 (キャパシタ）が直列に接続された状態 で更に介在する構成が採用される場合もある。
[0126] 有機 EL表示装置の画素回路として、例えば図 20に示すような構成の回路が使用 される（日本の特開 2001— 147659号公報参照）。この画素回路では、走査線 scan Aおよび scanBが選択されているときに、 TFT3および TFT4がオン状態となり、電流 源 CSの電流が TFT1に流れ、 TFT1に流れる当該電流に対応するゲート ·ソース間 電圧が保持キャパシタ Cに充電される。その後、走査線 scanBが非選択状態となると 、 TFT4がオフ状態となり、保持キャパシタ Cに充電された電圧は保持される。駆動用 TFT2には、保持キャパシタ Cの充電電圧に応じた電流が駆動用 TFT2に流れ、そ の電流によって発光素子 OLEDが発光する。この動作にぉ 、て TFT4がオン状態か らオフ状態へと変化するときに、当該 TFT4の寄生容量 Cpaに起因して、上記実施 形態と同様、レベルシフトが生じる。このレベルシフトが画素回路によって異なると、 発光輝度がばらついて表示品質の低下を招く。このような画素回路において、符号" A"で示す部分は、電圧保持用キャパシタ Cを構成する電圧保持用電極に相当し、 データ線 dataは、スィッチ素子としての TFT3および TFT4を介してその電圧保持用 電極 (A)に接続されている。そして TFT4は走査線 scanBによってオン/オフされ、 当該 TFT4における寄生容量 Cpaは、第 1および第 2の実施形態における画素回路 内の TFT102の寄生容量 Cgdに相当する。したがって、図 20に示した構成の画素 回路を有する有機 EL表示装置におけるアクティブマトリクス基板にも、上記レベルシ フトの基板内での均一化を図るべく本発明を適用することが可能である。
[0127] また、有機 EL表示装置の画素回路として、例えば図 21に示すような構成の回路が 使用されることもある（日本の特開 2002— 156923号公報参照)。この画素回路では 、走査線 25 (scan)が選択されているときに、 TFT24がオン状態となり、データ線 26 (data)におけるデータ電圧が保持容量 23 (Cs)に保持される。その後に走査線 25 が非選択状態となると、 TFT24がオフ状態となり、保持容量 23に保持されたデータ 電圧は維持され、その電圧に応じた電流が駆動用 TFT22に流れ、その電流によつ て有機 EL素子 21が発光する。ただし、 TFT24がオン状態力もオフ状態へと変化す るときに、当該 TFT24の寄生容量 Cgs2に起因して、上記実施形態と同様、レベル シフトが生じる。このレベルシフトが画素回路によって異なると、発光輝度がばらつい て表示品質の低下を招く。このような画素回路において、符号" A"で示す部分は、保 持容量 23を構成する電圧保持用電極に相当し、データ線 26は、 TFT24を介してそ の電圧保持用電極 (A)に接続されている。そして TFT24は走査線 25によってオン Zオフされ、当該 TFT24の寄生容量 Cgs2は、第 1および第 2の実施形態における 画素回路内の TFT102の寄生容量 Cgdに相当する。したがって、図 21に示した構 成の画素回路を有する有機 EL表示装置におけるアクティブマトリクス基板にも、上記 レベルシフトの基板内での均一化を図るべく本発明を適用することが可能である。
[0128] 上記の各実施形態のように液晶表示装置で使用されるアクティブマトリクス基板は 交流駆動されるが、例えば有機 EL表示装置で使用されるアクティブマトリクス基板の ように直流駆動される場合であっても、本発明は適用可能である。
[0129] なお、上記の各実施形態では、アクティブマトリクス基板としての TFT基板 100を駆 動するための駆動回路 (データ信号線駆動回路 200や走査信号線駆動回路 300等 )については、 TFT基板 100とは別個に作製されたものが使用される力 TFT基板 1 00上に駆動回路が形成されていてもよい（ドライバモノリシック方式のアクティブマトリ タス基板であってもよい)。また、上記実施形態における各画素回路における画素容 量 Cpixについては、 Cpix=Cgd+Ccs + Clcと表されているが、更にその他の寄生 容量が存在し無視できな 、場合には、それらの寄生容量を含めて画素容量 Cpixを 考えればよい。さらに、本発明に係るアクティブマトリクス基板において共通電極線が 形成されて ヽる場合には、共通電極線の電位 Vcsと対向電極の電位 Vcomとは必ず しも同一の電位でなくてもよい。さらにまた、上記第 2および第 3の実施形態では、共 通電極線が走査信号線とは別個に形成されている力 各画素回路についての共通 電極線が隣接画素回路にっ 、ての走査信号線を兼ねるように構成されて 、てもよ ヽ 産業上の利用可能性
[0130] 本発明は、表示装置やセンサ等で使用されるアクティブマトリクス基板またはその駆 動回路に適用されるものであって、特に、液晶表示装置や EL表示装置におけるァク ティブマトリクス基板に適して 、る。

Claims

請求の範囲
[1] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続され、当該ソース電極を基準として 当該ゲート電極に所定のオン電圧が印加されると導通状態になり所定のオフ電圧が 印加されると非導通状態となる電界効果トランジスタと、
当該電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシ タを構成する電圧保持用電極とを含み、
下記の式で示される値が前記複数の画素回路の間で略等しくなるように各画素回 路が形成されていることを特徴とするアクティブマトリクス基板：
(Vgpp · Cgd+ Δ Qd) /Cpix
ここで、 Vgppは、前記走査信号線を介して前記電界効果トランジスタのゲート電極に 与えられる信号であるゲート信号が前記オン電圧力 前記オフ電圧への遷移を開始 してから当該遷移が完了するまでの間の当該ゲート電極の電位変化量を表し、 Cgd は、前記電界効果トランジスタにおけるゲート電極とドレイン電極との間の静電容量を 表し、 A Qdは、前記ゲート信号が前記オン電圧から前記オフ電圧への遷移を開始し てから当該遷移が完了するまでの間に前記電界効果トランジスタを介して前記電圧 保持用電極へと移動する電荷量を表し、 Cpixは、各画素回路において前記電界効 果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成 される静電容量の総和を表す。
[2] 前記電圧保持用電極との間に所定の静電容量が形成されるように配置された共通 電極線を更に備え、
前記電荷量 A Qdは、前記走査信号線と前記共通電極線との間の寄生容量、およ び zまたは、前記共通電極線の信号遅延伝搬特性を加味して決定されることを特徴 とする、請求項 1に記載のアクティブマトリクス基板。
[3] 前記式 (Vgpp'Cgd+ A Qd) ZCpixで示される値が前記複数の画素回路の間で 略等しくなるように前記静電容量 Cgdが各画素回路において形成されていることを特 徴とする、請求項 1に記載のアクティブマトリクス基板。
[4] 前記式 (Vgpp'Cgd+ A Qd) ZCpixで示される値が前記複数の画素回路の間で 略等しくなるように、前記電界効果トランジスタのドレイン電極または前記電圧保持用 電極と他の電極とによって形成される静電容量のうち前記電界効果トランジスタのゲ ート電極とドレイン電極との間の静電容量 Cgd以外の静電容量が各画素回路におい て形成されて ヽることを特徴とする、請求項 1に記載のアクティブマトリクス基板。
[5] 前記式 (Vgpp'Cgd+ A Qd) ZCpixで示される値が前記複数の画素回路の間で 略等しくなるようにチャネル長およびチャネル幅が設定された前記電界効果トランジ スタが各画素回路にぉ ヽて形成されて!ヽることを特徴とする、請求項 1に記載のァク ティブマトリクス基板。
[6] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシタを構成 する電圧保持用電極とを含み、
対応する前記交差点を通過する走査信号線を駆動するための信号が当該走査 信号線に印加されるべき位置力 電気的に遠ざかるにしたがって、前記電界効果トラ ンジスタにおけるゲート電極とドレイン電極との間の静電容量 Cgdが大きくなるととも に当該静電容量 Cgdの増加率が減少するように、形成されていることを特徴とする、 アクティブマトリクス基板。
[7] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシタを構成 する電圧保持用電極とを含み、
対応する前記交差点を通過する走査信号線を駆動するための信号が当該走査 信号線に印加されるべき位置力 電気的に遠ざかるにしたがって、当該走査信号線 を構成する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電 極との重なり面積が大きくなるとともに当該面積の増加率が減少するように、形成され ていることを特徴とする、アクティブマトリクス基板。
[8] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシタを構成 する電圧保持用電極とを含み、
対応する前記交差点を通過する走査信号線を駆動するための信号が当該走査 信号線に印加されるべき位置力 電気的に遠ざかるにしたがって、前記電界効果トラ ンジスタにおけるチャネル長 Lとチャネル幅 Wとの比 LZWが大きくなるとともに当該 比 LZWの増加率が減少するように、形成されていることを特徴とする、アクティブマト ジクス基板。
[9] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路とを備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され所定の電圧保持用キャパシタを構成 する電圧保持用電極とを含み、
対応する前記交差点を通過する走査信号線を駆動するための信号が当該走査 信号線に印加されるべき位置力 電気的に遠ざかるにしたがって、前記電界効果トラ ンジスタのドレイン電極または前記電圧保持用電極と他の電極とによって形成される 静電容量のうち前記電界効果トランジスタのゲート電極とドレイン電極との間の静電 容量 Cgd以外の少なくとも 1つの静電容量が小さくなるとともに当該少なくとも 1つの 静電容量の減少率が低下するように、形成されていることを特徴とする、アクティブマ トリタス基板。
[10] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定 の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から 電気的に遠ざかるにしたがって前記電界効果トランジスタにおけるゲート電極とドレイ ン電極との間の静電容量 Cgdが大きくなるように形成されていることを特徴とする、ァ クティブマトリクス基板。
[11] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、 当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前 記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第 1、第 2および第 3の画素回路であって、第 1の 画素回路が第 2の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極 線の中央部力 遠くなるとともに、第 3の画素回路が第 2の画素回路よりも前記共通 電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第 1、第 2および第 3の画素回路は、
第 2の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極と の間の静電容量 Cgdが第 1および第 3の画素回路における前記電界効果トランジス タのゲート電極とドレイン電極との間の静電容量 Cgdのいずれよりも大きくなるように 形成されて ヽることを特徴とする、アクティブマトリクス基板。
[12] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定 の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から 電気的に遠ざかるにしたがって、対応する前記交差点を通過する走査信号線を構成 する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との 重なり面積が大きくなるように、形成されていることを特徴とする、アクティブマトリクス 基板。
[13] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、 当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前 記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第 1、第 2および第 3の画素回路であって、第 1の 画素回路が第 2の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極 線の中央部力 遠くなるとともに、第 3の画素回路が第 2の画素回路よりも前記共通 電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第 1、第 2および第 3の画素回路は、
第 2の画素回路における、対応する前記交差点を通過する走査信号線を構成す る電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との重 なり面積が、
第 1の画素回路における、対応する前記交差点を通過する走査信号線を構成 する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との 重なり面積よりも大きぐかつ、
第 3の画素回路における対応する、前記交差点を通過する走査信号線を構成 する電極と前記電圧保持用電極または前記電界効果トランジスタのドレイン電極との 重なり面積よりも大きくなるように、形成されていることを特徴とする、アクティブマトリク ス基板。
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定 の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から 電気的に遠ざかるにしたがって前記電界効果トランジスタにおけるチャネル長 Lとチ ャネル幅 Wとの比 LZWが大きくなるように形成されて!ヽることを特徴とする、ァクティ ブマトリクス基板。
[15] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、 当該電界効果トランジスタのドレイン電極に接続された前記共通電極線との間に 前記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第 1、第 2および第 3の画素回路であって、第 1の 画素回路が第 2の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極 線の中央部力 遠くなるとともに、第 3の画素回路が第 2の画素回路よりも前記共通 電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第 1、第 2および第 3の画素回路は、
第 2の画素回路における前記電界効果トランジスタのチャネル長 Lとチャネル幅 W との比 LZWが第 1および第 3の画素回路における前記電界効果トランジスタのチヤ ネル長 Lとチャネル幅 Wとの比 LZWの!、ずれよりも大きくなるように形成されて!、るこ とを特徴とする、アクティブマトリクス基板。
[16] 複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、
当該複数のデータ信号線と交差する複数の走査信号線と、 当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、当該 電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前記所定 の静電容量が形成される電圧保持用電極とを含み、
前記共通電極線に与えるべき電位が前記共通電極線に印加されるべき位置から 電気的に遠ざかるにしたがって、前記電界効果トランジスタのドレイン電極または前 記電圧保持用電極と他の電極とによって形成される静電容量のうち前記電界効果ト ランジスタのゲート電極とドレイン電極との間の静電容量 Cgd以外の静電容量が小さ くなるように、形成されていることを特徴とする、アクティブマトリクス基板。
複数のデータ信号をそれぞれ伝達するための複数のデータ信号線と、 当該複数のデータ信号線と交差する複数の走査信号線と、
当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置された複数の画素回路と、
各画素回路において所定の静電容量が形成されるように配置された共通電極線と を備え、
各画素回路は、
対応する前記交差点を通過するデータ信号線にソース電極が直接にまたは所定 のスィッチ素子および Zまたは容量素子を介して接続されるとともに対応する前記交 差点を通過する走査信号線にゲート電極が接続された電界効果トランジスタと、 当該電界効果トランジスタのドレイン電極に接続され前記共通電極線との間に前 記所定の静電容量が形成される電圧保持用電極とを含み、
前記複数の画素回路を構成する第 1、第 2および第 3の画素回路であって、第 1の 画素回路が第 2の画素回路よりも前記共通電極線の一端に近くかつ前記共通電極 線の中央部力 遠くなるとともに、第 3の画素回路が第 2の画素回路よりも前記共通 電極線の他端に近くかつ前記共通電極線の中央部から遠くなるように配置された第 1、第 2および第 3の画素回路は、
第 2の画素回路における前記電界効果トランジスタのドレイン電極または前記電 圧保持用電極と他の電極とによって形成される静電容量のうち当該第 2の画素回路 における前記電界効果トランジスタのゲート電極とドレイン電極との間の静電容量 Cg d以外の静電容量が、第 1の画素回路における前記電界効果トランジスタのドレイン 電極または前記電圧保持用電極と他の電極とによって形成される静電容量のうち当 該第 1の画素回路における前記電界効果トランジスタのゲート電極とドレイン電極との 間の静電容量 Cgd以外の静電容量よりも小さぐかつ、第 3の画素回路における前記 電界効果トランジスタのドレイン電極または前記電圧保持用電極と他の電極とによつ て形成される静電容量のうち当該第 3の画素回路における前記電界効果トランジスタ のゲート電極とドレイン電極との間の静電容量 Cgd以外の静電容量よりも小さくなるよ うに、形成されていることを特徴とする、アクティブマトリクス基板。
[18] 請求項 1から 17までのいずれか 1項に記載のアクティブマトリクス基板の駆動回路 であって、
前記複数の走査信号線に所定の複数の走査信号をそれぞれ印加することにより前 記複数の走査信号を選択的に駆動する走査信号線駆動回路を含み、
前記走査信号線駆動回路は、前記電界効果トランジスタを導通状態とする所定の オン電圧力 前記電界効果トランジスタを非導通状態とする所定のオフ電圧へ前記 複数の走査信号が遷移するときの電位変化の速度を制御することを特徴とする駆動 回路。
[19] 前記走査信号線駆動回路は、前記走査信号線の信号遅延伝搬特性に基づ!、て、 前記走査信号線上の位置に無関係に略同じ速度の前記電位変化が生じるように、 前記走査信号線駆動回路から出力すべき走査信号の電位変化の速度を制御するこ とを特徴とする、請求項 18に記載の駆動回路。
[20] 請求項 1から 17までのいずれか 1項に記載のアクティブマトリクス基板と、 前記アクティブマトリクス基板を駆動するための駆動回路とを備えたことを特徴とす る表示装置。
[21] 前記駆動回路は、前記複数の走査信号線に所定の複数の走査信号をそれぞれ印 加することにより前記複数の走査信号を選択的に駆動する走査信号線駆動回路を 含み、
前記走査信号線駆動回路は、前記電界効果トランジスタを導通状態とする所定の オン電圧力 前記電界効果トランジスタを非導通状態とする所定のオフ電圧へ前記 複数の走査信号が遷移するときの電位変化の速度を制御することを特徴とする、請 求項 20に記載の表示装置。
[22] 前記走査信号線駆動回路は、前記走査信号線の信号遅延伝搬特性に基づ!、て、 前記走査信号線上の位置に無関係に略同じ速度の前記電位変化が生じるように、 前記走査信号線駆動回路から出力すべき走査信号の電位変化の速度を制御するこ とを特徴とする、請求項 21に記載の表示装置。
PCT/JP2005/011632 2004-07-14 2005-06-24 アクティブマトリクス基板およびその駆動回路 WO2006006376A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006528627A JP4931588B2 (ja) 2004-07-14 2005-06-24 アクティブマトリクス基板およびその駆動回路
US11/631,652 US8264434B2 (en) 2004-07-14 2005-06-24 Active matrix substrate and drive circuit thereof
CN2005800237266A CN1985209B (zh) 2004-07-14 2005-06-24 有源矩阵基板及其驱动电路和显示装置
EP05765060.8A EP1780583B1 (en) 2004-07-14 2005-06-24 Active matrix substrate and drive circuit thereof
US13/564,201 US8599121B2 (en) 2004-07-14 2012-08-01 Active matrix substrate and drive circuit thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004207738 2004-07-14
JP2004-207738 2004-07-14

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US11/631,652 A-371-Of-International US8264434B2 (en) 2004-07-14 2005-06-24 Active matrix substrate and drive circuit thereof
US13/564,201 Division US8599121B2 (en) 2004-07-14 2012-08-01 Active matrix substrate and drive circuit thereof

Publications (1)

Publication Number Publication Date
WO2006006376A1 true WO2006006376A1 (ja) 2006-01-19

Family

ID=35783723

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/011632 WO2006006376A1 (ja) 2004-07-14 2005-06-24 アクティブマトリクス基板およびその駆動回路

Country Status (6)

Country Link
US (2) US8264434B2 (ja)
EP (2) EP2348351A1 (ja)
JP (2) JP4931588B2 (ja)
CN (1) CN1985209B (ja)
TW (1) TW200629226A (ja)
WO (1) WO2006006376A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008176141A (ja) * 2007-01-19 2008-07-31 Sony Corp 有機エレクトロルミネッセンス表示装置
JP2009198981A (ja) * 2008-02-25 2009-09-03 Seiko Epson Corp 電気光学装置の駆動回路、電気光学装置の駆動方法、電気光学装置および電子機器
US7880693B2 (en) * 2006-07-20 2011-02-01 Sony Corporation Display
WO2011104942A1 (ja) 2010-02-26 2011-09-01 シャープ株式会社 液晶表示装置
JP2012237806A (ja) * 2011-05-10 2012-12-06 Sony Corp 表示装置及び電子機器

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8031179B2 (en) * 2006-06-30 2011-10-04 Canon Kabushiki Kaisha Control apparatus for operation panel and electronic apparatus
JP2008216726A (ja) * 2007-03-06 2008-09-18 Seiko Epson Corp 液晶装置、液晶装置の駆動方法および電子機器
EP2226788A4 (en) 2007-12-28 2012-07-25 Sharp Kk DISPLAY CONTROL, DISPLAY ARRANGEMENT AND DISPLAY CONTROL PROCEDURE
US8587572B2 (en) 2007-12-28 2013-11-19 Sharp Kabushiki Kaisha Storage capacitor line drive circuit and display device
CN103036548B (zh) 2007-12-28 2016-01-06 夏普株式会社 半导体装置和显示装置
EP2226938A4 (en) 2007-12-28 2011-07-20 Sharp Kk SEMICONDUCTOR DEVICE AND DISPLAY DEVICE
TWI409556B (zh) 2008-01-09 2013-09-21 Chunghwa Picture Tubes Ltd 畫素結構與主動元件陣列基板
CN101216646B (zh) * 2008-01-14 2010-06-30 友达光电股份有限公司 具均匀馈通电压的液晶显示装置
WO2009133906A1 (ja) * 2008-04-28 2009-11-05 シャープ株式会社 映像信号線駆動回路および液晶表示装置
WO2012137756A1 (ja) * 2011-04-07 2012-10-11 シャープ株式会社 表示装置およびその駆動方法
US20140354616A1 (en) * 2013-05-31 2014-12-04 Shenzhen China Star Optoelectronics Technology Co., Ltd. Active matrix display, scanning driven circuits and the method thereof
JP2015169811A (ja) 2014-03-07 2015-09-28 株式会社Ｊｏｌｅｄ 表示装置、及び、表示装置を備えた電子機器
KR101788088B1 (ko) * 2014-11-19 2017-10-19 삼성에스디아이 주식회사 액정 표시 장치
US10048528B2 (en) * 2014-11-19 2018-08-14 Samsung Sdi Co., Ltd. Liquid crystal display
CN104777681B (zh) * 2015-04-01 2017-07-21 上海中航光电子有限公司 阵列基板和显示面板
TW201704958A (zh) * 2015-07-17 2017-02-01 群創光電股份有限公司 觸控顯示面板及觸控模式的驅動方法
US20170124979A1 (en) * 2015-10-28 2017-05-04 Novatek Microelectronics Corp. Display panel, manufacturing method thereof, and driving method thereof
WO2018193912A1 (ja) * 2017-04-17 2018-10-25 シャープ株式会社 走査信号線駆動回路およびそれを備える表示装置
KR102332646B1 (ko) * 2017-05-02 2021-11-30 엘지디스플레이 주식회사 마이크로 디스플레이 디바이스 및 디스플레이 집적회로
KR102480481B1 (ko) * 2017-09-22 2022-12-26 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP6768724B2 (ja) * 2018-01-19 2020-10-14 株式会社Ｊｏｌｅｄ 表示装置および表示パネルの駆動方法
CN108287420A (zh) * 2018-02-08 2018-07-17 武汉华星光电技术有限公司 显示面板的共用电极及显示面板
JP7253332B2 (ja) * 2018-06-26 2023-04-06 ラピスセミコンダクタ株式会社 表示装置及び表示コントローラ
CN109448635B (zh) * 2018-12-06 2020-10-16 武汉华星光电半导体显示技术有限公司 Oled显示面板
US11049457B1 (en) 2019-06-18 2021-06-29 Apple Inc. Mirrored pixel arrangement to mitigate column crosstalk
WO2020258147A1 (zh) * 2019-06-27 2020-12-30 深圳市柔宇科技有限公司 显示装置及显示驱动方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05232512A (ja) * 1992-02-25 1993-09-10 Sanyo Electric Co Ltd 液晶表示装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6439328A (en) 1987-08-05 1989-02-09 Kawasaki Steel Co Production of reduced chromium pellet
JPH01184428A (ja) 1988-01-18 1989-07-24 Kobe Steel Ltd 物体の表面特性検出方法および装置
JPH05232509A (ja) 1992-02-21 1993-09-10 Sanyo Electric Co Ltd 液晶表示装置
JP3062090B2 (ja) * 1996-07-19 2000-07-10 日本電気株式会社 液晶表示装置
TW495635B (en) 1997-07-11 2002-07-21 Hitachi Ltd Liquid crystal display device
JP3072984B2 (ja) 1997-07-11 2000-08-07 株式会社日立製作所 液晶表示装置
JP3406508B2 (ja) * 1998-03-27 2003-05-12 シャープ株式会社 表示装置および表示方法
JP3677160B2 (ja) * 1998-11-17 2005-07-27 株式会社日立製作所 液晶表示装置
JP3264270B2 (ja) * 1999-07-26 2002-03-11 日本電気株式会社 液晶表示装置
JP2001100711A (ja) * 1999-07-26 2001-04-13 Sharp Corp ソースドライバ、ソースライン駆動回路およびそれを用いた液晶表示装置
JP2001147659A (ja) 1999-11-18 2001-05-29 Sony Corp 表示装置
JP3723747B2 (ja) 2000-06-16 2005-12-07 松下電器産業株式会社 表示装置およびその駆動方法
KR100593314B1 (ko) * 2000-07-24 2006-06-26 엘지.필립스 엘시디 주식회사 액정 표시장치
JP2002156923A (ja) 2000-11-21 2002-05-31 Sony Corp アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置
JP2002202493A (ja) 2000-12-28 2002-07-19 Toshiba Corp 液晶表示装置
TWI287132B (en) * 2001-11-23 2007-09-21 Chi Mei Optoelectronics Corp A liquid crystal display having reduced flicker
JP3821701B2 (ja) * 2001-12-12 2006-09-13 シャープ株式会社 液晶表示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05232512A (ja) * 1992-02-25 1993-09-10 Sanyo Electric Co Ltd 液晶表示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880693B2 (en) * 2006-07-20 2011-02-01 Sony Corporation Display
JP2008176141A (ja) * 2007-01-19 2008-07-31 Sony Corp 有機エレクトロルミネッセンス表示装置
JP2009198981A (ja) * 2008-02-25 2009-09-03 Seiko Epson Corp 電気光学装置の駆動回路、電気光学装置の駆動方法、電気光学装置および電子機器
WO2011104942A1 (ja) 2010-02-26 2011-09-01 シャープ株式会社 液晶表示装置
JP5342064B2 (ja) * 2010-02-26 2013-11-13 シャープ株式会社 液晶表示装置
KR101369587B1 (ko) 2010-02-26 2014-03-04 샤프 가부시키가이샤 액정 표시 장치
RU2512680C1 (ru) * 2010-02-26 2014-04-10 Шарп Кабусики Кайся Жидкокристаллическое устройство отображения
US8749727B2 (en) 2010-02-26 2014-06-10 Sharp Kabushiki Kaisha Liquid crystal display device
JP2012237806A (ja) * 2011-05-10 2012-12-06 Sony Corp 表示装置及び電子機器

Also Published As

Publication number Publication date
US20130038590A1 (en) 2013-02-14
TWI304202B (ja) 2008-12-11
CN1985209B (zh) 2010-04-21
US8264434B2 (en) 2012-09-11
JPWO2006006376A1 (ja) 2008-04-24
EP1780583A1 (en) 2007-05-02
US8599121B2 (en) 2013-12-03
CN1985209A (zh) 2007-06-20
EP2348351A1 (en) 2011-07-27
JP2011100138A (ja) 2011-05-19
JP4931588B2 (ja) 2012-05-16
TW200629226A (en) 2006-08-16
EP1780583B1 (en) 2013-12-25
US20070273683A1 (en) 2007-11-29
EP1780583A4 (en) 2009-08-12

Similar Documents

Publication Publication Date Title
JP4931588B2 (ja) アクティブマトリクス基板およびその駆動回路
US8878829B2 (en) Liquid crystal display and common electrode drive circuit thereof
JP4704438B2 (ja) 表示装置
KR101495695B1 (ko) 능동 매트릭스 디스플레이 패널을 구동하는 방법, 장치 및 디스플레이
TWI254909B (en) Display device and driving circuit for the same, display method
JP4812837B2 (ja) アクティブマトリクス基板およびそれを備えた表示装置
TWI554932B (zh) 觸控螢幕之觸控與顯示電路及觸控與顯示控制模組，以及觸控螢幕之控制方法
JP4137957B2 (ja) 表示装置及びこの表示装置に用いる走査信号線駆動回路
US8363195B2 (en) Display apparatus
JP2008216924A (ja) 表示装置および表示装置の駆動方法
JP2008191687A (ja) 表示装置
JPH09236790A (ja) 液晶表示装置およびその駆動方法
WO2012111551A1 (ja) 表示装置
JP2014167514A (ja) 液晶表示装置及びその駆動方法
KR100675925B1 (ko) 게이트 구동 신호의 딜레이를 조절하여 플리커를 감소시키기 위한 액정 표시 장치
KR100870021B1 (ko) 액정 표시 장치
JP3832667B2 (ja) 表示装置
US20130307841A1 (en) Display device
KR100783709B1 (ko) 킥백 전압을 보상하는 액정 표시 장치 및 그 구동 방법
KR101157285B1 (ko) 액정표시장치
JP2011128642A (ja) 表示装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11631652

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2006528627

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 200580023726.6

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

WWE Wipo information: entry into national phase

Ref document number: 2005765060

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2005765060

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 11631652

Country of ref document: US