JP3062090B2 - 液晶表示装置 - Google Patents

液晶表示装置

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はTFTをスイッチン
グ素子としてアクティブマトリクス液晶パネルを備える
液晶表示装置に関し、特に表示面内でのばらつきを抑制
して表示品質を高めた液晶表示装置に関する。
【0002】
【従来の技術】基板表面上にマトリクス状に配置された
画素電極の各々にTFTを付加したアクティブマトリク
ス型液晶パネルは、近年になり極性反転駆動の採用等に
より、コントラストや動画に対する応答速度等の表示品
質が向上したため、携帯型パソコンやデスクトップパソ
コンのモニタまたは投写型モニタ等幅広く利用されるよ
うになった。しかし、大画面化、高精細化及び高開口率
化が進むことで、ゲート配線幅縮小化、ゲート配線長増
大等が必然的となり、ゲート配線抵抗の増大は不可避と
なった。このようなゲート配線の抵抗値の増加が生じる
と、配線および画素電極には容量が存在しているため、
ゲートパルスが入力された際には波形のなまりを生ずる
が、ゲートパルスの入力端から離れるにしたがって抵抗
値が大きくなるために、パルス波形のなまりもゲートパ
ルスの入力端から離れるにしたがって大きくなる。例え
ば、図1のような液晶パネル1の図示左辺と下辺にそれ
ぞれ信号入力部2,3が配置され、左辺がゲート信号入
力部2として構成されている場合には、表示画面のc
点、b点、a点の順、あるいはC点、B点、A点の順で
ゲートパルスの入力端から離れることになり、抵抗値が
大きくなる。
【0003】この結果、ゲートパルスのなまりの違いに
対応してゲートパルスがオフになる際に生じる画素電極
の電位の変動、すなわちフィードスルー電圧成分が異な
るようになり、ゲートパルス入力側から離れるとともに
フィールドスルー値は小さくなる。このような、フィー
ルドスルー値の表示画面内での差が大きくなると、焼き
付け、シミ等が発生し画素劣化の原因となる。このた
め、従来は、表示画面内でフィードスルーの分布が最小
になるように、例えば表示画面中央部でフィードスルー
によるドレイン信号オフセット値の落ち込みに合わせて
対向電圧値を下げて調整を行っていたが、表示部中央で
調整しても表示部周辺では液晶に直流成分が印加される
ようになり、前記した画素劣化を有効に解消することは
困難である。
【0004】ここで、ゲートパルス波形のなまりにより
フィードスルー電圧が変化する理由を述べる。図12に
画素部における等価回路図を示すように、フィードスル
ー電圧VFDは、ゲート信号線11、ドレイン信号線13
に接続されるTFT12のゲート・ソース間容量C
GSと、液晶容量CLC、ストレージ容量CSC、及びゲート
パルス振幅ΔVG を使って、近似的に以下のように表さ
れる。 VFD=〔CGS /(CLC+CSC+CGS)〕・ΔVG …(1)
【0005】一方、ゲート配線抵抗によりゲートパルス
の立ち下がりがなまると、TFTがオフになるまでの期
間に、ソース電極からドレイン配線に電流が流れ込む。
その総量∫IDSdtを考慮に入れるとすると、VFDは以
下のようになる。 VFD=(CGS・ΔVG −∫IDSdt)/(CLC+CSC+CGS) …(2) ここで、∫IDSdtはゲートパルスなまりに比例するこ
とから、ゲートパルス入力側では∫IDSdt≒0とな
る。よって、表示画面でゲートパルス入力側とその反対
側ではフィードスルー電圧成分が変化し、式(2)と式
(1)の差分として次に示すようなフィールドスルー面
内差電圧ΔVFDが生じる。 ΔVFD=∫IDSdt/(CLC+CSC+CGS) …(3)
【0006】このようなフィードスルー電圧成分の表示
画面内均一化を実施する方法としては、まずゲートパル
スなまりを縮小する目的で、ゲート配線抵抗の低減化が
挙げられる。これを実現する方法としては、配線幅もし
くは膜厚の拡大、及び比抵抗値の低い配線材料(例え
ば、アルミニウム、金等)への変更が挙げられる。しか
し、配線膜厚の拡大及び材料の変更には製造プロセスの
変更が伴ない、また配線幅の拡大には開口率の低下を伴
うという問題が生じる。
【0007】このため、従来では、表示画面内の素子構
造を表示画面内で変化させることでフィードスルー電圧
成分が表示画面内で均一になるように補正する技術が提
案されている。例えば、特開平2−306221号公報
では、図13に示すように、信号線101と画素電極1
02との間に構成される二端子素子のアクティブマトリ
クス型素子のスイッチング素子103a〜103cの面
積をゲートパルス入力側から反対側へ大きくしている。
すなわち、図1のa点、b点、c点の順に素子103a
〜103cの面積を大きくすることで、ゲートパルスな
まりによる電圧降下の補正を行っている。しかし、スイ
ッチング素子を大きくすると、ゲートパルスなまり時の
画素電極への書き込みには有利になるが、TFTリーク
も大きくなることで、補正効果は相殺されると考えられ
る。
【0008】
【発明が解決しようとする課題】このように、従来の液
晶表示装置におけるフィードスルー電圧の表面面内の均
一化を図るために、配線幅や配線膜厚の拡大や比抵抗の
低い配線材料を用いる場合には、製造プロセスの変更が
伴い、そのための製造設備の変更や製造工程管理の変更
が必要になるという問題が生じる。また、配線幅の拡大
は、液晶表示に利用される面積、すなわち開口率の低下
を伴うことになる。また、前記した公報に記載の技術で
は、スイッチング素子の面積を表示画面内で相違させる
ことでゲートパルスなまり時の画素電極への書き込みに
は有利になるが、TFTリークも大きくなるために補正
効果が相殺されることが考えられる。
【0009】本発明の目的は、フィードスルー電圧成分
を表示画面内で均一化することで、液晶への直流成分印
加の表示面内ばらつきを抑え、液晶パネルの表示焼き付
け、シミ等を改善して表示品質を改善した液晶表示装置
を提供することである。
【0010】
【課題を解決するための手段】本発明、ゲート信号線
とドレイン信号線とがマトリクス状に配列され、これら
信号線の交差位置にそれぞれTFTと画素電極とが形成
されたTFT基板と、このTFT基板に微小間隔で対向
される対向電極を有する対向電極基板と、前記TFT基
板と対向電極基板との間隙に液晶材料が挟持された液晶
表示装置において、前記複数の画素電極のそれぞれに
は、先に駆動されるTFT側に隣接するゲート信号線が
対向配置され、このゲート信号線と前記画素電極の対向
面積により補助容量が付加され、かつ前記対向面積がゲ
ート信号線の入力端から離れるのに従って小さくされて
いることを特徴とする。あるいは、前記ゲート信号線に
沿って延長される透明導電膜で構成されかつ前記複数の
画素電極のそれぞれと対向して補助容量を構成する補助
容量線が設けられ、前記補助容量線はその延長方向と直
交する方向において前記画素電極内に含まれる幅寸法に
形成され、かつ前記画素電極と対向する面積がゲート信
号線の入力端から離れるのに従って小さくされた構成と
する。さらには、前記補助容量線はその延長方向と直交
する方向において前記画素電極内に含まれる幅寸法に形
成され、かつ前記画素電極の一部を遮光するための遮光
層の平面領域内における前記画素電極と補助容量線との
対向面積が、ゲート信号線の入力端から離れるのに従っ
て小さくされた構成とする。
【0011】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図1は第1の実施形態の液晶
表示装置、ここでは液晶パネル1の平面図であり、図示
左辺と下辺にそれぞれ信号入力部2,3が設けられ、図
示左辺の信号入力部2からゲートパルスが入力されるも
のとする。図2(a)〜(c)は、図1のA,B,Cの
各部位における画素部の拡大図であり、図3(a)〜
(c)はそれぞれのA1−A1’線,B1−B1’線、
C1−C1’線の拡大断面図である。
【0012】図2および図3において、ガラス基板10
上にゲート信号線11が所要のパターンに形成され、そ
の一部を覆う図外のゲート酸化膜が形成され、アモルフ
ァスシリコン等からなるソース・ドレインが形成されて
TFT12が形成される。そして、ドレインにはドレイ
ン信号線13が接続され、かつこれを覆うように形成さ
れた層間絶縁膜14上には画素電極15が形成され、前
記ソースに接続される。この画素電極15は、前段のT
FT及び画素電極15に接続される画素のゲート信号線
11とその一部において重なるようにパターン形成され
ており、保護膜16により被覆される。また、対向する
ガラス基板17には対向電極18が形成されており、こ
の対向電極18と前記保護膜16の間の間隙内に液晶1
9が充填されている。
【0013】この構成により、図4に示すように、各画
素においては、TFT12のソースには、ゲート・ソー
ス間容量CGSと、液晶容量CLC、ストレージ容量CSC
形成される。特に、ストレージ容量は、層間絶縁膜14
を介してゲート信号線11と画素電極15が容量結合す
ることで形成されている。そして、A部からC部へとゲ
ートパルス入力部2から離れるに従ってゲート信号線1
1と画素電極15のオーバラップ面積が小さくなるよう
に構成されており、この結果、A部からC部に向けてス
トレージ容量が小さくされていることになる。
【0014】この構成によれば、ゲートパルス入力部2
から離れるにしたがい、ゲートパルスのなまりによるT
FTリークによりフィードスルー電圧成分は小さくなる
が、ストレージ容量CSCの大きさがゲート信号入力部2
から離れるにしたがって小さくされているため、このス
トレージ容量変化によって補正することができる。すな
わち、図1のA部のフィードスルー電圧成分VFDINおよ
びストレージ容量CSCと、図1のC部のフィードスルー
電圧成分VFDOUT およびストレージ容量CSC’のそれぞ
れについてみると、VFDIN及びVFDOUT はそれぞれ
(4)式、(5)式で示される。 VFDIN=〔CGS/(CLC+CSC+CGS)〕・ΔVG …(4) VFDOUT =(CGS・ΔVG −∫IDSdt)/(CLC+CSC´+CGS)…(5) これら(4)式、(5)式において、ストレージ容量C
SC,CSC’が同じならば、VFDIN>VFDOUT なので、V
FDIN及びVFDOUT が等しくなるようにCSC,CSC’を定
めれば、A部とC部でフィードスルー成分は均一にでき
る。
【0015】これを信号波形図で説明する。図5(a)
は前記A部の信号波形を示しており、図5(b)はC部
の信号波形を示している。図示上側の波形は信号線に入
力されるゲートパルスGP及びドレインパルスDPの波
形であり、図示下側の波形は画素電極に実際に書き込ま
れるソースパルスSPの波形である。A部ではソースパ
ルスSPがゲートパルスGPの立ち下がりの影響を受け
るため、ソースパルスセンタSPCは、ドレインパルス
センタDPCに対し実行的にはVFDINだけ低くなる。そ
れに対して、C部ではTFTリークがあるためゲートパ
ルスGPの立ち下がりの影響が小さくなる。そこで前述
したように、TFTリーク分を見込んで、ゲートパルス
GP入力側のストレージ容量に対して、反対側のストレ
ージ容量を小さくすることで、ゲートパルスGPの立ち
下がりの影響を大きくし、VFDINとVFDOUT を同じ値に
することができる。
【0016】実際に補正するにあたっては、事前にシュ
ミレーションや実験を実施し、∫IDSdtを見積もった
上で、ストレージ容量の変化量を定め、ゲートパルス入
力側から離れるにしたがって、段階的にストレージ容量
を小さくしていく。以下にCSCとCSC’の関係を示す。 CSC’=〔(CGS・ΔVG −∫IDSdt)(CLC+CSC+CGS)〕/(CGSΔVG )−(CLC−CGS) …(6) これにより、C部のストレージ容量値CSC’を求め、C
SCとCSC’の差をゲートパルス入力側から反対側へ段階
的に縮めていく。具体的には図2に示したように、画素
電極15と前段ゲート信号線11のオーバラップ面積、
すなわちオーバラップ距離を段階的に小さくしていくこ
とで、ストレージ容量を小さくしていく。
【0017】第1の実施形態の液晶パネルを実際に製造
して、表示画面内のフィードスルー変化について測定を
行った結果を図6に示す。従来品はゲートパルス入力側
から離れて行くほどフィールドスルー値は小さくなって
いるが、本発明の液晶パネルではゲートパルス入力側か
らの長さにかかわらずA部、C部で同一の値になってお
り、本発明の効果が見られることがわかる。
【0018】図7は本発明の第2の実施形態を示す図で
あり、図7(a)〜(c)は、図1のA,B,Cの各部
に相当する拡大平面図、図8(a)〜(c)はそれぞれ
A2−A2’線,B2−B2’線、C2−C2’線の拡
大断面図である。この実施形態では、層間絶縁膜14の
下側に補助容量線20を設け、これをゲートパルス入力
側から反対側に向けて延設している。そして、図9に回
路図を示すように、この容量補助線20と層間絶縁膜1
4を挟んで対向される画素電極15とでストレージ容量
SCを形成した構成とされている。そして、A部からC
部に向けて、補助容量線20と画素電極15とのオーバ
ラップ面積を小さくし、スレレージ容量が小さくなるよ
うな構造にしている。なお、この構成では、A部、B
部、C部とで光が透過する面積が異ならないように補助
容量線20を透明電極、例えばITO等で形成してい
る。
【0019】なお、図10(a)〜(c)に図1のA,
B,Cの各部に相当する拡大平面図とそのA3−A3’
線拡大断面図を図11にそれぞれ示すように、、対向ガ
ラス基板に設けて液晶開口部21を画成するための遮光
部22の領域内だけで、補助容量線20と画素電極15
のオーバラップ面積を変化させて、開口部21内では面
積が変化しないようにして表示面内の透過率変化を防ぐ
ようにしてもよい。
【0020】
【発明の効果】以上説明したように本発明の液晶表示装
置は、液晶パネルを構成するTFT基板に形成される複
数の画素電極のそれぞれに対して隣接するゲート信号が
対向配置されて、あるいは画素電極内に含まれる幅寸法
の補助容量線が対向配置されて、さらには当該補助容量
線が遮光層の平面領域内において対向配置される等して
付加的に補助容量が設けられており、この補助容量は各
画素電極に接続されるゲート信号線の入力端から離れる
に従って前記対向面積が低減されることでその容量値が
小さくなるように構成しているので、各画素電極におい
てはゲート信号入力部から離れるにしたがってストレー
ジ容量が小さくされることになり、これにより表示画面
内のフィードスルー電圧成分は均一化され、表示パネル
の全表示画面内における表示焼き付きやシミを抑えるこ
とができ、表示品質を改善することができる効果があ
る。
【図面の簡単な説明】
【図1】本発明が適用される液晶パネルの平面図であ
る。
【図2】図1のA,B,Cの各部における第1の実施形
態の内部構成を示す拡大平面図である。
【図3】図2(a)〜(c)のA1−A1’,B1−B
1’,C1−C1’線の拡大断面図である。
【図4】画素部の回路図である。
【図5】駆動波形なまりによるフィードスルーの変化を
説明するための図である。
【図6】水平方向のフィードスルー変化を示す図であ
る。
【図7】図1のA,B,Cの各部における第2の実施形
態の内部構成を示す拡大平面図である。
【図8】図7(a)〜(c)のA2−A2’,B2−B
2’,C2−C2’線の拡大断面図である。
【図9】画素部の回路図である。
【図10】図1のA,B,Cの各部における第3の実施
形態の内部構成を示す拡大平面図である。
【図11】図10(a)のA3−A3’線の拡大断面図
である。
【図12】従来の液晶パネルにおける画素部の等価回路
図である。
【図13】従来の液晶パネルの一例の示すための図1の
a,b,cの各部における拡大断面図である。
【符号の説明】
1 液晶パネル 2 ゲートパルス入力部 3 信号入力部 10 ガラス基板 11 ゲート信号線 12 TFT 13 ドレイン信号線 14 層間絶縁膜 15 画素電極 17 ガラス基板 18 対向電極 19 液晶 20 補助容量線 21 開口部 22 遮光膜 CGS ゲート・ソース間容量 CLC 液晶容量 CSC ストレージ容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡邊 貴彦 東京都港区芝五丁目7番1号 日本電気 株式会社内 (72)発明者 金子 若彦 東京都港区芝五丁目7番1号 日本電気 株式会社内 (72)発明者 助川 統 東京都港区芝五丁目7番1号 日本電気 株式会社内 (56)参考文献 特開 平5−232509(JP,A) 特開 平4−166815(JP,A) 特開 平2−184823(JP,A) (58)調査した分野(Int.Cl.7,DB名) G02F 1/136 500

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】ゲート信号線とドレイン信号線とがマトリ
    クス状に配列され、これら信号線の交差位置にそれぞれ
    TFTと画素電極とが形成されたTFT基板と、このT
    FT基板に微小間隔で対向される対向電極を有する対向
    電極基板と、前記TFT基板と対向電極基板との間隙に
    液晶材料が挟持された液晶表示装置において、前記ゲー
    ト信号線に沿って延長される透明導電膜で構成されかつ
    前記複数の画素電極のそれぞれと対向して補助容量を構
    成する補助容量線が設けられ、前記補助容量線はその延
    長方向と直交する方向において前記画素電極内に含まれ
    る幅寸法に形成され、かつ前記画素電極の一部を遮光す
    るための遮光層の平面領域内における前記画素電極と補
    助容量線との対向面積が、ゲート信号線の入力端から離
    れるのに従って小さくされていることを特徴とする液晶
    表示装置。
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