JP2012083391A - 液晶表示装置 - Google Patents

Abstract

【課題】 表示領域全域にかけてフリッカーが見えなくなるようにＶＣＯＭ電圧を調整可能とする。
【解決手段】 液晶表示装置は、表示領域内で平行な二本のゲート配線と、表示領域外に異なる長さで引き回され、二本のゲート配線に接続された二本のゲート引き回し配線と、ゲート配線に接続された複数のＴＦＴ素子と、各ＴＦＴ素子を介して二本のゲート配線のいずれかに接続された複数の画素電極と、ゲート配線と絶縁された保持容量配線とを有している。保持容量配線と画素電極との間には保持容量が形成されている。ゲート配線には複数の画素電極をそれぞれ含む複数の画素部が接続されている。ゲート配線を介して二本のゲート引き回し配線のうち短い方のゲート引き回し配線に接続された複数の画素部の第一保持容量は、ゲート配線を介して二本のゲート引き回し配線のうち長い方のゲート引き回し配線に接続された複数の画素部の第二保持容量よりも大きい。
【選択図】 図８

Description

本発明は、液晶表示装置に関する。

液晶表示装置には、液晶表示パネルが備えられており、この液晶表示パネル上には、画素部、ゲート端子部、ドレイン端子部等が備えられている（例えば特許文献１参照）。画素部には、画素電極と、この画素電極と接続され、当該画素電極に対する信号を制御するトランジスタとが設けられている。ゲート端子部は、ゲートドライバと接続されており、画素部のトランジスタが有するゲート電極に対して、ゲート配線を介してゲート信号を出力する。ドレイン端子部は、ドレインドライバと接続されており、画素部のトランジスタが有するドレイン電極に対してドレイン配線を介してドレイン信号を出力する。

特開平１０−１４２６３０号公報

ところで、近年においては、表示領域の画素数が増加傾向にあるが、外形寸法の大型化を抑制するために、ゲート端子部やドレイン端子部までの引き回し配線の細線化、狭ピッチ化が図られている。例えば、図１０（ａ）はゲート配線に対する引き回し配線２０１の細線化、狭ピッチ化が図られていない液晶表示パネル２００の概略構成を示している。そして、図１０（ｂ）は液晶表示パネル２００のＡ地点にある画素部に対するゲート信号の波形を示す説明図であり、図１０（ｃ）は液晶表示パネル２００のＢ地点にある画素部に対するゲート信号の波形を示す説明図である。また、図１１（ａ）はゲート配線に対する引き回し配線３０１の細線化、狭ピッチ化が図られた液晶表示パネル３００の概略構成を示している。そして、図１１（ｂ）は液晶表示パネル３００のＡ地点にある画素部に対するゲート信号の波形を示す説明図であり、図１１（ｃ）は液晶表示パネル３００のＢ地点にある画素部に対するゲート信号の波形を示す説明図である。
図１０及び図１１を比較すると、引き回し配線２０１の細線化、狭ピッチ化が図られていない液晶表示パネル２００では、Ａ地点のゲート信号の波形２０２と、Ｂ地点のゲート信号の波形２０３とにはそれほど差が生じていないのに対し、引き回し配線３０１の細線化、狭ピッチ化が図られた液晶表示パネル３００では、Ａ地点のゲート信号の波形３０２と、Ｂ地点のゲート信号の波形３０３とが大きく異なり、波形のなまりも大きくなっている。

液晶表示パネル２００に比べて液晶表示パネル３００の方が、隣接する引き回し配線３０１間の配線間距離が短くなり、この引き回し配線間に発生する寄生容量が大きくなる。この寄生容量が大きくなればなるほど、画素部に対するゲート信号に配線遅延が生じてしまい、この配線遅延が前述したゲート信号の波形のなまりに起因する。
ここで、液晶表示パネル３００は引き回し配線３０１の細線化、狭ピッチ化が図られているため、液晶表示パネル３００の方が液晶表示パネル２００よりも配線遅延の影響が大きくなる。そして、液晶表示パネル３００においては、ゲートドライバの近くに配置されているＡ地点の画素部に供給されるゲート信号の波形３０２と、ゲートドライバの遠くに配置されているＢ地点のゲート信号の波形３０３とが大きく異なり、波形のなまりも大きくなる。
このように、ゲートドライバの近くに配置されているＡ地点の画素部に供給されるゲート信号の波形と、ゲートドライバの遠くに配置されているＢ地点のゲート信号の波形とが大きく異なると、液晶表示パネルの表示領域全域にかけてフリッカーが見えなくなるように画素電極に対向して配置される対向電極に印加する電圧（ＶＣＯＭ電圧）を調整することが困難となる。
そこで本発明の課題は、引き回し配線の細線化、狭ピッチ化された液晶表示装置において、表示領域全域にかけてフリッカーが見えなくなるようにＶＣＯＭ電圧を調整できる液晶表示装置を提供することである。

以上の課題を解決するため、本発明の一の態様によれば、
表示領域内で互いに平行に設けられた二本のゲート配線と、
前記表示領域外に各々異なる長さで引き回されて、一端部が前記二本のゲート配線の各端部に接続され他端部が駆動信号の入力される入力端子とされた二本のゲート引き回し配線と、
前記ゲート配線に接続された複数のＴＦＴ素子と、
前記複数のＴＦＴ素子のそれぞれを介して前記二本のゲート配線のいずれかに接続された複数の画素電極と、
前記ゲート配線と絶縁された保持容量配線と、
を有し、
前記保持容量配線と、前記画素電極との間には保持容量が形成され、
前記ゲート配線に前記複数の画素電極をそれぞれ含む複数の画素部が接続され、
前記ゲート配線を介して、前記二本のゲート引き回し配線のうち短い方のゲート引き回し配線に接続された前記複数の画素部の第一保持容量は、前記ゲート配線を介して、前記二本のゲート引き回し配線のうち長い方のゲート引き回し配線に接続された前記複数の画素部の第二保持容量よりも大きく形成されていることを特徴とする液晶表示装置が提供される。

本発明の他の態様によれば、
表示領域内に設けられたゲート配線と、
前記表示領域外に一端部が前記ゲート配線の端部に接続され他端部が駆動信号の入力される入力端子とされたゲート引き回し配線と、
前記ゲート配線に接続された複数のＴＦＴ素子と、
前記複数のＴＦＴ素子のそれぞれを介して前記ゲート配線に接続された複数の画素電極と、
前記ゲート配線と絶縁された保持容量配線と、
を有し、
前記保持容量配線と、前記画素電極との間には保持容量が形成され、
前記ゲート配線に前記複数の画素電極をそれぞれ含む複数の画素部が接続され、
前記ゲート配線に接続された複数の画素部の各保持容量は、前記各画素電極から前記入力端子までの、前記ゲート配線及び当該ゲート配線に接続された前記ゲート引き回し配線を介した長さが長いほど、小さく形成されていることを特徴とする液晶表示装置が提供される。

上記液晶表示装置において好ましくは、前記保持容量配線は遮光材料及び透明材料の少なくとも一方から形成されている。
上記液晶表示装置において好ましくは、前記遮光材料はＣｒ、Ａｌ、Ｍｏやこれらの合金膜である。
上記液晶表示装置において好ましくは、前記透明材料はＩＴＯである。
上記液晶表示装置において好ましくは、前記遮光材料からなる金属導電膜の一部に前記透明材料からなる透明導電膜が重畳するように接続されることで前記保持容量配線が形成されている。
上記液晶表示装置において好ましくは、前記複数の画素電極と前記金属導電膜との各重畳面積を何れも等しくして、前記複数の画素電極と前記透明導電膜との各重畳面積を互いに異ならせることで、前記複数の画素部の各保持容量を異ならせている。

本発明の他の態様によれば、
表示領域内に設けられた第一ゲート配線と、
前記表示領域内に設けられた第二ゲート配線と、
前記表示領域外に引き回されて、一端部が前記第一ゲート配線の端部に接続され他端部が駆動信号の入力される入力端子とされた第一ゲート引き回し配線と、
前記表示領域外に引き回されて、一端部が前記第二ゲート配線の端部に接続され他端部が駆動信号の入力される入力端子とされた第二ゲート引き回し配線と、
前記第一ゲート配線に接続された第一のＴＦＴ素子と、
前記第二ゲート配線に接続された第二のＴＦＴ素子と、
前記第一のＴＦＴ素子を介して第一ゲート配線に接続された第一画素電極と、
前記第二のＴＦＴ素子を介して第二ゲート配線に接続された第二画素電極と、
前記第一画素電極に対向して、前記第一及び前記第二ゲート配線と絶縁された第一保持容量配線と、
前記第二画素電極に対向して、前記第一及び前記第二ゲート配線と絶縁された第二保持容量配線と、を有し、
前記第一保持容量配線と前記第一画素電極との間には第一保持容量が形成され、
前記第二保持容量配線と前記第二画素電極との間には第二保持容量が形成され、
前記第一ゲート配線に前記第一画素電極を含む第一画素部が接続され、
前記第二ゲート配線に前記第二画素電極を含む第二画素部が接続され、
前記第一ゲート引き回し配線は前記第二ゲート引き回し配線よりも長くなるよう引き回されており、
前記第一ゲート配線を介して前記第一ゲート引き回し配線に接続された前記第一画素部の前記第一保持容量は、前記第二ゲート配線を介して前記第二ゲート引き回し配線に接続された前記第二画素部の前記第二保持容量よりも小さく形成されていることを特徴とする液晶表示装置が提供される。

本発明の他の態様によれば、
表示領域内に設けられたゲート配線と、
前記表示領域外に引き回されて、一端部が前記ゲート配線の端部に接続され他端部が駆動信号の入力される入力端子とされたゲート引き回し配線と、
前記ゲート配線に接続された第一のＴＦＴ素子と、
前記ゲート配線に前記第一のＴＦＴ素子と離間して接続された第二のＴＦＴ素子と、
前記第一のＴＦＴ素子を介して前記ゲート配線に接続された第一画素電極と、
前記第二のＴＦＴ素子を介して前記ゲート配線に接続された第二画素電極と、
前記ゲート配線と絶縁された保持容量配線と、
を有し、
前記保持容量配線の第一所定領域と、前記第一画素電極との間には第一保持容量が形成され、
前記保持容量配線の第二所定領域と、前記第二画素電極との間には第二保持容量が形成され、
前記ゲート配線に前記第一画素電極を含む第一画素部が接続され、
前記ゲート配線に前記第二画素電極を含む第二画素部が接続され、
前記第一画素電極から前記入力端子までの、前記ゲート配線及び前記ゲート引き回し配線を介した長さが、前記第二画素電極から前記入力端子までの、前記ゲート配線及び前記ゲート引き回し配線を介した長さよりも長くなり、
前記第一画素部の前記第一保持容量は前記第二画素部の前記第二保持容量よりも小さくなるように形成されていることを特徴とする液晶表示装置が提供される。

本発明によれば、引き回し配線の細線化、狭ピッチ化された液晶表示装置において、表示領域全域にかけてフリッカーが見えなくなるようにＶＣＯＭ電圧を調整することができる。

本実施形態の表示パネルの全体構成を模式的に示した正面図である。 本実施形態に係る画素部の概略構成を示す透過平面図である。 図２のIII-III切断線から見た断面図である。 図２のIV-IV切断線から見た断面図である。 第一引き回し配線の長さと、画素部に印加されるΔＶの大きさ及び配線遅延の大きさとの関係を示すグラフである。 第一引き回し配線の長さと、画素部に印加されるΔＶの大きさとの関係を示すグラフである。 第一引き回し配線の長さと、画素部に印加される補正後のΔＶの大きさとの関係を示すグラフである。 本実施形態に係る補正領域の画素部を示す透過平面図である。 図８のIX-IX切断線から見た断面図である。 従来の引き回し配線を示す説明図である。 従来の引き回し配線を示す説明図である。

以下に、本発明を実施するための最良の形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

図１は本実施形態の液晶表示装置１００に備わる表示パネル１の全体構成を模式的に示した正面図である。液晶表示装置１００は、表示パネル１と、当該表示パネル１に対向する対向電極が形成された対向パネル（図示省略）との間に液晶を封止することで形成されている。
図１に示すように表示パネル１には、ガラス基板からなる透明基板Ｐの一面上に、複数本のゲート配線（第一配線）２が互いに平行になるように行方向に配列され、複数本のゲート配線２に対して絶縁した状態で直交するように複数本のドレイン配線（第二配線）３が互いに平行になるように列方向に配列されている。これら複数本のゲート配線２と、複数本のドレイン配線３とは、液晶表示装置１００の表示領域内に設けられている。
そして、各ゲート配線２に対しては一本の保持容量配線４がそれぞれ平行に配列されている。また、各ゲート配線２の一端部にはゲート端子部２１が設けられている。また、各ドレイン配線３の一端部にはドレイン端子部３１が設けられている。この場合、隣接する二本のゲート配線２，２及び隣接する二本のドレイン配線３，３により形成された各領域に、画素電極５１及び対向電極と、画素電極５１及び対向電極によって挟持された液晶とを有する画素部５が形成される。そして、この複数の画素部５がマトリクス状に配列されることで表示パネル１が形成されている。

また、透明基板Ｐの一面上であって表示領域１０１外には、第一引き回し配線２１ａと、第二引き回し配線３１ａとがそれぞれ複数形成されている。具体的には、第一引き回し配線２１ａは、その一端部がゲート端子部２１に接続され、他端部が駆動信号の入力される入力端子２１ｂとされている。そして、この第一引き回し配線２１ａは、隣接する一対の第一引き回し配線２１ａ間の配線間距離が全て等しくなるように引き回されている。そのため、隣接する一対の第一引き回し配線２１ａ間に形成される単位長さあたりの寄生容量は全て等しくなる。また、この第一引き回し配線２１ａは全て同じ太さ、同じ厚みで形成されており、この第一引き回し配線２１ａの単位長さ当たりの抵抗値は全て等しくなる。なお、本実施形態では第二引き回し配線３１ａも第一引き回し配線２１ａと同様の構成で形成されている。
第二引き回し配線３１ａは、その一端部がドレイン端子部３１に接続され、他端部が駆動信号の入力される入力端子３１ｂとされている。入力端子２１ｂ，３１ｂは、駆動信号を出力するドライバ部１０２に接続されている。なお、本実施形態では、第二引き回し配線３１ａの入力端子３１ｂ側に配置されたドライバ部１０２に第一引き回し配線２１ａが引き回されているため、各ゲート配線２とドライバ部１０２との距離が長くなるほど、当該ゲート配線２に接続された第一引き回し配線２１ａの長さが長くなる。

図２は、画素部５の概略構成を示す透過平面図である。図２に示すように、各画素部５は、ゲート配線２とドレイン配線３との交差位置に形成された略方形状の画素電極５１を有している。画素電極５１の一つの角部には、ＴＦＴ素子としてのボトムゲート型のトランジスタ６が配置されている。このトランジスタ６を介して、画素電極５１がゲート配線２及びドレイン配線３に電気的に接続されている。また、保持容量配線４は、金属導電膜からなる本体部４２と、画素電極５１の両側部に対してそれぞれ一部が重畳するように本体部４２から延出する一対の金属導電膜からなる延出部４１とが備えられている。これにより、画素電極５１の側部と保持容量配線４の延出部４１の側部及び本体部４２の側部とが重畳することになる（図２における斜線部Ｓ１）。また、保持容量配線４には、本体部４２及び延出部４１の一部に接触し重畳するように、透明導電膜８が設けられている。透明導電膜８には、本体部４２の内側部に重畳する導電膜本体８１と、延出部４１の内側部にそれぞれ重畳する一対の導電膜補助部８２とが設けられている。導電膜本体８１と、導電膜補助部８２とは、一部が本体部４２及び延出部４１に接触した状態で重畳しているものの、他の部分が透明基板Ｐに直接成膜されている。

次いで、画素部５の断面構造について説明する。図３は図２のIII-III切断線から見た断面図であり、図４は図２のIV-IV切断線から見た断面図である。

図４に示すように画素部５には、透明基板Ｐ上に成膜された導電膜からなるゲート電極２２及びゲート配線２が形成されている。ゲート電極２２及びゲート配線２をなす導電膜は、例えばＣｒ、Ａｌ、Ｍｏの少なくとも一つの金属膜、もしくはこれらの合金膜から形成されている。そして、このゲート電極２２とゲート配線２とは電気的に接続されるように一体的に形成されている。ゲート電極２２はトランジスタ６が形成される位置に配置されている。

また、図３及び図４に示すように、画素部５には、透明基板Ｐ上に成膜された遮光材料としての金属導電膜からなる保持容量配線４の本体部４２及び延出部４１が形成されている。保持容量配線４の本体部４２及び延出部４１をなす金属導電膜は、例えばＣｒ、Ａｌ、Ｍｏの少なくとも一つの金属膜、もしくはこれらの合金膜から形成されている。
さらに、画素部５には、透明材料としてのＩＴＯ等からなる透明導電膜８が、一部は本体部４２及び延出部４１に接触した状態で重畳し、他の部分が透明基板Ｐに直接成膜されるように形成されている。

そして、画素部５には、ゲート電極２２上、ゲート配線２上、保持容量配線４上及び透明基板Ｐ上に、例えば酸化シリコン又は窒化シリコン等からなる第一絶縁膜６１が形成されている。

そして、トランジスタ６が形成される位置及びドレイン配線３形成される位置において第一絶縁膜６１の上面には、例えば真性アモルファスシリコン等の真性半導膜からなるチャネル膜６２が設けられている。このチャネル膜６２の上面ほぼ中央部には窒化シリコン等からなるチャネル保護膜６３が設けられている。
そして、トランジスタ６が形成される位置において、チャネル保護膜６３の上面両側及びその両側におけるチャネル膜６２の上面にはｎ型半導体膜であるｎ型アモルファスシリコン等からなるオーミックコンタクト層６４，６５が設けられている。
また、ドレイン配線３が形成される位置において、チャネル膜６２の上面にはオーミックコンタク層６５が設けられている。

オーミックコンタクト層６４，６５の上面には、例えばＣｒからなるソース電極６６、ドレイン電極６７及びドレイン配線３が設けられている。なお、ドレイン電極６７はドレイン配線３と電気的に接続されている（図２参照）。このように、トランジスタ６は、ゲート電極２２、第一絶縁膜６１、チャネル膜６２、チャネル保護膜６３、オーミックコンタクト層６４，６５、ソース電極６６及びドレイン電極６７により構成されている。

そして、第一絶縁膜６１上、チャネル保護膜６３上、ソース電極６６上、ドレイン電極６７上及びドレイン配線３上には、酸化シリコン等からなる第二絶縁膜６８が形成されている。この第二絶縁膜６８におけるソース電極６６の上方には、第二絶縁膜６８を貫通する開口としてのトランジスタ用コンタクトホール６９が形成されている。

そして、第二絶縁膜６８の上面には、ＩＴＯ等からなる透光性の画素電極５１が、トランジスタ用コンタクトホール６９を介してソース電極６６と電気的に接続するように形成されている。

ここで、保持容量配線４と、画素電極５１との間には、保持容量が形成されることになる。信号電圧が液晶層と保持容量とに印加され、ゲートが閉じる際にゲート・ドレイン間の寄生容量でシフトダウンする信号電圧の電圧量であるΔＶは、以下の式（１）のように表される。

ΔＶ＝（（トランジスタの容量）／（トランジスタの容量＋液晶容量＋保持容量））×駆動ゲート電圧差・・・（１）

図５は第一引き回し配線２１ａの長さと、画素部５に印加されるΔＶの大きさ及び配線遅延の大きさとの関係を示すグラフである。このグラフから、第一引き回し配線２１ａが長くなると配線遅延が大きくなり、それに伴ってΔＶも小さくなるという特性があることが分かる。
図６は、第一引き回し配線２１ａの長さと、画素部５に印加されるΔＶの大きさとの関係を示すグラフである。このグラフのｘ軸の最小値をドライバ部１０２に最も近い側のゲート配線２Ａ（図１参照）に接続されている第一引き回し配線２１ａの長さとし、ｘ軸の最大値をドライバ部１０２から最も遠い側のゲート配線２Ｂ（図１参照）に接続されている第一引き回し配線２１ａの長さとしている。

すなわち、ドライバ部１０２に最も遠い側のゲート配線２Ｂを第一ゲート配線とすると、ゲート配線２Ｂに接続された第一引き回し配線２１ａが第一ゲート引き回し配線であり、ゲート配線２Ｂに接続されたトランジスタ６が第一のＴＦＴ素子、該トランジスタ６を介してゲート配線２Ｂに接続された画素電極５１が第一画素電極、該画素電極５１を含む画素部５が第二画素部、前記画素電極５１に対向する保持容量配線４が第一保持容量配線となる。
一方、ドライバ部１０２に最も近い側のゲート配線２Ａを第二ゲート配線とすると、ゲート配線２Ａに接続された第一引き回し配線２１ａが第二ゲート引き回し配線であり、ゲート配線２Ａに接続されたトランジスタ６が第二のＴＦＴ素子、該トランジスタ６を介してゲート配線２Ａに接続された画素電極５１が第二画素電極、該画素電極５１を含む画素部が第二画素部、前記画素電極５１に対向する保持容量配線４が第二保持容量配線となる。
そして、第一保持容量配線と第一画素電極との間には第一保持容量が形成され、第二保持容量配線と第二画素電極との間に第二保持容量が形成されることになる。

例えば、図６に示すように、表示領域１０１の中央位置の画素部５に印加されるΔＶを基準とした場合、中央位置の画素部５に印加されるΔＶ（ΔＶc）と、表示領域１０１に配置されている画素部５のうち、ゲート配線２Ａに接続されている画素部５Ａ（図１参照）に印加されるΔＶ（ΔＶａ）との差の絶対値と、中央位置の画素部５に印加されるΔＶcと表示領域１０１に配置されている画素部５のうち、ゲート配線２Ｂに接続されている画素部５Ｂ（図１参照）に印加されるΔＶ（ΔＶｂ）との差の絶対値とに差が生じることになる。このようにΔＶの値が画素部５Ａと画素部５Ｂとで異なると、表示領域１０１の全域にかけて画素電極５１と対向電極との間の信号電圧のＤＣアンバランスが最小になるようにＶＣＯＭ電圧を調整することが困難となる。

液晶表示装置１００のＶＣＯＭ電圧を調整する際には、表示領域１０１の中央位置において、画素電極５１と対向電極との間の信号電圧のＤＣアンバランスが最小になるようにＶＣＯＭ電圧を調整している。そのようにＶＣＯＭ電圧を調整すると、図６に示すように表示領域１０１の中央位置の画素部５に印加されるΔＶｃの大きさを基準として見た場合、中央位置の画素部５のΔＶｃと画素部５ＡのΔＶａとの差の絶対値の方が、中央位置の画素部５のΔＶｃと画素部５ＢのΔＶｂとの差の絶対値に比べて大きいため、ドライバ部１０２側においては信号電圧のＤＣアンバランスが依然として大きいまま残ってしまう。よって、結果として表示領域１０１のドライバ部１０２側ではフリッカーが発生してしまうこととなる。

以上のように表示領域１０１の中央位置の画素部５に印加されるΔＶｃの大きさを基準として見た場合、中央位置の画素部５のΔＶｃと画素部５ＡのΔＶａとの差の絶対値の方が、中央位置の画素部５のΔＶｃと画素部５ＢのΔＶｂとの差の絶対値に比べて大きいため、画素部５ＡのΔＶａが小さくなるように調整すれば、フリッカーを抑え品質に問題ないレベルの表示が可能となる。ΔＶは上記した式（１）で表されるが、この式を見ると保持容量を大きくすることでΔＶが小さくなることが分かる。

従って、保持容量を大きくするために、保持容量配線４と画素電極５１とが重畳している領域である斜線部Ｓ１の面積を広くするという方策が考えられる。ところが、このように斜線部Ｓ１の面積を広くするために保持容量配線４の太さを太くすると画素部５の開口率が小さくなってしまうため好ましくない。尚、保持容量配線４の本体部４２及び延出部４１を透明導電膜で形成すれば、上記した本体部４２及び延出部４１を構成する材料（Ｃｒ、Ａｌ、Ｍｏやこれらの合金膜）に比べて保持容量配線の抵抗が増大するが、保持容量配線４の太さを太くしても画素部５の開口率が小さくなるようなことはない。
また、斜線部Ｓ１の面積を広くするために画素電極５１の面積を広くすると、画素電極５１と対向電極とからなる液晶容量の値が変化してしまう。各々の画素部５で液晶容量の値が変化してしまうと、一定の信号電圧を印加した際に各々の液晶層に貯まる電荷量が変化してしまい好ましくない。

本実施形態では、ドライバ部１０２からの距離、つまり第一引き回し配線２１ａの長さによって、各画素部５の透明導電膜８の面積を調整して式（１）における保持容量を補正し、ΔＶの調整を可能としている。

図７は第一引き回し配線２１ａの長さと、画素部５に印加される補正後のΔＶの大きさとの関係を示すグラフである。このグラフのｘ軸の最小値をドライバ部１０２に最も近い側のゲート配線２Ａ（図１参照）に接続されている第一引き回し配線２１ａの長さとし、ｘ軸の最大値をドライバ部１０２に最も遠い側のゲート配線２Ｂ（図１参照）に接続されている第一引き回し配線２１ａの長さとしている。
図７に示すように、ドライバ部１０２側の近傍のみ（例えば表示領域１０１におけるドライバ部１０２側の１／３のみ）の保持容量を補正することが好ましい。配線遅延は配線抵抗と配線容量とを積算した値であるので、第一引き回し配線２１ａの長さの２乗に効くと考えられる。つまり、第一引き回し配線２１ａが長くなるとそれだけΔＶの変化量も小さくなるので、ドライバ部１０２側の近傍のみを補正すれば、フリッカー抑制に効果的な調整を行うことができる。以下、保持容量の補正を行わない反ドライバ部１０２側の領域を非補正領域とし、保持容量の補正を行うドライバ部１０２側の領域を補正領域と称す（図１参照）。

例えば、図２，図４で示した画素部５においては、非補正領域に配置された画素部５である。この非補正領域においてはいずれの画素部５の透明導電膜８の面積は一定にされている。また、補正領域では、当該補正領域内に配置された複数本のゲート配線２のうち、一のゲート配線２に接続された複数の画素部５に形成された各保持容量が、前記一のゲート配線２に接続された第一引き回し配線２１ａが長いほど小さく形成されている。

補正領域における最もドライバ部１０２に近いゲート配線２ａに接続された複数の画素部５は、当該ゲート配線２ａを介して最も短い第一引き回し配線２１ａに接続されている。つまり、このゲート配線２ａに接続された複数の画素部５の各保持容量は、他のゲート配線２に接続された複数の画素部５よりも大きく設定されている。具体的には、図８及び図９に示すように、各画素部５の透明導電膜８における導電膜本体８１ａが他の導電膜本体８１よりも大きく形成されており、これにより画素電極５１に重なる透明導電膜８の重畳面積が大きくなる。図８において一点鎖線部Ｐ１が非補正領域の各画素部における透明導電膜８の導電膜本体８１を示している。
次いで、補正領域における二番目にドライバ部１０２に近いゲート配線２ｂに接続された複数の画素部５は、当該ゲート配線２ｂを介して二番目に短い第一引き回し配線２１ａに接続されている。このため、このゲート配線２ｂに接続された複数の画素部５の各保持容量は、最もドライバ部１０２に近いゲート配線２ａに接続された複数の画素部５よりも小さく、非補正領域のゲート配線２に接続された複数の画素部５よりも大きく設定されている。具体的には、図８に示す一点鎖線部Ｐ２に示すように、各画素部５の透明導電膜８における導電膜本体８１ｂが最もドライバ部１０２に近いゲート配線２ａよりも小さく、非補正領域のゲート配線２に接続された複数の画素部５よりも大きく設定されている。
そして、補正領域における三番目にドライバ部１０２に近いゲート配線２ｃに接続された複数の画素部５は、当該ゲート配線２ｃを介して三番目に短い第一引き回し配線２１ａに接続されている。このため、このゲート配線２ｃに接続された複数の画素部５の各保持容量は、二番目にドライバ部１０２に近いゲート配線２ｂに接続された複数の画素部５よりも小さく、非補正領域のゲート配線２に接続された複数の画素部５よりも大きく設定されている。具体的には、図８に示す一点鎖線部Ｐ３に示すように、各画素部５の透明導電膜８における導電膜本体８１ｃが二番目にドライバ部１０２に近いゲート配線２ｂよりも小さく、非補正領域のゲート配線２に接続された複数の画素部５よりも大きく設定されている。

なお、全ての画素部５において、複数の画素電極５１のそれぞれと重なる保持容量配線４の本体部４２及び延出部４１の重畳面積は、複数の画素部５のいずれに対して同一の面積となっているため、上述したように複数の画素電極５１のそれぞれと重なる透明導電膜８の重畳面積を異ならせれば、複数の画素部５の各保持容量が異なることになる。

以上のように、本実施形態によれば、複数本のゲート配線２のうち、一のゲート配線２に接続された複数の画素部５に形成された各保持容量が、前記一のゲート配線２に接続された第一引き回し配線２１ａが長いほど小さく形成されているので、開口率または液晶容量を変動させることなく、ＶＣＯＭ電圧を調整して、フリッカーの発生を抑制することができる。これにより、引き回し配線（第一引き回し配線２１ａ、第二引き回し配線３１ａ）の細線化、狭ピッチ化によるフリッカーの発生を抑制することができる。
また、保持容量配線４の本体部４２及び延出部４１に透明導電膜８を接触させ保持容量配線４と画素電極５１とで保持容量を形成しているので、保持容量配線４の本体部４２及び延出部４１を細くすることができる。

なお、本実施形態は上記実施形態に限らず適宜変更可能である。
例えば、上記実施形態では、複数の第二引き回し配線３１ａはいずれも同じ長さに設定されていて、複数の第一引き回し配線２１ａは各々異なる長さに設定されている場合を例示して説明したが、ドライバ部１０２が第一引き回し配線２１ａの入力端子２１ｂ側に配置されている場合には、複数の第一引き回し配線２１ａがいずれも同じ長さに設定され、複数の第二引き回し配線３１ａが各々異なる長さに設定されることになる。
また、上記実施形態では、透明導電膜８の導電膜本体８１の幅を異ならせることで、保持容量を調整していたが、導電膜補助部８２の幅を異ならせて保持容量を統制してもよい。
また、上記実施形態では、保持容量配線４の本体部４２及び延出部４１上に透明導電膜８が成膜されている場合を例示して説明したが、透明導電膜８上に本体部４２及び延出部４１を成膜してもよい。
また、上記実施形態では、非補正領域では保持容量の補正を行っていない場合を例示して説明したが、全ての画素部５に対して保持容量の補正を行うことも可能である。この場合においても、ゲート配線２を介して接続された第一引き回し配線２１ａが長いほど、画素部５の保持容量が小さく形成される。

また、上記実施形態では、一のゲート配線２に接続された複数の画素部５においては、全て同じ保持容量とされている場合を例示して説明したが、一のゲート配線２に接続された複数の画素部５でも保持容量を異ならせてもよい。この場合、一のゲート配線２に接続された複数の画素部５に形成された各保持容量は、当該画素部５の画素電極５１からゲート配線２を介して第一引き回し配線２１ａの入力端子２１ｂまでの長さ（図１におけるＨ１，Ｈ２等参照）が長いほど小さく形成されている。この場合においても、引き回し配線（第一引き回し配線２１ａ、第二引き回し配線３１ａ）の細線化、狭ピッチ化によるフリッカーの発生を抑制することができる。
この場合、例えばゲート配線２を介して第一引き回し配線２１ａの入力端子２１ｂまでの長さが長い画素部５を第一画素部とすると、当該画素部５に備わるトランジスタ６、画素電極５１が、それぞれ第一のＴＦＴ素子、第一画素電極となる。一方、ゲート配線２を介して第一引き回し配線２１ａの入力端子２１ｂまでの長さが短い画素部５を第二画素部とすると、当該画素部５に備わるトランジスタ６、画素電極５１が、それぞれ第二のＴＦＴ素子、第二画素電極となる。そして、保持容量配線４のうち、第一画素電極と対向する領域が第一所定領域となり、第二画素電極と対向する領域が第二所定領域となる。

１ 表示パネル
２ ゲート配線
３ ドレイン配線
４ 保持容量配線
５ 画素部
６ トランジスタ（ＴＦＴ素子）
８ 透明導電膜
２１ ゲート端子部
２１ａ 第一引き回し配線（ゲート引き回し配線）
２１ｂ 入力端子
２２ ゲート電極
３１ ドレイン端子部
３１ａ 第二引き回し配線
３１ｂ 入力端子
４１ 延出部
５１ 画素電極
６１ 第一絶縁膜
６２ チャネル膜
６３ チャネル保護膜
６４，６５ オーミックコンタクト層
６６ ソース電極
６７ ドレイン電極
６８ 第二絶縁膜
６９ トランジスタ用コンタクトホール
８１ 導電膜本体
８２ 導電膜補助部
１００ 液晶表示装置
１０１ 表示領域
１０２ ドライバ部
Ｐ 透明基板

Claims (9)

1. 表示領域内で互いに平行に設けられた二本のゲート配線と、
   前記表示領域外に各々異なる長さで引き回されて、一端部が前記二本のゲート配線の各端部に接続され他端部が駆動信号の入力される入力端子とされた二本のゲート引き回し配線と、
   前記ゲート配線に接続された複数のＴＦＴ素子と、
   前記複数のＴＦＴ素子のそれぞれを介して前記二本のゲート配線のいずれかに接続された複数の画素電極と、
   前記ゲート配線と絶縁された保持容量配線と、
   を有し、
   前記保持容量配線と、前記画素電極との間には保持容量が形成され、
   前記ゲート配線に前記複数の画素電極をそれぞれ含む複数の画素部が接続され、
   前記ゲート配線を介して、前記二本のゲート引き回し配線のうち短い方のゲート引き回し配線に接続された前記複数の画素部の第一保持容量は、前記ゲート配線を介して、前記二本のゲート引き回し配線のうち長い方のゲート引き回し配線に接続された前記複数の画素部の第二保持容量よりも大きく形成されていることを特徴とする液晶表示装置。
2. 表示領域内に設けられたゲート配線と、
   前記表示領域外に一端部が前記ゲート配線の端部に接続され他端部が駆動信号の入力される入力端子とされたゲート引き回し配線と、
   前記ゲート配線に接続された複数のＴＦＴ素子と、
   前記複数のＴＦＴ素子のそれぞれを介して前記ゲート配線に接続された複数の画素電極と、
   前記ゲート配線と絶縁された保持容量配線と、
   を有し、
   前記保持容量配線と、前記画素電極との間には保持容量が形成され、
   前記ゲート配線に前記複数の画素電極をそれぞれ含む複数の画素部が接続され、
   前記ゲート配線に接続された複数の画素部の各保持容量は、前記各画素電極から前記入力端子までの、前記ゲート配線及び当該ゲート配線に接続された前記ゲート引き回し配線を介した長さが長いほど、小さく形成されていることを特徴とする液晶表示装置。
3. 請求項１又は２に記載の液晶表示装置において、
   前記保持容量配線は遮光材料及び透明材料の少なくとも一方から形成されていることを特徴とする液晶表示装置。
4. 請求項３記載の液晶表示装置において、
   前記遮光材料はＣｒ、Ａｌ、Ｍｏやこれらの合金膜であることを特徴とする液晶表示装置。
5. 請求項３又は４に記載の液晶表示装置において、
   前記透明材料はＩＴＯであることを特徴とする液晶表示装置。
6. 請求項３〜５のいずれか一項に記載の液晶表示装置において、
   前記遮光材料からなる金属導電膜の一部に前記透明材料からなる透明導電膜が重畳するように接続されることで前記保持容量配線が形成されていることを特徴とする液晶表示装置。
7. 請求項６記載の液晶表示装置において、
   前記複数の画素電極と前記金属導電膜との各重畳面積を何れも等しくして、
   前記複数の画素電極と前記透明導電膜との各重畳面積を互いに異ならせることで、前記複数の画素部の各保持容量を異ならせていることを特徴とする液晶表示装置。
8. 表示領域内に設けられた第一ゲート配線と、
   前記表示領域内に設けられた第二ゲート配線と、
   前記表示領域外に引き回されて、一端部が前記第一ゲート配線の端部に接続され他端部が駆動信号の入力される入力端子とされた第一ゲート引き回し配線と、
   前記表示領域外に引き回されて、一端部が前記第二ゲート配線の端部に接続され他端部が駆動信号の入力される入力端子とされた第二ゲート引き回し配線と、
   前記第一ゲート配線に接続された第一のＴＦＴ素子と、
   前記第二ゲート配線に接続された第二のＴＦＴ素子と、
   前記第一のＴＦＴ素子を介して第一ゲート配線に接続された第一画素電極と、
   前記第二のＴＦＴ素子を介して第二ゲート配線に接続された第二画素電極と、
   前記第一画素電極に対向して、前記第一及び前記第二ゲート配線と絶縁された第一保持容量配線と、
   前記第二画素電極に対向して、前記第一及び前記第二ゲート配線と絶縁された第二保持容量配線と、を有し、
   前記第一保持容量配線と前記第一画素電極との間には第一保持容量が形成され、
   前記第二保持容量配線と前記第二画素電極との間には第二保持容量が形成され、
   前記第一ゲート配線に前記第一画素電極を含む第一画素部が接続され、
   前記第二ゲート配線に前記第二画素電極を含む第二画素部が接続され、
   前記第一ゲート引き回し配線は前記第二ゲート引き回し配線よりも長くなるよう引き回されており、
   前記第一ゲート配線を介して前記第一ゲート引き回し配線に接続された前記第一画素部の前記第一保持容量は、前記第二ゲート配線を介して前記第二ゲート引き回し配線に接続された前記第二画素部の前記第二保持容量よりも小さく形成されていることを特徴とする液晶表示装置。
9. 表示領域内に設けられたゲート配線と、
   前記表示領域外に引き回されて、一端部が前記ゲート配線の端部に接続され他端部が駆動信号の入力される入力端子とされたゲート引き回し配線と、
   前記ゲート配線に接続された第一のＴＦＴ素子と、
   前記ゲート配線に前記第一のＴＦＴ素子と離間して接続された第二のＴＦＴ素子と、
   前記第一のＴＦＴ素子を介して前記ゲート配線に接続された第一画素電極と、
   前記第二のＴＦＴ素子を介して前記ゲート配線に接続された第二画素電極と、
   前記ゲート配線と絶縁された保持容量配線と、
   を有し、
   前記保持容量配線の第一所定領域と、前記第一画素電極との間には第一保持容量が形成され、
   前記保持容量配線の第二所定領域と、前記第二画素電極との間には第二保持容量が形成され、
   前記ゲート配線に前記第一画素電極を含む第一画素部が接続され、
   前記ゲート配線に前記第二画素電極を含む第二画素部が接続され、
   前記第一画素電極から前記入力端子までの、前記ゲート配線及び前記ゲート引き回し配線を介した長さが、前記第二画素電極から前記入力端子までの、前記ゲート配線及び前記ゲート引き回し配線を介した長さよりも長くなり、
   前記第一画素部の前記第一保持容量は前記第二画素部の前記第二保持容量よりも小さくなるように形成されていることを特徴とする液晶表示装置。

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