JP5305646B2 - 半導体装置、電気光学装置、及び電子機器 - Google Patents

Description

本発明は、半導体装置、電気光学装置、及び電子機器に関するものである。

薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と略記する）を備えた半導体装置や電気光学装置では、製造工程中に発生する静電気からＴＦＴを保護する構造が設けられている。例えば、ポリシリコン薄膜を用いて周辺駆動回路を基板上に一体に形成した周辺駆動回路内蔵型の液晶装置（電気光学装置）では、基板の外周部にショートリングを形成したり、表示領域と周辺駆動回路部との間に抵抗素子を接続する等の静電気対策を行っている（例えば、特許文献１参照）。
特開平１１−２８２３８６号公報

図１０は、液晶装置の表示領域と周辺駆動回路部との間に抵抗素子を形成した場合の概略構成図である。同図において（ａ）は表示領域と周辺駆動回路部との境界部の構成を示す平面図であり、（ｂ）は同境界部に設けられた抵抗素子の断面図である。

図１０（ａ）に示すように、走査線３ａとデータ線６ａとの交差部近傍には、ＴＦＴ３０と画素電極９とが設けられている。容量線３ｂと画素電極９とが平面的に重なる領域に保持容量１７が形成されている。表示領域から走査線駆動回路側に延出された走査線３ａ及び容量線３ｂに、静電保護手段である抵抗素子１０９及び１１０が設けられている。

図１０（ｂ）に示すように、基板本体１０Ａ上に、下地絶縁膜１１とポリシリコン膜１９とが形成されている。ポリシリコン膜１９は、ＴＦＴ３０の半導体層３１と同層に形成されており、不純物ドープによりＮ型又はＰ型の拡散抵抗を形成している。下地絶縁膜１１上に、ポリシリコン膜１９を覆うゲート絶縁膜１２が形成され、ゲート絶縁膜１２上には、第１から第３の導電層１３１〜１３３を積層してなる走査線３ａが形成されている。走査線３ａにはポリシリコン膜１９と平面的に重なる部分に開口部Ｈ１が形成されている。

ゲート絶縁膜１２及び走査線３ａ上に第１層間絶縁膜１４が形成されており、開口部Ｈ１が形成された領域に、層間絶縁膜１４及びゲート絶縁膜１２を貫通する２つのコンタクトホールＨ２，Ｈ３が設けられている。また走査線３ａ，３ａ上にコンタクトホールＨ４及びＨ５が設けられている。そして、隣接するコンタクトホールＨ２，Ｈ４を介してポリシリコン膜１９と走査線３ａとを接続する接続配線３５が形成され、同様にコンタクトホールＨ３，Ｈ５を介してポリシリコン膜１９と走査線３ａとを接続する接続配線３６が形成されている。なお、容量線３ｂに接続された抵抗素子１１０も抵抗素子１０９と同様の構成である。第１層間絶縁膜１４上には、パッシベーション膜１５と第２層間絶縁膜１８とが積層されている。
図１０の液晶装置では、走査線３ａに接続されたポリシリコン膜１９が抵抗素子１０９となって、静電破壊を防止するようになっている。

しかしながら、ポリシリコン膜１９は、不純物ドープによって抵抗が制御されるため、抵抗にばらつきが生じ易く、安定した特性が得られないという問題があった。また、走査線３ａとポリシリコン膜１９とを複数のコンタクトホールＨ２〜Ｈ５を介して接続するために構造が複雑になり、歩留まりが低下し易いという問題があった。

また、ポリシリコン膜を用いた抵抗素子は、駆動回路その他の回路を構成する抵抗素子にも用いられているが、この場合にもコンタクトホールを介して配線と接続するため、コンタクトホールの形成領域とそれらの周囲の余裕スペースを確保する必要があり、集積度を向上させることが困難であった。特に、ポリシリコン膜を用いて液晶装置の額縁領域に駆動回路やタイミングジェネレータなどを作り込む場合には、複数の抵抗素子を有する回路を作り込むため、コンタクトホール周りのスペースがさらに大きくなり、高集積化が困難であった。

ここで、図１１は、図１０と同様の技術により複数の抵抗素子を含む回路を有する半導体装置を構成した平面図である。図１１（ａ）は、２つの抵抗素子Ｒ１、Ｒ２を有する非安定マルチバイブレータＭＶの回路図であり、図１１（ｂ）は、（ａ）に示す領域Ｄの平面構成を示す図である。図１１（ｂ）に示す抵抗素子Ｒ１、Ｒ２は、それぞれポリシリコン膜１９ａ、１９ｂを有しており、接続配線３６ａ〜３６ｄを介して配線３ｃに接続されている。図示のＪ−Ｊ’線に沿う位置の断面構造は、図１０（ｂ）と同様の構造である。
図１１に示すように、複数の抵抗素子Ｒ１、Ｒ２を有する回路では、それぞれのポリシリコン膜１９ａ、１９ｂに対応して複数のコンタクトホールＨと接続配線３６ａ〜３６ｄを形成する必要があり、抵抗素子Ｒ１、Ｒ２と配線３ｃとの接続部が大きな面積を占めている。

本発明はこのような事情に鑑みてなされたものであって、構造を複雑化させることなく安定した特性が得られ、さらには抵抗素子を含む回路の高集積化も実現できる半導体装置及び電気光学装置を提供することを目的とする。

本発明は、上記課題を解決するために、基板と、前記基板上に形成された半導体素子と、前記半導体素子に接続され、互いに異なる抵抗値を有する第１及び第２の抵抗素子を成し、互いに長さの異なる第１及び第２の配線と、前記第１及び第２の抵抗素子を覆う絶縁膜と、前記第１の抵抗素子と前記第２の抵抗素子とを接続する接続配線と、を備え、前記第１の抵抗素子を成す前記第１の配線は、相対的に高抵抗の第１の導電層と、相対的に低抵抗の第２の導電層とを積層して形成され、前記第２の抵抗素子を成す前記第２の配線は、前記第１の導電層で形成され、前記第１及び第２の抵抗素子と前記接続配線とは、前記絶縁膜を貫通するように形成されたコンタクトホールを介して接続されることを特徴とする半導体装置を提供する。
この構成によれば、複数の導電層が積層された配線を利用して複数の抵抗素子を形成しているので、不純物をドープした半導体層を用いて抵抗素子を形成する場合と比較して、配線と抵抗素子とを接続するコンタクトホールの数を削減することができる。したがって、抵抗素子周りの省スペース化を実現でき、半導体装置の集積度を向上させることができる。

このように導電層の積層形態を異ならせることで、抵抗値の異なる抵抗素子を容易に形成することができる。

抵抗素子の抵抗値は、配線の長さで調整してもよい。導電層の積層構造と配線長さの双方で抵抗値を調整することで、広い範囲の抵抗値を有する抵抗素子を容易かつ高精度に形成することが可能になる。

このように各抵抗素子において、抵抗値を調整する手段を異ならせてもよい。このような構成とすれば、抵抗値の差が比較的大きい抵抗素子であっても容易に形成できる。

このような構成とすることで、高抵抗の抵抗素子と低抵抗の抵抗素子を混在させた半導体装置を容易に得られるようになる。

前記第１の抵抗素子と前記第２の抵抗素子とが、前記第１の導電層により互いに接続されている構成としてもよい。
このような構成とすれば、コンタクトホールを形成することなく第１の抵抗素子と第２の抵抗素子とを接続することができる。

前記コンタクトホールが、前記第１の配線の前記第２の抵抗素子側の端部に形成されている構成としてもよい。
このような構成とすれば、１つのコンタクトホールを介して、第１及び第２の抵抗素子と、接続配線とを接続することができる。これにより、従来に比して大幅な省スペース化が可能であり、集積度を著しく向上させることができる。

前記コンタクトホールが、前記絶縁膜を貫通し、前記第１の抵抗素子を構成する前記導電層と、前記第２の抵抗素子を構成する前記導電層の双方に達して形成されている構成としてもよい。
このような構成とすることで、接続配線にバリア目的の高抵抗層が形成されていても、コンタクトホールを介した電気的に接続を良好なものとすることができる。

前記コンタクトホールの形成領域に対応する位置の前記第１の導電層に他の領域よりも幅広の拡幅部が形成されており、前記拡幅部の幅と前記コンタクトホールの開口幅との差が、前記拡幅部と前記第２の抵抗素子との接続部の幅よりも大きいことが好ましい。
上記コンタクトホールの開口幅は、第１の導電層の表面におけるコンタクトホールの幅である。このような構成とすることで、コンタクトホールが第１の導電層を貫通してしまっても、第２の抵抗素子に抵抗値ばらつきが生じるのを抑えることができ、安定した特性の抵抗素子を得られる構成となる。

前記コンタクトホールの前記第２の抵抗素子上における開口部が、前記第１の抵抗素子から前記第２の抵抗素子に向かう方向において前記絶縁膜の厚さよりも大きい長さに形成されていることが好ましい。
このような構成とすることで、コンタクトホールの形成不良を良好に防止できる構成となり、歩留まりよく製造可能な半導体装置を実現できる。

前記配線の前記基板側に、下層側絶縁膜を介して他の配線層が形成されており、前記コンタクトホールが、前記第２の抵抗素子を貫通しており、前記接続配線が、前記コンタクトホールを介して前記配線層に形成された半導体膜又は導電膜に接続されている構成とすることもできる。すなわち、本発明では、第１の導電層を故意に貫通させてコンタクトホールを形成し、かかるコンタクトホールを介して、配線よりも下層の半導体膜や導電膜と、接続配線とを接続することができる。これにより、半導体装置の集積度をさらに向上させることができる。

次に，本発明の電気光学装置は、先に記載の本発明の半導体装置を備えたことを特徴とする。この構成によれば、高集積化が容易な半導体装置を備えているので、複数の機能素子を狭い額縁領域に実装した電気光学装置とすることができる。

次に、本発明の電子機器は、先に記載の本発明に係る半導体装置又は電気光学装置を備えたことを特徴とする。この構成によれば、半導体装置の高集積化と、それに伴う電気光学装置の小型化薄型化により、高性能で小型薄型の電子機器を実現することができる。

（第１の実施形態）
図１（ａ）は、本発明に係る電気光学装置及び半導体装置の一例である液晶装置の概略構成図であり、図１（ｂ）は、同液晶装置の概略断面図である。図２は、図１に示す液晶装置の回路構成図である。図３は、液晶装置の画素構成を示す図である。図４は、液晶装置に備えられた半導体装置を示す図である。

本実施形態の液晶装置１００は、画素スイッチング素子としてＴＦＴ（薄膜トランジスタ）を備えたアクティブマトリクス方式の透過型液晶装置である。本実施形態では特に、ＴＦＴの半導体層にポリシリコン膜を用い、走査線駆動回路、データ線駆動回路のほか、電源回路やタイミングジェネレータなども基板上に一体に形成したシステムオングラス型の液晶装置である。

図１（ｂ）に示すように、液晶装置１００は、液晶層５０を挟持して対向する素子基板（第１基板）１０と、対向基板（第２基板）２０とを備えている。基板１０，２０の周縁部にはシール材５２が枠状に形成されており、シール材５２の内側に液晶層５０が封入されている。シール材５２に囲まれた領域内に、複数の画素が平面視マトリクス状に配列された表示領域１０１が形成されている。素子基板１０の対向基板２０から張り出した領域には、走査線駆動回路１０４や電源回路１０５が形成されている。
素子基板１０の液晶層５０側には、複数の画素電極９が配列されており、画素電極９を覆って配向膜が形成されている。一方、対向基板２０の液晶層５０側には、共通電極２１や配向膜、遮光膜等が形成されている。

図１（ａ）に示すように、素子基板１０には、複数の画素電極９が配列された領域（表示領域１０１）が設けられている。表示領域１０１の長辺に沿って走査線駆動回路１０４が形成されており、短辺に沿ってデータ線駆動回路２００が形成されている。走査線駆動回路１０４と基板辺縁との間に、電源回路１０５と、タイミングジェネレータ１０６と、共通電極駆動回路１０７とが走査線駆動回路１０４に沿って形成されている。素子基板１０の１つの角部には、図示略の配線を介して上述した回路群と接続された外部接続端子１０２が形成されている。

走査線駆動回路１０４は、図示略の配線を介して電源回路１０５及びタイミングジェネレータ１０６と接続されている。また、走査線３ａを介して各画素と接続されている（図２参照）。
電源回路１０５は、外部から入力された単一ないし複数の電圧を液晶装置の駆動に必要な複数の電圧に変換する回路（ＤＣ−ＤＣコンバータ）であり、データ線駆動回路２００や走査線駆動回路１０４に供給する液晶駆動用電位や共通電極電位Ｖｃｏｍを生成する。
タイミングジェネレータ１０６は、本実施形態の場合、外部から入力されるビデオ信号やそれに同期したクロック信号から、液晶装置の動作に必要な各種信号（クロック信号、画像信号、制御信号）を生成する回路である。
共通電極駆動回路１０７は、電源回路１０５で生成された共通電極電位Ｖｃｏｍを共通電極２１に供給する回路であり、共通電極電位Ｖｃｏｍがパルス的に変動する電位である場合には、タイミングジェネレータ１０６から供給されるクロック信号に同期して共通電極電位Ｖｃｏｍを画素に供給する。なお、共通電極駆動回路１０７は、走査線３ａとともに容量線３ｂを駆動するものであってもよい。また、共通電極電位Ｖｃｏｍが一定電位である場合には設けなくてもよい。

データ線駆動回路２００は、図示略の配線を介して電源回路１０５及びタイミングジェネレータ１０６と接続されている。また、データ線６ａを介して各画素と接続されている（図２参照）。そして、データ線駆動回路２００は、シフトレジスタ２０１と、ラッチ回路２０２と、ＤＡコンバータ２０３とを含んで構成されている。

シフトレジスタ２０１は、タイミングジェネレータ１０６から入力されるクロックに基づき、後段のラッチ回路２０２で画像信号を順次ラッチするタイミングをとるためのサンプリング信号を生成する回路である。
ラッチ回路２０２は、タイミングジェネレータ１０６から入力される画像信号（６ビットＲＧＢ／シリアル）を一定時間保持する回路であり、シフトレジスタ２０１から入力されたサンプリング信号に同期して画像信号を取り込むことでドット単位の画像信号をライン単位に束ね、束ねた画像信号をＤＡコンバータ２０３に出力する。
ＤＡコンバータ２０３は、ラッチ回路２０２から入力されるライン単位の画像信号（デジタル信号）を液晶印加電圧（アナログ信号）に変換してデータ線６ａに出力する。さらに、ＤＡコンバータ２０３から出力される液晶印加電圧を所定のタイミングでデータ線６ａに供給するアナログスイッチを設けてもよい。

次に、図２に示す回路構成を見ると、液晶装置１００の表示領域には、互いに交差する方向に延びる複数の走査線３ａとデータ線６ａと、走査線３ａに沿って延びる容量線３ｂとが形成されている。これらの配線に囲まれた領域が液晶装置１００における１つの画素を構成している。走査線３ａ及び容量線３ｂは走査線駆動回路１０４と接続されており、データ線６ａはデータ線駆動回路２００と接続されている。

各画素には、画素スイッチング素子であるＴＦＴ３０と、画素電極９と、液晶層５０と、共通電極２１と、保持容量１７とが設けられている。
ＴＦＴ３０のゲートは走査線３ａと接続されており、走査線駆動回路１０４から所定のタイミングでパルス的に入力される走査信号Ｇ１、Ｇ２、…、Ｇｍが線順次にＴＦＴ３０に供給される。ＴＦＴ３０のソースはデータ線６ａと接続され、ドレインは画素電極９と接続されている。データ線駆動回路２００は、画像信号をＳ１、Ｓ２、…、Ｓｎをデータ線６ａを介して各画素に供給する。画像信号Ｓ１〜Ｓｎはこの順に線順次に供給してもよいし、相隣接する複数のデータ線６ａに対してグループごとに供給してもよい。

保持容量１７の一方の電極はＴＦＴ３０のドレイン及び画素電極９と接続されており、他方の電極は容量線３ｂと接続されている。保持容量１７は、画素の液晶容量（液晶層５０）と並列に接続されている。画素電極９は液晶層５０を介して共通電極２１と対向配置されている。共通電極２１は、複数の画素で共通の電極であり、共通電極駆動回路１０７から供給される電位より所定の電位に保持される。

液晶装置１００の各画素において、走査信号Ｇ１〜Ｇｍの入力によりＴＦＴ３０がオン状態になると、データ線６ａを介して供給される画像信号Ｓ１〜Ｓｎが対応する画素電極９に書き込まれる。共通電極２１には、共通電極駆動回路１０７から電圧Ｖｃｏｍが入力される。そして、画素電極９と共通電極２１との電位差により液晶の配向状態を制御することで階調表示を行うようになっている。画素電極９に入力された画像信号の電位は保持容量によって一定期間保持される。

次に、図３（ａ）は、素子基板１０に形成された画素回路を示す概略平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ’線に沿う位置における素子基板１０の概略断面図である。
図３（ａ）に示す画素には、走査線３ａとデータ線６ａとの交差部に対応して形成されたＴＦＴ３０と、ＴＦＴ３０に電気的に接続された画素電極９と、走査線３ａと平行に延びる容量線３ｂとが設けられている。
ＴＦＴ３０は、平面視矩形状のポリシリコン膜からなる半導体層３１を有している。半導体層３１とデータ線６ａとは、両者が平面的に重なる位置に形成されたコンタクトホール１３ａを介して電気的に接続されている。半導体層３１と画素電極９とは、両者が平面的に重なる位置に形成されたコンタクトホール１３ｂを介して電気的に接続されている。走査線３ａから半導体層３１側に分岐してゲート電極３０ｇが形成されている。
容量線３ｂは、画素電極９と平面的に重なる領域で保持容量１７を形成している。

図３（ｂ）に示す断面構造を見ると、素子基板１０は、ガラスやプラスチックからなる基板本体１０Ａを基体として備えている。基板本体１０Ａ上には、シリコン酸化物等からなる下地絶縁膜１１が形成されており、下地絶縁膜１１上に島状の半導体層３１が形成されている。半導体層３１を覆って、シリコン酸化物膜等からなるゲート絶縁膜１２が形成されている。ゲート絶縁膜１２上に、ゲート電極３０ｇ（走査線３ａ）が形成されている。ゲート電極３０ｇ及びゲート絶縁膜１２を覆って第１層間絶縁膜１４が形成されている。

第１層間絶縁膜１４上には、データ線６ａが形成されている。第１層間絶縁膜１４とゲート絶縁膜１２を貫通して半導体層３１に達するコンタクトホール１３ａが形成されており、かかるコンタクトホール１３ａを介して、データ線６ａと半導体層３１（ＴＦＴ３０のソース）とが電気的に接続されている。データ線６ａ及び第１層間絶縁膜１４上にパッシベーション膜１５が形成されており、パッシベーション膜１５上に第２層間絶縁膜１８が形成されている。第２層間絶縁膜１８上に画素電極９が形成されている。そして、第２層間絶縁膜１８、パッシベーション膜１５、第１層間絶縁膜１４、及びゲート絶縁膜１２を貫通して半導体層３１に達するコンタクトホール１３ｂが形成されており、かかるコンタクトホール１３ｂを介して、画素電極９と半導体層３１（ＴＦＴ３０のドレイン）とが電気的に接続されている。なお、画素電極９上及び第２層間絶縁膜１８上には、図示略の配向膜が形成されている。

図３（ｂ）に示すように、ゲート電極３０ｇ（走査線３ａ）は、第１の導電層１３１と、第２の導電層１３２と、第３の導電層１３３とを基板本体１０Ａ側から順に積層した構造を備える。第１の導電層１３１は、少なくとも第２の導電層１３２よりも高い抵抗を有する高抵抗層であり、例えばＴｉからなる。第２の導電層１３２は、第１及び第３の導電層１３１，１３３よりも低い抵抗を有する低抵抗層であり、例えばＡｌＣｕ、ＡｌＮｄ、ＡｌＮｉＢ、ＡｌＳｃＣｕ等からなる。第３の導電層１３３は第２の導電層１３２等の腐食を防止し、不純物活性化時のヒロックを防止するためのバリア層であり、例えばＴｉＮやＭｏからなる。

また、データ線６ａは、第１の導電層１６１と第２の導電層１６２とを基板本体１０Ａ側から順に積層した構造である。第１の導電層１６１は、例えばＴｉからなる高抵抗層であり、第２の導電層１６２は、例えばＡｌＣｕ、ＡｌＮｄ、ＡｌＮｉＢ、ＡｌＳｃＣｕ等からなる低抵抗層である。第２の導電層１６２上にさらにバリア層としての第３の導電層を形成してもよい。第３の導電層としては例えばＴｉＮやＭｏを用いることができる。

次に、図４（ａ）は、タイミングジェネレータ１０６に含まれるマルチバイブレータＭＶ（半導体装置）の回路図である。図４（ｂ）は、図４（ａ）に示す領域Ｄにおける素子基板１０の平面図であり、図４（ｃ）は、図４（ｂ）のＢ−Ｂ’線に沿う位置における素子基板１０の断面図である。

図４に示すマルチバイブレータＭＶは、抵抗素子の接続構造に本発明の構成が採用された本発明に係る半導体装置である。
図４（ａ）に示すように、マルチバイブレータＭＶは、２つのインバータＩＮＶ１、ＩＮＶ２と、２つの抵抗素子Ｒ１、Ｒ２と、キャパシタＣ１とを備えている。インバータＩＮＶ１、ＩＮＶ２は直列に接続されており、インバータＩＮＶ１とインバータＩＮＶ２との間に抵抗素子Ｒ２が接続されている。抵抗素子Ｒ１はインバータＩＮＶ１の入力端子と抵抗素子Ｒ２との間に接続されており、キャパシタＣ１は、抵抗素子Ｒ２とインバータＩＮＶ２の出力端子との間に接続されている。

図４（ａ）に示す領域Ｄにおける配線構造は、図４（ｂ）に示すように、抵抗素子Ｒ１を構成する配線１２１と、抵抗素子Ｒ２を構成する配線１２２と、接続部Ｎ１とキャパシタＣ１とを接続する接続配線１５１とからなる。配線１２１と接続配線１５１とは、配線１２１の先端に形成された拡幅部１２１ａと、接続配線１５１の先端に形成された拡幅部１５１ａとが重なる位置に形成されたコンタクトホール２３ａを介して互いに接続されている。一方、配線１２２と接続配線１５１とは、配線１２２の先端に形成された拡幅部１２２ａと接続配線１５１の拡幅部１５１ａとが重なる位置に形成されたコンタクトホール２３ｂを介して互いに接続されている。

より詳細には、図４（ｃ）に示すように、基板本体１０Ａ上のゲート絶縁膜１２上に、配線１２１及び配線１２２が形成されている。配線１２１は、走査線３ａを構成する第１の導電層１３１及び第２の導電層１３２を積層した構成である。一方、配線１２２は、走査線３ａを構成する導電層のうち、高抵抗層である第１の導電層１３１のみからなる構成である。
なお、配線１２１の第２の導電層１３２上に第３の導電層１３３が積層されていてもよい。

配線１２１，１２２を覆って第１層間絶縁膜１４が形成されており、第１層間絶縁膜１４上に接続配線１５１が形成されている。第１層間絶縁膜１４を貫通して配線１２１に達するコンタクトホール２３ａと、配線１２２に達するコンタクトホール２３ｂとが形成されており、これらのコンタクトホール２３ａ、２３ｂを介して接続配線１５１と配線１２１，１２２とが接続されている。接続配線１５１上には、パッシベーション膜１５と、第２層間絶縁膜１８とが積層されている。

図４に示したように、本実施形態の液晶装置１００では、マルチバイブレータＭＶを構成する抵抗素子Ｒ１、Ｒ２が、走査線３ａを構成する導電層を利用して形成されている。抵抗素子Ｒ１は、積層配線である配線１２１を、図４（ａ）に示すようにインバータＩＮＶ１に接続された配線から分岐して引き回し、長さに応じて増加する配線抵抗を利用して形成されている。一方、抵抗素子Ｒ２は、第１〜第３の導電層１３１〜１３３のうち、高抵抗層である第１の導電層１３１のみからなる配線１２２とすることで、他の領域よりも高い抵抗を有する抵抗素子を実現している。

より詳細に抵抗素子Ｒ１、Ｒ２の構成を示すと、抵抗素子Ｒ１が１５ｋΩ、抵抗素子Ｒ２が５０ｋΩである場合には、第１の導電層１３１が厚さ１００ｎｍのＴｉ膜、第２の導電層１３２が厚さ３５０ｎｍのＡｌＮｄであるとすると、抵抗素子Ｒ１を構成する配線１２１は、線幅３μｍで必要線長が４０μｍとなる。また、抵抗素子Ｒ２を構成する配線１２２は、線幅２０μｍで必要線長が８μｍとなる。

図４に示す配線構造は、従来の製造工程を大きく変更すること無く容易に実現できる。第２の導電層１３２はＡｌＮｄ等のＡｌ合金であり、第３の導電層１３３がＴｉＮである場合には、リン硝酢酸を用いたウェットエッチングを行うことで、第２の導電層１３２を選択的に除去することができ、これによって上層の第３の導電層１３３はリフトオフされる。また、第３の導電層１３３がＭｏである場合には、リン硝酢酸によるエッチングで第２の導電層１３２と第３の導電層１３３の両方を選択的に除去することができる。そして、第１の導電層１３１を構成するＴｉはリン硝酢酸ではエッチングされないので、エッチングストッパを設けることなく図４に示した構造を実現できる。

また、ウェットエッチングではなく、ドライエッチングを用いても同様の構造を形成することができる。この場合、例えばＢＣｌ_３とＣｌ_２の混合ガスをエッチングガスとして用いれば、第１の導電層１３１のＴｉのエッチング速度と、第２の導電層１３２のＡｌ合金や第３の導電層１３３のＴｉＮ、Ｍｏのエッチング速度との差を十分に大きくすることができる。したがって、第１の導電層１３１を残して第２及び第３の導電層１３２，１３３を選択的に除去することができる。

以上詳細に説明したように、本実施形態の液晶装置１００では、走査線３ａを構成する積層配線を利用して、半導体装置に含まれる抵抗素子Ｒ１、Ｒ２を形成しているので、不純物ドープした半導体層を用いた抵抗素子に比して抵抗のばらつきを小さくすることができ、安定した特性を得ることができる。
また、図１１に示したように、半導体層を用いた抵抗素子では、接続のためのコンタクトホールやその余裕スペースを大きく確保する必要があった。これに対して本実施形態では、図４に示すように、近接して配置した２つのコンタクトホールで抵抗素子を接続することができる。
特に本実施形態では、配線の積層構造、線幅、及び線長によって容易に抵抗値を調整できるため、複数の抵抗素子や配線の接続箇所を調整して冗長な配線やコンタクトホールを削減できる。したがって、半導体装置の集積度を容易に向上させることができる。

（第２の実施形態）
次に、本発明の第２の実施形態について図面を参照して説明する。

先の第１の実施形態では、抵抗素子Ｒ１と抵抗素子Ｒ２とを、２つのコンタクトホール２３ａ、２３ｂと、接続配線１５１とにより接続した構成について説明した。
第１実施形態では、抵抗素子Ｒ１と抵抗素子Ｒ２の膜厚が大きく異なるため、それぞれに対応するコンタクトホールが必要になる。図１１に示したような不純物ドープした半導体層を用いた抵抗素子に比べれば、コンタクトホールの数を減らし、またその深さが小さく開口径も小さいコンタクトホールを形成することが可能である。しかし場合によっては、配線を用いて形成できる抵抗素子の面積よりも、コンタクトホールとその余裕スペースの面積の方が大きくなり、集積度を上げられなくなるおそれがある。

また、コンタクトホール２３ａ、２３ｂの底部に露出する配線の材質が異なっているため、エッチング条件やエッチング方法を異ならせたり、コンタクトホール２３ａ、２３ｂを別々の工程で形成する必要が生じ、工数の増加や工程の複雑化を招くおそれがある。
本実施形態は、上記課題に鑑みて成されたものであり、複数の抵抗素子の接続構造を簡素化し、簡便な工程で製造可能とした半導体装置を提供することを目的として成された発明である。

図５（ａ）は、第２実施形態に係る液晶装置に備えられた半導体装置の配線構造を示す概略平面図であって、図４（ｂ）に対応する図である。図５（ｂ）は、図５（ａ）のＥ−Ｅ’線に沿う位置の概略断面図であって、図４（ｃ）に対応する図である。本実施形態は、第１実施形態における抵抗素子Ｒ１、Ｒ２の接続構造を変更したものである。
なお、図５では、図面を見やすくするために抵抗素子Ｒ２と接続配線１５１の位置を入れ替えている。また、図５において、図１から図４と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。

図５（ａ）に示すように、本実施形態の領域Ｄにおける配線構造は、抵抗素子Ｒ１を構成する配線１２１と、抵抗素子Ｒ２を構成する配線１２２と、接続部Ｎ１とキャパシタＣ１とを接続する接続配線１５１とからなる。
配線１２１と接続配線１５１とは、配線１２１の先端の拡幅部１２１ｂと、接続配線１５１の先端の拡幅部１５１ｂとが重なる位置に形成されたコンタクトホール２３ｄを介して互いに接続されている。一方、配線１２２は、配線１２１の拡幅部１２１ｂに直接接続されている。

図５（ｂ）に示すように、配線１２１は、第１の導電層１３１と第２の導電層１３２とを積層した構造である。配線１２２は、配線１２１の拡幅部１２１ｂから延出された第１の導電層１３１によって構成されている。すなわち、配線１２１と配線１２２とは、いずれも走査線３ａを構成する複数の導電層１３１〜１３３の一部を利用して形成されており、さらに配線１２１，１２２で共通の第１の導電層１３１を利用して両者を直接接続している構成である。

そして、本実施形態では、配線１２１の拡幅部１２１ｂ上に、第１層間絶縁膜１４を貫通して第２の導電層１３２に達するコンタクトホール２３ｃが開口されている。第１層間絶縁膜１４上に、第１の導電層１６１と第２の導電層１６２とを積層してなる接続配線１５１が形成されており、コンタクトホール２３ｃを介して配線１２１と接続されている。接続配線１５１及び第１層間絶縁膜１４を覆ってパッシベーション膜１５が形成されており、パッシベーション膜１５を覆って第２層間絶縁膜１５が形成されているのは、第１実施形態と同様である。

以上の構成を備えた本実施形態の半導体装置では、抵抗素子Ｒ１と抵抗素子Ｒ２とが、連続する配線形状の第１の導電層１３１を用いて形成されているので、１つのコンタクトホール２３ｃのみで接続配線１５１と抵抗素子Ｒ１，Ｒ２とを接続することができる。したがって、図４に示した構成と比較してコンタクトホールの数を削減できる。また、コンタクトホールが１つでよいため、複数のコンタクトホール間の余裕スペースが不要である。したがって、本実施形態によれば、複数の抵抗素子の接続部Ｎ１の面積を削減でき、半導体装置の集積度を容易に向上させることができる。

また本実施形態では、抵抗素子Ｒ１、Ｒ２の接続部Ｎ１に拡幅部１２１ｂを形成し、かかる拡幅部１２１ｂ上にコンタクトホール２３ｃを形成している。配線１２１，１２２を直接接続し、これに１つのコンタクトホール２３ｃのみで接続配線１５１と接続する場合には、コンタクトホール２３ｃの形成位置が、接続配線１５１と接続される抵抗素子Ｒ１、Ｒ２の端子になる。そのため、コンタクトホール２３ｃの位置がずれると、抵抗素子Ｒ１、Ｒ２の抵抗値が変化してしまうおそれがある。

そこで、本実施形態のように、拡幅部１２１ｂを形成していれば、拡幅部１２１ｂの抵抗値は他の領域よりも小さくなるので、コンタクトホール２３ｃの位置ずれの影響を抑えることができる。特に本実施形態では、拡幅部１２１ｂを低抵抗の配線１２１に形成しているので、配線１２２に拡幅部を形成する場合に比してもコンタクトホール２３ｃの位置ずれが影響しにくい構成となっている。
また拡幅部１２１ｂを形成していることで、コンタクトホール２３ｃ形成時の製造マージンも大きくなるので、製造性を高めることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について図面を参照して説明する。

図６（ａ）は、第３実施形態に係る液晶装置に備えられた半導体装置の配線構造を示す概略平面図であって、図５（ａ）に対応する図である。図６（ｂ）は、図６（ａ）のＦ−Ｆ’線に沿う位置の概略断面図であって、図５（ｂ）に対応する図である。図６（ｃ）は、本実施形態の作用説明図である。本実施形態は、第３実施形態における抵抗素子Ｒ１、Ｒ２の接続構造を変更したものである。
なお、図６において、図１から図５と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。

図６（ａ）に示すように、本実施形態の領域Ｄにおける配線構造は、抵抗素子Ｒ１を構成する配線１２１と、抵抗素子Ｒ２を構成する配線１２２と、接続部Ｎ１とキャパシタＣ１とを接続する接続配線１５１とからなる。
配線１２１の配線１２２側の端部に拡幅部１２１ｃが形成されており、配線１２２の配線１２１側の端部には拡幅部１２２ｃが形成されている。拡幅部１２１ｃ、１２２ｃを介して配線１２１，１２２が互いに接続されている。そして、配線１２１，１２２の接続部である拡幅部１２１ｃ、１２２ｃを覆うようにして接続配線１５１の拡幅部１５１ｃが配置されており、これらの拡幅部１２１ｃ、１２２ｃ、１５１ｃが平面的に重なる領域に形成されたコンタクトホール２３ｄを介して、配線１２１，１２２と接続配線１５１とが接続されている。

図６（ｂ）に示すように、配線１２１は、第１の導電層１３１と第２の導電層１３２とを積層した構造であり、配線１２２は、配線１２１の拡幅部１２１ｂから延出された第１の導電層１３１によって構成されている。したがって、図５に示した構成と同様に、配線１２１，１２２は、走査線３ａを構成する導電層のうち一部の導電層を用いて形成され、かつ連続して形成された第１の導電層１３１を利用して接続されている。
コンタクトホール２３ｄは、第１層間絶縁膜１４を貫通して配線１２１の第２の導電層１３２に達するとともに、配線１２２の第１の導電層１３１にも達して形成されている。これにより、コンタクトホール２３ｄ内に形成された接続配線１５１は、配線１２１及び配線１２２の双方と接続されている。

以上の構成を備えた本実施形態の半導体装置においても、１つのコンタクトホール２３ｄを介して接続配線１５１と配線１２１，１２２とを接続することができる。したがって、コンタクトホールの数及び余裕スペースを削減することができ、集積度を容易に向上させることができるものとなっている。

また、図６（ｃ）に示すように、本実施形態ではコンタクトホール２３ｄが第２の導電層１３２の段差をまたいでいるため、コンタクトホール２３ｄ内に複数の段差部が形成される。そのため、コンタクトホール２３ｄの内壁面において第１の導電層１６１の付き回りが悪くなり、段差角部において図示のように膜厚が薄い部位が形成される。
ここで、接続配線１５１の第１の導電層１６１は、図３に示したように、データ線６ａが半導体層３１に直接コンタクトするために設けられているバリア層であり、通常はＴｉ膜であるため高抵抗である。一方、図６に示す配線間の接続構造では、金属膜同士のコンタクトであるため第１の導電層１６１は不要であり、むしろ第１の導電層１６１を形成することでコンタクト抵抗が上昇してしまう。
そこで、図６（ｃ）に示すように第１の導電層１６１がコンタクトホール２３ｄ内で部分的にでも薄くなっていれば、第１の導電層１３１及び第２の導電層１３２と、低抵抗層である第２の導電層１６２との間隔を狭くすることができる。したがって本実施形態によれば、接続配線１５１と配線１２１，１２２とのコンタクト抵抗を低減することができる。

なお、本実施形態では、厚さも材質も異なる配線１２１，１２２に対して１つのコンタクトホール２３ｄを形成する。この場合、配線１２１，１２２の両方に対して適切なエッチング条件（配線１２１，１２２と第１層間絶縁膜１４の選択比が１：∞となる条件）を設定するのは困難な場合がある。
そこで本実施形態では、コンタクトホール２３ｄが拡幅部１２２ｃの第１の導電層１３１を貫通しても接続抵抗を許容範囲内に抑えることができるように各部の寸法を規定することが好ましい。

コンタクトホール２３ｃが拡幅部１２２ｃを貫通すると、この貫通領域の分だけ拡幅部１２２ｃの線幅が狭くなる。つまり、拡幅部１２２ｃの線幅が、図６（ａ）に示す幅Ｌ１と幅Ｌ２とを合計した幅（Ｌ１＋Ｌ２）となる。この幅（Ｌ１＋Ｌ２）が過度に狭くなると、その部分の抵抗が上昇して抵抗素子Ｒ２の抵抗値が大きく変動する。そこで、この抵抗値の変動を抑えるために、幅（Ｌ１＋Ｌ２）が、配線１２２の本線部の線幅Ｌ０よりも大きくなるように、（Ｌ１＋Ｌ２＞Ｌ０）である拡幅部１２２ｃを形成することが好ましい。このような構成とすれば、拡幅部１２２ｃの抵抗は少なくとも配線１２２の本線部（拡幅部１２２ｃに接続する配線部分）よりも小さくなるので、貫通による抵抗値の変動を抑えることができる。したがって、コンタクトホール２３ｄの製造条件が緩和され、歩留まりよく製造できる構成とすることができる。

また、本実施形態では、配線１２１と配線１２２との段差部に対してコンタクトホール２３ｄを形成する構成であり、膜厚の大きい配線１２１の端部では、ＣＶＤ法等を用いて形成される第１層間絶縁膜１４が等方的に成膜されて膜厚が大きくなっている。そのため、異方性エッチングによりコンタクトホール２３ｄを形成すると、第２の導電層１３２の側端面に第１層間絶縁膜１４が残ってしまうことが容易に想定され、コンタクトホール２３ｄが配線１２２にまで貫通しない場合も想定される。そこで、第２の導電層１３２の側端面に絶縁膜が残留しても、コンタクトホール２３ｄを確実に配線１２２に到達させられるように各部の寸法を設定することが好ましい。

具体的には、図６（ａ）に示すコンタクトホール２３ｄの平面領域のうち、配線１２１上に形成される領域の長さＴ１を、接続抵抗の設計により算出される長さＴ１’（コンタクトホール２３ｄ内に露出する第２の導電層１３２の面積を規定する長さ）に、図６（ｂ）に示す第１層間絶縁膜１４の厚さｔ０を加えたＴ１’＋ｔ０とすることが好ましい。
第１層間絶縁膜１４は、第２の導電層１３２の角部１３２ａにおいて等方的に形成される。すなわち、コンタクトホール２３ｄの形成前の状態で、配線１２１，１２２のほとんどの領域では第１層間絶縁膜１４の厚さはｔ０であるが、第２の導電層１３２の角部１３２ａから等方的に絶縁膜が成長するため、角部１３２ａから配線１２２側の水平方向にも厚さｔ０の絶縁膜が形成される。したがって、角部１３２ａからの距離がｔ０以下である領域において、第１層間絶縁膜１４の膜厚がｔ０よりも大きくなる。そのため、第１層間絶縁膜１４の厚さｔ０のみを考慮して長さＴ１を設計すると、角部１３２ａ近傍の第１層間絶縁膜１４が厚い部分でコンタクトホール２３ｄが第１の導電層１３１まで貫通せず、形成不良となるおそれがある。

そこで、長さＴ１を、接続抵抗の設計により得られる長さＴ１’に厚さｔ０を加えた長さＴ１’＋ｔ０に補正しておくことで、コンタクトホール２３ｄの形成領域を、第１層間絶縁膜１４が厚くなっている領域の外側にまで広げることができる。つまり、第１層間絶縁膜１４の厚さがｔ０である第１の導電層１３１上の領域をコンタクトホール２３ｄの形成領域に含めることができるので、確実に第１層間絶縁膜１４を貫通させ、コンタクトホール２３ｄ内に第１の導電層１３１を露出させることができる。

なお、本実施形態に係る配線構造では、第１の導電層１３１を故意に貫通させてコンタクトホール２３ｄを形成してもよい。このような構成とすれば、配線接続構造のバリエーションを増やすことができる。図７は、かかる構成の一例を示す概略断面図であって、図６（ｂ）に対応する図である。
図７に示す構成では、配線１２１，１２２の下層に、半導体層３１ａが形成されている。そして、コンタクトホール２３ｄが、第１の導電層１３１とその下層のゲート絶縁膜１２を貫通して半導体層３１ａに達しており、かかるコンタクトホール２３ｄを介して接続配線１５１と半導体層３１ａとが接続されている。

すなわち、図７に示す構成は、配線１２１，１２２と、接続配線１５１と、半導体層３１ａとを、１つのコンタクトホール２３ｄのみを介して接続した構成である。このような構成とすることで、さらに多くの素子を１つのコンタクトホールを用いて接続でき、半導体装置における配線接続部の占有面積をさらに削減できる。これにより、さらに効率よく集積度を向上させることが可能である。

（第４の実施形態）
次に、本発明の第４の実施形態について図面を参照して説明する。

先の第１から第３の実施形態では、半導体装置の一例として非安定マルチバイブレータを挙げて説明したが、本発明は、液晶装置１００を構成する他の回路に含まれる抵抗素子の構成にも適用できるものである。
図８（ａ）は、本発明を適用できる半導体装置の一例であるワンショットマルチバイブレータを示す図である。図８（ｂ）は、本発明を適用できる半導体装置の他の一例であるＤＡコンバータに備えられたラダー抵抗の回路図である。

図８（ａ）に示すワンショットマルチバイブレータＳＭＶは、２つのＮＡＮＤ回路ＮＡ１、ＮＡ２と、２つの抵抗素子Ｒ３、Ｒ４と、キャパシタＣ２とを備えている。ワンショットマルチバイブレータＳＭＶの入力端子Ｅｉｎは、２入力型のＮＡＮＤ回路ＮＡ１の第１入力端子に接続されている。ＮＡＮＤ回路ＮＡ１の出力端子はキャパシタＣ２の一方の電極と接続されている。キャパシタＣ２の他方の電極は抵抗素子Ｒ３，Ｒ４のそれぞれの一方の端子と接続されている。抵抗素子Ｒ４の他方の端子は２入力型のＮＡＮＤ回路ＮＡ２の第１入力端子と接続されている。ＮＡＮＤ回路ＮＡ２の出力端子は、ワンショットマルチバイブレータＳＭＶの出力端子Ｅｏｕｔ及びＮＡＮＤ回路ＮＡ１の第２入力端子と接続されている。また、抵抗素子Ｒ３のキャパシタＣ２と反対側の端子には高電位側電源が接続され、低電位側電源はＮＡＮＤ回路ＮＡ２の第２入力端子に接続されている。

上記構成のワンショットマルチバイブレータＳＭＶは、例えばタイミングジェネレータ１０６に備えられるものであり、走査線駆動回路１０４や共通電極駆動回路１０７に供給するパルスを生成するのに用いられる。そして、ワンショットマルチバイブレータＳＭＶは、複数の抵抗素子Ｒ２、Ｒ３が接続されている接続部Ｎ２を有しているので、かかる接続部Ｎ２において本発明に係る構成を採用することができる。すなわち、抵抗素子Ｒ２、Ｒ３を、走査線３ａを構成する第１〜第３の導電層１３１〜１３３を利用して形成することができ、これにより安定した特性の抵抗素子とすることができる。また、第２実施形態と同様に、抵抗素子Ｒ２、Ｒ３を連続する第１の導電層１３１上に形成した構成とすれば、１つのコンタクトホールを用いて接続部Ｎ２を構成できるので、さらに接続部Ｎ２を省スペース化することができ、集積度を向上させることができる。

次に、図８（ｂ）に示すラダー抵抗ＬａＲは、一般的に知られているＲ−２Ｒ型のラダー抵抗であり、複数の抵抗素子Ｒと、抵抗素子Ｒの２倍の抵抗値を有する抵抗素子２Ｒをはしご状に接続した構成である。ラダー抵抗ＬａＲは、図１に示したＤＡコンバータ２０３に用いられている。
ラダー抵抗ＬａＲも、複数の抵抗素子を接続する接続部Ｎ３〜Ｎ５を有しており、かかる接続部と抵抗素子とを含む回路に、本発明の構成を採用することができる。すなわち、抵抗素子Ｒと抵抗素子２Ｒとを、走査線３ａを構成する第１〜第３の導電層１３１〜１３３を利用して形成することができ、これにより安定した特性の抵抗素子とすることができる。
また、第２実施形態と同様に、抵抗素子Ｒ、２Ｒを連続する第１の導電層１３１上に形成した構成とすれば、１つのコンタクトホールを用いて接続部Ｎ３（Ｎ４、Ｎ５）を構成できるので、さらに接続部Ｎ３〜Ｎ５を省スペース化することができ、集積度を向上させることができる。特にラダー抵抗ＬａＲでは、多数の抵抗素子Ｒ、２Ｒを含み、それらの接続部Ｎ３〜Ｎ５も多数形成されるため、本発明の構成を採用することによって著しい省スペース化が可能である。

（電子機器）
次に、図９は、本発明に係る電子機器の一例である携帯電話１３００の全体構成を示す斜視図である。
携帯電話１３００は、画像や動画、文字等を表示する表示部１３０１、複数の操作ボタンが設けられた操作部１３０２、受話部１３０３、送話部１３０４等を備えて構成されている。表示部１３０１には、本発明に係る液晶装置が搭載されている。
上記の構成を備えた携帯電話（電子機器）１３００は、駆動回路とともに他の集積回路（半導体装置）を基板上に備えた高機能かつ小型薄型の液晶装置を備えたことで、高性能で小型化及び薄型化が容易なものとなっている。特に、液晶装置に備えられた半導体装置を構成する抵抗素子周りの高集積化が可能であることから、液晶装置の狭額縁化が容易であり、これを備える携帯電話（電子機器）の小型化及び薄型化を図ることができる。

なお、第１から第４の実施形態では、電気光学装置の一例として液晶装置１００を挙げて説明したが、本発明は液晶装置に限られるものではなく、他の電気光学装置にも適用することができる。この場合の電気光学装置としては、電気的作用により表示状態を制御する装置であれば、必ずしも電気光学効果を利用しないものであってもよい。具体的には、有機ＥＬ（Electro-Luminescence）装置や無機ＥＬ装置、プラズマ表示装置、電気泳動表示装置、フィールドエミッション表示装置などを例示することができる。
さらに本発明は、電気光学装置に搭載される半導体装置のみならず、他の半導体装置にも適用可能である。すなわち、半導体基板を用いた半導体装置や、半導体薄膜を用いた半導体装置など、現在知られている半導体装置一般に適用可能である。

第１実施形態に係る液晶装置を示す概略構成及び断面図。 第１実施形態に係る液晶装置の回路構成図。 第１実施形態に係る液晶装置の画素構成を示す図。 第１実施形態に係る液晶装置に備えられた半導体装置を示す図。 第２実施形態に係る液晶装置に備えられた半導体装置を示す図。 第３実施形態に係る液晶装置に備えられた半導体装置を示す図。 第３実施形態に係る半導体装置の他の構成を示す図。 第４実施形態に係る液晶装置に備えられた半導体装置を示す図。 電子機器の一例を示す図。 従来の液晶装置を示す図。 従来の半導体装置を示す図。

符号の説明

１００ 液晶装置（電気光学装置）、３ａ 走査線、３ｂ 容量線、６ａ データ線、９ 画素電極、１０ 素子基板、１４ 第１層間絶縁膜、１３ａ，１３ｂ，２３ａ，２３ｂ，２３ｃ，２３ｄ コンタクトホール、１７ 保持容量、２１ 共通電極、３０ ＴＦＴ（スイッチング素子）、３０ｇ ゲート電極、３１，３１ａ 半導体層、５０ 液晶層（電気光学物質層）、１０１ 表示領域、１０２ 外部接続端子、１０４ 走査線駆動回路、１０５ 電源回路、１０６ タイミングジェネレータ、１０７ 共通電極駆動回路、１２１，１２２ 配線、１２１ａ，１２１ｂ，１２１ｃ，１２２ａ，１２２ｃ，１５１ａ，１５１ｂ，１５１ｃ 拡幅部、１３１ 第１の導電層、１３２ 第２の導電層、１３３ 第３の導電層、１５１ 接続配線、２００ データ線駆動回路、２０１ シフトレジスタ、２０２ ラッチ回路、２０３ ＤＡコンバータ、ＭＶ マルチバイブレータ（半導体装置）、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ，２Ｒ 抵抗素子、Ｃ１，Ｃ２ キャパシタ、ＳＭＶ ワンショットマルチバイブレータ（半導体装置）、ＬａＲ ラダー抵抗

Claims (10)

1. 基板と、
   前記基板上に形成された半導体素子と、
   前記半導体素子に接続され、第１の抵抗素子を成す第１の配線と、前記第１の抵抗素子と異なる抵抗値を有する第２の抵抗素子を成し、前記第１の配線とは長さの異なる第２の配線と、
   前記第１及び第２の抵抗素子を覆う絶縁膜と、
   前記第１の抵抗素子と前記第２の抵抗素子とを接続する接続配線と、
   を備え、
   前記第１の抵抗素子を成す前記第１の配線は、相対的に高抵抗の第１の導電層と、相対的に低抵抗の第２の導電層とを積層して形成され、
   前記第２の抵抗素子を成す前記第２の配線は、前記第１の導電層で形成され、
   前記第１及び第２の抵抗素子と前記接続配線とは、前記絶縁膜を貫通するように形成されたコンタクトホールを介して接続される、
   半導体装置。
2. 基板と、
   前記基板上に形成された第１の半導体素子、及び第２の半導体素子と、
   第１の抵抗素子を成し、前記第１の半導体素子の一端に接続される第１の配線と、
   前記第１の抵抗素子と異なる抵抗値を有し前記第１の抵抗素子と直列に配置される第２の抵抗素子を成し、前記第１の半導体素子の他端と前記第２の半導体素子の一端に接続される前記第１の配線とは長さの異なる第２の配線と、
   前記第１及び第２の抵抗素子を覆う絶縁膜と、
   前記第１の抵抗素子と前記第２の抵抗素子とを接続する接続配線と、
   を備え、
   前記第１の抵抗素子を成す前記第１の配線は、相対的に高抵抗の第１の導電層と、相対的に低抵抗の第２の導電層とを積層して形成され、
   前記第２の抵抗素子を成す前記第２の配線は、前記第１の導電層で形成され、
   前記第１及び第２の抵抗素子と前記接続配線とは、前記絶縁膜を貫通するように形成されたコンタクトホールを介して接続される、
   半導体装置。
3. 前記第１の抵抗素子と前記第２の抵抗素子とが、前記第１の導電層により互いに接続されている、
   請求項１又は２に記載の半導体装置。
4. 前記コンタクトホールが、前記第１の配線の前記第２の抵抗素子側の端部に形成されている、
   請求項３に記載の半導体装置。
5. 前記コンタクトホールの形成領域に対応する位置の前記第１の導電層に他の領域よりも幅広の拡幅部が形成されており、
   前記拡幅部の幅と前記コンタクトホールの開口幅との差が、前記拡幅部と前記第２の抵抗素子との接続部の幅よりも大きい、
   請求項４に記載の半導体装置。
6. 前記コンタクトホールの前記第２の抵抗素子上における開口部が、前記第１の抵抗素子から前記第２の抵抗素子に向かう方向において前記絶縁膜の厚さよりも大きい長さに形成されている、
   請求項４又は５に記載の半導体装置。
7. 前記第１及び第２の配線の前記基板側に、下層側絶縁膜を介して他の配線層が形成されており、
   前記コンタクトホールが、前記第２の抵抗素子を貫通しており、
   前記接続配線が、前記コンタクトホールを介して前記配線層に形成された半導体膜又は導電膜に接続されている、
   請求項４〜６のいずれか１項に記載の半導体装置。
8. 前記第１の半導体素子及び前記第２の半導体素子それぞれは、インバータである、
   請求項２に記載の半導体装置。
9. 請求項１〜８のいずれか１項に記載の半導体装置を備えた、
   電気光学装置。
10. 請求項１〜８のいずれか１項に記載の半導体装置、又は請求項９に記載の電気光学装置を備えた、
    電子機器。

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