JP2002303882A - 液晶表示装置 - Google Patents
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- JP2002303882A JP2002303882A JP2001107232A JP2001107232A JP2002303882A JP 2002303882 A JP2002303882 A JP 2002303882A JP 2001107232 A JP2001107232 A JP 2001107232A JP 2001107232 A JP2001107232 A JP 2001107232A JP 2002303882 A JP2002303882 A JP 2002303882A
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Abstract
(57)【要約】
【課題】 液晶表示装置において、フリッカーの発生を
防止し表示品位を向上させる。 【解決手段】 ゲートパルスが印加されるゲート配線２
ａの入力側から同一のゲート配線の終端側への信号遅延
量に応じて、少なくとも、前行のゲート配線と対向する
画素電極９１、９２、９３との間に形成された寄生容量
の容量値が、ゲート配線の入力側から同一のゲート配線
の終端側にかけて徐々に小さくなるように構成した。
防止し表示品位を向上させる。 【解決手段】 ゲートパルスが印加されるゲート配線２
ａの入力側から同一のゲート配線の終端側への信号遅延
量に応じて、少なくとも、前行のゲート配線と対向する
画素電極９１、９２、９３との間に形成された寄生容量
の容量値が、ゲート配線の入力側から同一のゲート配線
の終端側にかけて徐々に小さくなるように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、液晶表示装置におけるフリッカーを低減する
技術に関する。
し、特に、液晶表示装置におけるフリッカーを低減する
技術に関する。
【０００２】
【従来の技術】従来から、画像表示装置として、一主面
上に複数の薄膜トランジスタ（以下、ＴＦＴと略称す
る）が形成されたＴＦＴアレイ基板を用いて、カラーフ
ィルタ基板との間に介在する液晶を駆動し、液晶分子の
配向により画像を表示する透過型の液晶表示装置が広く
利用されている。
上に複数の薄膜トランジスタ（以下、ＴＦＴと略称す
る）が形成されたＴＦＴアレイ基板を用いて、カラーフ
ィルタ基板との間に介在する液晶を駆動し、液晶分子の
配向により画像を表示する透過型の液晶表示装置が広く
利用されている。
【０００３】以下、従来の液晶表示装置について、図２
および図３を参照して説明する。
および図３を参照して説明する。
【０００４】まず、図２を用いて、従来の液晶表示パネ
ルの製造方法について説明する。
ルの製造方法について説明する。
【０００５】図２（ａ）は、従来の液晶表示パネルにお
ける画素構成を部分的に示す平面図で、図２（ｂ）は、
図２（ａ）のＡ−Ｂ線に沿った断面図である。
ける画素構成を部分的に示す平面図で、図２（ｂ）は、
図２（ａ）のＡ−Ｂ線に沿った断面図である。
【０００６】図２において、まず、１つの透明ガラス基
板１ａ上に、タンタルやクロム等からなるゲート電極、
ゲート配線２ａおよび共通配線２ｂを形成する。次に、
通常、二層からなるゲート絶縁膜３、４をスパッタリン
グおよび気相成長法を用いて堆積させる。次に、印加さ
れる電圧によってその抵抗値が変化し、ＴＦＴをスイッ
チとして機能させる半導体膜（アモルファスシリコン
膜）５を形成する。次に、ソース電極７ａおよびドレイ
ン電極７ｂと半導体膜５とをオーミックコンタクトさせ
るためのｎ＋ａ−Ｓｉ層６を形成する。そして、チタ
ン、タンタル、モリブデン等の金属からなるソース電極
およびソース配線７ａとドレイン電極７ｂを同時に形成
する。このとき同時に、共通配線２ｂと画素電極９間に
蓄積容量Ｃ１を形成する。次に、ＴＦＴを保護するため
にＳｉＮｘからなる保護膜８を堆積させる。そして、Ｉ
ＴＯからなる透明画素電極９を堆積させる。このとき、
前行のゲート配線２ａ上に透明画素電極９を一部重ねる
ことで寄生容量Ｃ２を形成する。また、画素電極９に信
号電圧を供給するために保護膜８を堆積させた後、ドレ
イン電極７ｂ上に開口部１４を設けておく。
板１ａ上に、タンタルやクロム等からなるゲート電極、
ゲート配線２ａおよび共通配線２ｂを形成する。次に、
通常、二層からなるゲート絶縁膜３、４をスパッタリン
グおよび気相成長法を用いて堆積させる。次に、印加さ
れる電圧によってその抵抗値が変化し、ＴＦＴをスイッ
チとして機能させる半導体膜（アモルファスシリコン
膜）５を形成する。次に、ソース電極７ａおよびドレイ
ン電極７ｂと半導体膜５とをオーミックコンタクトさせ
るためのｎ＋ａ−Ｓｉ層６を形成する。そして、チタ
ン、タンタル、モリブデン等の金属からなるソース電極
およびソース配線７ａとドレイン電極７ｂを同時に形成
する。このとき同時に、共通配線２ｂと画素電極９間に
蓄積容量Ｃ１を形成する。次に、ＴＦＴを保護するため
にＳｉＮｘからなる保護膜８を堆積させる。そして、Ｉ
ＴＯからなる透明画素電極９を堆積させる。このとき、
前行のゲート配線２ａ上に透明画素電極９を一部重ねる
ことで寄生容量Ｃ２を形成する。また、画素電極９に信
号電圧を供給するために保護膜８を堆積させた後、ドレ
イン電極７ｂ上に開口部１４を設けておく。
【０００７】以上の製造工程により、ＴＦＴアレイ基板
Ｔ１が完成する。
Ｔ１が完成する。
【０００８】一方、もう一つの透明ガラス基板１ｂに
は、クロム等からなるブラックマトリクス１０を形成し
た後、赤色、緑色、または青色のカラーフィルタ１１を
形成する。さらに、その上に対向画素電極１２を形成す
ることによって、カラーフィルタ基板Ｆ１が完成する。
は、クロム等からなるブラックマトリクス１０を形成し
た後、赤色、緑色、または青色のカラーフィルタ１１を
形成する。さらに、その上に対向画素電極１２を形成す
ることによって、カラーフィルタ基板Ｆ１が完成する。
【０００９】続いて、十分に洗浄した前述のＴＦＴアレ
イ基板Ｔ１にポリイミド配向膜を印刷法によって塗布
し、焼成させる。そして、回転ローラに巻き付けた布に
よってラビング処理を施し、一方向にポリイミド分子を
配向させる。次に、カラーフィルタ基板Ｆ１も同様に配
向膜を形成し、ラビング処理を施す。
イ基板Ｔ１にポリイミド配向膜を印刷法によって塗布
し、焼成させる。そして、回転ローラに巻き付けた布に
よってラビング処理を施し、一方向にポリイミド分子を
配向させる。次に、カラーフィルタ基板Ｆ１も同様に配
向膜を形成し、ラビング処理を施す。
【００１０】配向処理の後、ＴＦＴアレイ基板Ｔ１にシ
ール剤を塗布し、一定の直径を有するスペーサを散布さ
せる。これは、ＴＦＴアレイ基板Ｔ１とカラーフィルタ
基板Ｆ１を貼り合わせる際に一定のギャップを保たせる
ためである。シール剤を予備硬化し、スペーサを散布し
た後、ＴＦＴアレイ基板Ｔ１とカラーフィルタ基板Ｆ１
を貼り合わせ、シール剤を完全に硬化させる。そして、
真空状態で基板間に液晶１３を注入し、封止剤で基板間
を封じ、２つの透明ガラス基板１ａ、１ｂの外側に偏光
板を配置することによって液晶表示パネルが完成する。
ール剤を塗布し、一定の直径を有するスペーサを散布さ
せる。これは、ＴＦＴアレイ基板Ｔ１とカラーフィルタ
基板Ｆ１を貼り合わせる際に一定のギャップを保たせる
ためである。シール剤を予備硬化し、スペーサを散布し
た後、ＴＦＴアレイ基板Ｔ１とカラーフィルタ基板Ｆ１
を貼り合わせ、シール剤を完全に硬化させる。そして、
真空状態で基板間に液晶１３を注入し、封止剤で基板間
を封じ、２つの透明ガラス基板１ａ、１ｂの外側に偏光
板を配置することによって液晶表示パネルが完成する。
【００１１】次に、このようにして製造された液晶表示
パネルの動作について、図３を参照して説明する。図３
（ａ）は、液晶表示パネルの駆動回路の構成および各画
素構成を交流等価回路で示す図、図３（ｂ）は、液晶表
示パネル各部の駆動電圧波形を示す図である。
パネルの動作について、図３を参照して説明する。図３
（ａ）は、液晶表示パネルの駆動回路の構成および各画
素構成を交流等価回路で示す図、図３（ｂ）は、液晶表
示パネル各部の駆動電圧波形を示す図である。
【００１２】各ゲート配線２ａに接続されたＴＦＴを、
順次ゲート電極に高電圧を印加してオン状態にし、所望
の電圧を、ソース配線７ａを介して液晶３に印加すると
いう工程を全画素にわたって線順次に行なうことで、液
晶表示パネルに画像を表示させることができる。
順次ゲート電極に高電圧を印加してオン状態にし、所望
の電圧を、ソース配線７ａを介して液晶３に印加すると
いう工程を全画素にわたって線順次に行なうことで、液
晶表示パネルに画像を表示させることができる。
【００１３】図３（ａ）に示すように、液晶表示パネル
には、ゲートドライバ１５およびソースドライバ１６が
接続されている。ゲートドライバ１５は、選択している
ゲート配線のみを高電位にして、他のゲート配線は低電
位に保つ。ゲート配線２ａの選択は、最上行から最下行
まで１／６０秒で行われる。ソースドライバ１６は、画
像データ信号を受け取り、液晶３に加えるべき電圧に変
換する。そして、ソースドライバ１６は、ゲートドライ
バ１５とタイミングを合せて動作することで、選択され
たゲート配線２ａに接続されている画素電極９に信号電
圧を加える。
には、ゲートドライバ１５およびソースドライバ１６が
接続されている。ゲートドライバ１５は、選択している
ゲート配線のみを高電位にして、他のゲート配線は低電
位に保つ。ゲート配線２ａの選択は、最上行から最下行
まで１／６０秒で行われる。ソースドライバ１６は、画
像データ信号を受け取り、液晶３に加えるべき電圧に変
換する。そして、ソースドライバ１６は、ゲートドライ
バ１５とタイミングを合せて動作することで、選択され
たゲート配線２ａに接続されている画素電極９に信号電
圧を加える。
【００１４】ここで、１つの画素は、交流等価回路で表
現すると、共通配線２ｂと画素電極９に接続されたドレ
イン電極７ｂとの間の蓄積容量Ｃ１、前行のゲート配線
２ａとドレイン電極７ｂとの間の寄生容量Ｃ２、自行の
ゲート配線２ａとドレイン電極７ｂとの間の寄生容量Ｃ
３、液晶容量Ｃ４、隣接する列のソース配線７ａとドレ
イン電極７ｂとの間の寄生容量Ｃ５、およびＴＦＴ１７
で構成される。
現すると、共通配線２ｂと画素電極９に接続されたドレ
イン電極７ｂとの間の蓄積容量Ｃ１、前行のゲート配線
２ａとドレイン電極７ｂとの間の寄生容量Ｃ２、自行の
ゲート配線２ａとドレイン電極７ｂとの間の寄生容量Ｃ
３、液晶容量Ｃ４、隣接する列のソース配線７ａとドレ
イン電極７ｂとの間の寄生容量Ｃ５、およびＴＦＴ１７
で構成される。
【００１５】図３（ｂ）において、Ｖｇはゲートパルス
電圧、Ｖｄはドレイン電圧（画素電極電圧）、Ｖｓはソ
ースパルス電圧（信号電圧）、Ｖｃは共通配線２ｂ上の
対向電圧を示す。図３（ｂ）に示すように、ドレイン電
極７ｂに接続された画素電極９にかかる電位Ｖｄは、ゲ
ートパルスＶｇの立下りの際に、寄生容量Ｃ３のカップ
リングによる突き抜け電圧ΔＶｐ分だけ降下する。この
突き抜け電圧ΔＶｐは、ゲート配線遅延によって、ゲー
トドライバ１５からゲート配線２ａへの入力側と同一ゲ
ート配線２ａの終端側とで差が生じるため、液晶表示パ
ネルに画像を表示させた際に、フリッカーの発生要因と
なる。
電圧、Ｖｄはドレイン電圧（画素電極電圧）、Ｖｓはソ
ースパルス電圧（信号電圧）、Ｖｃは共通配線２ｂ上の
対向電圧を示す。図３（ｂ）に示すように、ドレイン電
極７ｂに接続された画素電極９にかかる電位Ｖｄは、ゲ
ートパルスＶｇの立下りの際に、寄生容量Ｃ３のカップ
リングによる突き抜け電圧ΔＶｐ分だけ降下する。この
突き抜け電圧ΔＶｐは、ゲート配線遅延によって、ゲー
トドライバ１５からゲート配線２ａへの入力側と同一ゲ
ート配線２ａの終端側とで差が生じるため、液晶表示パ
ネルに画像を表示させた際に、フリッカーの発生要因と
なる。
【００１６】従来では、ゲート配線２ａに順次印加され
るゲートパルスＶｇを、オフからオンに変化する（立ち
上がる）ときには急峻に変化させ、オンからオフに変化
する（立ち下がる）ときには徐々に変化するようにし
て、突き抜け電圧ΔＶｐの差を補償して、フリッカーの
発生を低減している。
るゲートパルスＶｇを、オフからオンに変化する（立ち
上がる）ときには急峻に変化させ、オンからオフに変化
する（立ち下がる）ときには徐々に変化するようにし
て、突き抜け電圧ΔＶｐの差を補償して、フリッカーの
発生を低減している。
【００１７】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の液晶表示装置では、ゲートドライバ１５か
らゲート配線２ａへの入力側と同一ゲート配線２ａの終
端側での突き抜け電圧ΔＶｐの差を完全に補償すること
はできない。したがって、フリッカー低減のためには更
なる対策を講じることが必要となる。
ような従来の液晶表示装置では、ゲートドライバ１５か
らゲート配線２ａへの入力側と同一ゲート配線２ａの終
端側での突き抜け電圧ΔＶｐの差を完全に補償すること
はできない。したがって、フリッカー低減のためには更
なる対策を講じることが必要となる。
【００１８】本発明は、かかる点に鑑みてなされたもの
であり、その目的は、フリッカーの発生を防止した表示
品位の高い液晶表示装置およびそれを備えた画像表示応
用機器を提供することにある。
であり、その目的は、フリッカーの発生を防止した表示
品位の高い液晶表示装置およびそれを備えた画像表示応
用機器を提供することにある。
【００１９】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る液晶表示装置は、ゲートパルスが印加
されるゲート配線の入力側から同一のゲート配線の終端
側への信号遅延量に応じて、少なくとも、前行のゲート
配線と対向する画素電極との間に形成された寄生容量の
容量値が、ゲート配線の入力側から同一のゲート配線の
終端側にかけて徐々に小さくなるように構成したことを
特徴とする液晶表示装置。
め、本発明に係る液晶表示装置は、ゲートパルスが印加
されるゲート配線の入力側から同一のゲート配線の終端
側への信号遅延量に応じて、少なくとも、前行のゲート
配線と対向する画素電極との間に形成された寄生容量の
容量値が、ゲート配線の入力側から同一のゲート配線の
終端側にかけて徐々に小さくなるように構成したことを
特徴とする液晶表示装置。
【００２０】この液晶表示装置において、共通配線と対
向する画素電極との間に形成された蓄積容量の容量値
が、ゲート配線の入力側から同一のゲート配線の終端側
にかけて徐々に小さくなるように構成することが好まし
い。
向する画素電極との間に形成された蓄積容量の容量値
が、ゲート配線の入力側から同一のゲート配線の終端側
にかけて徐々に小さくなるように構成することが好まし
い。
【００２１】本発明に係る液晶表示装置において、寄生
容量が形成される画素電極の部分の面積を、ゲート配線
の入力側から同一のゲート配線の終端側にかけて徐々に
小さくすることが好ましい。
容量が形成される画素電極の部分の面積を、ゲート配線
の入力側から同一のゲート配線の終端側にかけて徐々に
小さくすることが好ましい。
【００２２】また、本発明に係る液晶表示装置におい
て、蓄積容量が形成される共通配線の部分の面積を、ゲ
ート配線の入力側から同一のゲート配線の終端側にかけ
て徐々に小さくすることが好ましい。
て、蓄積容量が形成される共通配線の部分の面積を、ゲ
ート配線の入力側から同一のゲート配線の終端側にかけ
て徐々に小さくすることが好ましい。
【００２３】前記の目的を達成するため、本発明に係る
画像表示応用機器は、本発明に係る液晶表示装置を備え
たことを特徴とする。
画像表示応用機器は、本発明に係る液晶表示装置を備え
たことを特徴とする。
【００２４】上記の構成によれば、ゲート配線の信号遅
延によって発生する、ゲートパルスのゲート配線への入
力側と同一のゲート配線の終端側での突き抜け電圧の差
を補償することができ、フリッカーの発生を防止した表
示品位の高い液晶表示装置およびそれを備えた画像表示
応用機器を実現することができる。
延によって発生する、ゲートパルスのゲート配線への入
力側と同一のゲート配線の終端側での突き抜け電圧の差
を補償することができ、フリッカーの発生を防止した表
示品位の高い液晶表示装置およびそれを備えた画像表示
応用機器を実現することができる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２６】図１は、本発明の一実施形態による液晶表
示装置の表示パネルにおける画素構成を示す平面図であ
る。図１（ａ）は、ゲートパルスが印加されるゲート配
線の入力側における画素構成を示す平面図、図１（ｂ）
は、液晶表示パネルの中央部における画素構成を示す平
面図、図１（ｃ）は、ゲート配線の終端側における画素
構成を示す平面図である。
示装置の表示パネルにおける画素構成を示す平面図であ
る。図１（ａ）は、ゲートパルスが印加されるゲート配
線の入力側における画素構成を示す平面図、図１（ｂ）
は、液晶表示パネルの中央部における画素構成を示す平
面図、図１（ｃ）は、ゲート配線の終端側における画素
構成を示す平面図である。
【００２７】以下、本実施形態における液晶表示パネル
の製造方法について説明する。
の製造方法について説明する。
【００２８】まず、１つの透明ガラス基板１ａ上に、タ
ンタルやクロム等からなるゲート電極、ゲート配線２ａ
および共通配線２ｂを形成する。次に、通常、二層から
なるゲート絶縁膜３、４をスパッタリングおよび気相成
長法を用いて堆積させる。次に、印加される電圧によっ
てその抵抗値が変化し、ＴＦＴをスイッチとして機能さ
せる半導体膜（アモルファスシリコン膜）５を形成す
る。次に、ソース電極７ａおよびドレイン電極７ｂと半
導体膜と６をオーミックコンタクトさせるためのｎ＋ａ
−Ｓｉ層6を形成する。そして、チタン、タンタル、モ
リブデン等の金属からなるソース電極およびソース配線
７ａとドレイン電極７ｂを同時に形成する。
ンタルやクロム等からなるゲート電極、ゲート配線２ａ
および共通配線２ｂを形成する。次に、通常、二層から
なるゲート絶縁膜３、４をスパッタリングおよび気相成
長法を用いて堆積させる。次に、印加される電圧によっ
てその抵抗値が変化し、ＴＦＴをスイッチとして機能さ
せる半導体膜（アモルファスシリコン膜）５を形成す
る。次に、ソース電極７ａおよびドレイン電極７ｂと半
導体膜と６をオーミックコンタクトさせるためのｎ＋ａ
−Ｓｉ層6を形成する。そして、チタン、タンタル、モ
リブデン等の金属からなるソース電極およびソース配線
７ａとドレイン電極７ｂを同時に形成する。
【００２９】このとき同時に、後の工程で、共通配線２
ｂ上の電極部分２ｂ１、２ｂ２、２ｂ３とそれぞれ対向
する画素電極９１、９２、９３との間に形成される蓄積
容量Ｃ１１、Ｃ１２、Ｃ１３の容量値が、ゲート配線２
ａの入力側（図１（ａ））から終端側（図１（ｂ））に
かけて徐々に小さくなるように、それら電極部分２ｂ
１、２ｂ２、２ｂ３の面積を徐々に小さくする。
ｂ上の電極部分２ｂ１、２ｂ２、２ｂ３とそれぞれ対向
する画素電極９１、９２、９３との間に形成される蓄積
容量Ｃ１１、Ｃ１２、Ｃ１３の容量値が、ゲート配線２
ａの入力側（図１（ａ））から終端側（図１（ｂ））に
かけて徐々に小さくなるように、それら電極部分２ｂ
１、２ｂ２、２ｂ３の面積を徐々に小さくする。
【００３０】次に、ＴＦＴを保護するためにＳｉＮｘか
らなる保護膜８を堆積させる。そして、ＩＴＯからなる
透明画素電極９１、９２、９３を堆積させる。このと
き、前行のゲート配線２ａと対向する画素電極９１、９
２、９３との間にそれぞれ形成される寄生容量Ｃ２１、
Ｃ２２、Ｃ２３の容量値が、ゲート配線２ａの入力側
（図１（ａ））から終端側（図１（ｂ））にかけて徐々
に小さくなるように、前行のゲート配線２ａとそれぞれ
重なり合う画素電極９１、９２、９３の部分の面積を徐
々に小さくする。
らなる保護膜８を堆積させる。そして、ＩＴＯからなる
透明画素電極９１、９２、９３を堆積させる。このと
き、前行のゲート配線２ａと対向する画素電極９１、９
２、９３との間にそれぞれ形成される寄生容量Ｃ２１、
Ｃ２２、Ｃ２３の容量値が、ゲート配線２ａの入力側
（図１（ａ））から終端側（図１（ｂ））にかけて徐々
に小さくなるように、前行のゲート配線２ａとそれぞれ
重なり合う画素電極９１、９２、９３の部分の面積を徐
々に小さくする。
【００３１】また、画素電極９に信号電圧を供給するた
めに、保護膜８を堆積させた後、ドレイン電極７ｂ上に
開口部１４を設けておく。
めに、保護膜８を堆積させた後、ドレイン電極７ｂ上に
開口部１４を設けておく。
【００３２】以上のように、本実施形態によれば、ゲー
ト配線２ａの入力側から終端側にかけて、蓄積容量Ｃ１
１、Ｃ１２、Ｃ１３および寄生容量Ｃ２１、Ｃ２２、Ｃ
２３の容量値が徐々に小さくなるように液晶表示パネル
を構成することで、ゲート配線２ａにおけるゲートパル
スの遅延によって発生する、同一ゲート配線の入力側と
終端側での突き抜け電圧ΔＶｐの差を補償することがで
きる。
ト配線２ａの入力側から終端側にかけて、蓄積容量Ｃ１
１、Ｃ１２、Ｃ１３および寄生容量Ｃ２１、Ｃ２２、Ｃ
２３の容量値が徐々に小さくなるように液晶表示パネル
を構成することで、ゲート配線２ａにおけるゲートパル
スの遅延によって発生する、同一ゲート配線の入力側と
終端側での突き抜け電圧ΔＶｐの差を補償することがで
きる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
同一ゲート配線の入力側と終端側でのゲートパルスによ
る突き抜け電圧の差を補償することで、フリッカーの発
生を防止した表示品位の高い液晶表示装置を実現するこ
とが可能になる。
同一ゲート配線の入力側と終端側でのゲートパルスによ
る突き抜け電圧の差を補償することで、フリッカーの発
生を防止した表示品位の高い液晶表示装置を実現するこ
とが可能になる。
【図１】 本発明の一実施形態による液晶表示装置の表
示パネルにおける、ゲート配線の入力側（ａ）、液晶表
示パネルの中央部（ｂ）、およびゲート配線の終端側
（ｃ）での画素構成を示す平面図
示パネルにおける、ゲート配線の入力側（ａ）、液晶表
示パネルの中央部（ｂ）、およびゲート配線の終端側
（ｃ）での画素構成を示す平面図
【図２】 従来の液晶表示パネルにおける画素構成を示
す平面図（ａ）およびＡ−Ｂ線に沿った断面図（ｂ）
す平面図（ａ）およびＡ−Ｂ線に沿った断面図（ｂ）
【図３】 従来の液晶表示パネルにおける駆動回路の構
成および各画素構成を交流等価回路で示す図（ａ）およ
び各部の駆動電圧波形を示す図（ｂ）
成および各画素構成を交流等価回路で示す図（ａ）およ
び各部の駆動電圧波形を示す図（ｂ）
１ａ、１ｂ 透明ガラス基板 ２ａ ゲート配線（ゲート電極） ２ｂ 共通配線 ２ｂ１ ゲート配線の入力側での共通配線電極部 ２ｂ２ 液晶表示パネルの中央部での共通配線電極部 ２ｂ３ ゲート配線の終端側での共通配線電極部 ３ 第１のゲート絶縁膜 ４ 第２のゲート絶縁膜 ５ 半導体膜（アモルファスシリコン膜） ６ ｎ＋ａ−Ｓｉ膜 ７ａ ソース配線（ソース電極） ７ｂ ドレイン電極 ８ 保護膜 ９ 透明画素電極 ９１ ゲート配線の入力側で前行のゲート配線に対向す
る画素電極 ９２ 液晶表示パネルの中央部で前行のゲート配線に対
向する画素電極 ９３ ゲート配線の終端側で前行のゲート配線に対向す
る画素電極 １０ ブラックマトリックス １１ カラーフィルタ １２ 対向画素電極 １３ 液晶層 １４ 開口部 １５ ゲートドライバ １６ ソースドライバ １７ ＴＦＴ Ｔ１ ＴＦＴアレイ基板 Ｆ１ カラーフィルタ基板 Ｃ１ 蓄積容量 Ｃ２ 前行のゲート配線と画素電極間の寄生容量 Ｃ３ 自行のゲート配線と画素電極間の寄生容量 Ｃ４ 液晶容量 Ｃ５ 隣接する列のソース配線と画素電極間の寄生容量 Ｖｇ ゲートパルス電圧 Ｖｃ 対向電圧 Ｖｓ ソースパルス電圧（信号電圧） Ｖｄ ドレイン電圧（画素電極電圧） ΔＶｐ 突き抜け電圧
る画素電極 ９２ 液晶表示パネルの中央部で前行のゲート配線に対
向する画素電極 ９３ ゲート配線の終端側で前行のゲート配線に対向す
る画素電極 １０ ブラックマトリックス １１ カラーフィルタ １２ 対向画素電極 １３ 液晶層 １４ 開口部 １５ ゲートドライバ １６ ソースドライバ １７ ＴＦＴ Ｔ１ ＴＦＴアレイ基板 Ｆ１ カラーフィルタ基板 Ｃ１ 蓄積容量 Ｃ２ 前行のゲート配線と画素電極間の寄生容量 Ｃ３ 自行のゲート配線と画素電極間の寄生容量 Ｃ４ 液晶容量 Ｃ５ 隣接する列のソース配線と画素電極間の寄生容量 Ｖｇ ゲートパルス電圧 Ｖｃ 対向電圧 Ｖｓ ソースパルス電圧（信号電圧） Ｖｄ ドレイン電圧（画素電極電圧） ΔＶｐ 突き抜け電圧
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA12 JA24 JA25 JB06 JB61 JB63 JB64 NA01 NA25 PA06 2H093 NA16 NA43 NC34 NC35 ND10
Claims (5)
- 【請求項１】 ゲートパルスが印加されるゲート配線の
入力側から同一のゲート配線の終端側への信号遅延量に
応じて、少なくとも、前行のゲート配線と対向する画素
電極との間に形成された寄生容量の容量値が、前記ゲー
ト配線の入力側から同一のゲート配線の終端側にかけて
徐々に小さくなるように構成したことを特徴とする液晶
表示装置。 - 【請求項２】 共通配線と対向する画素電極との間に形
成された蓄積容量の容量値が、前記ゲート配線の入力側
から同一のゲート配線の終端側にかけて徐々に小さくな
るように構成したことを特徴とする請求項１記載の液晶
表示装置。 - 【請求項３】 前記寄生容量が形成される前記画素電極
の部分の面積を、前記ゲート配線の入力側から同一のゲ
ート配線の終端側にかけて徐々に小さくしたことを特徴
とする請求項１記載の液晶表示装置。 - 【請求項４】 前記蓄積容量が形成される前記共通配線
の部分の面積を、前記ゲート配線の入力側から同一のゲ
ート配線の終端側にかけて徐々に小さくしたことを特徴
とする請求項２記載の液晶表示装置。 - 【請求項５】 請求項１から４のいずれか一項記載の液
晶表示装置を備えたことを特徴とする画像表示応用機
器。
Priority Applications (1)
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|---|---|---|---|
| JP2001107232A JP2002303882A (ja) | 2001-04-05 | 2001-04-05 | 液晶表示装置 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001107232A JP2002303882A (ja) | 2001-04-05 | 2001-04-05 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002303882A true JP2002303882A (ja) | 2002-10-18 |
Family
ID=18959585
Family Applications (1)
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|---|---|---|---|
| JP2001107232A Pending JP2002303882A (ja) | 2001-04-05 | 2001-04-05 | 液晶表示装置 |
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|---|---|
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- 2001-04-05 JP JP2001107232A patent/JP2002303882A/ja active Pending
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