JPH07234421A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JPH07234421A JPH07234421A JP6298395A JP29839594A JPH07234421A JP H07234421 A JPH07234421 A JP H07234421A JP 6298395 A JP6298395 A JP 6298395A JP 29839594 A JP29839594 A JP 29839594A JP H07234421 A JPH07234421 A JP H07234421A
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133512—Light shielding layers, e.g. black matrix
Abstract
(57)【要約】
【目的】 液晶表示装置の光利用効率を向上させ、残
像、フリッカを低減させる。 【構成】 データ信号配線もしくは、走査信号配線と画
素電極の間に遮光層を配置し、且つその遮光層に電圧を
印加するようにした液晶表示装置。 【効果】 開口率、光利用効率を低下させることなく、
蓄積容量付加により、残像・フリッカの低減、焼きつき
の防止、コントラストの向上が図れる。
像、フリッカを低減させる。 【構成】 データ信号配線もしくは、走査信号配線と画
素電極の間に遮光層を配置し、且つその遮光層に電圧を
印加するようにした液晶表示装置。 【効果】 開口率、光利用効率を低下させることなく、
蓄積容量付加により、残像・フリッカの低減、焼きつき
の防止、コントラストの向上が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、テレビ画像等の高解像
度が要求される映像表示に用いられるアクティブマトリ
クス型液晶表示装置に関する。
度が要求される映像表示に用いられるアクティブマトリ
クス型液晶表示装置に関する。
【０００２】
【従来の技術】近年、液晶表示装置は、コンピューター
・ワープロ用表示パネルや計測器用表示パネル等、種々
の製品に適用されている。こうしたなか、それぞれがス
トライプ状電極を有する一対の基板を、互いに電極が交
差するように対向配置してなる単純マトリクス型の液晶
表示装置は、時刻や簡単な画像表示には十分である。と
ころが、時分割駆動には限界があり、テレビ画像等高解
像度の映像表示になると必要な画素数が膨大となるた
め、時分割駆動で制御することができなくなる。そこで
近年、単純マトリクス方式に変わって、アクティブマト
リクス方式が盛んに研究開発されてきている。
・ワープロ用表示パネルや計測器用表示パネル等、種々
の製品に適用されている。こうしたなか、それぞれがス
トライプ状電極を有する一対の基板を、互いに電極が交
差するように対向配置してなる単純マトリクス型の液晶
表示装置は、時刻や簡単な画像表示には十分である。と
ころが、時分割駆動には限界があり、テレビ画像等高解
像度の映像表示になると必要な画素数が膨大となるた
め、時分割駆動で制御することができなくなる。そこで
近年、単純マトリクス方式に変わって、アクティブマト
リクス方式が盛んに研究開発されてきている。
【０００３】アクティブマトリクス方式の液晶表示装置
は、一方の基板に共通電極を設け、他方の電極に画素毎
の画素電極を設け、該画素電極毎にスイッチング素子と
して薄膜トランジスタ（以下「ＴＦＴ」と記す）を配
し、制御する駆動方式である。ＴＦＴはソース電極及び
ドレイン電極と呼ばれる２つの主電極と、ゲート電極と
呼ばれる制御電極からなっているが、アクティブマトリ
クス方式では一方の主電極を信号線に、他方の主電極を
画素電極に、ゲート電極を走査線に接続している。尚、
トランジスタの主電極のどちらがソース電極であるかは
トランジスタの種類及び印加電圧の極性によって変わり
得るため、本明細書においては表示信号線に接続した側
をソース電極、画素電極に接続した側をドレイン電極と
する。
は、一方の基板に共通電極を設け、他方の電極に画素毎
の画素電極を設け、該画素電極毎にスイッチング素子と
して薄膜トランジスタ（以下「ＴＦＴ」と記す）を配
し、制御する駆動方式である。ＴＦＴはソース電極及び
ドレイン電極と呼ばれる２つの主電極と、ゲート電極と
呼ばれる制御電極からなっているが、アクティブマトリ
クス方式では一方の主電極を信号線に、他方の主電極を
画素電極に、ゲート電極を走査線に接続している。尚、
トランジスタの主電極のどちらがソース電極であるかは
トランジスタの種類及び印加電圧の極性によって変わり
得るため、本明細書においては表示信号線に接続した側
をソース電極、画素電極に接続した側をドレイン電極と
する。
【０００４】図１５にアクティブマトリクス方式の液晶
表示装置の等価回路を示す。図１５においては、２は走
査線、３は信号線、４は画素電極、１８は共通蓄積容量
電極、１９はＴＦＴである。アクティブマトリクス型液
晶表示装置においては、本図に示した様に、走査線２及
び信号線３によりマトリクスが組まれ、各画素毎に設け
たＴＦＴ１９の動作を制御することによって画素電極４
への電圧印加が制御され、所望の表示が得られる。
表示装置の等価回路を示す。図１５においては、２は走
査線、３は信号線、４は画素電極、１８は共通蓄積容量
電極、１９はＴＦＴである。アクティブマトリクス型液
晶表示装置においては、本図に示した様に、走査線２及
び信号線３によりマトリクスが組まれ、各画素毎に設け
たＴＦＴ１９の動作を制御することによって画素電極４
への電圧印加が制御され、所望の表示が得られる。
【０００５】図１４に画素の上面図及び断面図を示し
た。図１４（ｂ）は、図１４（ａ）のＡ−Ａ′断面図で
ある。図１４において、１はゲート電極、５は半導体
層、６はソース電極、７はドレイン電極、９は遮光層を
それぞれ示す。
た。図１４（ｂ）は、図１４（ａ）のＡ−Ａ′断面図で
ある。図１４において、１はゲート電極、５は半導体
層、６はソース電極、７はドレイン電極、９は遮光層を
それぞれ示す。
【０００６】８は層間絶縁層、１１は基板、１２は配向
膜、１３は液晶材、１４は対向透明電極、１５は層間
膜、１６は対向透明基板、１７はカラーフィルター層を
それぞれ示す。
膜、１３は液晶材、１４は対向透明電極、１５は層間
膜、１６は対向透明基板、１７はカラーフィルター層を
それぞれ示す。
【０００７】図１４に示した様に、絶縁性の透明基板１
１上に形成した半導体層５に層間絶縁層８を介してゲー
ト電極１が形成され、更に層間絶縁層８を被覆した後、
該層間絶縁層８にコンタクトホールを穿ってソース電極
６及びドレイン電極７が形成されている。通常、半導体
層５の素材としては、多結晶やアモルファスシリコン
（ａ−Ｓｉ）、或は単結晶Ｓｉが用いられ、ゲート電極
１及び走査線２の素材としては多結晶Ｓｉや蒸着が容易
なａ−Ｓｉが用いられる。また、ソース電極６及び信号
線３はＡ１等金属で、ドレイン電極６及び画素電極４は
透明なＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）が
用いられている。ゲート電極１と同一の工程で蓄積容量
電極１８が形成され、画素電極４との間に蓄積容量（以
下Ｃｓ）が構成される。
１上に形成した半導体層５に層間絶縁層８を介してゲー
ト電極１が形成され、更に層間絶縁層８を被覆した後、
該層間絶縁層８にコンタクトホールを穿ってソース電極
６及びドレイン電極７が形成されている。通常、半導体
層５の素材としては、多結晶やアモルファスシリコン
（ａ−Ｓｉ）、或は単結晶Ｓｉが用いられ、ゲート電極
１及び走査線２の素材としては多結晶Ｓｉや蒸着が容易
なａ−Ｓｉが用いられる。また、ソース電極６及び信号
線３はＡ１等金属で、ドレイン電極６及び画素電極４は
透明なＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）が
用いられている。ゲート電極１と同一の工程で蓄積容量
電極１８が形成され、画素電極４との間に蓄積容量（以
下Ｃｓ）が構成される。
【０００８】ＴＦＴ基板と対向する、対向基板１６上に
は遮光層９がクロム等の金属を用いて形成され、その上
にカラーフィルタ層が形成される。更に層間膜１５の上
には対向透明電極１４が形成される。対向透明電極には
ＩＴＯが一般に用いられている。
は遮光層９がクロム等の金属を用いて形成され、その上
にカラーフィルタ層が形成される。更に層間膜１５の上
には対向透明電極１４が形成される。対向透明電極には
ＩＴＯが一般に用いられている。
【０００９】ＴＦＴ基板及び対向基板の表面にはそれぞ
れ配向膜１２が設けられている。配向膜としては、一般
にポリイミドなどが採用されている。配向膜１２には配
向処理を施した後、両基板はギャップ材を介して貼り合
わされ、その間に液晶材１３が封入されて、液晶表示パ
ネルが構成される。
れ配向膜１２が設けられている。配向膜としては、一般
にポリイミドなどが採用されている。配向膜１２には配
向処理を施した後、両基板はギャップ材を介して貼り合
わされ、その間に液晶材１３が封入されて、液晶表示パ
ネルが構成される。
【００１０】図１６は、このようなアクティブマトリク
ス液晶素子の従来の基本的駆動装置を示す。
ス液晶素子の従来の基本的駆動装置を示す。
【００１１】この駆動装置は、対向電極１４（電位Ｖ
COM とする）と各画素電極４の間に液晶材料を封入した
液晶セル７０１と画素ＴＦＴ７０２と蓄積容量７１２か
らなる画素部、映像信号配線部（以下、信号配線とい
う）７０３、ラインバッファ部７０４、シフトパルスス
イッチ７０８、水平シフトレジスタ７０５、ゲート信号
配線（以下、ゲート配線という）７１１及び、垂直シフ
トレジスタ７０６から構成されており、記録信号は、信
号入力端７０７から、タイミングをずらして順次各画素
あるいは、各ラインに転送されていく。
COM とする）と各画素電極４の間に液晶材料を封入した
液晶セル７０１と画素ＴＦＴ７０２と蓄積容量７１２か
らなる画素部、映像信号配線部（以下、信号配線とい
う）７０３、ラインバッファ部７０４、シフトパルスス
イッチ７０８、水平シフトレジスタ７０５、ゲート信号
配線（以下、ゲート配線という）７１１及び、垂直シフ
トレジスタ７０６から構成されており、記録信号は、信
号入力端７０７から、タイミングをずらして順次各画素
あるいは、各ラインに転送されていく。
【００１２】図１９は、この従来のアクティブマトリク
ス液晶素子の駆動パルスタイミングを示す。図１９にお
いては、線順次駆動方法について示してある。すなわ
ち、液晶に記録されるべき映像信号ＶINは、その映像信
号の周波数に同期した出力を出す水平シフトレジスタ７
０５によって駆動するシフトパルススイッチ７０８を介
して、バッファ部７０４に１ライン分が記録される。あ
るｎ行目のラインの全画素の映像信号がラインバッファ
部７０４に記録された後、信号Ｓ１によってオンされ
た、ラインバッファ部７０４の出力スイッチ７１０と、
垂直シフトレジスタ７０６からの信号Ｓ２によってオン
された画素スイッチ７０２とを通してそのラインの各液
晶セル７０１に画素映像信号ＶLCn が記録される。各液
晶セルへの信号転送は、一般には、水平走査期間中のブ
ランキング期間中に、あるラインに対して一括になされ
る。上述のタイミングにより、各ラインに、順次画素映
像信号ＶLCn、ＶLCn+1 …が記録されていく。
ス液晶素子の駆動パルスタイミングを示す。図１９にお
いては、線順次駆動方法について示してある。すなわ
ち、液晶に記録されるべき映像信号ＶINは、その映像信
号の周波数に同期した出力を出す水平シフトレジスタ７
０５によって駆動するシフトパルススイッチ７０８を介
して、バッファ部７０４に１ライン分が記録される。あ
るｎ行目のラインの全画素の映像信号がラインバッファ
部７０４に記録された後、信号Ｓ１によってオンされ
た、ラインバッファ部７０４の出力スイッチ７１０と、
垂直シフトレジスタ７０６からの信号Ｓ２によってオン
された画素スイッチ７０２とを通してそのラインの各液
晶セル７０１に画素映像信号ＶLCn が記録される。各液
晶セルへの信号転送は、一般には、水平走査期間中のブ
ランキング期間中に、あるラインに対して一括になされ
る。上述のタイミングにより、各ラインに、順次画素映
像信号ＶLCn、ＶLCn+1 …が記録されていく。
【００１３】このように転送される信号電圧に対して、
セルを構成する液晶分子が動くことで、別にクロスポラ
ライザの関係で設けた偏向板の方向により、液晶セルの
透過率が変化する。この様子を図１７に示す。
セルを構成する液晶分子が動くことで、別にクロスポラ
ライザの関係で設けた偏向板の方向により、液晶セルの
透過率が変化する。この様子を図１７に示す。
【００１４】図１７の横軸に示した信号電圧値ＶSIG
は、用いる液晶によって、その意味が異なる。例えば、
上記ＴＮ液晶を用いた場合は、その値は、実効電圧値
（Ｖｒｍｓ）として定義される。この値についての定性
的な説明を、以下に、図１８を用いて行なう。液晶にＤ
Ｃ成分が印加されるのを防止するために、１フレーム毎
にその信号電圧の極性を変えて信号が印加されるが、液
晶自身は、図中の斜線部分で示したＡＣ電圧成分に対応
して動作する。したがって、実効電圧Ｖｒｍｓ は、２
フレーム分の時間をｔF 、液晶に転送される信号電圧を
ＶLC（ｔ）とすると、次式（１）で表される。
は、用いる液晶によって、その意味が異なる。例えば、
上記ＴＮ液晶を用いた場合は、その値は、実効電圧値
（Ｖｒｍｓ）として定義される。この値についての定性
的な説明を、以下に、図１８を用いて行なう。液晶にＤ
Ｃ成分が印加されるのを防止するために、１フレーム毎
にその信号電圧の極性を変えて信号が印加されるが、液
晶自身は、図中の斜線部分で示したＡＣ電圧成分に対応
して動作する。したがって、実効電圧Ｖｒｍｓ は、２
フレーム分の時間をｔF 、液晶に転送される信号電圧を
ＶLC（ｔ）とすると、次式（１）で表される。
【００１５】
【外１】
【００１６】
【発明が解決しようとする課題】ＴＦＴにはゲート・ソ
ース間の寄生容量（以下Ｃｇｓ）が存在する。このＣｇ
ｓを通してのゲート電極の変化が画素電極４の電位のシ
フトを引きおこす。画素電位がシフトすると液晶１３に
直流電圧が印加される場合が生じ、残像やフリッカが発
生したり、液晶が焼きついての信頼性上問題となる。画
素ごとに容量Ｃｓを置くことで、寄生容量Ｃｇｓによる
電位のシフトを小さく抑えることができる。また、ＴＦ
Ｔのリークにより画素電位が低下するとコントラストが
悪くなる。この問題に対してもＣｓを設けて、画素容量
を大きくすることで、画素電位の低下を小さく抑えるこ
とができる。
ース間の寄生容量（以下Ｃｇｓ）が存在する。このＣｇ
ｓを通してのゲート電極の変化が画素電極４の電位のシ
フトを引きおこす。画素電位がシフトすると液晶１３に
直流電圧が印加される場合が生じ、残像やフリッカが発
生したり、液晶が焼きついての信頼性上問題となる。画
素ごとに容量Ｃｓを置くことで、寄生容量Ｃｇｓによる
電位のシフトを小さく抑えることができる。また、ＴＦ
Ｔのリークにより画素電位が低下するとコントラストが
悪くなる。この問題に対してもＣｓを設けて、画素容量
を大きくすることで、画素電位の低下を小さく抑えるこ
とができる。
【００１７】しかしながら、上述に説明した様に、蓄積
容量電極は一般に不透明なゲート電極と同一材料で形成
するため、Ｃｓを設けた場合には画素の開口率が下がっ
てしまうという問題があった。例えば、２０μｍ角の画
素において、上述した効果を得るため５０ｆＦのＣｓを
設けようとすると、層間膜として１０００ÅのＳｉ酸化
膜を用いた場合には、１４５μｍ2 の面積を必要とす
る。これは画素面積の３６％を占め、開口率が大きく低
下する。更に実際には、配線領域等も開口に寄与しな
い。また配線の段差などにより、その周囲に液晶の配向
不良が生じる場合があり、一般にこの配向不良領域は、
遮光層で覆い隠すが、これをフィルタ基板の遮光層で行
なった場合、フィルタ基板とＴＦＴ基板の貼り合わせ精
度は±数μｍのオーダーであるため、そのズレ分をマー
ジンに見込んで開口率を設定すると、真の開口率は１５
〜２０％にまで低下してしまう。
容量電極は一般に不透明なゲート電極と同一材料で形成
するため、Ｃｓを設けた場合には画素の開口率が下がっ
てしまうという問題があった。例えば、２０μｍ角の画
素において、上述した効果を得るため５０ｆＦのＣｓを
設けようとすると、層間膜として１０００ÅのＳｉ酸化
膜を用いた場合には、１４５μｍ2 の面積を必要とす
る。これは画素面積の３６％を占め、開口率が大きく低
下する。更に実際には、配線領域等も開口に寄与しな
い。また配線の段差などにより、その周囲に液晶の配向
不良が生じる場合があり、一般にこの配向不良領域は、
遮光層で覆い隠すが、これをフィルタ基板の遮光層で行
なった場合、フィルタ基板とＴＦＴ基板の貼り合わせ精
度は±数μｍのオーダーであるため、そのズレ分をマー
ジンに見込んで開口率を設定すると、真の開口率は１５
〜２０％にまで低下してしまう。
【００１８】また、蓄積容量として透明なＩＴＯを用い
る方法も試みられているが、ＩＴＯによる反射により液
晶表示装置の光利用効率は低下する、といった解決すべ
き技術的課題があった。
る方法も試みられているが、ＩＴＯによる反射により液
晶表示装置の光利用効率は低下する、といった解決すべ
き技術的課題があった。
【００１９】
【課題を解決するための手段及び作用】本発明の目的
は、開口率、光利用効率を低下させることなく優れた画
像表示を可能とする液晶表示装置を提供することにあ
る。
は、開口率、光利用効率を低下させることなく優れた画
像表示を可能とする液晶表示装置を提供することにあ
る。
【００２０】本発明は、上述の課題を解決するための鋭
意検討を行なってなされたものであり下述する構成のも
のである。
意検討を行なってなされたものであり下述する構成のも
のである。
【００２１】即ち、本発明のアクティブマトリクス型液
晶表示装置は、データ信号配線と走査信号配線とで定ま
る複数の位置に対応して複数のスイッチング素子と、該
スイッチング素子に接続された複数の画素電極と、を配
して構成した素子基板と、前記画素電極と対向する対向
電極を配して構成した対向基板との間に液晶層を挟持し
てなるアクティブマトリクス型液晶表示装置において、
前記素子基板には前記データ信号配線もしくは前記走査
信号配線上の絶縁層を介して少なくとも一部に導電性の
遮光層が配され、該遮光層上には第２の絶縁層を介し
て、前記画素電極が配されていて、前記遮光層に電圧を
印加するようにしたことを特徴とするものである。
晶表示装置は、データ信号配線と走査信号配線とで定ま
る複数の位置に対応して複数のスイッチング素子と、該
スイッチング素子に接続された複数の画素電極と、を配
して構成した素子基板と、前記画素電極と対向する対向
電極を配して構成した対向基板との間に液晶層を挟持し
てなるアクティブマトリクス型液晶表示装置において、
前記素子基板には前記データ信号配線もしくは前記走査
信号配線上の絶縁層を介して少なくとも一部に導電性の
遮光層が配され、該遮光層上には第２の絶縁層を介し
て、前記画素電極が配されていて、前記遮光層に電圧を
印加するようにしたことを特徴とするものである。
【００２２】本発明の液晶表示装置は、画素の表示領域
を素子基板に設けた遮光層の開口端にて規定したものを
包含する。
を素子基板に設けた遮光層の開口端にて規定したものを
包含する。
【００２３】本発明の液晶表示装置においては、データ
信号配線もしくは走査信号配線と画素電極の間に遮光層
を配置し、かつその遮光層に電圧を印加することで、画
素電極と遮光層の間に蓄積容量が形成される。これによ
り開口率、光利用効率を低下させることなく、蓄積容量
付加により残像・フリッカの低減、焼きつきの防止、コ
ントラストの向上が図れる。
信号配線もしくは走査信号配線と画素電極の間に遮光層
を配置し、かつその遮光層に電圧を印加することで、画
素電極と遮光層の間に蓄積容量が形成される。これによ
り開口率、光利用効率を低下させることなく、蓄積容量
付加により残像・フリッカの低減、焼きつきの防止、コ
ントラストの向上が図れる。
【００２４】
【実施例】以下、具体的な実施例を挙げて本発明を詳細
に説明するが、本発明はこれらに限定されるものではな
い。本発明は、本発明の目的が達成される範囲内で構成
要素を公知技術と変更、置換したものをも包含する。
に説明するが、本発明はこれらに限定されるものではな
い。本発明は、本発明の目的が達成される範囲内で構成
要素を公知技術と変更、置換したものをも包含する。
【００２５】（実施例１）図面を参照しながら本発明の
液晶表示装置の一例について説明する。
液晶表示装置の一例について説明する。
【００２６】図１は例の液晶表示装置の模式図である。
図１（ａ）は、素子基板の平面図を示し、図１（ｂ）は
図１（ａ）をＡ−Ａ′の位置で切断した場合の液晶表示
装置の断面図。図１（ｃ）は、図１（ａ）のＢ−Ｂ′の
位置で切断した場合の液晶表示装置の断面図である。
図１（ａ）は、素子基板の平面図を示し、図１（ｂ）は
図１（ａ）をＡ−Ａ′の位置で切断した場合の液晶表示
装置の断面図。図１（ｃ）は、図１（ａ）のＢ−Ｂ′の
位置で切断した場合の液晶表示装置の断面図である。
【００２７】図１において、１はゲート電極、２は走査
線、３は信号線、４は画素電極である。５は半導体層、
６はソース電極、７はドレイン電極、９は遮光層であ
り、１０は遮光層の電位を固定する共通電極線である。
また、８は層間絶縁層、１１は基板であり、１２は配向
膜、１３は液晶材である。１４は対向透明電極、１５は
層間膜、１６は対向透明基板であり、１７はカラーフィ
ルタ層である。図２に本例の等価回路図を示す。
線、３は信号線、４は画素電極である。５は半導体層、
６はソース電極、７はドレイン電極、９は遮光層であ
り、１０は遮光層の電位を固定する共通電極線である。
また、８は層間絶縁層、１１は基板であり、１２は配向
膜、１３は液晶材である。１４は対向透明電極、１５は
層間膜、１６は対向透明基板であり、１７はカラーフィ
ルタ層である。図２に本例の等価回路図を示す。
【００２８】本例の液晶表示装置においては、図１に示
される如く、共通電極線１０により、遮光層９の電位を
与え、該層の電位を固定することができる。本例の場
合、例えば、２０μｍ角の画素となるように液晶表示装
置を構成すると画素電極面積は１８μｍ角＝３２４μｍ
2 程度となる。従来例で説明したように、遮光層との重
なり面積を１４５μｍ2 とし、Ｃｓとして５０ｆＦ形成
しても本例の場合、開口面積は３２４−１４５＝１７９
μｍ2 となる。これは開口率４４％に相当するものであ
り、本例によれば、従来のものに比べて開口率の大幅な
改善がみられた。
される如く、共通電極線１０により、遮光層９の電位を
与え、該層の電位を固定することができる。本例の場
合、例えば、２０μｍ角の画素となるように液晶表示装
置を構成すると画素電極面積は１８μｍ角＝３２４μｍ
2 程度となる。従来例で説明したように、遮光層との重
なり面積を１４５μｍ2 とし、Ｃｓとして５０ｆＦ形成
しても本例の場合、開口面積は３２４−１４５＝１７９
μｍ2 となる。これは開口率４４％に相当するものであ
り、本例によれば、従来のものに比べて開口率の大幅な
改善がみられた。
【００２９】遮光層材としては光透過率が低く、かつ低
抵抗の材料が望ましく、Ａｌ、ＴａＮ、ＴｉＮ、これら
の積層材などが用いられるが、これに限るものではな
い。
抵抗の材料が望ましく、Ａｌ、ＴａＮ、ＴｉＮ、これら
の積層材などが用いられるが、これに限るものではな
い。
【００３０】図１０は、本例の液晶表示装置を製造する
工程を説明するための模式図である。まずウェハ貼り合
わせ技術や、ガラス基板１１上への多結晶層やａ型Ｓｉ
層１０１２の堆積によって形成されたＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板（同図
（ａ））を用意し、ＳＯＩ基板上のＳｉ層１０１２をフ
ォト・エッチング工程でパターニングし、ＴＦＴ形成領
域をつくる。次にＴＦＴのゲート酸化膜１０１３を熱酸
化により形成した後、ゲート電極材となる多結晶Ｓｉ膜
を堆積し、この膜をフォト・エッチング工程でパターニ
ングして、ゲート電極１を形成する。ゲート電極の両側
にＳＯＩ基板上のＳｉ層とは逆導電型の不純物をイオン
注入・アニールしてＴＦＴのソース・ドレイン領域１０
０６、１００７を形成する（同図（ｃ））。ＴＦＴを形
成後、その上に層間絶縁膜８を堆積する。層間絶縁膜に
コンタクトホールを形成し、そこにＡｌなどの導電膜を
堆積・パターニングして、ソース・ドレインの引き出し
電極６、７及び配線を形成する。この時、同時に共通電
極配線１０も形成される（同図（ｄ））。
工程を説明するための模式図である。まずウェハ貼り合
わせ技術や、ガラス基板１１上への多結晶層やａ型Ｓｉ
層１０１２の堆積によって形成されたＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板（同図
（ａ））を用意し、ＳＯＩ基板上のＳｉ層１０１２をフ
ォト・エッチング工程でパターニングし、ＴＦＴ形成領
域をつくる。次にＴＦＴのゲート酸化膜１０１３を熱酸
化により形成した後、ゲート電極材となる多結晶Ｓｉ膜
を堆積し、この膜をフォト・エッチング工程でパターニ
ングして、ゲート電極１を形成する。ゲート電極の両側
にＳＯＩ基板上のＳｉ層とは逆導電型の不純物をイオン
注入・アニールしてＴＦＴのソース・ドレイン領域１０
０６、１００７を形成する（同図（ｃ））。ＴＦＴを形
成後、その上に層間絶縁膜８を堆積する。層間絶縁膜に
コンタクトホールを形成し、そこにＡｌなどの導電膜を
堆積・パターニングして、ソース・ドレインの引き出し
電極６、７及び配線を形成する。この時、同時に共通電
極配線１０も形成される（同図（ｄ））。
【００３１】これら配線の形成後、第２の層間絶縁膜１
００８を堆積する。ビアホールを形成した後、ＡｌやＴ
ａＮなどの遮光膜９を堆積パターニングする。さらに、
第３の絶縁膜１０１８を堆積後、第２のビアホールを形
成し、その上にＩＴＯなどの透明導電膜を堆積・パター
ンニングして画素電極（不図示）を形成する。その上に
保護膜（不図示）を堆積する（同図（ｅ））。
００８を堆積する。ビアホールを形成した後、ＡｌやＴ
ａＮなどの遮光膜９を堆積パターニングする。さらに、
第３の絶縁膜１０１８を堆積後、第２のビアホールを形
成し、その上にＩＴＯなどの透明導電膜を堆積・パター
ンニングして画素電極（不図示）を形成する。その上に
保護膜（不図示）を堆積する（同図（ｅ））。
【００３２】その上に配向処理を施し、別に用意した対
向基板とギャップ材を介して貼り合わされる。両基板の
間には液晶を封入する（図１（ｂ）参照）。ＴＮ（ツイ
ストネマティック）液晶の場合はさらに貼り合わせた両
基板の外側に偏向板を配置し、先に述べたように液晶に
印加する電圧で光の偏向角を制御することで透過率を変
えることができる。
向基板とギャップ材を介して貼り合わされる。両基板の
間には液晶を封入する（図１（ｂ）参照）。ＴＮ（ツイ
ストネマティック）液晶の場合はさらに貼り合わせた両
基板の外側に偏向板を配置し、先に述べたように液晶に
印加する電圧で光の偏向角を制御することで透過率を変
えることができる。
【００３３】ここでは、液晶駆動用の素子としてＴＦＴ
を用いていたが、本発明はこれに限るものではなく、駆
動素子としてはＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏ
ｒＭｅｔａｌ）素子、ダイオードなどを使用することも
できる。
を用いていたが、本発明はこれに限るものではなく、駆
動素子としてはＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏ
ｒＭｅｔａｌ）素子、ダイオードなどを使用することも
できる。
【００３４】本発明は、透過型液晶表示装置に限るもの
ではなく、反射型の液晶表示装置としても適用できる。
ではなく、反射型の液晶表示装置としても適用できる。
【００３５】また、本発明において、蓄積容量電極の電
位は固定に限るものではない。蓄積容量電極にパルス波
形を印加することで、画素電極電位をコントロールし、
液晶に印加される直流電圧をさらに低減し、残像、フリ
ッカ、焼きつきをなくす、という効果も得ることができ
る。
位は固定に限るものではない。蓄積容量電極にパルス波
形を印加することで、画素電極電位をコントロールし、
液晶に印加される直流電圧をさらに低減し、残像、フリ
ッカ、焼きつきをなくす、という効果も得ることができ
る。
【００３６】先に述べたように、走査線２の電位変化に
より画素電極４の電位はシフトを引き起こす。液晶セル
の容量をＣLC、蓄積容量ＣADD 、ＴＦＴのゲート・ソー
ス寄生容量をＣｇｓ、ゲートの電位変化分（ＴＦＴをＯ
Ｎ−ＯＦＦするためのゲート電圧の振幅）をΔＶG とす
ると、画素電極のふられΔＶLC1 は次の式、式（２）で
表される。
より画素電極４の電位はシフトを引き起こす。液晶セル
の容量をＣLC、蓄積容量ＣADD 、ＴＦＴのゲート・ソー
ス寄生容量をＣｇｓ、ゲートの電位変化分（ＴＦＴをＯ
Ｎ−ＯＦＦするためのゲート電圧の振幅）をΔＶG とす
ると、画素電極のふられΔＶLC1 は次の式、式（２）で
表される。
【００３７】
【外２】
【００３８】液晶容量ＣLCと並列に蓄積容量ＣADD を設
けたことで、ふられΔＶLC1 が低減されることがこの式
からわかる。図１１にΔＶLC1 による画素電極の電位変
化を示す。
けたことで、ふられΔＶLC1 が低減されることがこの式
からわかる。図１１にΔＶLC1 による画素電極の電位変
化を示す。
【００３９】蓄積容量電極にパルス波形を印加すること
で、逆方向のふられを生じさせ、上記ΔＶLC1 を相殺す
ることができる。また、蓄積容量電極に印加するパルス
の振幅をΔＶADD とすると、画素電極のふられΔＶLC2
は次の式、式（３）で表される。
で、逆方向のふられを生じさせ、上記ΔＶLC1 を相殺す
ることができる。また、蓄積容量電極に印加するパルス
の振幅をΔＶADD とすると、画素電極のふられΔＶLC2
は次の式、式（３）で表される。
【００４０】
【外３】
【００４１】ΔＶLC2 ＝−ΔLC1 となるようにΔＶADD
の値を設定することで図１９に示した様に画素電位のふ
られを相殺することができる。
の値を設定することで図１９に示した様に画素電位のふ
られを相殺することができる。
【００４２】蓄積容量電極へのパルスの印加は、表示装
置の駆動法により、一括駆動、線順次駆動が使い分けら
れる。
置の駆動法により、一括駆動、線順次駆動が使い分けら
れる。
【００４３】（実施例２）図３乃至図６を用いて説明す
る。図３（ａ）は、素子基板の平面図を示し、図３
（ｂ）は、図３（ａ）をＡ−Ａ′の位置で切断した場合
の液晶表示装置の断面図である。尚、図３（ｂ）では配
向膜の形成以降に形成される層は簡略化のため省略し
た。実施例１では、画素ごとに遮光層９と共通電極配線
１０とを接続して電位を固定していたのに対し、本例で
は画素内では遮光層の電位はとらず、画素領域の外周で
電位をとるようにしている。図４に本例の等価回路図を
示す。本例においては、実施例１と比べて、遮光層９と
低抵抗層１０との接続領域が、画素内で不要になるた
め、その分、開口率が広げられる、といったメリットが
得られる。また、コンタクト部が減り、段差もゆるやか
になるため、配線のショートも減り歩留まりも向上す
る。更に段差に起因する液晶の配向不良も低減され白抜
けが減り、コントラストの向上が図れる。遮光層９の電
位制御については、遮光材を外部接続領域まで延長し、
そこに直接、ボンディングや圧着により外部で印加する
ようにすることができる。図５に示したように、一旦、
Ａｌのような低抵抗の配線２０を介して外部に引き出す
ことも可能である。図６は図５で示したものよりも製造
工程を簡略化したものである。２１は画素電極４の形成
と同一工程でつくられるジャンパー層である。図５の例
では遮光層９と配線２０との接続のために、専用の穴あ
け工程を必要としたが、図６の例では画素電極４の接続
のための穴あけ工程で、同時に遮光層９のための穴あけ
も行なえるため、工程を簡略化できる。
る。図３（ａ）は、素子基板の平面図を示し、図３
（ｂ）は、図３（ａ）をＡ−Ａ′の位置で切断した場合
の液晶表示装置の断面図である。尚、図３（ｂ）では配
向膜の形成以降に形成される層は簡略化のため省略し
た。実施例１では、画素ごとに遮光層９と共通電極配線
１０とを接続して電位を固定していたのに対し、本例で
は画素内では遮光層の電位はとらず、画素領域の外周で
電位をとるようにしている。図４に本例の等価回路図を
示す。本例においては、実施例１と比べて、遮光層９と
低抵抗層１０との接続領域が、画素内で不要になるた
め、その分、開口率が広げられる、といったメリットが
得られる。また、コンタクト部が減り、段差もゆるやか
になるため、配線のショートも減り歩留まりも向上す
る。更に段差に起因する液晶の配向不良も低減され白抜
けが減り、コントラストの向上が図れる。遮光層９の電
位制御については、遮光材を外部接続領域まで延長し、
そこに直接、ボンディングや圧着により外部で印加する
ようにすることができる。図５に示したように、一旦、
Ａｌのような低抵抗の配線２０を介して外部に引き出す
ことも可能である。図６は図５で示したものよりも製造
工程を簡略化したものである。２１は画素電極４の形成
と同一工程でつくられるジャンパー層である。図５の例
では遮光層９と配線２０との接続のために、専用の穴あ
け工程を必要としたが、図６の例では画素電極４の接続
のための穴あけ工程で、同時に遮光層９のための穴あけ
も行なえるため、工程を簡略化できる。
【００４４】（実施例３）図７に本例の液晶表示装置の
構成を説明するための模式図を示す。本例は、絶縁膜を
介して画素電極をＴＦＴと反対の面に設けた例である。
構成を説明するための模式図を示す。本例は、絶縁膜を
介して画素電極をＴＦＴと反対の面に設けた例である。
【００４５】画素電極ＴＦＴと反対の面に配置すること
で、画素電極周囲の段差が軽減されて、より良好な配向
処理が行なえることが期待される。本構成の場合にも、
遮光層９を画素電極４の側に設け、その間に蓄積容量を
形成することで、同様の効果を得ることができる。遮光
層９及び遮光層９と画素電極４の間の層間膜８は、１０
００Å前後の極薄膜であるので、画素電極４周囲の段差
を増大させることはない。
で、画素電極周囲の段差が軽減されて、より良好な配向
処理が行なえることが期待される。本構成の場合にも、
遮光層９を画素電極４の側に設け、その間に蓄積容量を
形成することで、同様の効果を得ることができる。遮光
層９及び遮光層９と画素電極４の間の層間膜８は、１０
００Å前後の極薄膜であるので、画素電極４周囲の段差
を増大させることはない。
【００４６】図９に、本例の構造を得るための製造工程
の説明図を示す。同図に示したように、Ｓｉ基板８０１
上の絶縁膜８１０上にＴＦＴを形成する（同図
（ｂ））。この後、同図（ｃ）に示すようにＳｉ基板ａ
上部に接着層８０２を介して透明基板８０３を接着させ
る。さらにＳｉ基板裏面を研磨、エッチングして絶縁膜
８１０を露出させる（同図（ｄ））。この工程後、裏面
に遮光層及び画素電極を形成する（図７参照）。
の説明図を示す。同図に示したように、Ｓｉ基板８０１
上の絶縁膜８１０上にＴＦＴを形成する（同図
（ｂ））。この後、同図（ｃ）に示すようにＳｉ基板ａ
上部に接着層８０２を介して透明基板８０３を接着させ
る。さらにＳｉ基板裏面を研磨、エッチングして絶縁膜
８１０を露出させる（同図（ｄ））。この工程後、裏面
に遮光層及び画素電極を形成する（図７参照）。
【００４７】（実施例４）図８に本例の液晶表示装置の
構成を説明するための模式図を示す。本例においては、
ゲート電極１を形成するのと同一の工程で、電極２２を
形成した。電極２２はドレイン電極７に接続されてい
る。電極２２と低抵抗層１０との間には、第２の蓄積容
量が、遮光層９と画素電極４との間に形成される第１の
蓄積容量と電気的に並列に形成されている。本例におい
ては、遮光領域を有効に使い、遮光層の下にも第２の蓄
積容量を設けることで、十分なＣS を付加した上で、さ
らに開口率を向上させることが可能となる。
構成を説明するための模式図を示す。本例においては、
ゲート電極１を形成するのと同一の工程で、電極２２を
形成した。電極２２はドレイン電極７に接続されてい
る。電極２２と低抵抗層１０との間には、第２の蓄積容
量が、遮光層９と画素電極４との間に形成される第１の
蓄積容量と電気的に並列に形成されている。本例におい
ては、遮光領域を有効に使い、遮光層の下にも第２の蓄
積容量を設けることで、十分なＣS を付加した上で、さ
らに開口率を向上させることが可能となる。
【００４８】（実施例５）本例では、アクティブマトリ
クス基板と対向する対向電極に印加される電位を変化さ
せる例を示す。
クス基板と対向する対向電極に印加される電位を変化さ
せる例を示す。
【００４９】本発明の液晶表示装置は、対向電極の電位
ＶCOM を一定として作動させるだけでなく図１３に示し
たように、ＶCOM をフレームごとに反転させて作動させ
ても良い。本例のごとくＶCOM を反転させて作動させる
ことにより信号電圧の振幅を低減でき、信号電圧を発生
する周辺回路の簡略化、低消費電力化が図れる。また、
液晶素子内で信号を転送するシフトパルススイッチの耐
圧条件が緩和され、信頼性が向上するといった新たな効
果が奏される。
ＶCOM を一定として作動させるだけでなく図１３に示し
たように、ＶCOM をフレームごとに反転させて作動させ
ても良い。本例のごとくＶCOM を反転させて作動させる
ことにより信号電圧の振幅を低減でき、信号電圧を発生
する周辺回路の簡略化、低消費電力化が図れる。また、
液晶素子内で信号を転送するシフトパルススイッチの耐
圧条件が緩和され、信頼性が向上するといった新たな効
果が奏される。
【００５０】例えば、液晶に印加する実効電圧として最
大５Ｖが必要であるとすると、ＶCOM を反転させない場
合には信号電圧として±５Ｖ＝１０Ｖの振幅が必要であ
るが、本例のようにＶCOM を５Ｖ振幅でフレームごとに
反転させれば信号電圧として±２．５Ｖ＝５Ｖ振幅の電
圧印加により、最大５Ｖの電圧を液晶に印加することが
できる。ＶCOM の電位を変える周期は、フレーム周期に
限るものではなく画素構造との組み合わせにより一水平
走査期間ごと等、他のタイミングをも採用することがで
きる。反転させるＶCOM の値は、５Ｖ振幅のみならず、
適宜設定することができる。
大５Ｖが必要であるとすると、ＶCOM を反転させない場
合には信号電圧として±５Ｖ＝１０Ｖの振幅が必要であ
るが、本例のようにＶCOM を５Ｖ振幅でフレームごとに
反転させれば信号電圧として±２．５Ｖ＝５Ｖ振幅の電
圧印加により、最大５Ｖの電圧を液晶に印加することが
できる。ＶCOM の電位を変える周期は、フレーム周期に
限るものではなく画素構造との組み合わせにより一水平
走査期間ごと等、他のタイミングをも採用することがで
きる。反転させるＶCOM の値は、５Ｖ振幅のみならず、
適宜設定することができる。
【００５１】
【発明の効果】以上の説明あるいは種々の実施例から理
解されるように、本発明の液晶表示装置においては、デ
ータ信号配線もしくは、走査信号配線と画素電極の間に
遮光層を配置し、かつその遮光層に電圧を印加すること
で画素電極と遮光層の間に蓄積容量が形成される。これ
により本発明によれば、開口率、光利用効率を低下させ
ることなく、蓄積容量付加により残像・フリッカの低
減、焼きつきの防止、コントラストの向上が図れる。
解されるように、本発明の液晶表示装置においては、デ
ータ信号配線もしくは、走査信号配線と画素電極の間に
遮光層を配置し、かつその遮光層に電圧を印加すること
で画素電極と遮光層の間に蓄積容量が形成される。これ
により本発明によれば、開口率、光利用効率を低下させ
ることなく、蓄積容量付加により残像・フリッカの低
減、焼きつきの防止、コントラストの向上が図れる。
【図１】本発明の液晶表示装置の一例を示す模式図であ
る。
る。
【図２】図１の液晶表示装置の等価回路図である。
【図３】本発明の液晶表示装置の一例を示す模式図であ
る。
る。
【図４】図３の液晶表示装置の等価回路図である。
【図５】本発明の液晶表示装置の一例を示す模式図であ
る。
る。
【図６】本発明の液晶表示装置の一例を示す模式図であ
る。
る。
【図７】本発明の液晶表示装置の一例を示す模式図であ
る。
る。
【図８】本発明の液晶表示装置の一例を示す模式図であ
る。
る。
【図９】本発明の液晶表示装置の製造工程の一例を説明
するための模式図である。
するための模式図である。
【図１０】本発明の液晶表示装置の製造工程の一例を説
明するための模式図である。
明するための模式図である。
【図１１】本発明の液晶表示装置の動作例を示すグラフ
である。
である。
【図１２】本発明の液晶表示装置の動作例を示すグラフ
である。
である。
【図１３】本発明の液晶表示装置に適用可能な駆動パル
スのタイミングを示す模式図である。
スのタイミングを示す模式図である。
【図１４】従来の液晶表示装置を示す模式図である。
【図１５】従来の液晶表示装置の等価回路図である。
【図１６】液晶表示装置の基本回路図である。
【図１７】液晶セルの透過率の変化を示しグラフであ
る。
る。
【図１８】液晶セルの動作を説明するための模式図であ
る。
る。
【図１９】液晶表示装置の駆動パルスのタイミングを示
す模式図である。
す模式図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786
Claims (7)
- 【請求項１】 データ信号配線と走査信号配線とで定ま
る複数の位置に対応して複数のスイッチング素子と、該
スイッチング素子に接続された複数の画素電極と、を配
して構成した素子基板と、前記画素電極と対向する対向
電極を配して構成した対向基板との間に液晶層を挟持し
てなるアクティブマトリクス型液晶表示装置において、
前記素子基板には前記データ信号配線もしくは前記走査
信号配線上の絶縁層を介して少なくとも一部に導電性の
遮光層が配され、該遮光層上には第２の絶縁層を介し
て、前記画素電極が配されていて、前記遮光層に電圧を
印加するようにしたことを特徴とするアクティブマトリ
クス型液晶表示装置。 - 【請求項２】 前記遮光層がＡｌ、ＴａＮ、ＴｉＮから
選択される材料を用いて構成される請求項１に記載のア
クティブマトリクス型液晶表示装置。 - 【請求項３】 前記スイッチング素子が、薄膜トランジ
スタで構成される請求項１に記載のアクティブマトリク
ス型液晶表示装置。 - 【請求項４】 前記遮光層は、定電位に保持される請求
項１に記載のアクティブマトリクス型液晶表示装置。 - 【請求項５】 前記遮光層には、前記複数の画素電極に
対応して電圧が印加される請求項１に記載のアクティブ
マトリクス型液晶表示装置。 - 【請求項６】 前記遮光層は、前記スイッチング素子を
基準にして、前記画素電極側に設けられている請求項１
に記載のアクティブマトリクス型液晶表示装置。 - 【請求項７】 前記対向電極に印加する電圧を周期的に
変化させるようにした請求項１に記載のアクティブマト
リクス型液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06298395A JP3109967B2 (ja) | 1993-12-28 | 1994-12-01 | アクティブマトリクス基板の製造方法 |
| EP94309637A EP0661581B1 (en) | 1993-12-28 | 1994-12-21 | Active matrix type liquid crystal display apparatus |
| US08/361,182 US6075580A (en) | 1993-12-28 | 1994-12-21 | Active matrix type liquid crystal display apparatus with conductive light shield element |
| DE69424990T DE69424990T2 (de) | 1993-12-28 | 1994-12-21 | Flüssigkristall-Anzeigevorrichtung mit aktiver Matrix |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33441793 | 1993-12-28 | ||
| JP5-334417 | 1993-12-28 | ||
| JP06298395A JP3109967B2 (ja) | 1993-12-28 | 1994-12-01 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07234421A true JPH07234421A (ja) | 1995-09-05 |
| JP3109967B2 JP3109967B2 (ja) | 2000-11-20 |
Family
ID=26561505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06298395A Expired - Fee Related JP3109967B2 (ja) | 1993-12-28 | 1994-12-01 | アクティブマトリクス基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6075580A (ja) |
| EP (1) | EP0661581B1 (ja) |
| JP (1) | JP3109967B2 (ja) |
| DE (1) | DE69424990T2 (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10197888A (ja) * | 1997-01-08 | 1998-07-31 | Furontetsuku:Kk | 液晶表示装置および電子機器 |
| JP2001092426A (ja) * | 1999-07-21 | 2001-04-06 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2001125510A (ja) * | 1995-11-17 | 2001-05-11 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型ｅｌ表示装置 |
| JP2005115392A (ja) * | 2004-11-05 | 2005-04-28 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型ｅｌ表示装置 |
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