JP3119413B2

JP3119413B2 - アクティブマトリックス液晶表示装置

Info

Publication number: JP3119413B2
Application number: JP10272194A
Authority: JP
Inventors: 哲伸光地; 守宮脇
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-05-17
Filing date: 1994-05-17
Publication date: 2000-12-18
Anticipated expiration: 2015-12-18
Also published as: JPH07311387A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビ画像、コンピュ
ータ画像等の高解像度の映像表示に用いる液晶表示装置
に関する。

【０００２】

【従来の技術】それぞれがストライプ状電極を有する一
対の基板を、互いに電極が交差するように対向配置して
なる単純マトリックス型の液晶表示装置は、時刻や簡単
な画像表示には十分であるが時分割駆動には限界が有
り、テレビ画像等高解像度の映像表示になると必要な画
素数が膨大となり、時分割駆動で制御することができな
くなる。そこで近年、単純マトリックス方式に変わっ
て、アクティブマトリックス方式が開発された。

【０００３】アクティブマトリックス方式の液晶表示装
置は、一方の基板に共通電極を設け、他方の電極に画素
毎の画素電極を設け、該画素電極毎にスイッチング素子
として薄膜トランジスタ（以下「ＴＦＴ」と記す）ある
いは２端子型のダイオード（ＭＩＭを含む）を配し、制
御する駆動方式である。ＴＦＴはソース電極及びドレイ
ン電極と呼ばれる２つの主電極と、ゲート電極と呼ばれ
る制御電極からなっているが、上記アクティブマトリッ
クス方式では一方の主電極を信号線に、他方の主電極を
画素電極に、ゲート電極を走査線に接続している。

【０００４】尚、トランジスタの主電極のどちらかがソ
ース電極であるかはトランジスタの種類及び印加電圧の
極性によって変わり得るため、本明細書においては表示
信号線に接続した側をソース電極、画素電極に接続した
側をドレイン電極とする。

【０００５】図１１にアクティブマトリックス方式の液
晶表示装置の等価回路を示す。図中１はスイッチング素
子、２は走査線、３は信号線、４は画素電極、５は水平
シフトレジスタ、６は垂直シフトレジスタ、７は水平シ
フトレジスタ５によって駆動される映像信号転送スイッ
チであり、映像信号は映像信号入力端８からタイミング
をずらして順次各画素に転送されていく。

【０００６】図１２にこの従来のアクティブマトリック
ス液晶表示素子の駆動パルスタイミングを示す。図では
テレビジョン等の表示に一般的に用いられているインタ
ーレス駆動タイミングについて示してある。すなわち、
映像信号は奇数行に対応する信号と偶数行に対応する信
号が１フィールド期間ごとに交互に送られてくるのであ
り、したがって液晶表示素子の動作としてはまず、奇数
フィールドには垂直シフトレジスタから奇数行目の走査
線（ＯＤＤ）に順次走査信号を送り、奇数行目のスイッ
チング素子４を導通させる。

【０００７】その間に液晶に記録されるべき映像信号
は、その映像信号に同期した水平走査パルスを出す水平
シフトレジスタ５によって順次駆動される転送スイッチ
７を介して各画素の画素電極４に映像信号が記録され
る。次に偶数フィールドには垂直シフトレジスタから偶
数行目の走査線（ＥＶＥＮ）に順次走査信号を送り、偶
数行目のＴＦＴ４を導通させる。そして先と同様に水平
シフトレジスタに同期して映像信号は順次偶数行目の画
素電極４に記録される。

【０００８】このように転送される信号電圧に対して、
セルを構成する液晶分子が動くことで、別にクロスポラ
ライザの関係で設けた偏向板の方向により、液晶セルの
透過率が変化する。この様子を図１４に示す。

【０００９】図１４で横軸に示した信号電圧値Ｖ_SIG
は、用いる液晶によって、その内容が異なることが知ら
れている。例えば、上記ＴＮ液晶を用いた場合は、その
値は、実効電圧値（Ｖ_rms ）として定義される。この値
の定性的な説明は、図１５（ａ）で示される。すなわ
ち、液晶にＤＣ成分が印加されるのを防止するため、１
フレーム毎にその信号電圧の極性を変えて信号が印加さ
れるが、液晶自身は、図中の斜線部分で示したＡＣ電圧
成分に対応して動作するのである。したがって、実効電
圧Ｖ_rms は、２フレーム分の時間をｔ_F 、液晶に転送さ
れる信号電圧をＶ_LC（ｔ）とすると、次式で表わされ
る。

【００１０】

【外１】

【００１１】奇数行と偶数行を交互に表示することで、
見かけ上の垂直解像度を向上することができる。

【００１２】また、水平方向の解像度を向上する手段と
して、図１１に示したように行ごとに画素の位置をたと
えば０．５画素分ずらして配置する方法がある。こうす
ることで、たとえば奇数行のある画素とその隣りの画素
の間を、水平方向の間隔で見ていくと、偶数行の画素が
埋めていることになり、見かけ上水平解像度が向上す
る。この時、図１３のタイミング図で示したように、奇
数行と偶数行の画素の空間的なずれに合わせて奇数フィ
ールドと偶数フィールドとで水平走査パルスのタイミン
グをずらす必要がある。

【００１３】

【発明が解決しようとしている課題】しかしながら、こ
のようなインターレス駆動タイミングを液晶表示装置に
用いた時、フリッカが発生するといった問題点があっ
た。

【００１４】一般に液晶表示装置は先に述べたように、
液晶にＤＣ成分が印加されて液晶が焼きつくのを防ぐた
めに、信号電圧の極性を変えて信号が印加される。イン
ターレス駆動を行った場合、極性の切り換え周期は２フ
ィールドごと、たとえばＮＴＳＣ規格で動作させた場
合、約１／３０秒ごとになる。極性の切り換え時には液
晶セルの透過率に若干の変化が生じ、約１／３０秒周期
ではこの変化が人間に認識されてしまい、明るさのちら
つき、フリッカとなる。フリッカをなくすために信号電
圧の極性切り換え周期を早くする手段としては、液晶表
示装置の外部もしくは内部にメモリを持ち、奇数行と偶
数行を１フィールド期間内に交互に書き込んでゆくノン
インターレス駆動法があるが、メモリが必要であるため
コストが高い、書込み速度が２倍速い必要がある、とい
った問題点があった。また、奇数行と偶数行とに同じ映
像信号を書込むことで極性反転周期を２分の１の約１／
６０秒ごととする２線同時駆動法も考案されているが、
先に述べたような水平解像度を向上するために奇数行と
偶数行とで画素をずらして配置した時、ずれた２つの画
素に同じ映像信号が書込まれるため、かえって水平解像
度を低下させてしまうといった問題点があった。

【００１５】また、特許出願公開平４−３０９２号公報
で、２組のドライバーを用意し、各ドライバーに入力さ
れる映像信号の極性を互いに反転させ、表示列ごとに異
なる極性の映像信号を入力する事でフリッカを低減する
方法が提案されている。しかし、この方法でもインター
レス駆動タイミングで書き込みを行えば、各画素ごとの
極性反転周期は２フィールドごと、たとえばＮＴＳＣ規
格の場合約１／３０秒ごとである事には変わらず、本質
的にフリッカの問題が解決するものではない。また、約
１／６０秒ごとに極性を反転する駆動を行う場合、先に
述べたようにメモリ付加によるコストアップや、水平解
像度の低下といった問題が同様に生じる。

【００１６】

【課題を解決するための手段】本発明者らは、上記の課
題を解決するために鋭意努力した結果、以下の発明を得
た。すなわち、本発明のアクティブマトリックス液晶表
示装置は、データ信号配線と走査信号配線とで定まる位
置に配置したスイッチング素子、前記スイッチング素子
と画素電極を備える素子基板、及び前記画素電極に対向
する対向電極を備える対向基板を有するアクティブマト
リックス液晶表示装置において、前記走査信号配線をた
がいに隣接する第１の走査信号配線と第２の走査信号配
線に分け、第１の走査信号配線で選択する第１の画素電
極と第２の走査信号配線で選択する第２の画素電極とを
空間的にずらして配置し、前記データ信号配線をたがい
に隣接する第１のデータ配線と第２のデータ配線に分
け、前記スイッチング素子を介して前記第１の画素電極
を前記第１のデータ配線に接続し、前記スイッチング素
子を介して前記第２の画素電極を前記第２のデータ配線
に接続し、且つ、前記第１のデータ配線を、同一のシフ
トレジスタによって駆動される第１及び第２の転送スイ
ッチのうち、第１の転送スイッチを介して映像信号入力
端子に接続すると共に、前記第２のデータ配線を前記第
２の転送スイッチ及び映像信号遅延回路を介して前記映
像信号入力端子に接続し、前記映像信号遅延回路は、第
１の画素電極と第２の画素電極とを空間的な位置ずれ量
に応じて、映像信号を遅延する手段を有することを特徴
とするアクティブマトリックス液晶表示装置である。

【００１７】

【実施例】

（第１実施例）図１は本発明の特徴をもっとも良く表わ
す図面であり、同図において、３（ＯＤＤ）は奇数行目
の画素と接続する信号線、３（ＥＶＥＮ）は偶数行目の
画素と接続する信号線である。５（ＯＤＤ）、５（ＥＶ
ＥＮ）は、水平シフトレジスタであり、それぞれは映像
信号転送スイッチ７を駆動して映像信号入力端８から映
像信号を信号線３（ＯＤＤ）、３（ＥＶＥＮ）を通して
各画素に転送してゆくものである。

【００１８】図２に本発明のアクティブマトリックス液
晶表示素子の駆動パルスタイミングを示す。フリッカを
なくすために、映像信号はフィールド周期（ＮＴＳＣ規
格で約１／６０秒）ごとに極性を切り換える。

【００１９】たとえばまず、奇数フレーム期間に、図２
に示したように、ある一水平走査期間に奇数行目（ＯＤ
Ｄ１）と偶数行目（ＥＶＥＮ１）の走査線にほぼ同時に
走査信号を送り、隣接する２行のスイッチング素子１を
導通させる。

【００２０】その間に、図３のタイミング図に示したよ
うに、液晶に記録されるべき映像信号は、その映像に同
期した水平走査パルスを出す水平シフトレジスタ５によ
って順次駆動される転送スイッチ７を介して各画素の画
素電極４に映像信号が記録される。さらに詳しく説明す
ると、まず水平シフトレジスタ５（ＥＶＥＮ）からのパ
ルスＳ１により、転送スイッチ７（１）が導通し、映像
信号が画素電極４（１）に書込まれる。

【００２１】次のタイミングで水平シフトレジスタ５
（ＯＤＤ）からのパルスＳ２により、転送スイッチ７
（２）が導通し、映像信号が画素電極４（２）に書込ま
れる。このように、２組の水平シフトレジスタを用い
て、各画素の水平方向の空間位置に対応したタイミング
の映像信号を各画素に書込むことで、０．５画素画素ず
らしをした従来型に比較し軸水平解像度が向上し、映像
信号の極性反転周期を早め、フリッカをなくすことがで
きる。

【００２２】図４は本実施例の画素部の構造を示す模式
図である。スイッチング素子はＴＦＴで構成している。
同図ｂ、ｃはそれぞれ同図ａのＡ−Ａ′、Ｂ−Ｂ′断面
模式図である。同図において、４０１はゲート電極、４
０２は半導体層、４０３はソース電極、４０４はドレイ
ン電極である。４０５は層間絶縁層、４０６は基板、４
０７は配向膜、４０８は液晶材、４０９は対向透明電
極、４１０は層間膜、４１１は遮光層、４１２はカラー
フィルター層である。モノクロ表示パネルの場合には、
このカラーフィルタ層は存在しない。４１３は対向透明
基板である。

【００２３】図４に示したように、絶縁性の透明基板４
０６上に形成した半導体層４０２に層間絶縁膜４０５を
介してゲート電極４０１が形成され、更に層間絶縁層４
０５を被覆した後、該層間絶縁層４０５にコンタクトホ
ールを穿ってソース電極４０３、及びドレイン電極４０
４が形成される。通常、半導体層４０２の素材として
は、多結晶のＳｉや非結晶のＳｉ（ａ−Ｓｉ）、或いは
単結晶Ｓｉが用いられ、ゲート電極４０１及び走査線２
の素材としては多結晶Ｓｉや蒸着の容易なａ−Ｓｉ、或
いはＡｌなどの金属が用いられる。また、ソース電極４
０３及び信号線３はＡｌ等金属で、ドレイン電極４０４
及び画素電極４は透明なＩＴＯ（ＩｎｄｉｕｍＴｉｎ
Ｏｘｉｄｅ）などが用いられている。図４では各信号
線を異なる層（Ａｌ１、Ａｌ２等）から形成される例を
示したが、同一層で異なる配線層で形成しても良いこと
は言うまでもない。

【００２４】ＴＦＴ基板とは別に、対向基板４１３上に
は、遮光層４１１がクロム（Ｃｒ）などを用いて形成さ
れ、その上にカラーフィルタ層４１２が形成される。更
に層間膜４１０を被覆した後、該層間膜上に対向透明電
極が形成される。対向電極の素材としては、ＩＴＯ等が
用いられる。遮光層はＴＦＴ基板側、あるいは両基板に
形成しても良いことは言うまでもない。

【００２５】ＴＦＴ基板及び対向基板の表面にはそれぞ
れ配向膜４０７が塗布される。配向膜４０７にはポリイ
ミドなどが用いられる。配向膜４０７に配向処理をほど
こした後、両基板はギャップ材を介して貼り合わされ、
その間に液晶材４０８が封入される。

【００２６】図４の断面模式図で示したように、信号線
３を２組配置し、奇数行と偶数行とで交互にそれらをソ
ース電極４０３に接続する構造をとる事で、先に説明し
たような、高解像度でかつフリッカのない画像表示を実
現する事ができる。また、先にタイミングで説明したよ
うに、画素ＴＦＴは１水平期間、導通しており、各画素
電極への書込み時間は十数μＳ〜数十μＳと十分な時間
が確保でき、各画素電極に所望の映像信号を書き込むこ
とができる。これにより各画素間のバラツキが少なく、
高コントラストな表示が実現できた。

【００２７】図４では、２組の信号線を積層した構造を
示したが、同一平面上に同じプロセスで同時に形成して
も、本発明の効果はなんら変わるものではない。

【００２８】又、図４には２線の信号配線のうち上部配
線が直接ＴＦＴのドレインと接続されているが、下部配
線層を介してドレイン部と接続しても良いことは言うま
でもない。

【００２９】ここで、スイッチング素子にＭＩＭなどの
２端子型のダイオード動作する素子を配し、対向電極に
走査信号配線を施しても良い。

【００３０】（第２実施例）図５は第２実施例の特徴を
最もよくあらわす図である。同図ｂ、ｃはそれぞれ同図
ａのＡ−Ａ′、Ｂ−Ｂ′断面模式図である。本実施例
は、絶縁膜を介して画素電極と、２組の信号線のうちの
１組をスイッチング素子として設けるＴＦＴと反対の面
に設けた例である。

【００３１】画素電極をＴＦＴと反対の面に配置する事
で、画素電極周囲の段差が軽減され、より良好な配向処
理が行える。一般に段差の急峻なところでは、配向不良
が発生し、液晶分子が印加電圧に応じて動いてくれず、
たとえばノーマリホワイトモードで黒表示を行った時に
配向不良か所が局所的に白抜けし、コントラストを低下
させてしまうといった問題点があった。また段差の大小
で液晶の厚みが局所的にばらつき、リタゼーションと呼
ばれる透過率のずれが生じるといった問題点があった。
実施例１では画素電極を形成する面に、ＴＦＴ及び２組
の信号線を積層して形成しているため、段差の平坦化工
程が必須であったが、本第２実施例はこの問題も合わせ
て解決している。また２組の信号線をそれぞれ反対の面
に形成した事で、配線の自由度が向上し、実施例１では
信号線３（１）がソース電極４０３と接続するところで
は、配線のショートを避けるために信号線３（２）はソ
ース電極４０３の外周を配線する必要があったが、本第
２実施例では２組の信号線は互いに他の経路を防げるも
のではないので、それぞれ最適な配線が可能であり、画
素の開口率を向上する事ができる。

【００３２】図６に本実施例の構造を実現するための製
法の模式説明図を示す。同図に示したように、まず、同
図（ａ）のようなＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎ
ｓｖｌａｔｏｒ）基板を用意する。５０４はＳｉ層、５
０１はＳｉＯ₂ 等の絶縁層、５０５は基板である。次に
Ｓｉ層５０４をエッチングしてＴＦＴ形成領域を残す
（同図（ｂ））。Ｓｉ層５０４を熱酸化してゲート絶縁
膜を形成後、多結晶Ｓｉ等を堆積、エッチングしてゲー
ト電極４０１を形成し、イオン注入によりソース、ドレ
インを形成する（同図（ｃ））。

【００３３】更に層間絶縁層４０５を被覆した後、該層
間絶縁層４０５にコンタクトホールを穿ってソース電極
４０３、及び信号線３（１）を形成し、その上にまた層
間絶縁膜４０５を被覆する（同図（ｄ））。この後、同
図（ｅ）に示すように基板上部に接着層５０２を介して
透明基板５０３を接着する。更にＳｉ基板５０５の裏面
を研磨、エッチング等により除去して絶縁膜５０１を露
出させる。この工程後、裏面に信号線３（２）、および
画素電極４を形成する（同図（ｆ））。フィルター基板
の工程は第１実施例と重複するので説明を省略する。

【００３４】一例としてＳＯＩ基板を用いた製法を説明
したが、ガラス基板上にＴＦＴを形成後、同様に接着、
裏面の研磨・エッチング等を行う事で、本発明の構造を
実現することもできる。

【００３５】ここで、スイッチング素子にＭＩＭなどの
２端子型のダイオード動作する素子を配し、対向電極に
走査信号配線を配しても良い。

【００３６】（第３実施例）図７は第３実施例の特徴を
もっとも良くあらわす図である。同図ｂ、ｃはそれぞれ
同図ａのＡ−Ａ′、Ｂ−Ｂ′断面模式図である。なお、
（ｂ）、（ｃ）では配向膜以降の層は簡略化のため省略
した。本実施例は、第２実施例に加えて、画素電極と並
列に蓄積容量を形成し、かつ、ＴＦＴ基板側に遮光層を
形成したものである。同図において、７０１はゲート電
極４０１と同一工程で形成される電極である。電極４０
１はＴＦＴのドレインとの間に容量を形成し、画素電極
４に並列に接続される蓄積容量となる。また、遮光層４
１１と画素電極４との間にも同様に蓄積容量が形成され
る。以上を等価回路で示すと、図８のようになる。

【００３７】一般にＴＦＴにはゲート・ソース間の寄生
容量（以下Ｃｇｓ）が存在する。このＣｇｓを通して、
ゲート電圧の変化が画素電極４の電位のシフトを引きお
こす。画素電位がシフトすると液晶４０８に直流電圧が
印加される場合が生じ、残像が発生したり、液晶が焼き
ついて信頼性上問題となる。画素ごとに蓄積容量を置く
ことで、寄生容量Ｃｇｓによる電位のシフトを小さく抑
える事ができる。また、ＴＦＴのリークにより画素電位
が低下するとコントラストが悪くなる。この問題に対し
ても蓄積容量を設けて画素容量を大きくする事で画素電
位の低下を小さく抑える事ができる。

【００３８】本実施例の構造をとる事で、更に画質を向
上させる事ができる。また、遮光層４１１及び遮光層４
１１と画素電極との間の層間膜は１０００オングストロ
ーム前後の極薄膜であるので、画素電極４周囲の段差を
増大させることはない。

【００３９】（第４実施例）図９は第４の実施例の特徴
を最も良くあらわした図である。本実施例は、映像信号
の遅延手段９０１を設ける事で、１組の水平シフトレジ
スタでも、各画素の水平方向の空間位置に対応したタイ
ミングの映像信号を各画素に書き込む事ができるように
したものである。図１０にその動作タイミングを示す。
遅延手段９０１により、映像信号は画素の空間位置のず
れ量に対応して遅延させられる。水平シフトレジスタ５
からのパルスＳ１により、転送スイッチ７（１）、７
（２）が導通する。この時、遅延した映像信号は転送ス
イッチ７（１）、信号線３（ＥＶＥＮ）を通って画素電
極４（１）に書き込まれる。外部から入力した映像信号
は転送スイッチ７（２）、信号線３（ＯＤＤ）を通って
画素電極４（２）に書込まれる。このように、映像信号
の遅延手段を設ける事で、１組のシフトレジスタでも同
様の効果を得る事ができる。これにより、表示装置の駆
動パルス削減によるシステムの簡略化、及びシフトレジ
スタ削減による製造歩留まりの向上をはかる事ができ
る。

【００４０】（第５実施例）図１６は第５の実施例の特
徴を最も良くあらわした図である。同図ｂは同図ａのＡ
−Ａ′断面模式図である。本実施例は、本発明を反射型
液晶表示装置に応用した実施例である。同図において、
基板４０６はガラス基板、もしくは半導体基板が用いら
れる。画素電極４は高反射率のＡｌなどの材料が用いら
れる。液晶材４０８にはゲストホスト型の液晶、ポリマ
分散型液晶等を用い、反射型の動作を実現している。反
射型の長所として、画素電極が不透明であるため、開口
率に影響することなく画素電極の下も広く配線層として
利用することができる。そのため、本実施例では、偶数
行目の画素と接続する信号線と奇数行目の画素と接続す
る信号線とを同一プロセスで形成しても開口率にはなん
ら影響する事はなく、ローコストのプロセスで、本発明
の構造を実現することができる。

【００４１】また、基板として半導体基板を用いた場
合、図１６−ｃの断面模式図に示したように半導体基板
に直接画素ＴＦＴをつくり込むことも可能である。基板
として単結晶半導体基板を用いた場合、シフトレジスタ
などの周辺回路を基板に直接形成した単結晶トランジス
タを用いて形成する事ができる。単結晶トランジスタは
多結晶、非結晶を用いたトランジスタに較べ、キャリア
移動度が高く、高速の動作が可能であり、周辺回路のワ
ンチップ化、表示素子の多画素化、高密度化に有利であ
る。

【００４２】図１６−ｂ、ｃの模式断面図では凹凸のあ
る上に画素電極４を配置しているが、画素電極４の形成
前に平坦化膜成膜、エッチング、研磨などによって平坦
化を行った上で画素電極４を形成する事で、電極周囲の
段差を軽減でき、より良好な配向処理を行うことができ
る。また、リタゼーションの問題も発生しない。画素電
極とＴＦＴを接続するコンタクト部にＷなどの金属を埋
め込んだ上に画素電極を形成することで、さらに平坦性
を向上させることも可能である。

【００４３】図１６−ｄに示したように、反射型の画素
電極をＴＦＴと反射の面に配置しても本発明の効果は変
わるものではない。画素電極をＴＦＴと反対の面に配置
することで、特別な平坦化処理を行うことなく、第２実
施例と同様に電極周囲の段差を軽減でき、より良好な配
向処理を行うことができる。画素電極とＴＦＴを接続す
るコンタクト部にＷなどの金属を埋め込んだ上に画素電
極を形成することで、さらに平坦性を向上させることも
可能である。

【００４４】図１７は反射型液晶表示装置に本発明を応
用した別の実施例であり、同図ｂは同図ａの断面模式図
である。本実施例では、信号配線として、半導体層を用
いている。絶縁透明基板４０６上に形成した半導体層を
パターニングし、ＴＦＴとなる半導体層と同時に信号配
線を半導体層で形成する。配線の抵抗を下げるために、
パターニングした半導体層上にＴａやＴｉ、Ｗなどの金
属膜を形成し、熱処理を行ってシリサイドを形成しても
良い。同図のような構造をとることで前記の実施例にく
らべ、プロセス工程を減らすことができ、また、前記実
施例では信号配線とＴＦＴの接続部にあった段差を低減
することができ、より良好な表示を実現することができ
る。

【００４５】（第６実施例）図１８は第６の実施例の特
徴を最もよくあらわす模式断面図である。本実施例は単
結晶半導体基板を用いて透過型の液晶表示装置を実現し
た実施例である。なお、簡略化のために、配向膜以降の
層は省略した。本実施例では高速性が要求されるシフト
レジスタなどの周辺回路は半導体基板に直接形成した単
結晶トランジスタを用いて構成し、駆動タイミングにお
いて比較的低速度でも良い画素ＴＦＴを絶縁膜上に堆積
した多結晶、もしくは非結晶半導体層を活性層として形
成することで、安価な半導体基板を用いて、高速な周辺
回路をワンチップ化した透過型液晶表示装置を実現した
ものである。周辺回路としてはシフトレジスタ以外にレ
ベルシフト回路を内蔵させＴＴＬ駆動可能にするもの、
反転駆動用ドライバー、バッファメモリ等も含めても良
い。また、シフトレジスタのかわりにデコーダ回路を内
蔵してもよい。同図において１８０１は半導体基板、１
８０２は半導体の選択酸化等で形成した絶縁層、１８０
３は周辺回路を構成する単結晶トランジスタ、１は絶縁
層１８０２上に形成された画素ＴＦＴである。図１９に
本構造の一製法の説明図を示す。

【００４６】図１８には、１８０２上に直接ＴＦＴが形
成されているが、１８０２上にＬｐ−ＳｉＮ膜を形成し
再度酸化膜を形成しその上にＴＦＴを設けても良いこと
は言うまでもない。このような構成にすることにより膜
応力がまし、図１８のように画素部のＳｉ基板をくりぬ
いた時画素部の膜がはるようにすることができ、良好な
画像表示実現した。

【００４７】まず、半導体基板の選択酸化等により、絶
縁領域と半導体領域を形成する（同図（ａ））。保護の
絶縁膜形成後、多結晶もしくは非結晶半導体層を堆積、
パターニングする。保護絶縁膜剥離後、熱酸化によりゲ
ート酸化膜を形成する（同図（ｂ））。次に、ゲート電
極、ソース・ドレイン拡散層、引き出し配線等を形成し
て単結晶トランジスタ１８０３、及び画素ＴＦＴ１を形
成する（同図（ｃ））。その後、研磨、もしくはエッチ
ング等により画素領域の半導体基板部を除去して透過型
の表示装置を構成するものである（図１８）。

【００４８】本実施例は例えば透明な、もしくは高反射
率の画素電極を画素領域の半導体基板部を除去した後に
ＴＦＴと反対の面に形成することで、先の実施例で述べ
たように画素電極周囲の段差を軽減でき、かつ、高速な
周辺回路をワンチップ化した透過型、もしくは反射型の
表示装置を実現することが可能である。

【００４９】（第７実施例）図２０は第７の実施例の特
徴を最もよくあらわした図である。本実施例は本発明を
カラー表示装置に応用した一例である。同図に示したよ
うに、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色ごとに映像
信号の遅延手段９０１を設けることで、第２実施例と同
様に７組の水平シフトレジスタで本発明の効果を実現す
ることができる。

【００５０】勿論、第１の実施例で示したように、２組
の水平シフトレジスタを用いても良い。

【００５１】また、図は示していないが、ひとつの映像
信号遅延手段９０１にＲ、Ｇ、Ｂを順次切り換えて入力
する事によっても同様の効果を得ることができる。

【００５２】

【発明の効果】以上説明したように奇数行と偶数行と
で、それぞれに接続するスイッチング素子に接続する信
号配線を異ならしめ、それぞれ独立に画素を空間配置に
対応した映像信号を供給する事で、高解像度でかつフリ
ッカのない画像表示を簡便に得ることができる。又、外
部に専用メモリ等を特別な手段を設ける必要はなく低コ
スト化も図れる利点を有する。

【００５３】本発明により、高画質の液晶ＴＶ、液晶プ
ロジェクションＴＶ、液晶ビューファインダ、液晶ヘッ
ドマウントディスプレイ、コンピュータディスプレイ等
を実現することができる。

【図面の簡単な説明】

【図１】第１実施例の等価回路図。

【図２】第１実施例の動作タイミング図。

【図３】第１実施例の動作タイミング図。

【図４】第１実施例の上面模式図及び模式断面図。

【図５】第２実施例の上面模式図及び模式断面図。

【図６】第２実施例の製法の説明図。

【図７】第３実施例の上面模式図及び模式断面図。

【図８】第３実施例の画素部の等価回路図。

【図９】第４実施例の等価回路図。

【図１０】第４実施例の動作タイミング図。

【図１１】従来の液晶表示装置の等価回路図。

【図１２】従来の液晶表示装置の動作タイミング図。

【図１３】従来の液晶表示装置の動作タイミング図。

【図１４】液晶セルの透過率変化図。

【図１５】液晶セルの動作説明図。

【図１６】第５実施例の上面模式図及び模式断面図。

【図１７】第５実施例の上面模式図及び模式断面図。

【図１８】第６実施例の模式断面図。

【図１９】第６実施例の製法の説明図。

【図２０】第７実施例の等価回路図。

【符号の説明】

１スイッチング素子２走査線３信号線４画素電極５水平シフトレジスタ６垂直シフトレジスタ７映像信号入力端９０１映像信号の遅延手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−170520（ＪＰ，Ａ) 特開昭63−285593（ＪＰ，Ａ) 特開平６−11729（ＪＰ，Ａ) 特開昭63−116190（ＪＰ，Ａ) 特開平３−50528（ＪＰ，Ａ) 特開平２−159766（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G02F 1/133 550 G02F 1/1343 G02F 1/1365

Claims

(57)【特許請求の範囲】

【請求項１】データ信号配線と走査信号配線とで定ま
る位置に配置したスイッチング素子、前記スイッチング
素子と画素電極を備える素子基板、及び前記画素電極に
対向する対向電極を備える対向基板を有するアクティブ
マトリックス液晶表示装置において、前記走査信号配線をたがいに隣接する第１の走査信号配
線と第２の走査信号配線に分け、第１の走査信号配線で
選択する第１の画素電極と第２の走査信号配線で選択す
る第２の画素電極とを空間的にずらして配置し、前記デ
ータ信号配線をたがいに隣接する第１のデータ配線と第
２のデータ配線に分け、前記スイッチング素子を介して
前記第１の画素電極を前記第１のデータ配線に接続し、
前記スイッチング素子を介して前記第２の画素電極を前
記第２のデータ配線に接続し、且つ、前記第１のデータ
配線を、同一のシフトレジスタによって駆動される第１
及び第２の転送スイッチのうち、第１の転送スイッチを
介して映像信号入力端子に接続すると共に、前記第２の
データ配線を前記第２の転送スイッチ及び映像信号遅延
回路を介して前記映像信号入力端子に接続し、前記映像
信号遅延回路は、第１の画素電極と第２の画素電極とを
空間的な位置ずれ量に応じて、映像信号を遅延する手段
を有することを特徴とするアクティブマトリックス液晶
表示装置。
【請求項２】前記スイッチング素子は３端子型のトラ
ンジスタ動作する素子であり、前記対向電極は共通電極
である請求項１に記載のアクティブマトリックス液晶表
示装置。
【請求項３】前記スイッチング素子は２端子型のダイ
オード動作する素子であり、前記対向電極が前記走査信
号配線になる請求項１に記載のアクティブマトリックス
液晶表示装置。
【請求項４】前記第１のデータ信号配線と前記第２の
データ信号配線を同じ層に形成する請求項１乃至３に記
載のアクティブマトリックス液晶表示装置。
【請求項５】前記第１のデータ信号配線と前記第２の
データ信号配線を異なる層に形成する請求項１乃至３に
記載のアクティブマトリックス液晶表示装置。
【請求項６】絶縁層の表面に前記画素電極を設け、前
記絶縁層の裏面に前記スイッチング素子を設ける請求項
１乃至５に記載のアクティブマトリックス液晶表示装
置。
【請求項７】前記素子基板あるいは対向基板の一方に
反射電極を設ける請求項１乃至７に記載のアクティブマ
トリックス液晶表示装置。
【請求項８】前記素子基板上のスイッチング素子に電
位を印加する周辺回路部を単結晶Ｓｉ、前記スイッチン
グ素子を多結晶Ｓｉで構成する請求項１乃至８に記載の
アクティブマトリックス液晶表示装置。
【請求項９】前記スイッチング素子を支える、引っ張
り応力を有する薄膜を形成する請求項１乃至９に記載の
アクティブマトリックス液晶表示装置。