JP4812837B2 - アクティブマトリクス基板およびそれを備えた表示装置 - Google Patents

Description

本発明は、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス基板、および、それを備えた液晶表示装置等のアクティブマトリクス型の表示装置に関する。

アクティブマトリクス基板は、液晶表示装置やＥＬ（Electroluminescence）表示装置等のアクティブマトリクス型表示装置において広く用いられている。例えばアクティブマトリクス型の液晶表示装置では、液晶パネルとその駆動回路から主要部が構成されており、液晶パネルは、通常、スイッチング素子としての薄膜トランジスタ（Thin Film Transistor。以下「ＴＦＴ」と略記する。）や画素電極等を含む画素回路がマトリクス状に配置されたアクティブマトリクス基板と、ガラス等の透明な絶縁性基板上に全面にわたって対向電極や配向膜が順次積層された対向基板と、両基板の間に挟持された液晶層と、両基板のそれぞれの外表面に貼り付けられた偏光板とから構成される。

図２９は、上記のような液晶表示装置に用いられる従来のアクティブマトリクス基板７００の構造を示す平面図であり、１つの画素に相当する部分のパターン構成を示している。アクティブマトリクス基板７００は、複数のデータ信号線７１５と、当該複数のデータ信号線７１５と交差する複数の走査信号線７１６と、当該複数のデータ信号線７１５と当該複数の走査信号線７１６との各交差点近傍に形成されたスイッチング素子としてのＴＦＴ７１２と、画素電極７１７とを備える。走査信号線７１６はＴＦＴ７１２のゲート電極を兼ねており、ＴＦＴ７１２のソース電極７１９がデータ信号線７１５に接続され、ドレイン電極７０８がドレイン引き出し電極７０７を介して画素電極７１７に接続される。ドレイン引き出し電極７０７と画素電極７１７との間に配される絶縁膜には穴が開けられており、これによってドレイン引き出し電極７０７と画素電極７１７とを接続するコンタクトホール７１０が形成されている。画素電極７１７はＩＴＯ（Indium Tin Oxide）等の透明電極であり、当該アクティブマトリクス基板７００を含む液晶パネルの後方からの光（バックライト光）を透過させる。

このアクティブマトリクス基板７００においては、走査信号線７１６に与えられる走査信号としてのゲートオン電圧によってＴＦＴ７１２がオン状態（ソース電極７１９とドレイン電極７０８とが導通した状態）となり、この状態においてデータ信号線７１５に与えられるデータ信号が、ソース電極７１９、ドレイン電極７０８およびドレイン引き出し電極７０７を介して画素容量（画素電極７１７と対向電極によって形成される容量）に書き込まれる。なお、このアクティブマトリクス基板７００には、走査信号線７１６に沿って保持容量線７１８が形成されており、この保持容量線７１８は、ＴＦＴ７１２のオフ期間中における液晶層の自己放電を回避する等の機能を有する。

このようなアクティブマトリクス基板７００を用いた液晶表示装置は、表示品位の劣化を防止するために、通常、交流電圧で駆動され、アクティブマトリクス基板７００に液晶層を挟んで対向する対向基板に設けられた対向電極（「共通電極」ともいう）に印加される対向電圧を基準電位として、画素電極に一定時間ごとに正極性電圧と負極性電圧が交互に供給され、例えば２水平期間ごとに極性を反転する技術（以下「２Ｈ反転駆動」という）が提案されている（例えば日本の特開平８−４３７９５号公報（特許文献２））。

しかしながら、この２Ｈ反転駆動での極性反転の単位である２ラインのうち１ライン目の駆動では、当該１ライン目の駆動開始直前にデータ信号線への印加電圧の極性が反転するのに対し、当該２ラインにおける１ライン目の駆動から２ライン目の駆動に移行するときにはデータ信号線への印加電圧の極性は反転しない。このため、１ライン目の駆動では、２ライン目の駆動に比べてデータ信号線への充電に時間を要し、その結果、１ライン目と２ライン目とでは画素容量における充電量に差が生じる。この充電量の差は、１フレームにおいて極性反転単位の１ライン目に相当するＮ番目のラインの画素と、極性反転単位の２ライン目に相当する（Ｎ＋１）番目のラインの画素との間の輝度差として現れ、ライン状の横筋ムラが視認されることになる。

そこで、データ信号を１水平期間毎のブランキング期間に正極性と負極性の間のある中間電位とすることで充電特性を均一にする方法が提案されている（日本の特開２００４−６１５９０号公報（特許文献３））。
日本の特開平９−１５２６２５号公報 日本の特開平８−４３７９５号公報 日本の特開２００４−６１５９０号公報 日本の特開平９−２４３９９８号公報 日本の特開２００２−２６８６１３号公報

ところで、液晶パネルのデータ信号線に印加されるデータ信号の極性が１または２水平期間毎に反転すると共にデータ信号線毎にも反転するドット反転駆動方式が採用されたアクティブマトリクス型の液晶表示装置において、消費電力を低減するためにデータ信号Ｓ（１）〜Ｓ（Ｎ）の極性反転時に隣接データ信号線間を短絡するという方式（以下「チャージシェア方式」という）が採用される場合がある。２水平期間毎にデータ信号の極性が反転されるドット反転駆動方式（以下「２Ｈドット反転駆動方式」という）の液晶表示装置においてチャージシェア方式を採用した場合、２水平期間毎に隣接データ信号線が短絡される。したがって、この場合も、極性反転単位としての２ラインの間で画素容量の充電量に差が生じ、ライン状の横筋ムラが視認されることがある。

このような２Ｈドット反転駆動の液晶表示装置において、隣接データ信号線間を２水平期間毎ではなく１水平期間毎に短絡することで、上記特許文献３（日本の特開２００４−６１５９０号公報）の技術と同様に、極性反転単位としての２ラインの充電特性を均一化（画素容量の充電量の差を解消）することができる。しかし、隣接データ信号線の短絡によって電荷が再分配されて各データ信号線の電位が一定値に落ち着くまでの時間が、極性反転単位としての２ラインのうちの１ライン目と２ライン目とで異なる。このため、電荷再分配のために隣接データ信号線が短絡される期間（以下「チャージシェア期間」という）において、図９に示すようにデータ信号線の電圧Ｖｓは、上記一定値すなわちデータ信号線電位の中央値（以下「ソースセンター電位」という）に到達せず、１ライン目の駆動開始前のチャージシェア期間直後の電位と、２ライン目の駆動開始前のチャージシェア期間直後の電位とが異なる。この場合、１ライン目と２ライン目の間で画素容量の充電量の差は十分には解消されず、ライン状の横筋ムラが依然として視認されることがある。

近年、液晶表示装置等のアクティブマトリクス型の表示装置において解像度の向上が進んでおり、また、動画性能の改善等のために駆動周波数を高めるという手法が採用されることもある。このため、画素データの画素容量への書き込みに確保可能な充電時間が短くなる傾向にある。充電時間が短くなると、充電不足のために画素容量に正しい画素データが書き込めない虞が生じると共に、十分なチャージシェア期間の確保も困難になって２Ｈドット反転駆動方式の液晶表示装置における上記問題がより顕在化する。また、十分なチャージシェア期間を確保できないために各データ信号線電位がソースセンター電位に達しない場合には、そのことが充電不足を悪化させる要因にもなる。このように解像度の向上や駆動周波数の上昇に伴って充電不足が問題になる点は、１Ｈドット反転駆動方式の液晶表示装置においても同様である。

これに対し日本の特開２００２−２６８６１３号公報（特許文献５）には、隣接するデータ信号線を短絡させるスイッチング素子が、データドライバ（データ信号線駆動回路）から遠い側の液晶パネルの端部付近に形成された液晶表示装置が開示されている。このような構成によれば、データドライバから遠くなるほど増加するデータ線の電圧の歪曲を改善させることができるので、液晶表示装置の大型化に伴って寄生容量が増大しデータ線にデータ電圧が十分に充電されないという問題を低減または解消することができる。また、チャージシェア方式が採用されない従来の液晶表示装置に比べて、データ線にデータ電圧を十分に充電させることができる。しかし、上記のように解像度の向上や駆動周波数の上昇に起因する充電不足は、この構成によっては解決できない。

以上のようにアクティブマトリクス基板を使用した従来の液晶表示装置においては、大型化や高解像度化が進み駆動周波数が上昇すると、画素容量における充電量の差や充電不足によって良好な画像の表示が困難となる。

そこで本発明の目的は、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても表示品質の低下が生じないアクティブマトリクス基板を提供することである。また、本発明の他の目的は、大型化や高解像度化が進み駆動周波数が上昇しても表示品質の低下が生じないアクティブマトリクス型の表示装置を提供することである。

本発明の第１の局面は、アクティブマトリクス基板であって、
複数のデータ信号線と、
前記複数のデータ信号線と交差する複数の走査信号線と、
前記複数のデータ信号線と前記複数の走査信号線との各交差点に対応して設けられ、対応する交差点を通過する走査信号線によってオンおよびオフされる画素スイッチング素子と、
前記画素スイッチング素子に対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、
前記複数のデータ信号線のそれぞれにつき当該データ信号線の延びる方向に２以上の所定数ずつ設けられたチャージシェア用スイッチング素子であって、オン状態のときに前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に短絡されるように前記複数のデータ信号線に接続されたチャージシェア用スイッチング素子と、
前記チャージシェア用スイッチング素子をオンおよびオフするためのチャージシェア用制御信号線と
を備え、
前記画素電極は、前記チャージシェア用制御信号線に重なるように配置されていることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記複数のデータ信号線のそれぞれは、互いに電気的に分離された第１および第２の信号線からなり、
前記チャージシェア用スイッチング素子は、前記第１および第２の信号線のそれぞれにつき前記データ信号線の延びる方向に２以上の所定数ずつ設けられていることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記チャージシェア用スイッチング素子は、前記データ信号線の延びる方向に略均等間隔で配置されていることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記チャージシェア用制御信号線は、前記複数の走査信号線にそれぞれ沿って配置された複数の制御信号線を含み、
前記チャージシェア用スイッチング素子は、前記複数のデータ信号線のそれぞれにつき前記複数の制御信号線に対応して設けられた複数のスイッチング素子を含み、
前記複数のスイッチング素子のそれぞれは、対応する制御信号線によってオンおよびオフされることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記チャージシェア用スイッチング素子は、前記複数のデータ信号線の一端近傍に配置されたスイッチング素子群と、前記複数のデータ信号線の他端近傍に配置されたスイッチング素子群とからなることを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
前記チャージシェア用制御信号線は、非表示領域において前記複数のデータ信号線と交差するように配置された非表示領域制御信号線を含み、
前記チャージシェア用スイッチング素子は、非表示領域に配置され前記非表示領域制御信号線によってオンおよびオフされるスイッチング素子群を含むことを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
前記チャージシェア用スイッチング素子を前記データ信号線に接続する電極部は、前記チャージシェア用制御信号線に重ならないように配置されていることを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
前記チャージシェア用スイッチング素子と、前記チャージシェア用スイッチング素子がオン状態のときに短絡させる２つの隣接データ信号線とを接続するための配線距離は、互いに等しいことを特徴とする。

本発明の第９の局面は、表示装置であって、
本発明の第１から第８の局面のいずれかに係るアクティブマトリクス基板と、
前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動回路と、
表示すべき画像を表す複数のデータ信号を、所定数のデータ信号線毎に極性が反転すると共に所定数の水平期間毎に極性が反転する電圧信号として生成し、当該複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に１水平期間毎に所定のチャージシェア期間だけ短絡されるように、前記チャージシェア制御信号線に与えるべきチャージシェア制御信号を生成するチャージシェア制御信号生成回路とを備えることを特徴とする。

本発明の第１０の局面は、本発明の第９の局面において、
前記データ信号線駆動回路は、２以上の所定数の水平期間毎に電圧極性が反転するように前記複数のデータ信号を生成することを特徴とする。

本発明の第１１の局面は、本発明の第９の局面において、
前記データ信号線駆動回路は、１水平期間毎に前記チャージシェア期間は、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線を互いに短絡するスイッチ回路を含むことを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
前記データ信号線駆動回路は、前記スイッチ回路によって前記複数のデータ信号線が互いに短絡されている時に前記複数のデータ信号線に固定電圧を与えることを特徴とする。

本発明の第１３の局面は、本発明の第１２の局面において、
前記固定電圧の値は、前記データ信号の最小値と最大値との間の中央値であることを特徴とする。

本発明の第１４の局面は、本発明の第９の局面において、
前記複数のデータ信号の直流レベルは、黒表示に対応し、
前記走査信号線駆動回路は、前記複数の走査信号線のそれぞれは各フレーム期間において少なくとも１回は前記チャージシェア期間以外の期間である有効走査期間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも１回は前記チャージシェア期間で選択状態となるように、前記複数の走査信号線を選択的に駆動することを特徴とする。

本発明の第１５の局面は、本発明の第１４の局面において、
前記走査信号線駆動回路は、前記有効走査期間で選択状態となった走査信号線を、当該選択状態から非選択状態に変化する時点から前記画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、前記チャージシェア期間で選択状態とすることを特徴とする。

本発明の第１６の局面は、本発明の第１５の局面において、
前記複数の走査信号線のそれぞれが前記有効走査期間で選択状態となる期間は、前記チャージシェア期間において前記複数の走査信号線のいずれかが選択状態となる期間と重ならないことを特徴とする。

本発明の第１７の局面は、本発明の第９の局面において、
前記データ信号線駆動回路は、
前記複数のデータ信号線に印加すべき前記複数のデータ信号を出力する複数のバッファと、
前記チャージシェア期間において前記複数のバッファを休止させる休止制御部とを含むことを特徴とする。

本発明の第１８の局面は、テレビジョン受信機であって、
本発明の第９の局面に係る表示装置を備えたことを特徴とする。

本発明の第１の局面によれば、各データ信号線はそれに隣接する他のデータ信号線に複数のチャージシェア用スイッチング素子を介して接続されているので、チャージシェア期間におけるデータ信号線間での電荷の移動が促進される。ここで、チャージシェア用スイッチング素子を１つのデータ信号線につき複数設けることは、１本のデータ信号線に充電されている電荷を細分化して各々のチャージシェア用スイッチング素子により移動させることに相当する。これにより、各データ信号線の電位を短い時間で中間電位（ソースセンター電位）に到達させることができる。その結果、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。
また本発明の第１の局面によれば、チャージシェア用制御信号線に重なるように画素電極が配置されることにより、画素領域として広い領域が確保されるので、開口率を大きくすることができる。

本発明の第２の局面では、各データ信号線は、互いに電気的に分離された第１および第２の信号線からなり、上下分割駆動方式に対応した構成となっているので、本発明の当該局面に係るアクティブマトリクス基板は、駆動周波数を高くし動画表示性能向上を目的とする表示装置に好適である。このようなアクティブマトリクス基板において、各データ信号線はそれに隣接する他のデータ信号線に複数のチャージシェア用スイッチング素子を介して接続されているので、チャージシェア期間におけるデータ信号線間での電荷の移動が促進される。これにより、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

本発明の第３の局面によれば、チャージシェア用スイッチング素子が、データ信号線の延びる方向に略均等間隔で配置されているので、表示装置の大型化や高解像度化が進んでも、チャージシェア期間において、データ信号線の電位をアクティブマトリクス基板全体で均一に中間電位に到達させることができる。

本発明の第４の局面によれば、各走査信号線に沿ってチャージシェアのための制御信号線が配設され、各データ信号線につき各制御信号線に対応してチャージシェアのためのスイッチング素子が設けられているので、各データ信号線につき走査信号線の数に等しい個数のスイッチング素子が存在し、これらのスイッチング素子によって、チャージシェア期間にデータ信号線間での電荷の移動が行われる。したがって、チャージシェア期間が短くなっても、またアクティブマトリクス基板が大型化しても、データ信号線の電位をアクティブマトリクス基板全体で均一に中間電位に到達させることができる。また、チャージシェアのためのスイッチング素子が画素毎に存在し、そのスイッチング素子をオンおよびオフするための制御信号線が１画素行毎に存在することから、チャージシェアのためのスイッチング素子や制御信号線の配置は、アクティブマトリクス基板によって形成されるべき画像の画素配置に整合しており、チャージシェアのためのスイッチング素子や制御信号線の追加によって画素配置の規則性が乱されることもない。

本発明の第５の局面によれば、データ信号線の一端近傍に配置されたスイッチング素子群とデータ信号線の他端近傍に配置されたスイッチング素子群とによって、チャージシェア期間にデータ信号線間での電荷の移動が行われる。したがって、データ信号線駆動回路内のスイッチ回路によってデータ信号線間での電荷の移動が行われる従来のチャージシェア方式に比べ、チャージシェア期間直後のデータ信号線の電位をアクティブマトリクス基板内で均一化することができる。

本発明の第６の局面によれば、非表示領域において非表示領域制御信号線によってオンおよびオフされるスイッチング素子を介してもチャージシェア期間にデータ信号線間で電荷の移動が行われる。これにより、開口率の低下を抑制しつつチャージシェア期間におけるデータ信号線間での電荷の移動を促進することができる。

本発明の第７の局面によれば、チャージシェア用スイッチング素子をデータ信号線に接続する電極部（接続電極部）は、チャージシェア用制御信号線に重ならないように配置されているので、チャージシェアのためのスイッチング素子としてのトランジスタのチャネル部で膜残り欠陥などにより当該ランジスタが短絡し常時同通する場合（トランジスタの短絡故障の場合）、レーザ照射等により接続電極部を分断することで当該短絡故障を修正することができる。また、このような配置構成は、チャージシェア用制御信号線とデータ信号線とが短絡する確率の低減にも有効である。

本発明の第８の局面によれば、チャージシェア用スイッチング素子と、それがオンすることによって短絡させるべき２つの隣接データ信号線とを接続するための配線距離は、互いに等しいので、チャージシェア期間において、隣接するデータ信号線間で電荷を対称的に移動させることができる。

本発明の第９の局面によれば、チャージシェア方式が採用されたアクティブマトリクス型表示装置において、データ信号の極性反転時のチャージシェア期間に各データ信号線が他の隣接するデータ信号線に短絡されて隣接データ線間で電荷が移動することにより、消費電力が低減される。また、例えば従来の２Ｈドット反転駆動方式の液晶表示装置では、極性反転の単位である２ラインの間で画素容量の充電量に差が生じ、ライン状の横筋ムラが視認されることがあったが、この表示装置では、各データ信号線が他の隣接データ信号線に短絡されるチャージシェア期間が１水平期間毎に設けられるので、このような充電量差やライン状の横筋ムラが抑制される。さらに、各データ信号線はそれに隣接する他のデータ信号線に複数のチャージシェア用スイッチング素子を介して接続されているので、チャージシェア期間におけるデータ信号線間での電荷の移動が短時間で行われる。その結果、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

本発明の第１０の局面によれば、データ信号の極性反転の周期が２水平期間以上となるので、データ信号線駆動回路での発熱量や消費電力を低減することができる。一般的には極性反転の周期が長くなるほど、すなわちｎＨドット反転駆動方式を採用した場合においてｎが大きくなるほど、データ信号線駆動回路での発熱量や消費電力が大きく低減される。また、本発明の第９の局面の場合と同様の理由により、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

本発明の第１１の局面によれば、データ信号線駆動回路内のスイッチ回路によっても、チャージシェア期間（１水平期間毎の所定期間）にアクティブマトリクス基板上のデータ信号線が互いに短絡されるので、データ信号線間での電荷の移動が更に促進される。

本発明の第１２の局面によれば、データ信号線駆動回路内のスイッチ回路によってアクティブマトリクス基板上のデータ信号線が互いに短絡されている時（チャージシェア期間）にそれらのデータ信号線に固定電圧が与えられるので、各画素形成部内の寄生容量に基づく引き込み電圧の階調依存性を補償するためにデータ信号の補正量が表示階調によって異なっても、チャージシェア期間直後の各データ信号線の電圧が常に同一の電圧となる。これにより、データ信号が表示階調に応じて補正されている場合であっても、ライン状の横筋ムラ発生を抑制することができる。

本発明の第１３の局面によれば、チャージシェア期間直後には各データ信号線の電位がデータ信号の最小値と最大値との間の中央値となるので、画素電極に印加すべきデータ信号の極性によらず画素容量の充電量を均一化することができる。

本発明の第１４の局面によれば、アクティブマトリクス基板上の複数のデータ信号線に印加される複数のデータ信号は所定数のデータ信号線毎に極性が反転する電圧信号であるので、当該複数のデータ信号線のそれぞれが他の隣接するデータ信号線に短絡される期間すなわちチャージシェア期間では、各データ信号線の電圧は、データ信号の直流レベルにほぼ等しくなる。これは、各データ信号線の電圧が黒表示に対応する値（黒電圧）となることを意味する。一方、各走査信号線は、画素値書込のために有効走査期間で選択されてから所定の画素値保持期間が経過した後に少なくとも１回はチャージシェア期間で選択状態となる。これにより、次に画素値書込のために有効走査期間で選択状態となるまでは黒表示の期間となるので、全ての表示ラインにつき同じ長さの黒挿入を行い、画素値書込のための画素容量での充電期間を短縮することなく、十分な黒挿入期間の確保によるインパルス化によって動画像の表示性能を改善することができる。また、黒挿入のためにデータ信号線駆動回路等の動作速度を上げる必要もない。

本発明の第１５の局面によれば、有効走査期間に選択状態とされた走査信号線は、当該選択状態から非選択状態に変化する時点から画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、チャージシェア期間で選択状態とされる。これにより、インパルス化のための黒表示期間において表示輝度を十分な黒レベルとすることができる。

本発明の第１６の局面によれば、各走査信号線が有効走査期間で選択状態となる期間は、チャージシェア期間で走査信号線のいずれかが選択状態となる期間と重ならないので、走査信号線を選択状態とするための電源の負荷が過度に大きくならず、有効走査期間における画素値書込のためのパルスおよびチャージシェア期間における黒電圧書込のためのパルスとして各走査信号に含まれるパルスの波形鈍りが低減される。これにより、黒表示期間において画素の輝度を十分な黒レベルとしつつ、画素値書込用パルスの波形鈍りによる画素容量の充電不足を抑制することができる。

本発明の第１７の局面によれば、各データ信号線が他の隣接するデータ信号線に短絡されるチャージシェア期間においてデータ信号線駆動回路内のバッファが休止状態となるので、データ信号線駆動回路の消費電力を低減することができる。

本発明の第１の実施形態におけるアクティブマトリクス基板のパターン構成の第１の例を示す平面図である。 上記第１の実施形態におけるアクティブマトリクス基板のパターン構成の第２の例を示す平面図である。 上記第１の実施形態におけるアクティブマトリクス基板のパターン構成の第３の例を示す平面図である。 上記第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 上記第１の実施形態におけるアクティブマトリクス基板の一部（４画素に相当する部分）の構成を示す等価回路図である。 上記第１の実施形態に係る液晶表示装置におけるソースドライバの構成を示すブロック図である。 上記ソースドライバの出力部の一構成例を示す回路図である。 上記第１の実施形態に係る液晶表示装置の動作を説明するための信号波形図（Ａ〜Ｆ）である。 チャージシェア方式が採用された従来の２Ｈドット反転駆動の液晶表示装置におけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。 上記第１の実施形態におけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。 アクティブマトリクス基板の画素回路（画素形成部）におけるＴＦＴのゲート・ドレイン間の寄生容量に起因して生じる引き込み電圧を説明するための電圧波形図（Ａ，Ｂ）である。 チャージシェアリング方式の液晶表示装置において引き込み電圧の階調依存性を補償するためにソース電圧が補正された場合の画素電圧およびソース電圧を示す電圧波形図（Ａ，Ｂ）である。 本発明の第２の実施形態に係る液晶表示装置におけるソースドライバの出力部の第１の構成例を示す回路図である。 上記第２の実施形態に係る液晶表示装置におけるソースドライバの出力部の第２の構成例を示す回路図である。 本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の第４の実施形態におけるゲートドライバの構成例を示すブロック図（Ａ，Ｂ）である。 上記第４の実施形態におけるゲートドライバの動作を説明するための信号波形図（Ａ〜Ｆ）である。 上記第４の実施形態に係る液晶表示装置の駆動方法を説明するための信号波形図（Ａ〜Ｈ）である。 上記第４の実施形態の変形例に係る液晶表示装置の走査信号を説明するための信号波形図（Ａ〜Ｇ）である。 上記第１の実施形態の第１の変形例に係る液晶表示装置の構成を示すブロック図である。 上記第１の変形例におけるアクティブマトリクス基板の一部（４画素に相当する部分）の構成を示す等価回路図である。 上記第１の実施形態の第２の変形例に係る液晶表示装置の構成を示すブロック図である。 上記第２の変形例におけるアクティブマトリクス基板の一部（２画素列に相当する部分）の構成を示す等価回路図である。 上記第１から第４の実施形態の他の変形例に係る液晶表示装置のソースドライバの出力部の構成を示す回路図である。 図２４に示すソースドライバの出力部における出力バッファの構成を示す回路図である。 本発明に係るアクティブマトリクス基板を使用したテレビジョン受信機用の表示装置の構成例を示すブロック図である。 本発明に係るアクティブマトリクス基板を使用したテレビジョン受信機のチューナ部を含めた全体構成を示すブロック図である。 上記テレビジョン受信機の機械的構成を示す分解斜視図である。 従来のアクティブマトリクス基板のパターン構成を示す部分平面図である。

符号の説明

１０ …画素ＴＦＴ（画素スイッチング素子）
１２ …チャージシェアＴＦＴ（チャージシェア用スイッチング素子）
１００ …表示部
１１０，１１２，１１４，１１６ …アクティブマトリクス基板
１２０ …対向基板
２００ …表示制御回路
３００ …ソースドライバ（データ信号線駆動回路）
３０２ …データ信号生成部
３０４ …出力部
４００ …ゲートドライバ（走査信号線駆動回路）
５００ …チャージシェア制御回路（チャージシェア制御信号生成回路）
ＳＣｉ，ＳＣｉ＋１…接続電極部（ｉ＝１，２，…，Ｎ−１）
Ｃｐ …画素容量
Ｅｃ …共通電極
ＳＷａ …第１のＭＯＳトランジスタ
ＳＷｂ …第２のＭＯＳトランジスタ
ＳＷｂ２ …第３のＭＯＳトランジスタ
ＳＷｃ …第２のＭＯＳトランジスタ
ＳＬｉ …ソースライン（データ信号線）（ｉ＝１，２，…，Ｎ）
ＧＬｊ …ゲートライン（走査信号線）（ｊ＝１，２，…，２Ｍ）
ＧｓｈＬｊ…チャージシェア制御信号線（ｊ＝１，２，…，２Ｍ）
Ｓ（ｉ） …データ信号（ｉ＝１，２，…，Ｎ）
Ｇ（ｊ） …走査信号（ｊ＝１，２，…，２Ｍ）
Ｖｃｏｍ …共通電圧（対向電圧）
Ｃｓｈ …チャージシェア制御信号
Ｇｓｈ …マトリクス基板用チャージシェア制御信号（チャージシェア用制御信号）
Ｐｓｈ …チャージシェアパルス
Ｐｗ …画素データ書込パルス
Ｐｂ …黒電圧印加込パルス
Ｔｓｈ …チャージシェア期間
Ｔｈｄ …画素データ保持期間（画素値保持期間）

以下、添付図面を参照して本発明の実施形態について説明する。
＜１．第１の実施形態＞
＜１．１ 構成および動作＞
本発明に係るアクティブマトリクス基板を使用した液晶表示装置の一例を第１の実施形態として説明する。図４は、本実施形態に係る液晶表示装置の構成を示すブロック図であり、図５は、本実施形態におけるアクティブマトリクス基板１１０の等価回路を示す回路図であり、このアクティブマトリクス基板１１０の一部（隣接４画素に相当する部分）１０１の電気的構成を示している。

この液晶表示装置は、データ信号線駆動回路としてのソースドライバ３００と、走査信号線駆動回路としてのゲートドライバ４００と、チャージシェア制御回路５００と、アクティブマトリクス基板１１０を用いたアクティブマトリクス型の表示部１００と、ソースドライバ３００、ゲートドライバ４００、およびチャージシェア制御回路５００を制御するための表示制御回路２００とを備えている。

上記液晶表示装置における表示部１００は、液晶層を挟持する１対の電極基板からなり、各電極基板の外表面には偏光板が貼り付けられている。上記１対の電極基板の一方はアクティブマトリクス基板１１０である。図４および図５に示すように、このアクティブマトリクス基板１１０では、ガラス等の絶縁性基板上に、複数本（２Ｍ本）の走査信号線としてのゲートラインＧＬ１〜ＧＬ２Ｍと、それらのゲートラインＧＬ１〜ＧＬ２Ｍのそれぞれと交差する複数本（Ｎ本）のデータ信号線としてのソースラインＳＬ１〜ＳＬＮと、それらのゲートラインＧＬ１〜ＧＬ２ＭとソースラインＳＬ１〜ＳＬＮとの交差点にそれぞれ対応して設けられた複数個（２Ｍ×Ｎ個）の画素回路と、複数本（２Ｍ本）のチャージシェア制御信号線ＧｓｈＬ１〜ＧｓｈＬ２Ｍとが形成されている。各画素回路は、対応する交差点を通過するゲートラインＧＬｊにゲート端子が接続される共に当該交差点を通過するソースラインＳＬｉにソース端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴ１０のドレイン端子（電極）に接続された画素電極Ｅｐとからなる。

一方、上記１対の電極基板の他方は対向基板１２０と呼ばれ、ガラス等の透明な絶縁性基板上に全面にわたって共通電極Ｅｃが形成されている。この共通電極Ｅｃは、上記液晶層と共に上記複数個（２Ｍ×Ｎ個）の画素回路に共通的に設けられている。そして、アクティブマトリクス基板１１０における各画素回路は、共通的に設けられた共通電極Ｅｃおよび液晶層と共に画素形成部を構成し、この画素形成部では、画素電極Ｅｐと共通電極Ｅｃとにより液晶容量Ｃｌｃが形成されている。また、通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量Ｃｌｃに並列に保持容量Ｃｃｓが設けられる。すなわち、アクティブマトリクス基板１１０では、各ゲートラインＧＬｊに平行に保持容量線ＣｓＬが配設されており、この保持容量線ＣｓＬと絶縁膜等を挟んで対向する画素電極Ｅｐとによって上記保持容量Ｃｃｓが形成されている。したがって、画素データとしてのデータ信号Ｓ（ｉ）を書き込んで保持すべき画素容量Ｃｐは、液晶容量Ｃｌｃと補助容量Ｃｃｓとからなる。

さらに本実施形態では、アクティブマトリクス基板１１０において、隣接するデータ信号線ＳＬｉとＳＬｉ＋１の間には（ｉ＝１，２，…，Ｎ−１）、各ゲートラインＧＬｊ（ｊ＝１，２，…，２Ｍ）に沿って配設されたチャージシェア制御信号線ＧｓｈＬｊにゲート端子が接続されたチャージシェア用スイッチング素子としてのＴＦＴ（以下「チャージシェアＴＦＴ」という）１２が形成されている。このチャージシェアＴＦＴ１２のソース端子とドレイン端子は、当該隣接するデータ信号線ＳＬｉとＳＬｉ＋１にそれぞれ接続されており、各チャージシェア信号線ＧｓｈＬｊにアクティブな信号（ＴＦＴ１２をオンさせる電圧）が与えられると、アクティブマトリクス基板１１０上の全ての隣接ソースラインが互いに短絡される。このチャージシェアＴＦＴ１２は、各ソースラインＳＬｉにつき、ゲートラインＧＬｊの本数（２Ｍ）に等しい個数だけ存在する。

図１は、本実施形態に係るアクティブマトリクス基板１１０のパターン構成の第１の例を示す平面図である。ゲートラインＧＬｊとソースラインＳＬｉの交差部近傍にＴＦＴ１０が設けられている（ｉ＝１，２，…，Ｎ；ｊ＝１，２，…，２Ｍ）（以下、このＴＦＴ１０をチャージシェアＴＦＴ１２と区別するために「画素ＴＦＴ１０」という）。この例では、ゲートラインＧＬｊが画素ＴＦＴ１０のゲート電極（端子）１０ｇを兼ねており、画素ＴＦＴ１０のソース電極（端子）１０ｓはソースラインＳＬｉに接続され、ドレイン電極（端子）１０ｄは保持容量配線ＣｓＬ上まで延伸され、層間絶縁膜に設けられたコンタクトホール１４を介して画素電極Ｅｐに接続されている。

また、ゲートラインＧＬｊに沿うようにチャージシェア制御信号線ＧｓｈＬｊが配置され、チャージシェア制御信号線ＧｓｈＬｊの近傍にはチャージシェアＴＦＴ１２が設けられている。このチャージシェアＴＦＴ１２のゲート電極（端子）はチャージシェア制御信号線ＧｓｈＬｊに接続されており、チャージシェアＴＦＴ１２のソース電極（端子）およびドレイン電極（端子）には、隣接するソースラインＳＬｉ，ＳＬｉ＋１が接続電極部ＳＣｉ，ＳＣｉ＋１によりおのおの接続されている。このチャージシェア制御信号線ＧｓｈＬｊは、表示領域内に複数設けられることが好ましく、既述のように、本例ではゲートラインＧＬｊと同数だけ設けられている。また、図１に示すように、このチャージシェア制御信号線ＧｓｈＬｊは非表示領域にも設けられていてもよい。この場合、非表示領域に設けられたチャージシェア制御信号線ＧｓｈＬｋは、当該非表示領域においてデータ信号線ＳＬ１〜ＳＬＮと交差点する。そして、当該非表示領域に隣接ソースラインＳＬｉとＳＬｉ＋１との間を接続するチャージシェアＴＦＴ１２が設けられ（ｉ＝１，２，…，Ｎ−１）これらのチャージシェアＴＦＴ１２は、当該非表示領域内の上記チャージシェア制御信号線ＧｓｈＬｋによってオンおよびオフされる。このような構成によれば、開口率の低下を抑制しつつチャージシェア期間におけるソースライン間での電荷の移動を促進することができる。

図１の例では、チャージシェアＴＦＴ１２のソース電極およびドレイン電極に接続されている接続電極部ＳＣｉ，ＳＣｉ＋１は、チャージシェア制御信号線ＧｓｈＬｊと重ならない。このようにすれば、チャージシェアＴＦＴ１２のチャネル部で膜残り欠陥等によりチャージシェアＴＦＴ１２が常時導通状態となった場合（ＴＦＴの短絡故障の場合）に、レーザ照射等により接続電極部ＳＣｉまたはＳＣｉ＋１を分断することで当該短絡故障の修正が可能となる。また、チャージシェア制御信号線ＧｓｈＬとソースラインＳＬｉとが短絡する確率を低減することができる。

また、図１の例では、上記の両接続電極部ＳＣｉ，ＳＣｉ＋１の長さは互いに等しい。これにより、隣接するソースライン同士の短絡により電荷が移動する場合に当該移動が対称的となる。

図２は、本実施形態に係るアクティブマトリクス基板１１０のパターン構成の第２の例を示す平面図である。なお、この第２の例における構成要素のうち第１の例の構成要素と同一または対応するものについては同一の参照符号を付すものとし、同一部分の説明は省略する。この第２の例では、画素電極Ｅｐがチャージシェア制御信号線ＧｓｈＬｊおよびチャージシェアＴＦＴ１２と重なっている。このパターン構成は、画素領域を広くすることができるので、開口率の向上に有効である。ただし、チャージシェアＴＦＴ１２に接続されている各ソースライン（接続電極部ＳＣｉ，ＳＣｉ＋１）と画素電極Ｅｐとの間の寄生容量を低減するという観点から、画素電極ＥｐとチャージシェアＴＦＴ１２の間には数μｍの厚みを有する層間絶縁膜を有することが望ましい。この層間絶縁膜としては、例えばアクリル系樹脂やＳＯＧ (Spin-on-Glass)材料からなる有機膜や、それら有機膜とシリコンナイトライド（ＳｉＮｘ）等との積層構造が用いられる。

図３は、本実施形態に係るアクティブマトリクス基板１１０のパターン構成の第３の例を示す平面図である。なお、この第３の例における構成要素のうち第１の例の構成要素と同一または対応するものについては同一の参照符号を付すものとし、同一部分の説明は省略する。この第３の例では、チャージシェア制御信号線ＧｓｈＬｊがチャージシェアＴＦＴ１２のゲート電極（端子）を兼ねており、チャージシェアＴＦＴ１２のソース電極（端子）およびドレイン電極（端子）には、隣接するソースラインＳＬｉ，ＳＬｉ＋１が接続電極部ＳＣｉ，ＳＣｉ＋１によりおのおの接続されている。そして、これらのチャージシェアＴＦＴ１２および接続電極部ＳＣｉ，ＳＣｉ＋１は、絶縁層を介してチャージシェア制御信号線ＧｓｈＬｊに覆われている。アクティブマトリクス基板の製造時の歩留まりの点では、接続電極部ＳＣｉ，ＳＣｉ＋１がチャージシェア制御信号線ＧｓｈＬｊと重ならない上記第１の例が有利であるが、開口率の点ではこの第３の例が有利である。

図４および図５に示すように、各画素形成部における画素電極Ｅｐには、後述のように動作するソースドライバ３００およびゲートドライバ４００により、表示すべき画像に応じた電位が与えられ、共通電極Ｅｃには、図示しない電源回路から所定電位Ｖｃｏｍが与えられる（この所定電位Ｖｃｏｍは「対向電圧」または「共通電圧」と呼ばれる）。これにより、画素電極Ｅｐと共通電極Ｅｃとの間の電位差に応じた電圧が液晶に印加され、この電圧印加によって液晶層に対する光の透過量が制御されることで画像表示が行われる。ただし、液晶層への電圧印加によって光の透過量を制御するためには偏光板が使用され、例えば、本実施形態に係る液晶表示装置では、ノーマリブラックとなるように偏光板が配置される。なお、図４に示すように、共通電極Ｅｃに与えられる対向電圧Ｖｃｏｍは保持容量線ＣｓＬにも与えられる。

表示制御回路２００は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取り、それらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を表示部１００に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、チャージシェア制御信号Ｃｓｈと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに相当する信号）と、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとを生成し出力する。より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路２００から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づきチャージシェア制御信号Ｃｓｈおよびゲートドライバ出力制御信号ＧＯＥを生成する。

上記のようにして表示制御回路２００において生成された信号のうち、デジタル画像信号ＤＡとチャージシェア制御信号Ｃｓｈとデータスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫとは、ソースドライバ３００に入力され、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバ４００に入力される。また、チャージシェア制御信号Ｃｓｈはチャージシェア制御回路５００にも入力される。

ソースドライバ３００は、デジタル画像信号ＤＡとデータスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫとに基づき、デジタル画像信号ＤＡの表す画像の各水平走査線における画素値に相当するアナログ電圧としてデータ信号Ｓ（１）〜Ｓ（Ｎ）を１水平期間毎（１Ｈ毎）に生成し、これらのデータ信号Ｓ（１）〜Ｓ（Ｎ）をソースラインＳＬ１〜ＳＬＮにそれぞれ印加する。本実施形態では、液晶層への印加電圧の極性が１フレーム期間毎に反転されると共に各フレーム内においてｎゲートライン毎（ｎは２以上）かつ１ソースライン毎にも反転されるようにデータ信号Ｓ（１）〜Ｓ（Ｎ）が出力される駆動方式すなわちｎＨドット反転駆動方式が採用されている。したがって、ソースドライバ３００は、ソースラインＳＬ１〜ＳＬＮへの印加電圧の極性をソースライン毎に反転させ、かつ、各ソースラインＳＬｉに印加されるデータ信号Ｓ（ｉ）の極性をｎ水平期間毎に反転させる。ここで、ソースラインへの印加電圧の極性反転の基準となる電位は、データ信号Ｓ（１）〜Ｓ（Ｎ）の直流レベル（直流成分に相当する電位）であり、この直流レベルは、一般的には共通電極Ｅｃの直流レベルとは一致せず、各画素形成部におけるＴＦＴのゲート・ドレイン間の寄生容量Ｃｇｄによる引き込み電圧ΔＶｄだけ共通電極Ｅｃの直流レベルと異なる。ただし、寄生容量Ｃｇｄによる引き込み電圧ΔＶｄが液晶の光学的しきい値電圧Ｖｔｈに対して十分に小さい場合には、データ信号Ｓ（１）〜Ｓ（Ｎ）の直流レベルは共通電極Ｅｃの直流レベルに等しいとみなせるので、データ信号Ｓ（１）〜Ｓ（Ｎ）の極性すなわちソースラインへの印加電圧の極性は共通電極Ｅｃの電位Ｖｃｏｍを基準としてｎ水平期間毎に反転すると考えてもよい。

図６は、本実施形態におけるソースドライバの構成を示すブロック図である。このソースドライバは、データ信号生成部３０２と出力部３０４とから構成されている。データ信号生成部３０２は、データスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫに基づきデジタル画像信号ＤＡから、ソースラインＳＬ１〜ＳＬＮにそれぞれ対応するアナログ電圧信号ｄ（１）〜ｄ（Ｎ）を生成する。このデータ信号生成部３０２の構成は、従来のソースドライバと同様であるので説明を省略する。出力部３０４は、データ信号生成部３０２で生成されるアナログ電圧信号ｄ（ｉ）をインピーダンス変換し、データ信号Ｓ（ｉ）として出力する（ｉ＝１，２，…，Ｎ）。

また、このソースドライバ３００では、消費電力を低減するため及びｎＨドット反転駆動時のライン状の横筋ムラを改善するために、１水平期間毎に隣接ソースライン間が短絡されるチャージシェアリング方式が採用されている。このため、ソースドライバ３００における出力部３０４は、図７に示すように構成されている。すなわち、この出力部３０４は、デジタル画像信号ＤＡに基づき生成されたアナログ電圧信号ｄ（１）〜ｄ（Ｎ）を受け取り、これらのアナログ電圧信号ｄ（１）〜ｄ（Ｎ）をインピーダンス変換することによって、ソースラインＳＬ１〜ＳＬＮで伝達すべき映像信号としてデータ信号Ｓ（１）〜Ｓ（Ｎ）を生成し、このインピーダンス変換のための電圧ホロワとしてＮ個の出力バッファ３１を有している。各バッファ３１の出力端子にはスイッチング素子としての第１のＭＯＳトランジスタＳＷａが接続され、各バッファ３１からのデータ信号Ｓ（ｉ）は第１のＭＯＳトランジスタＳＷａを介してソースドライバ３００の出力端子から出力される（ｉ＝１，２，…，Ｎ）。また、ソースドライバ３００の隣接する出力端子間は、スイッチング素子としての第２のＭＯＳトランジスタＳＷｂによって接続されている（これにより隣接ソースライン間が第２のＭＯＳトランジスタＳＷｂによって接続されることになる）。そして、これらの出力端子間の第２のＭＯＳトランジスタＳＷｂのゲート端子には、チャージシェア制御信号Ｃｓｈが与えられ、各バッファ３１の出力端子に接続された第１のＭＯＳトランジスタＳＷａのゲート端子には、インバータ３３の出力信号すなわちチャージシェア制御信号Ｃｓｈの論理反転信号が与えられる。

したがって、チャージシェア制御信号Ｃｓｈが非アクティブ（ローレベル）のときには、第１のＭＯＳトランジスタＳＷａがオンし（導通状態となり）、第２のＭＯＳトランジスタＳＷｂがオフする（遮断状態となる）ので、各バッファ３１からのデータ信号は、第１のＭＯＳトランジスタＳＷａを介してソースドライバ３００から出力される。一方、チャージシェア制御信号Ｃｓｈがアクティブ（ハイレベル）のときには、第１のＭＯＳトランジスタＳＷａがオフし（遮断状態となり）、第２のＭＯＳトランジスタＳＷｂがオンする（導通状態となる）ので、各バッファ３１からのデータ信号は出力されず（すなわちデータ信号Ｓ（１）〜Ｓ（Ｎ）のソースラインＳＬ１〜ＳＬＮへの印加は遮断され）、表示部１００における隣接ソースラインが、第２のＭＯＳトランジスタＳＷｂを介して短絡される。

本構成におけるソースドライバ３００では、図８（Ａ）に示すように、ｎ水平期間（ｎＨ）毎、ここではｎ＝２である２水平期間（２Ｈ）毎に極性の反転する映像信号としてアナログ電圧信号ｄ（ｉ）が生成され、表示制御回路２００では、図８（Ｂ）に示すように、各アナログ電圧信号ｄ（ｉ）の１水平ブランキング期間程度の短い期間Ｔｓｈだけハイレベル（Ｈレベル）となるチャージシェア制御信号Ｃｓｈが生成される。このチャージシェア制御信号ＣｓｈがＨレベルとなる期間は、電荷再分配のために隣接データ信号線が短絡される期間であり、「チャージシェア期間」と呼ばれる。

上記のように、チャージシェア制御信号Ｃｓｈがローレベル（Ｌレベル）のときには各アナログ電圧信号ｄ（ｉ）がデータ信号Ｓ（ｉ）として出力され、チャージシェア制御信号ＣｓｈがＨレベルのときには、データ信号Ｓ（１）〜Ｓ（Ｎ）のソースラインＳＬ１〜ＳＬＮへの印加が遮断されると共に隣接ソースラインが互いに短絡される。そして本構成では、ｎＨドット反転駆動方式が採用されていることから隣接ソースラインの電圧は互いに逆極性であるため、各データ信号Ｓ（ｉ）の値すなわち各ソースラインＳＬｉの電圧は、チャージシェア期間Ｔｓｈにおいて、正極性と負極性の間の或る中間電位となる。本液晶表示装置では、各データ信号Ｓ（ｉ）は、データ信号Ｓ（ｉ）の直流レベルＶＳｄｃを基準として極性が反転するので、図８（Ｆ）に示すように、チャージシェア期間Ｔｓｈにおいてデータ信号Ｓ（ｉ）の直流レベルＶＳｄｃにほぼ等しくなる。ただし、ここでは理想的なデータ信号波形を記載しており、実際には後述するチャージシェア制御信号線ＧｓｈＬｊに接続されたチャージシェアＴＦＴ１２の動作により、後述の図１０に示すようにソースラインの電位Ｖｓが、チャージシェア期間Ｔｓｈ内に、上記直流レベルＶＳｄｃにほぼ等しい中間電位に到達することが可能となる（以下ではこの中間電位をも符号“ＶＳｄｃ”で示すものとする）。ちなみに、データ信号の極性反転時に隣接ソースラインを短絡することで各ソースラインの電圧をデータ信号Ｓ（ｉ）の直流レベルＶＳｄｃに等しくするという構成は、図７に示した構成に限定されるものではない。

ゲートドライバ４００は、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとに基づき、各データ信号Ｓ（１）〜Ｓ（Ｎ）を各画素形成部（の画素容量Ｃｐ）に書き込むために、デジタル画像信号ＤＡの各フレーム期間（各垂直走査期間）においてゲートラインＧＬ１〜ＧＬ２Ｍをほぼ１水平期間ずつ順次選択する。すなわち、ゲートドライバ４００は、図８（Ｃ）および図８（Ｄ）に示すような画素データ書込パルスＰｗを含む走査信号Ｇ（１）〜Ｇ（２Ｍ）をゲートラインＧＬ１〜ＧＬ２Ｍにそれぞれ印加する。これにより、パルスＰｗが印加されているゲートラインＧＬｊは選択状態となり、選択状態のゲートラインＧＬｊに接続された画素ＴＦＴ１０がオン状態となる（非選択状態のゲートラインに接続された画素ＴＦＴ１０はオフ状態となる）。ここで、画素データ書込パルスＰｗは水平期間（１Ｈ）のうち表示期間に相当する有効走査期間でＨレベルとなる。

この画素データ書き込みパルスＰｗによって或る画素ＴＦＴ１０がオン状態である間、当該画素ＴＦＴのソース端子に接続されたソースラインＳＬｉの電位が当該画素ＴＦＴ１０を介して画素電極Ｅｐに与えられる。これにより、ソースラインＳＬｉの電圧としてのデータ信号Ｓ（ｉ）が当該画素電極Ｅｐに対応する画素容量Ｃｐに書き込まれる。その後、当該画素ＴＦＴ１０がオフ状態になると、その画素容量Ｃｐに書き込まれた電圧は、当該画素ＴＦＴに接続されたゲートラインＧＬｊに次の画素データ書き込みパルスＰｗが印加されるまで（ゲートラインＧＬｊの次の選択まで）、画素データとして当該画素容量Ｃｐに保持される。

チャージシェア制御回路５００は、チャージシェア信号Ｃｓｈに基づき、図８（Ｅ）に示すようなチャージシェアパルスＰｓｈを含むマトリクス基板用チャージシェア制御信号Ｇｓｈを生成し、これを各チャージシェア制御信号線ＧｓｈＬ１〜ＧｓｈＬ２Ｍに印加する。これにより、チャージシェア期間Ｔｓｈにおいて、チャージシェア制御信号線ＧｓｈＬ１〜ＧｓｈＬ２Ｍが一括選択され、全てのチャージシェアＴＦＴ１２がオン状態となる。ここで、チャージシェアパルスＰｓｈは１水平期間（１Ｈ）のうちブランキング期間に相当するチャージシェア期間Ｔｓｈ内でＨレベルとなる。

図９は、チャージシェア方式が採用された従来の２Ｈドット反転駆動の液晶表示装置におけるアクティブマトリクス基板の動作を示す詳細な信号波形図である。この従来の液晶表示装置では、各ソースラインＳＬｉの電位Ｖｓは、チャージシェア期間Ｔｓｈ内に中間電位ＶＳｄｃに達しないことから、極性反転の単位である２ラインのうちの１ライン目の画素容量の充電量と２ライン目の画素容量の充電量とに差が生じ、この差が輝度差となって現れ、ライン状の横筋ムラが視認されることがある。

これに対し本実施形態では、チャージシェア期間Ｔｓｈの間は、ソースドライバ３００の出力部３０４（図７参照）におけるチャージシェア動作に加え、アクティブマトリクス基板１１０において各チャージシェア制御信号線ＧｓｈＬｊに接続されたチャージシェアＴＦＴ１２によってソースラインＳＬ１〜ＳＬＮが互いに短絡される。これにより、ソースライン間の電荷の移動が促進される。その結果、図１０に示すように、チャージシェア期間Ｔｓｈにデータ信号Ｓ（ｉ）の直流レベルＶＳｄｃに等しい中間電位に各ソースラインＳＬｉの電位Ｖｓが到達するので、横筋ムラの発生を抑制することができる。また、本実施形態では、チャージシェアＴＦＴ１２が画素毎に存在し、そのチャージシェアＴＦＴ１２をオンおよびオフするためのチャージシェア制御信号線ＧｓｈＬｊが１画素行毎に存在することから、これらのチャージシェアＴＦＴ１２やチャージシェア制御信号線ＧｓｈＬｊの配置は、アクティブマトリクス基板１１０によって形成されるべき画像の画素配置に整合しており、チャージシェアＴＦＴ１２やチャージシェア制御信号線ＧｓｈＬｊの追加によって画素配置の規則性が乱されることもない。

＜１．２ 問題点＞
一般に、ＴＦＴを使用したアクティブマトリクス型の液晶表示装置では、各画素形成部における画素ＴＦＴ１０のゲート・ドレイン間に寄生容量Ｃｇｄが存在する。この寄生容量Ｃｇｄの存在により、各画素形成部における画素電極の電圧（以下「画素電圧」という）Ｖｄは、その画素電極に接続されるＴＦＴ１０がオン状態（導通状態）からオフ状態（遮断状態）へと切り替わる時に、画素容量Ｃｐと寄生容量Ｃｇｄとの比に応じて低下する（以下、寄生容量Ｃｇｄに起因するこのような画素電圧の変化を「レベルシフト」と呼び、この変化量を「引き込み電圧」と呼んで記号“ΔＶｄ”で示すものとする）。具体的には、図１１（Ａ）および図１１（Ｂ）に示すように、いずれかのゲートラインＧＬｊに印加される走査信号Ｇ（ｊ）の電圧であるゲート電圧Ｖｇ（ｊ）がオン電圧Ｖｇｈとなって（時刻ｔ１またはｔ３）、当該ゲートラインＧＬｊに接続された画素ＴＦＴ１０を介してソースラインＳＬｉの電圧ＶｓｎまたはＶｓｐが画素電極に与えられた後に、そのゲート電圧Ｖｇ（ｊ）がオフ電圧Ｖｇｌへと変化すると（時刻ｔ２またはｔ４）、画素電圧Ｖｄは、次式で表される引き込み電圧ΔＶｄだけ低下する（ｊ＝１，２，…，２Ｍ； ｉ＝１，２，…，Ｎ）。
ΔＶｄ＝（Ｖｇｈ−Ｖｇｌ）・Ｃｇｄ／（Ｃｐ＋Ｃｇｄ） …（１）
液晶はそれに印加される電圧によって誘電率が変化するので、画素容量Ｃｐは画素の階調によって異なる値を持つ。したがって、上記引き込み電圧ΔＶｄも画素の階調によって異なる。

一般に液晶表示装置では、液晶への印加電圧の極性が共通電極Ｅｃの電位すなわち対向電圧を基準として所定周期で反転し、液晶における光の透過率はそれへの印加電圧の実効値に応じて変化する。したがって、フリッカの無い表示を得るには、液晶への印加電圧の平均値が“０”になるように対向電圧に対してソースラインの電圧（ソース電圧）すなわちデータ信号の値を上記引き込み電圧ΔＶｄだけ補正する必要がある。この引き込み電圧ΔＶｄは、上記のように、画素の階調によって異なる。そこで、全ての階調についてフリッカの無い表示を得るために、ソース電圧は、表示すべき画素の階調に応じて補正される。すなわち、ソース電圧の補正量は表示階調によって異なる。

ところで、チャージシェア期間Ｔｓｈ直後のソース電圧（以下「チャージシェア電圧」という）は、そのチャージシェア期間直前における各ソースドライバの全ソースラインについての電圧の平均値にほぼ等しい。上記のようにソース電圧の補正量が画素の階調によって異なるので、図１２に示すように、チャージシェア電圧は表示階調によって異なる。

図１２は、輝度の高い画素を表示する場合の画素電圧（以下「高輝度画素電圧」という）Ｖｄ（Ｂ）の電圧波形Ｗｄ（Ｂ）と、輝度の低い画素を表示する場合の画素電圧（以下「低輝度画素電圧」という）Ｖｄ（Ｄ）の電圧波形Ｗｄ（Ｄ）と、高輝度画素電圧Ｖｄ（Ｂ）を与えるためのデータ信号の電圧電圧（以下「高輝度ソース電圧」という）Ｖｓ（Ｂ）の電圧波形Ｗｓ（Ｂ）と、低輝度画素電圧Ｖｄ（Ｄ）を与えるためのデータ信号の電圧（以下「低輝度ソース電圧」という）Ｖｓ（Ｄ）の電圧波形Ｗｓ（Ｄ）とを示している。ただし、高輝度画素電圧の電圧波形Ｗｄ（Ｂ）および低輝度画素電圧の電圧波形Ｗｄ（Ｄ）と、高輝度ソース電圧の電圧波形Ｗｓ（Ｂ）および低輝度ソース電圧の電圧波形Ｗｓ（Ｄ）とでは、時間軸のスケールが異なっている。なお、この図１２において、“Ｖｓｐ（Ｂ）”は高輝度ソース電圧Ｖｓ（Ｂ）の最大値を、“Ｖｓｎ（Ｂ）”は高輝度ソース電圧Ｖｓ（Ｂ）の最小値をそれぞれ示し、“Ｖｓｐ（Ｄ）”は低輝度ソース電圧Ｖｓ（Ｄ）の最大値を、“Ｖｓｎ（Ｄ）”は低輝度ソース電圧Ｖｓ（Ｄ）の最小値をそれぞれ示している。また、“Ｖｃｓｈ（Ｂ）”は、高輝度ソース電圧Ｖｓ（Ｂ）がソースラインに与えられた場合のチャージシェア電圧を、“Ｖｃｓｈ（Ｄ）”は、低輝度ソース電圧Ｖｓ（Ｄ）がソースラインに与えられた場合のチャージシェア電圧をそれぞれ示している。

この図１２からわかるように、高輝度画素電圧Ｖｄ（Ｂ）と低輝度画素電圧Ｖｄ（Ｄ）とで引き込み電圧ΔＶｄが異なり、高輝度ソース電圧Ｖｓ（Ｂ）と低輝度ソース電圧Ｖｓ（Ｄ）とで上記補正量が異なることから、ソースラインに高輝度ソース電圧Ｖｓ（Ｂ）が与えられる場合のチャージシェア電圧Ｖｃｓｈ（Ｂ）と低輝度ソース電圧Ｖｓ（Ｄ）が与えられる場合のチャージシェア電圧Ｖｃｓｈ（Ｄ）とは、異なっている。すなわち、表示階調によってチャージシェア電圧Ｖｃｓｈが異なる。

上記第１の実施形態における液晶表示装置では、チャージシェア期間Ｔｓｈ直後のソース電圧であるチャージシェア電圧Ｖｃｓｈが、ソース電圧が補正されることから表示階調によって異なる（図１２（Ｂ）参照）。その結果、図１０に示されている電圧ＶＳｄｃが表示パターンによって異なり、横筋ムラが抑制できない場合がある。そこで次に、上記第１の実施形態におけるこのような問題を解決するように構成された液晶表示装置の一例を第２の実施形態として説明する。

＜２．第２の実施形態＞
本実施形態に係る液晶表示装置の全体的な構成は、上記第１の実施形態に係る液晶表示装置と同様であって図４に示す通りであり、同一または対応する部分には同一の参照符号を付すものとし、詳しい説明を省略する。本実施形態ではソースドライバの内部構成において上記第１の実施形態におけるソースドライバ３００と異なる点がある。そこで以下では、そのソースドライバの構成について説明する。

本実施形態におけるソースドライバも、上記第１の実施形態と同様、図６に示すように、データ信号生成部３０２と出力部３０４とから構成されているが、出力部３０４の内部構成が第１の実施形態と相違する。データ信号生成部３０２の内部構成および動作は従来および上記第１の実施形態と同様であるので説明を省略する。

図１３は、本実施形態におけるソースドライバの出力部３０４の第１の構成例を示す回路図である。この構成例による出力部３０４は、スイッチング素子としてのＮ個の第１のＭＯＳトランジスタＳＷａおよび（Ｎ−１）個の第２のＭＯＳトランジスタＳＷｂと、インバータ３３とからなるスイッチ回路を含んでおり、この点では、上記第１の実施形態におけるソースドライバ３００の出力部３０４（図７）と同様である。しかし、この第１の構成例による出力部３０４は、上記第１の実施形態におけるソースドライバ３００の出力部３０４と異なり、チャージシェア電圧固定用電源３５を含み、このチャージシェア電圧固定用電源３５の正極がスイッチング素子としての第３のＭＯＳトランジスタＳＷｂ２を介して、いずれかのソースラインＳＬ（ｉ）に接続されるべきソースドライバの出力端子に接続されている（図１３に示した例では、ｎ番目のソースラインＳＬｎに接続されるべき出力端子に接続されている）。そして、第３のＭＯＳトランジスタＳＷｂ２のゲート端子には、チャージシェア制御信号Ｃｓｈが与えられ、チャージシェア電圧固定用電源３５の負極は接地されている。このチャージシェア電圧固定用電源３５は、ＶＳｄｃに相当する固定電圧Ｅｓｈを与える電圧供給部である。この電圧Ｅｓｈは、０階調の負極性のデータ信号Ｓ（ｉ）の値から０階調の正極性のデータ信号Ｓ（ｉ）の値までの電圧範囲にあればよいが、データ信号Ｓ（ｉ）の最大値と最小値との間の中央値であることが好ましい。

上記のような第１の構成例によっても、第１の実施形態におけるソースドライバと同様、チャージシェア制御信号Ｃｓｈに基づき、チャージシェア期間Ｔｓｈ以外（の有効走査期間）では、データ信号生成部３０２で生成されたアナログ電圧信号ｄ（１）〜ｄ（Ｎ）がバッファ３１を介してデータ信号Ｓ（１）〜Ｓ（Ｎ）として出力されてソースラインＳＬ１〜ＳＬＮに印加され、チャージシェア期間Ｔｓｈでは、データ信号Ｓ（１）〜Ｓ（Ｎ）のソースラインＳＬ１〜ＳＬＮへの印加が遮断されると共に隣接ソースラインが互いに短絡される（結果的に全ソースラインＳＬ１〜ＳＬＮが互いに短絡される）。これに加えて、この第１の構成例によれば、チャージシェア期間Ｔｓｈにおいて各ソースラインＳＬｉ（ｉ＝１〜Ｎ）にチャージシェア電圧固定用電源３５の電圧Ｅｓｈが与えられる（図１３参照）。このため、引き込み電圧ΔＶｄの階調依存性を補償するためにソース電圧の補正量が表示階調によって異なっても、チャージシェア期間Ｔｓｈにおいてチャージシェア電圧を常に同一の電圧Ｅｓｈとすることができる。これにより、横筋ムラの発生を抑制することができる。なお、電圧供給部の電圧Ｅｓｈは、上記のようにデータ信号Ｓ（ｉ）の最大値と最小値との間の中央値とするのが好ましく、このようにすれば、画素電極に印加すべきデータ信号Ｓ（ｉ）の極性によらず画素容量の充電量を均一化することができる。

ところで、図１３からわかるように上記第１の構成例では、多くのソースラインは複数個のＭＯＳトランジスタＳＷｂを介してチャージシェア電圧固定用電源３５に接続される。このため、全てのソースラインＳＬ１〜ＳＬＮの電圧が同一のチャージシェア電圧Ｅｓｈに落ち着くまでに時間を要する。

そこで次に、チャージシェア期間Ｔｓｈにおいて全てのソースラインＳＬ１〜ＳＬＮが短時間で同一の電圧Ｅｓｈとなるために好適なソースドライバの出力部を第２の構成例として説明する。

図１４は、本実施形態におけるソースドライバの出力部３０４の第２の構成例を示す回路図である。この構成例による出力部３０４における構成要素のうち第１の構成例におけるものと同一の構成要素については、同一の参照符号を付して説明を省略する。

本構成例による出力部３０４も、第１の構成例と同様、各ソースラインＳＬｉ（ｉ＝１〜Ｎ）に対しスイッチング素子としての第２のＭＯＳトランジスタＳＷｃが１個ずつ設けられている。しかし、第１の構成例では、隣接ソースライン間に１個ずつ第２のＭＯＳトランジスタＳＷｂが挿入されるようにスイッチ回路が構成されるのに対し、本構成例では、各ソースラインＳＬｉとチャージシェア電圧固定用電源３５との間に１個ずつ第２のＭＯＳトランジスタＳＷｃが挿入されるようにスイッチ回路が構成される。すなわち本構成例では、各ソースラインＳＬｉに接続されるべきソースドライバの出力端子は、これら第２のＭＯＳトランジスタＳＷｃのいずれか１つを介してチャージシェア電圧固定用電源３５の正極に接続されている。そして、これら第２のＭＯＳトランジスタＳＷｃのゲート端子のいずれにもチャージシェア制御信号Ｃｓｈが与えられる。

上記のような第２の構成例によっても、第１の構成例や第１の実施形態におけるソースドライバと同様、チャージシェア制御信号Ｃｓｈに基づき、チャージシェア期間Ｔｓｈ以外（の有効走査期間）では、データ信号生成部３０２で生成されたアナログ電圧信号ｄ（１）〜ｄ（Ｎ）がバッファ３１を介してデータ信号Ｓ（１）〜Ｓ（Ｎ）として出力されてソースラインＳＬ１〜ＳＬＮに印加され、チャージシェア期間Ｔｓｈでは、データ信号Ｓ（１）〜Ｓ（Ｎ）のソースラインＳＬ１〜ＳＬＮへの印加が遮断されると共に全ソースラインＳＬ１〜ＳＬＮが互いに短絡される。これに加えて、チャージシェア期間Ｔｓｈにおいて各ソースラインＳＬｉ（ｉ＝１〜Ｎ）にチャージシェア電圧固定用電源３５の電圧Ｅｓｈが与えられる（図１４参照）。このため、引き込み電圧ΔＶｄの階調依存性を補償するためにソース電圧の補正量が表示階調によって異なっても、チャージシェア期間Ｔｓｈにおいてチャージシェア電圧を常に同一の電圧Ｅｓｈとすることができる。しかも、この第２の構成例によれば、チャージシェア期間Ｔｓｈにおいて各ソースラインＳＬｉ（ｉ＝１〜Ｎ）には、１つのＭＯＳトランジスタＳＷｃのみを介してチャージシェア電圧固定用電源３５の電圧Ｅｓｈが与えられる。したがって、チャージシェア期間Ｔｓｈにおいて各ソースラインＳＬｉの電圧を同一の電圧Ｅｓｈにする際の時間を短縮することができ、この第２の構成例は横筋ムラの発生を抑制する構成として好適である。

＜３．第３の実施形態＞
本発明は、表示部１００の上半分と下半分を別個の駆動回路で駆動する方式（以下「上下分割駆動方式」）の液晶表示装置にも適用可能である。以下、本発明に係るアクティブマトリクス基板を使用したこのような液晶表示装置の一例を第３の実施形態として説明する。

図１５は、本実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置のアクティブマトリクス基板１１２では、各ソースラインは、中央で電気的に互いに分離された上部ソースラインＳＬｉ（上）と下部ソースラインＳＬｉ（下）からなる。このアクティブマトリクス基板１１２の他の構成は、上記第１の実施形態におけるアクティブマトリクス基板１１０と同様である。したがって、このアクティブマトリクス基板１１２の画素回路の構成も、第１の実施形態におけるアクティブマトリクス基板１１０の画素回路と同様であり、隣接４画素に相当する部分１０１の等価回路は図５に示す通りである。

アクティブマトリクス基板１１２の各ソースラインが上記のように上下に分離されていることに対応して、ソースドライバは、上部ソースラインＳＬ１（上）〜ＳＬＮ（上）を駆動する上部ソースドライバ３００ａと、下部ソースラインＳＬ１（下）〜ＳＬＮ（下）を駆動する下部ソースドライバ３００ｂとからなる。また、ゲートドライバは、上部ソースラインＳＬ１（上）〜ＳＬＮ（上）と交差するＭ本のゲートラインＧＬ１〜ＧＬＭを駆動する上部ゲートドライバ４００ａと、下部ソースラインＳＬ１（下）〜ＳＬＮ（下）と交差するＭ本のゲートラインＧＬM+1〜ＧＬ2Mを駆動する下部ゲートドライバ４００ｂとからなる。そして、チャージシェア制御回路は、上部ソースラインＳＬ１（上）〜ＳＬＮ（上）と交差するＭ本のチャージシェア制御信号線ＧｓｈＬ１〜ＧｓｈＬＭにマトリクス基板用チャージシェア制御信号Ｇｓｈを印加する上部ＣＳＨ制御回路５００ａと、下部ソースラインＳＬ１（下）〜ＳＬＮ（下）と交差するＭ本のチャージシェア制御信号線ＧｓｈＬM+1〜ＧｓｈＬ2Mにマトリクス基板用チャージシェア制御信号Ｇｓｈを印加する下部ＣＳＨ制御回路５００ｂとからなる。

また、表示制御回路２００は、ソースドライバに供給されるべきデジタル画像信号として、上部ソースドライバ３００ａに供給される上部デジタル画像信号ＤＡａと、下部ソースドライバ３００ｂに供給される下部デジタル画像信号ＤＡｂとを生成し、ゲートドライバに供給されるべきゲートスタートパルス信号として、上部ゲートドライバ４００ａに供給される上部ゲートスタートパルス信号ＧＳＰａと、下部ゲートドライバ４００ｂに供給される下部ゲートスタートパルス信号ＧＳＰｂとを生成する。上部ソースドライバ３００ａは、上部ソースラインＳＬ１（上）〜ＳＬＮ（上）に印加すべきデータ信号Ｓａ（１）〜Ｓａ（Ｎ）を上部デジタル画像信号ＤＡａを用いて生成し、下部ソースドライバ３００ｂは、下部ソースラインＳＬ１（下）〜ＳＬＮ（下）に印加すべきデータ信号Ｓｂ（１）〜Ｓｂ（Ｎ）を下部デジタル画像信号ＤＡｂを用いて生成する。上部ゲートドライバ４００ａは、ゲートラインＧＬ１〜ＧＬＭに印加すべき走査信号Ｇ（１）〜Ｇ（Ｍ）を上部ゲートスタートパルスＧＳＰａを用いて生成し、下部ゲートドライバ４００ｂは、ゲートラインＧＬM+1〜ＧＬ2Mに印加すべき走査信号Ｇ（Ｍ＋１）〜Ｇ（２Ｍ）を下部ゲートスタートパルスＧＳＰｂを用いて生成する。この液晶表示装置における上記以外の構成は、第１の実施形態と同様であるので、同一部分には同一の符号を付して説明を省略する。

上記のような構成の液晶表示装置においても、チャージシェア期間Ｔｓｈの間は、上部および下部ソースドライバ３００ａ，３００ｂにおけるチャージシェア動作に加え、アクティブマトリクス基板１１２において各チャージシェア制御信号線ＧｓｈＬｊに接続されたチャージシェアＴＦＴ１２によってソースラインＳＬ１〜ＳＬＮが互いに短絡されるので、上記第１の実施形態と同様の効果が得られる。

＜４．第４の実施形態＞
次に、黒表示期間の挿入（黒挿入）により表示をインパルス化する方式を採用した本発明に係る液晶表示装置の一例を、本発明の第４の実施形態として説明する。本実施形態に係る液晶表示装置の全体的な構成は、上記第１の実施形態に係る液晶表示装置と同様であって図４に示す通りであり、同一または対応する部分には同一の参照符号を付すものとし、詳しい説明を省略する。本実施形態ではゲートドライバの内部構成が上記第１の実施形態におけるゲートドライバ４００等の通常のゲートドライバと相違する。そこで以下では、本実施形態につきゲートドライバを中心に説明する。

本実施形態におけるゲートドライバは、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥｒ（ｒ＝１，２，…，ｑ）とに基づき、各データ信号Ｓ（１）〜Ｓ（Ｎ）を各画素形成部（の画素容量Ｃｐ）に書き込むために、デジタル画像信号ＤＡの各フレーム期間においてゲートラインＧＬ１〜ＧＬＭをほぼ１水平期間（有効走査期間）ずつ順次選択すると共に、後述の黒挿入のために、表示制御回路２００からのチャージシェア制御信号ＣｓｈがＨレベルとなる１水平期間毎のチャージシェア期間Ｔｓｈのうち各走査信号線ＧＬｊにつき予め選ばれたチャージシェア期間Ｔｓｈ内において所定期間（後述の図１７に示す黒電圧印加パルスＰｂに相当する期間）だけゲートラインＧＬｊを選択する（ｊ＝１〜２Ｍ）。

図１６（Ａ）（Ｂ）は、ゲートドライバ４００の一構成例を示すブロック図である。この構成例によるゲートドライバ４００は、シフトレジスタを含む複数個（ｑ個）の部分回路としてのゲートドライバ用ＩＣ（Integrated Circuit）チップ４１１，４１２，…，４１ｑからなる。

各ゲートドライバ用ＩＣチップは、図１６（Ｂ）に示すように、シフトレジスタ４０と、当該シフトレジスタ４０の各段に対応して設けられた第１および第２のＡＮＤゲート４１，４３と、第２のＡＮＤゲート４３の出力信号ｇ１〜ｇｐに基づき走査信号Ｇ１〜Ｇｐを出力する出力部４５とを備え、外部からスタートパルス信号ＳＰｉ、クロック信号ＣＫおよび出力制御信号ＯＥを受け取る。スタートパルス信号ＳＰｉはシフトレジスタ４０の入力端に与えられ、シフトレジスタ４０の出力端からは、後続のゲートドライバ用ＩＣチップに入力されるべきスタートパルス信号ＳＰｏを出力する。また、第１のＡＮＤゲート４１のそれぞれにはクロック信号ＣＫの論理反転信号が入力され、第２のＡＮＤゲート４３のそれぞれには出力制御信号ＯＥの論理反転信号が入力される。そして、シフトレジスタ４０の各段の出力信号Ｑｋ（ｋ＝１〜ｐ）は、当該段に対応する第１のＡＮＤゲート４１に入力され、当該第１のＡＮＤゲート４１の出力信号は当該段に対応する第２のＡＮＤゲート４３に入力される。

本構成例によるゲートドライバは、図１６（Ａ）に示すように、上記構成の複数（ｑ個）のゲートドライバ用ＩＣチップ４１１〜４１ｑが縦続接続されることによって実現される。すなわち、ゲートドライバ用ＩＣチップ４１１〜４１ｑ内のシフトレジスタ４０が１つのシフトレジスタを形成するように（以下、このように縦続接続によって形成されるシフトレジスタを「結合シフトレジスタ」という）、各ゲートドライバ用ＩＣチップ内のシフトレジスタの出力端（スタートパルス信号ＳＰｏの出力端子）が次のゲートドライバ用ＩＣチップ内のシフトレジスタの入力端（スタートパルス信号ＳＰｉの入力端子）に接続される。ただし、先頭のゲートドライバ用ＩＣチップ４１１内のシフトレジスタの入力端には、表示制御回路２００からゲートスタートパルス信号ＧＳＰが入力され、最後尾のゲートドライバ用ＩＣチップ４１ｑ内のシフトレジスタの出力端は外部と未接続となっている。また、表示制御回路２００からのゲートクロック信号ＧＣＫは、各ゲートドライバ用ＩＣチップ４１１〜４１ｑにクロック信号ＣＫとして共通に入力される。一方、表示制御回路２００において生成されるゲートドライバ出力制御信号ＧＯＥは第１〜第ｑのゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑからなり、これらのゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑは、ゲートドライバ用ＩＣチップ４１１〜４１ｑに出力制御信号ＯＥとしてそれぞれ個別に入力される。

次に、図１７を参照しつつ上記構成例によるゲートドライバの動作について説明する。表示制御回路２００は、図１７（Ａ）に示すように、画素データ書込パルスＰｗに対応する期間Ｔｓｐｗと３個の黒電圧印加パルスＰｂに対応する期間ＴｓｐｂｗだけＨレベル（アクティブ）となる信号をゲートスタートパルス信号ＧＳＰとして生成すると共に、図１７（Ｂ）に示すように、１水平期間（１Ｈ）毎に所定期間だけＨレベルとなるゲートクロック信号ＧＣＫを生成する。このようなゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫが図１６（Ａ）のゲートドライバに入力されると、先頭のゲートドライバ用ＩＣチップ４１１のシフトレジスタ４０の初段の出力信号Ｑ１として、図１７（Ｃ）に示すような信号が出力される。この出力信号Ｑ１は、各フレーム期間において、画素データ書込パルスＰｗに対応する１個のパルスＰｑｗと、３個の黒電圧印加パルスＰｂに対応する１個のパルスＰｑｂｗとを含み、これらの２個のパルスＰｑｗとＰｑｂｗとの間は所定期間Ｔｈｄだけ離れている。このような２個のパルスＰｑｗおよびＰｑｂｗがゲートクロック信号ＧＣＫに従ってゲートドライバ内の結合シフトレジスタを順次転送されていく。それに応じて結合シフトレジスタの各段から、図１７（Ｃ）に示すような波形の信号が１水平走査期間（１Ｈ）ずつ順次ずれて出力される。

また、表示制御回路２００は、既述のように、ゲートドライバを構成するゲートドライバ用ＩＣチップ４１１〜４１ｑに与えるべきゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑを生成する。ここで、ｒ番目のゲートドライバ用ＩＣチップ４１ｒに与えるべきゲートドライバ出力制御信号ＧＯＥｒは、当該ゲートドライバ用ＩＣチップ４１ｒ内のシフトレジスタ４０のいずれかの段から画素データ書込パルスＰｗに対応するパルスＰｑｗが出力されている期間では、画素データ書込パルスＰｗの調整のためにゲートクロック信号ＧＣＫのパルス近傍の所定期間ＴａｄでＨレベルとなることを除きＬレベルとなり、それ以外の期間では、ゲートクロック信号ＧＣＫがＨレベルからＬレベルに変化した直後の所定期間ＴｏｅだけＬレベルとなることを除きＨレベルとなる。ただし、この所定期間Ｔｏｅは、いずれかのチャージシェア期間Ｔｓｈに含まれるように設定される。例えば、先頭のゲートドライバ用ＩＣチップ４１１には、図１７（Ｄ）に示すようなゲートドライバ出力制御信号ＧＯＥ１が与えられる。なお、画素データ書込パルスＰｗの調整のためにゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑに含まれるパルス（これは上記所定期間ＴａｄでＨレベルとなることに相当し、以下「書込期間調整パルス」という）は、必要な画素データ書込パルスＰｗに応じて、ゲートクロック信号ＧＣＫの立ち上がりよりも早く立ち上がったり、ゲートクロック信号ＧＣＫの立ち下がりよりも遅く立ち下がったりする。また、このような書込期間調整パルスを使用せずに、ゲートクロック信号ＧＣＫのパルスだけで画素データ書込パルスＰｗを調整するようにしてもよい。

各ゲートドライバ用ＩＣチップ４１ｒ（ｒ＝１〜ｑ）では、上記のようなシフトレジスタ４０各段の出力信号Ｑｋ（ｋ＝１〜ｐ）、ゲートクロック信号ＧＣＫおよびゲートドライバ出力制御信号ＧＯＥｒに基づき、第１および第２のＡＮＤゲート４１，４３により、内部走査信号ｇ１〜ｇｐが生成され、それらの内部走査信号ｇ１〜ｇｐが出力部４５でレベル変換されて、ゲートラインに印加すべき走査信号Ｇ１〜Ｇｐが出力される。これにより、図１７（Ｅ）（Ｆ）に示すように、ゲートラインＧＬ１〜ＧＬＭには、順次画素データ書込パルスＰｗが印加されると共に、各ゲートラインＧＬｊ（ｊ＝１〜２Ｍ）では、画素データ書込パルスＰｗの印加終了時点（立ち下がり時点）から所定期間Ｔｈｄだけ経過した時点で、黒電圧印加パルスＰｂが印加され、その後、１水平期間（１Ｈ）間隔で２個の黒電圧印加パルスＰｂが印加される。このようにして３個の黒電圧印加パルスＰｂが印加された後は、次のフレーム期間の画素データ書込パルスＰｗが印加されるまでＬレベルが維持される。

次に図１８を参照しつつ、本実施形態における上記のソースドライバ３００およびゲートドライバ４００による表示部１００（図４、図５）の駆動について説明する。表示部１００における各画素形成部では、それに含まれるＴＦＴ１０のゲート端子に接続されるゲートラインＧＬｊに画素データ書込パルスＰｗが印加されることにより、当該ＴＦＴ１０がオンし、当該ＴＦＴ１０のソース端子に接続されるソースラインＳＬｉの電圧がデータ信号Ｓ（ｉ）の値として当該画素形成部に書き込まれる。すなわちソースラインＳＬｉの電圧が画素容量Ｃｐに保持される。その後、当該ゲートラインＧＬｊは黒電圧印加パルスＰｂが現れるまでの期間Ｔｈｄは非選択状態となるので、当該画素形成部に書き込まれた電圧がそのまま保持される。

黒電圧印加パルスＰｂは、その非選択状態の期間（以下「画素データ保持期間」という）Ｔｈｄの後のチャージシェア期間ＴｓｈにゲートラインＧＬｊに印加される。既述のようにチャージシェア期間Ｔｓｈでは、各データ信号Ｓ（ｉ）の値すなわち各ソースラインＳＬｉの電圧は、データ信号Ｓ（ｉ）の直流レベルにほぼ等しくなる（すなわち黒電圧となる）。したがって、当該ゲートラインＧＬｊへの黒電圧印加パルスＰｂの印加により、当該画素形成部の画素容量Ｃｐに保持される電圧は、黒表示に対応する電圧（黒電圧）に向かって変化する。しかし、黒電圧印加パルスＰｂのパルス幅は短いので、画素容量Ｃｐにおける保持電圧を確実に黒電圧にするために、図１８（Ｄ）（Ｅ）に示すように、各フレーム期間において１水平走査期間（１Ｈ）間隔で３個の黒電圧印加パルスＰｂが続けて当該ゲートラインＧＬｊに印加される。これにより、当該ゲートラインＧＬｊに接続される画素形成部によって形成される画素の輝度（画素容量での保持電圧によって決まる透過光量）Ｌ（ｊ，ｉ）は、図１８（Ｈ）に示すように変化する。

したがって、各ゲートラインＧＬｊに接続される画素形成部に対応する１表示ラインにおいて、画素データ保持期間Ｔｈｄではデジタル画像信号ＤＡに基づく表示が行われ、その後に上記３個の黒電圧印加パルスＰｂが印加されてから次に当該ゲートラインＧＬｊに画素データ書込パルスＰｗが印加される時点までの期間Ｔｂｋでは黒表示が行われる。このようにして、黒表示の行われる期間（以下「黒表示期間」という）Ｔｂｋが各フレーム期間に挿入されることにより、液晶表示装置による表示のインパルス化が行われる。

図１８（Ｄ）（Ｅ）からもわかるように、画素データ書込パルスＰｗの現れる時点は走査信号Ｇ（ｊ）毎に１水平走査期間（１Ｈ）ずつずれているので、黒電圧印加パルスＰｂの現れる時点も走査信号Ｇ（ｊ）毎に１水平走査期間（１Ｈ）ずつずれている。したがって、黒表示期間Ｔｂｋも１表示ライン毎に１水平走査期間（１Ｈ）ずつずれて、全ての表示ラインにつき同じ長さの黒挿入が行われる。このようにして、画素データ書込のための画素容量Ｃｐでの充電期間を短縮することなく、十分な黒挿入期間が確保される。また、黒挿入のためにソースドライバ３００等の動作速度を上げる必要もない。

上記第４の実施形態では、図１８（Ｄ）〜（Ｇ）に示すように、画素データ書込パルスＰｗと黒電圧印加パルスＰｂとが時間的に重なっている。例えば、走査信号Ｇ（ｊ＋ｍ）の画素データ書込パルスＰｗが走査信号Ｇ（ｊ）の黒電圧印加パルスＰｂと時間的に重なっており、走査信号Ｇ（ｊ＋ｍ＋１）の画素データ書込パルスＰｗが走査信号Ｇ（ｊ）およびＧ（ｊ＋１）の黒電圧印加パルスＰｂと時間的に重なっている。ここで、１フレーム期間において各走査信号Ｇ（ｊ）（ｊ＝１，２，…，２Ｍ）に含まれる黒電圧印加パルスＰｂの個数（以下「１フレーム当たりの黒電圧印加パルス数」という）を増やすと、画素データ書込パルスＰｗと時間的に重なる黒電圧印加パルスＰｂの個数も増える。これによりアクティブマトリクス基板１００上のゲートラインＧＬ１〜ＧＬ２Ｍのうち同時にＨレベルとなるゲートラインの本数が増えるので、当該Ｈレベルを与えるための電源の負荷が増大することになり、画素データ書込パルスＰｗおよび黒電圧印加パルスＰｂの波形が鈍る。黒電圧印加パルスＰｂの時間幅は画素データ書込パルスＰｗの時間幅に比べて格段に短いので、この波形鈍りは主として黒電圧印加パルスＰｂに影響する。図１８（Ｈ）からわかるように、１フレーム当たりの黒電圧印加パルス数を１から増やしていくと、黒表示期間Ｔｂｋにおいて画素の輝度がより十分な黒レベルとなるが、上記のように黒電圧印加パルスの波形鈍りの影響も大きくなるので、１フレーム当たりの黒電圧印加パルス数を所定個数以上増やすと、黒表示期間Ｔｂｋにおいて画素の輝度を十分な黒レベルとすることができなくなる。また、近年、アクティブマトリクス基板を使用した表示装置において、解像度の向上や、フレーム周波数を高めて補間画像の画素データを画素形成部に書き込むような動画視認性改善技術が求められており、このような状況下では、画素データ書込パルスＰｗと黒電圧印加パルスＰｂとの時間的な重なりによる画素データ書込パルスＰｗの波形鈍りが、画素データの書込不足（画素容量の充電不足）につながる虞もある。

そこで、図１９に示すように、画素データ書込パルスＰｗと黒電圧印加パルスＰｂとが時間的に重ならないような走査信号Ｇ（１）〜Ｇ（２Ｍ）がアクティブマトリクス基板１００上のゲートラインＧＬ１〜ＧＬ２Ｍにそれぞれ印加される構成とするのが好ましい。上記第４の実施形態（図１８参照）とは異なり、図１９に示す例では、各走査信号Ｇ（ｋ）（ｋ＝１〜２Ｍ）における画素データ書込パルスＰｗは、いずれの走査信号における黒電圧印加パルスとも時間的に重なることがない（図１９（Ｄ）〜（Ｇ））。ゲートドライバをこのような走査信号Ｇ（１）〜Ｇ（２Ｍ）が出力される構成とすることにより、同時にＨレベルとなるゲートラインの本数（同時にＨレベルとなる走査信号の個数）が少なくなる。その結果、黒表示期間Ｔｂｋにおいて画素の輝度を十分な黒レベルとしつつ、画素データ書込パルスＰｗの波形鈍りによる画素容量の充電不足を抑制することができる。

＜５．変形例＞
上記第１の実施形態では、チャージシェア用のスイッチング素子として、ソースドライバの出力部３０４にＭＯＳトランジスタＳＷｂが設けられると共に（図７）、アクティブマトリクス基板１１０にチャージシェアＴＦＴ１２が設けられている（図４、図５）。しかし、チャージシェア期間Ｔｓｈ内にソースラインＳＬｉの電位をデータ信号Ｓ（ｉ）の直流レベルＶＳｄｃに等しい中間電位に到達させることができるのであれば、ソースドライバの出力部３０４におけるチャージシェア用のスイッチング素子（ＭＯＳトランジスタＳＷｂ）を省略してもよい。

また、上記第１〜第４の実施形態におけるアクティブマトリクス基板では、各ゲートラインＧＬｊに沿ってチャージシェア制御信号線ＧｓｈＬｊが配設されており（ｊ＝１，２，…，２Ｍ）、各ソースラインＳＬｉにつき、ゲートラインの本数（２Ｍ）に等しい個数のチャージシェアＴＦＴ１２が設けられている（ｉ＝１，２，…，Ｎ）（図４、図５等）。しかし、本発明はこのような構成に限定されものではなく、チャージシェア期間Ｔｓｈ内に、各ソースラインの電位をデータ信号Ｓ（ｉ）の直流レベルＶＳｄｃに等しい中間電位またはチャージシェア電圧固定用電源３５の電位Ｅｓｈに到達させることができるようにすればよい。

例えば、図４および図５に示す第１の実施形態の構成に代えて、図２０および図２１に示すように、ゲートラインＧＬｊの１本おきにチャージシェア制御信号線を配設し、各ソースラインＳＬｉにつき、ゲートラインの本数（２Ｍ）の１／２に等しい個数（Ｍ個）のチャージシェアＴＦＴ１２を設けるようにしてもよい。ここで、図２１は、図２０に示す液晶表示装置のアクティブマトリクス基板１１４の一部（４画素に相当する部分）１０４の等価回路を示す回路図である。

また、図４および図５に示す第１の実施形態の構成に代えて、図２２および図２３に示すように、ソースラインＳＬ１〜ＳＬＮの両端部にのみチャージシェア制御信号線ＧｓｈＬａ，ＧｓｈＬｂを配設し、各ソースラインＳＬｉの一端と他端に１個ずつチャージシェアＴＦＴ１２を設けるようにしてもよい。ここで、図２３は、図２２に示す液晶表示装置のアクティブマトリクス基板１１６の一部（２画素列に相当する部分）１０６の等価回路を示す回路図である。

ところで、チャージシェア期間Ｔｓｈ内に各ソースラインの電位を上記の中間電位ＶＳｄｃまたは固定電位Ｅｓｈに到達させるのに必要なチャージシェアＴＦＴ１２の個数は、ソースラインの配線抵抗および配線容量や確保可能なチャージシェア期間Ｔｓｈの長さに依存し、これらは表示装置の画面サイズ（これはアクティブマトリクス基板のサイズに相当）や解像度等によって決まる。したがって、一般的には、このような画面サイズや解像度等に応じて、各ソースラインＳＬｉについて設けるべきチャージシェアＴＦＴ１２の適切な個数を決定し、その個数のチャージシェアＴＦＴ１２をソースラインＳＬｉの延びる方向に略均等に配置すればよい。そして、その個数に応じた本数のチャージシェア制御信号線を配設し、それらのチャージシェア制御信号線によって全てのチャージシェアＴＦＴ１２をチャージシェア期間Ｔｓｈはオン状態とすることができるように構成されていればよい。このような構成によれば、各ソースラインに充電された電荷を、チャージシェア期間Ｔｓｈにおいて、アクティブマトリクス基板全体で均等にかつ短時間で隣接ソースラインに移動させることができる。これにより、各ソースラインの電位をアクティブマトリクス基板全体で均等にかつ短時間で中間電位（ソースセンター電位）ＶＳｄｃに到達させることができる。その結果、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

なお、上記第１〜第４の実施形態ではドット反転駆動方式が採用されているが、本発明は、これに限定されるものではなく、２以上の所定数のソースライン毎にデータ信号の極性が反転するように構成されていれば、他の駆動方式の表示装置にも適用可能である。例えば、２本のソースライン毎にデータ信号の極性の反転する構成のアクティブマトリクス型の表示装置についても、チャージシェア方式の採用により消費電力を低減しつつ、本発明を適用することにより、画素容量における充電量の差や充電不足による表示品質の低下を抑制することができる。

また、上記第１〜第４の実施形態では、ソースドライバ３００の出力バッファ３１として電圧ホロワが使用されており、この電圧ホロワを動作させるにはバイアス電圧の供給が必要である。しかし、出力バッファ３１としての電圧ホロワは、バイアス電圧を供給されている間は、ソースラインＳＬｉを駆動していない場合であっても内部電流により電力を消費する。したがって、各出力バッファ３１とソースラインＳＬｉとの電気的接続が遮断されるチャージシェア期間Ｔｓｈでは、各出力バッファ３１へのバイアス電圧の供給を停止して内部電流が流れないようにするのが好ましい。図２４は、このためのソースドライバの出力部３０４の構成例を示す回路図である。

図２５は、図２４の構成で使用される出力バッファ３２の構成例を示す回路図である。なお、他の構成の出力部においても図２５の構成の出力バッファの使用が可能である。図２５に示すように、出力バッファ３２は、定電流源として機能すべきＮチャネル型ＭＯＳトランジスタ（以下「Ｎｃｈトランジスタ」と略記する）Ｑ１を有する第１の差動増幅器３２１と、定電流源として機能すべきＰチャネル型ＭＯＳトランジスタ（以下「Ｐｃｈトランジスタ」と略記する）Ｑ２を有する第２の差動増幅器３２２と、ＰｃｈトランジスタＱ３とＮｃｈトランジスタＱ４からなるプッシュプル形式の出力回路３２３とから構成されており、非反転入力端子Ｔｉｎと、反転入力端子ＴｉｎＲと、出力端子Ｔｏｕｔと、ＮｃｈトランジスタＱ１のゲート端子に接続された第１のバイアス用端子Ｔｂ１と、ＰｃｈトランジスタＱ２のゲート端子に接続された第２のバイアス用端子Ｔｂ２とを有している。そして出力端子Ｔｏｕｔが反転入力端子ＴｉｎＲに直接に接続されており、この出力バッファ３２は、第１のバイアス用端子Ｔｂ１に所定の第１バイアス電圧Ｖｂａ１を、第２のバイアス用端子Ｔｂ２に所定の第２バイアス電圧Ｖｂａ２をそれぞれ与えられると、電圧ホロワとして動作する。一方、第１のバイアス用端子Ｔｂ１に接地電位ＶＳＳを、第２のバイアス用端子Ｔｂ２に電源電圧ＶＤＤをそれぞれ与えられた場合には、ＮｃｈトランジスタＱ１およびＰｃｈトランジスタＱ２がオフ状態となり、出力回路３２３のＰｃｈトランジスタＱ３には電源電圧ＶＤＤに略等しい電圧が与えられ、ＮｃｈトランジスタＱ４には接地電位ＶＳＳに略等しい電圧が与えられる。これによって出力回路３２３のＰｃｈトランジスタＱ３およびＮｃｈトランジスタＱ４もオフ状態となる。これは、出力バッファ３２が休止状態となることを意味し、この休止状態では、出力バッファ３２の内部には電流が流れず、その出力は高インピーダンス状態となる。

図２４の構成例では、上記実施形態とは異なり、第１のＭＯＳトランジスタＳＷａおよびインバータ３３が削除され、各出力バッファ３２の出力端Ｔｏｕｔはソースドライバ３００の出力端子に直接に接続されている。一方、この構成例では、第１および第２の切換スイッチ３７，３８と、各出力バッファ３２の第１のバイアス用端子Ｔｂ１を第１の切換スイッチ３７に接続するための第１のバイアスラインＬｂ１と、各出力バッファ３２の第２のバイアス用端子Ｔｂ２を第２の切換スイッチ３８に接続するための第２のバイアスラインＬｂ２とを備えている。なお、各出力バッファ３２の入力端としての非反転入力端子Ｔｉｎには内部データ信号ｄ（ｉ）が与えられる。第１の切換スイッチ３７は、第１のバイアスラインＬｂ１に与えるべき電圧をチャージシェア制御信号Ｃｓｈに基づき切り替えるためのスイッチである。この第１の切換スイッチ３７により、第１のバイアスラインＬｂ１には、チャージシェア制御信号ＣｓｈがＬレベルのときに第１バイアス電圧Ｖｂａ１が与えられ、Ｈレベルのときに接地電位ＶＳＳが与えられる。第２の切換スイッチ３８は、第２のバイアスラインＬｂ２に与えるべき電圧をチャージシェア制御信号Ｃｓｈに基づき切り替えるためのスイッチである。この第２の切換スイッチ３８により、第２のバイアスラインＬｂ２には、チャージシェア制御信号ＣｓｈがＬレベルのときに第２バイアス電圧Ｖｂａ２が与えられ、Ｈレベルのときに電源電圧ＶＤＤが与えられる。これにより、各出力バッファ３２は、チャージシェア制御信号ＣｓｈがＬレベルのときには電圧ホロワとして動作し、Ｈレベルのときに休止状態となる。このように第１および第２の切換スイッチ３７，３８は各出力バッファ３２の休止制御部として機能する。図２４に示すソースドライバの出力部の他の構成は、図１４に示すソースドライバの出力部３０４と同様であるので、同一部分には同一の参照符号を付して説明を省略する。なお、第１および第２バイアス電圧Ｖｂａ１，Ｖｂａ２の生成のための構成についても、従来と同様であるので説明を省略する。

上記のような構成によれば、チャージシェア期間Ｔｓｈ以外の期間では、チャージシェア制御信号ＣｓｈがＬレベルとなるので、各内部データ信号ｄ（ｉ）は出力バッファ３２を介しデータ信号Ｓ（ｉ）としてソースラインＳＬｉに印加される（ｉ＝１〜Ｎ）。一方、チャージシェア期間Ｔｓｈでは、チャージシェア制御信号ＣｓｈがＨレベルとなるので、出力バッファ３２は休止状態であってその出力は高インピーダンス状態となり、各ソースラインＳＬｉには、第２のＭＯＳトランジスタＳＷｃを介して、（データ信号Ｓ（ｉ）の直流レベルＶＳｄｃに相当する）固定電圧Ｅｓｈが与えられる。このようにして上記実施形態と同様の機能を実現しつつ、チャージシェア期間Ｔｓｈにおいて各出力バッファを休止状態とすることによりソースドライバ３００の消費電力を削減することができる。

なお、出力バッファ３２の構成は、図２５の構成に限定されるものではなく、バイアス電圧の切換によって内部電流を低減または遮断して休止状態とできるものであればよい。また、出力バッファ３２の出力が休止状態において高インピーダンス状態にならない構成の場合には、図１４に示す構成と同様に、第１のＭＯＳトランジスタＳＷａを各出力バッファ３２とソースドライバの出力端子との間に介挿してもよい。さらに、図２４に示す構成において、各ソースラインＳＬｉ（ｉ＝１〜Ｎ）とチャージシェア電圧固定用電源３５との間に挿入される第２のＭＯＳトランジスタＳＷｃおよび当該チャージシェア電圧固定用電源３５を省略してもよい。ただし、既述のように、表示における横筋ムラの発生を抑制するという観点からは図２４に示す構成が好ましい。

＜６．テレビジョン受信機への適用＞
次に、本発明に係るアクティブマトリクス基板をテレビジョン受信機に使用した例について説明する。図２６は、テレビジョン受信機用の表示装置８００の構成を示すブロック図である。この表示装置８００は、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、液晶パネル８４と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。

上記液晶パネル８４は、本発明に係るアクティブマトリクス基板を使用した表示部と、その表示部を駆動するためのソースドライバ、ゲートドライバおよびチャージシェア制御回路を含んでおり、その具体的な構成については、本発明の各実施形態や各変形例につき説明した何れの構成であってもよい（図４、図５、図１５、図２０〜２３参照）。

上記構成の表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。このデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出され、これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。

液晶パネル８４には、液晶コントローラ８３からデジタルＲＧＢ信号が、上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路８８では、カラー表示の３原色Ｒ，Ｇ，Ｂそれぞれの階調電圧が生成され、それらの階調電圧も液晶パネル８４に供給される。液晶パネル８４では、これらのＲＧＢ信号、タイミング信号および階調電圧に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号、走査信号、チャージシェア制御信号等）が生成され、それらの駆動用信号に基づきに（アクティブマトリクス基板を使用した）内部の表示部にカラー画像が表示される。なお、この液晶パネル８４によって画像を表示するには、液晶パネル８４の後方から光を照射する必要があり、この表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネル８４の裏面に光が照射される。

上記の処理を含め、システム全体の制御はマイコン８７が行う。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この表示装置８００では、様々な映像信号に基づいた画像表示が可能である。

上記構成の表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図２７に示すように、当該表示装置８００にチューナ部９０が接続される。このチューナ部９０は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波することによってテレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。この複合カラー映像信号Ｓｃｖは、既述のように表示装置８００に入力され、この複合カラー映像信号Ｓｃｖに基づく画像が当該表示装置８００によって表示される。

図２８は、上記構成の表示装置をテレビジョン受信機とするときの機械的構成の一例を示す分解斜視図である。図２８に示した例では、テレビジョン受信機は、その構成要素として、上記表示装置８００の他に第１筐体８０１および第２筐体８０６を有しており、表示装置８００を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１には、表示装置８００で表示される画像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、表示装置８００の背面側を覆うものであり、当該表示装置８００を操作するための操作用回路８０５が設けられると共に、下方に支持用部材８０８が取り付けられている。

以上のようなテレビジョン受信機によれば、液晶パネル８４内のアクティブマトリクス基板において各ソースラインＳＬｉにつき多数のチャージシェアＴＦＴ１２が設けられているので、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足を抑制して良好な画像表示を行うことができる。

本発明は、アクティブマトリクス基板またはそれを備えた表示装置に適用されるものであって、特に、アクティブマトリクス型の液晶表示装置およびそれに使用されるアクティブマトリクス基板に適している。

Claims (18)

1. 複数のデータ信号線と、
   前記複数のデータ信号線と交差する複数の走査信号線と、
   前記複数のデータ信号線と前記複数の走査信号線との各交差点に対応して設けられ、対応する交差点を通過する走査信号線によってオンおよびオフされる画素スイッチング素子と、
   前記画素スイッチング素子に対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、
   前記複数のデータ信号線のそれぞれにつき当該データ信号線の延びる方向に２以上の所定数ずつ設けられたチャージシェア用スイッチング素子であって、オン状態のときに前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に短絡されるように前記複数のデータ信号線に接続されたチャージシェア用スイッチング素子と、
   前記チャージシェア用スイッチング素子をオンおよびオフするためのチャージシェア用制御信号線と
   を備え、
   前記画素電極は、前記チャージシェア用制御信号線に重なるように配置されていることを特徴とする、アクティブマトリクス基板。
2. 前記複数のデータ信号線のそれぞれは、互いに電気的に分離された第１および第２の信号線からなり、
   前記チャージシェア用スイッチング素子は、前記第１および第２の信号線のそれぞれにつき前記データ信号線の延びる方向に２以上の所定数ずつ設けられていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
3. 前記チャージシェア用スイッチング素子は、前記データ信号線の延びる方向に略均等間隔で配置されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
4. 前記チャージシェア用制御信号線は、前記複数の走査信号線にそれぞれ沿って配置された複数の制御信号線を含み、
   前記チャージシェア用スイッチング素子は、前記複数のデータ信号線のそれぞれにつき前記複数の制御信号線に対応して設けられた複数のスイッチング素子を含み、
   前記複数のスイッチング素子のそれぞれは、対応する制御信号線によってオンおよびオフされることを特徴とする、請求項１に記載のアクティブマトリクス基板。
5. 前記チャージシェア用スイッチング素子は、前記複数のデータ信号線の一端近傍に配置されたスイッチング素子群と、前記複数のデータ信号線の他端近傍に配置されたスイッチング素子群とからなることを特徴とする、請求項１に記載のアクティブマトリクス基板。
6. 前記チャージシェア用制御信号線は、非表示領域において前記複数のデータ信号線と交差するように配置された非表示領域制御信号線を含み、
   前記チャージシェア用スイッチング素子は、非表示領域に配置され前記非表示領域制御信号線によってオンおよびオフされるスイッチング素子群を含むことを特徴とする、請求項１に記載のアクティブマトリクス基板。
7. 前記チャージシェア用スイッチング素子を前記データ信号線に接続する電極部は、前記チャージシェア用制御信号線に重ならないように配置されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
8. 前記チャージシェア用スイッチング素子と、前記チャージシェア用スイッチング素子がオン状態のときに短絡させる２つの隣接データ信号線とを接続するための配線距離は、互いに等しいことを特徴とする、請求項１に記載のアクティブマトリクス基板。
9. 請求項１から８までのいずれか１項に記載のアクティブマトリクス基板と、
   前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動回路と、
   表示すべき画像を表す複数のデータ信号を、所定数のデータ信号線毎に極性が反転すると共に所定数の水平期間毎に極性が反転する電圧信号として生成し、当該複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
   前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に１水平期間毎に所定のチャージシェア期間だけ短絡されるように、前記チャージシェア制御信号線に与えるべきチャージシェア制御信号を生成するチャージシェア制御信号生成回路と
   を備えることを特徴とする表示装置。
10. 前記データ信号線駆動回路は、２以上の所定数の水平期間毎に電圧極性が反転するように前記複数のデータ信号を生成することを特徴とする、請求項９に記載の表示装置。
11. 前記データ信号線駆動回路は、１水平期間毎に前記チャージシェア期間は、前記複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数のデータ信号線を互いに短絡するスイッチ回路を含むことを特徴とする、請求項９に記載の表示装置。
12. 前記データ信号線駆動回路は、前記スイッチ回路によって前記複数のデータ信号線が互いに短絡されている時に前記複数のデータ信号線に固定電圧を与えることを特徴とする、請求項１１に記載の表示装置。
13. 前記固定電圧の値は、前記データ信号の最小値と最大値との間の中央値であることを特徴とする、請求項１２に記載の表示装置。
14. 前記複数のデータ信号の直流レベルは、黒表示に対応し、
    前記走査信号線駆動回路は、前記複数の走査信号線のそれぞれは各フレーム期間において少なくとも１回は前記チャージシェア期間以外の期間である有効走査期間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも１回は前記チャージシェア期間で選択状態となるように、前記複数の走査信号線を選択的に駆動することを特徴とする、請求項９に記載の表示装置。
15. 前記走査信号線駆動回路は、前記有効走査期間で選択状態となった走査信号線を、当該選択状態から非選択状態に変化する時点から前記画素値保持期間が経過した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、前記チャージシェア期間で選択状態とすることを特徴とする、請求項１４に記載の表示装置。
16. 前記複数の走査信号線のそれぞれが前記有効走査期間で選択状態となる期間は、前記チャージシェア期間において前記複数の走査信号線のいずれかが選択状態となる期間と重ならないことを特徴とする、請求項１５に記載の表示装置。
17. 前記データ信号線駆動回路は、
    前記複数のデータ信号線に印加すべき前記複数のデータ信号を出力する複数のバッファと、
    前記チャージシェア期間において前記複数のバッファを休止させる休止制御部と
    を含むことを特徴とする、請求項９に記載の表示装置。
18. 請求項９に記載の表示装置を備えたことを特徴とするテレビジョン受信機。

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