JP4569413B2 - 表示装置 - Google Patents

Description

本発明は、画素の表示エレメント（電気光学素子）を表示領域にマトリクス状に配列したアクティブマトリクス型の表示装置に関するものである。

表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant ：ＰＤＡ) 、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。

図１は、液晶表示装置の構成例を示すブロック図である（たとえば特許文献１，２参照）。
液晶表示装置１は、図１に示すように、有効画素部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。

有効画素部２は、複数の画素回路２１が、マトリクス状に配列されている。
各画素回路２１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃｓ２１により構成されている。
これら画素回路２１の各々に対して、走査ライン（ゲートライン）５−１〜５−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン６−１〜６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２１のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎに各々接続されている。

さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線とＣｓと液晶セルＬＣ２１の第１電極との間に保持容量Ｃｓ２１を形成するが、保持容量配線Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いる。一般的な液晶表示装置においては、有効画素部２におけるすべての画素回路２１の保持容量Ｃｓ２１は、一つの保持容量配線Ｃｓに共通に接続されている。
そして、各画素回路２１の液晶セルＬＣ２１の第２電極は、たとえば１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧Ｖｃｏｍの供給ライン７に共通に接続されている。

各走査ライン５−１〜５−ｍは、垂直駆動回路３により駆動され、各信号ライン６−１〜６−ｎは水平駆動回路４により駆動される。

垂直駆動回路３は、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン５−１〜５−ｍに接続された各画素回路２１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から走査ライン５−１に対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、走査ライン５−２に対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、走査ライン５−３，…，５−ｍ対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。

図２（Ａ）〜（Ｅ）に、図１に示す一般的な液晶表示装置のいわゆる１ＨＶｃｏｍ反転駆動方式におけるタイミングチャートを示す。

また、他の駆動方式として、保持容量配線Ｃｓからのカップリングを利用して液晶への印加電圧を変調させる容量結合駆動方式が知られている（たとえば特許文献３参照）。
特開平１１−１１９７４６号公報 特開２０００−２９８４５９号公報 特開平２−１５７８１５号公報

上述した容量結合駆動方式は、１ＨＶｃｏｍ反転駆動方式に比べ、いわゆるオーバドライブによる液晶の応答速度を改善でき、また、Ｖｃｏｍ周波数帯域で発生するオーディオノイズを低減でき、超高精細パネルにおけるコントラスト補償（最適化）が行えるなどの特徴がある。

ところが、特許文献３に記載されたこの容量結合駆動方式を、図３に示すような、印加電圧に対する液晶誘電率εの特性を有する液晶材料（ノーマリホワイト対応）を用いて液晶表示装置に採用した場合、下記の式（１）、図４および図５に示すように、黒輝度を最適化しようとした際、白輝度が黒くなる（沈んでしまう）という不利益がある。
このことにより、現在の容量結合駆動方式を採用した液晶表示装置においては、黒輝度、白輝度の両者を同時に最適化することができないという不利益がある。

（数１）
ΔＶｐｉｘ１＝Ｖｓｉｇ＋{Ｃｃｓ／（Ｃｃｓ＋Ｃｌｃ）}＊ΔＶｃｓ−Ｖｃｏｍ …（１）

式（１）において、ΔＶｐｉｘは実効画素電位、Ｖｓｉｇは映像信号電圧、Ｃｃｓは保持容量、Ｃｌｃは液晶容量を、ΔＶｃｓは信号ＣＳの電位を、Ｖｃｏｍはコモン電圧をそれぞれ示している。
上述したように、黒輝度を最適化しようとした際、白輝度が沈んでしまうのは、上記式（１）の{Ｃｃｓ／（Ｃｃｓ＋Ｃｌｃ）}＊ΔＶｃｓの項にあり、液晶誘電率の非線形性が実効画素電位に影響を与えるためである。

本発明の目的は、黒輝度および白輝度の両方をともに最適化することが可能な表示装置を供することにある。

本発明に係る表示装置は、スイッチング素子を通して信号ラインを伝搬される映像用画素データを書き込む複数の画素回路がマトリクス状に配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の行配列に対応するように配置された複数の容量配線と、第１の駆動回路および第２の駆動回路と、所定の周期でレベルが切り替わるコモン電圧信号を生成する生成回路と、を有し、上記画素部に配列された各画素回路は、第１画素電極および第２画素電極を有する表示エレメントと、第１電極および第２電極を有する保持容量と、を含み、上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、上記表示エレメントの第２画素電極には上記コモン電圧信号が印加され、上記第１の駆動回路は、上記画素回路の行配列ごとに対応する複数のドライブ段を有し、当該第１の駆動回路の各ドライブ段に、上記複数の走査ラインを順次選択して駆動するゲートドライバと、各ドライブ段で独立した動作を行うことで上記複数の容量配線を選択的に駆動する容量配線ドライバとを含み、上記第２の駆動回路は、上記画素回路の行配列ごとに対応する複数のドライブ段を有し、当該第２の駆動回路の各ドライブ段に、各ドライブ段で独立して、上記第１の駆動回路の容量配線ドライバとともに上記同一の容量配線を両端から選択的に駆動する容量配線ドライバを含み、ゲートドライバを含まない。

好適には、上記第１および第２の駆動回路の各ドライバ段に含まれる各容量配線ドライバは、画素書き込み時の極性信号に基づいて各行ごとに独立して対応する容量配線を駆動する。

好適には、上記第２の駆動回路の容量配線ドライバは、上記第１の駆動回路により対応する行の走査ラインを伝搬された駆動信号に応答して、対応する容量配線を駆動する。

好適には、上記駆動回路は、選択された行の走査ラインを駆動して所望の画素回路に画素データを書き込ませた後、同一の行の上記容量配線を駆動する。

好適には、上記第１および第２の駆動回路は、上記容量配線を駆動する信号の第１レベルと当該第１レベルより低い第２レベルとのいずれかを選択して対応する容量配線に印加する。

好適には、上記画素回路の表示エレメントが液晶セルである。

本発明によれば、黒輝度および白輝度の両方をともに最適化することができる利点がある。
また、容量配線の駆動能力を向上させることでき、水平方向のシェーディング等を改善できる。

以下、本発明の実施の形態について図面に関連付けて詳細に説明する。

図６は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。

本表示装置１００は、図６に示すように、有効画素部１０１、垂直駆動回路（Ｖ／ＣＳＤＲＶ）１０２−１，１０２−２、水平駆動回路（ＨＤＲＶ）１０３、およびコモン電圧生成回路（ＶｃｏｍＧｅｎ）１０４を、主構成要素として有している。

有効画素部１０１は、図７に示すように、複数の画素回路ＰＸＬＣが、ｍ×ｎのマトリクス状に配列されている。具体的には、全体としてノーマル表示が可能なように、たとえば３２０×ＲＧＢ×３２０個の画素回路が配列されている。
なお、図７においては、図面の簡単化のために、４×４のマトリクス配列として示している。

各画素回路ＰＸＬＣは、図７に示すように、スイッチング素子としてＴＦＴ（薄膜トランジスタ；thin film transistor）２０１と、ＴＦＴ２０１のドレイン電極（またはソース電極）に第１画素電極が接続された液晶セルＬＣ２０１と、ＴＦＴ２０１のドレイン電極に第１電極が接続された保持容量Ｃｓ２０１により構成されている。
なお、ＴＦＴ２０１のドレインと、液晶セルＬＣ２０１の第１画素電極と、保持容量ＣＳ２０１の第１電極との接続点によりノードＮＤ２０１が形成されている。

これら画素回路ＰＸＬＣの各々に対して、ゲートライン（走査ライン）１０５−１〜１０５−ｍおよび保持容量配線（以下、ストレージラインという）１０６−１〜１０６−ｍが各行ごとにその画素配列方向に沿って配線され、信号ライン１０７−１〜１０７−ｎが各列ごとにその画素配列方向に沿って配線されている。

そして、各画素回路ＰＸＬＣのＴＦＴ２０１のゲート電極は、各行単位で同一のゲートライン１０５−１〜１０５−ｍにそれぞれ接続されている。
各画素回路ＰＸＬＣの保持容量Ｃｓの第２電極は、各行単位で同一のストレージライン１０６−１〜１０６−ｍにそれぞれ接続されている。
また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０７−１〜１０７−ｎに各々接続されている。
そして、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極は、１水平走査期間（１Ｈ）に極性が反転する小振幅のコモン電圧ＶＣＯＭの図示しない供給ラインに共通に接続されている。

各ゲートライン１０５−１〜１０５−ｍは、有効画素部１０１の両側でゲートラインの両端部側にそれぞれ配置した第１および第２の垂直駆動回路１０２−１，１０２−２のゲートドライバにより駆動され、各ストレージライン１０６−１〜１０６−ｍは垂直駆動回路１０２−１，１０２−２の容量ドライバ（ＣＳドライバ）により駆動され、各信号ライン１０７−１〜１０７−ｎは水平駆動回路１０３により駆動される。

垂直駆動回路１０２−１，１０２−２は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン１０５−１〜１０５−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２−１，１０２−２は、ゲートドライバによりゲートライン１０５−１に対してゲートパルスＧＰ１を与えて第１行目の各列の画素が選択し、ゲートライン１０５−２に対してゲートパルスＧＰ２を与えて第２行目の各列の画素を選択する。以下同様にして、ゲートライン１０５−３，…，１０５−ｍ対してゲートパルスＧＰ３，…，ＧＰｍを順に与える。

さらに、垂直駆動回路１０２−１，１０２−２は、ＣＳドライバにより各ゲートライン毎に対応して独立に配線された各ストレージライン１０６−１〜１０６−ｍ毎に第１レベル（ＣＳＨ、たとえば３Ｖ〜４Ｖ）または第２レベル（ＣＳＬ、たとえば０Ｖ）のいずれかに選択した容量信号（以下、ストレージ信号という）ＣＳ１〜ＣＳｍを順に与える。

図８（Ａ）〜（Ｌ）は、本実施形態の垂直駆動回路のゲートラインとストレージラインの基本的な駆動例を示すタイミングチャートである。

垂直駆動回路１０２は、たとえば第１行目から順番にゲートライン１０５−１〜１０５−ｍ、ストレージライン１０６−１〜１０６−ｍを駆動していくが、ゲートパルスで一のゲートラインを駆動した後（信号書き込み後）、次のゲートラインのゲートパルスの立ち上がりのタイミングで、ストレージライン１０６−１〜１０６−ｍに印加するストレージ信号ＣＳ１〜ＣＳｍのレベルを、以下のように、第１レベルＣＳＨと第２レベルＣＳＬを交互に選択して印加する。
たとえば、垂直駆動回路１０２は、第１行目のストレージライン１０６−１に第１レベルＣＳＨを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０６−２には第２レベルＣＳＬを選択してストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０６−３には第１レベルＣＳＨを選択してストレージ信号ＣＳ３を印加し、第４行目のストレージライン１０６−４には第２レベルＣＳＬを選択してストレージ信号ＣＳ４を印加し、以下同様にして交互に第１レベルＣＳＨと第２レベルＣＳＬを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０６−５〜１０６−ｍに印加する。
また、第１行目のストレージライン１０６−１に第２レベルＣＳｌを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０６−２には第１レベルＣＳＨを選択してストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０６−３には第２レベルＣＳＬを選択してストレージ信号ＣＳ３を印加し、第４行目のストレージライン１０６−４には第１レベルＣＳＨを選択してストレージ信号ＣＳ４を印加し、以下同様にして交互に第２レベルＣＳＬと第１レベルＣＳＨを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０６−５〜１０６−ｍに印加する。

本実施形態においては、ゲートパルスＧＰの立下り後（信号ラインからの書き込み後）、ストレージライン１０６−１〜１０６−ｍを駆動し、保持容量ＣＳ２０１を介してカップリングさせることにより画素電位（ノードＮＤ２０１の電位）を変化させて、液晶印加電圧を変調させている。

図７には、垂直駆動回路１０２のＣＳドライバ１０２０のレベル選択出力部の一例を模式的に示している。
ＣＳドライバ１０２０は、可変電源部１０２１と、電源部１０２１の正極側に接続された第１レベル供給ライン１０２２と、電源部１０２１の負極側に接続された第２レベル供給ライン１０２３と、第１レベル供給ライン１０２２または第２レベル供給ライン１０２３とを画素配列の各行毎に配線したストレージライン１０６−１〜１０６−ｍとを選択的に接続するスイッチＳＷ１〜ＳＷｍを含んで構成されている。

また、図７中にΔＶｃｓは第１レベルＣＳＨと第２レベルＣＳＬとのレベル差（電位差）を示している。
後で詳述するように、このΔＶｃｓと小振幅の交番のコモン電圧Ｖｃｏｍの振幅ΔＶｃｏｍは、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。

垂直駆動回路１０２は、垂直シフトレジスタ群を含み、画素配列に対応して各行毎に配列されたゲートラインが接続されたゲートバッファに対応して設けられた複数のシフトレジスタＶＳＲを有する。各シフトレジスタＶＳＲは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスＶＳＴを、垂直クロックＶＣＫに同期にてシフト動作を行い、対応するゲートバッファに供給する。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートラインが順番に駆動されていく。

図９は、本実施形態の垂直駆動回路のゲートドライバとＣＳドライバの構成例を示すブロック図である。

本実施形態の垂直駆動回路１０２は、図９に示すように、画素配列の各行毎に独立に駆動するドライバ段３００−１，３００−２，３００−３、・・・３００−ｍが設けられている。

各ドライバ段３００（−１〜−ｍ）は、シフトレジスタ（ＶＳＲ）３０１、ゲートバッファ３０２、ＣＳブロック３０３、およびＣＳバッファ３０４を有する。たとえばＣＳバッファ３０４が上述したＣＳドライバのレベル選択出力部の機能を併せ持つ。

シフトレジスタ３０１は、垂直スタ−トパルスＶＳＴを、イネーブル信号ＥＮＢ、垂直クロックＶＣＫに同期にてシフト動作を行い、対応するゲートバッファ３０２に供給する。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタ３０１により供給された垂直クロックにより各ゲートバッファを通して各ゲートライン１０５−１〜１０５−ｍが順番に駆動されていく。

ＣＳブロックは、各ドライブ段で独立した動作を行い、シフトレジスタ３０１からゲートバッファ３０２に出力されるゲート信号Ｇａｔｅと、シフトレジスタ３０１から次段のシフトレジスタに出力される信号ＶＳＲｏｕｔとに基づいて、極性信号ＰＯＬを２段階にラッチした後、ＣＳバッファ３０４に出力する。

図１０は、図９のＣＳブロックの基本構成を示す図である。
ＣＳブロック３０３は、基本的に、ゲート信号Ｇａｔｅに基づいて極性信号ＰＯＬをラッチする第１ラッチ３０３１と、信号ＶＳＲｏｕｔに基づいて第１ラッチ３０３１のラッチ信号ＰＯＬをラッチし、所定のタイミングでＣＳバッファ３０４に出力する第２ラッチ３０３２とを有する。

図１１は、ＣＳブロックの具体的な構成例を示す回路図である。

このＣＳブロック３０３は、２入力ＮＡＮＤ４０１、インバータ４０２〜４０５、およびスイッチ回路４０６〜４０８を有する。そして、ＮＡＮＤ４０１とインバータ４０２により第１ラッチ３０３１が構成され、インバータ４０３と４０４により第２ラッチ３０３２が構成されている。

ＮＡＮＤ４０１の第１入力がスイッチ４０６の固定接点ａおよびインバータ４０２の出力端子に接続され、第２入力が信号ＤＩＳＣの入力ラインに接続され、出力がスイッチ４０７の作動接点ｂおよびインバータ４０２の入力端子に接続されている。
インバータ４０３の入力端子がスイッチ４０７の固定接点ａおよびスイッチ４０８の作動接点ｂに接続され、出力端子がインタバータ４０４の入力端子およびＣＳバッファ３０４の入力に接続されている。そして、インバータ４０４の出力端子がスイッチ４０８の固定接点ａに接続されている。
スイッチ４０６はゲート信号Ｇａｔｅおよびその反転信号ＸＧａｔｅによりオン、オフされる。スイッチ４０７と４０８は信号ＶＳＲｏｕｔおよび信号ＶＳＲｏｕｔがインバータ４０５で反転された信号でオン、オフされる。

図１２は、ゲートバッファの構成例を示す回路図である。
ゲートバッファ３０２は、図１２に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１〜ＰＴ３、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ３により構成されている。
ＰＭＯＳトランジスタＰＴ１〜ＰＴ３のソースは高電圧（たとえば６Ｖ）の電源電圧ＶＤＤ２の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１〜ＮＴ３のソースが低電圧（たとえば−３Ｖ）の電源電圧ＶＳＳ２の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１のドレインとＮＭＯＳトランジスタＮＴ１のドレイン同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２のドレインとＮＭＯＳトランジスタＮＴ２のドレイン同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１のゲート、並びに出力バッファ段を構成するＰＭＯＳトランジスタＰＴ３のゲートおよびＮＭＯＳトランジスタＮＴ３のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ３のドレインおよびＮＭＯＳトランジスタＮＴ３のドレインが接続され、その接続点がゲートラインに接続される。
また、ＰＭＯＳトランジスタＰＴ２のゲートが信号Ａの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１のゲートが信号Ａの反転信号ＸＡの供給ラインに接続されている。
このように、ゲートバッファはレベルシフタと出力バッファ段により構成されている。

図１３は、ＣＳバッファの構成例を示す回路図である。
ＣＳバッファ３０４は、図１３に示すように、ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１３、ＮＭＯＳトランジスタＮＴ１１〜ＮＴ１３により構成されている。
ＰＭＯＳトランジスタＰＴ１１、ＰＴ１２のソースは高電圧（たとえば６Ｖ）の電源電圧ＶＤＤ２の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のソースが低電圧（たとえば−３Ｖ）の電源電圧ＶＳＳ２の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１３のソースは第１レベル電圧（たとえば３Ｖ）の電源電圧ＶＣＳＨの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３のソースが第２レベル電圧（たとえば０Ｖ）の電源電圧ＶＳＳの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインとＮＭＯＳトランジスタＮＴ１１のドレイン同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１２のドレインとＮＭＯＳトランジスタＮＴ１２のドレイン同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１１のゲート、並びに出力バッファ段を構成するＰＭＯＳトランジスタＰＴ１３のゲートおよびＮＭＯＳトランジスタＮＴ１３のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１３のドレインおよびＮＭＯＳトランジスタＮＴ１３のドレインが接続され、その接続点がゲートラインに接続される。
また、ＰＭＯＳトランジスタＰＴ１２のゲートが信号Ｂの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１１のゲートが信号Ｂの反転信号ＸＢの供給ラインに接続されている。
このように、ゲートバッファはレベルシフタと出力バッファ段により構成されている。また、信号Ｂ、ＸＢが切り替え信号となっている。

図１４（Ａ）〜（Ｌ）は、図９の垂直駆動回路の動作例を示すタイミングチャートである。
本実施形態の垂直駆動回路１０２におけるＣＳドライバは、ドライバ段の前後段あるいは前フレームの極性に依存せず、画素書き込み時の極性（ＰＯＬで示される）のみでＣＳ信号の極性を決めている。
すなわち、本実施形態の前後段の信号に依存せず、自段の信号のみで制御可能となっている。
また、本実施形態の垂直駆動回路のＣＳブロック等は、少ない素子数で形成することができ、回路規模の縮小に貢献している。たとえば２０個以下のトランジスタにより構成することが可能である。

なお、上述した構成、機能を有する垂直駆動回路は、有効画素部１０１の片側のゲートラインおよびストレージラインの一端部に一つ配置することも可能であるが、図６の構成においては、ゲートドライバおよびＣＳドライバを含む垂直駆動回路１０２を有効画素部１０１のゲートラインおよびストレージラインの両端部側にそれぞれ配置しているが、これは以下の理由による。

ゲート信号がハイレベルとなり、書き込みが許可された画素では、Ｖｃｏｍ電位に対して正極（あるいは負極）の表示信号電圧が画素電極に書き込まれる。このとき、書き込みを行っている画素電極とストレージ容量を介して接続されているストレージライン（ＣＳライン）は画素電極から受けるカップリングによって揺らされる。
そこで、本実施形態においては、両側にＣＳドライバを含む垂直駆動回路を配置して、この揺れの収束時間を短縮することにより水平方向のシェーディング等を改善している。

また、画素書き込みが完了し、ゲート信号がローレベルとなった後、同画素とストレージ容量を形成しているストレージラインの電位は信号ラインとの寄生クロス容量を有しており、この容量にカップリングによりストレージラインの電位が揺らされる。
そこで、本実施形態においては、両側にＣＳドライバを含む垂直駆動回路を配置して、この揺れの収束時間を短縮することにより水平方向のシェーディング等を改善している。

換言すれば、ストレージラインに付く抵抗および容量負荷が信号ラインあるいは画素電極などから受けるノイズに対して一定電圧に保持するための駆動能力が片側のＣＳドライバによる駆動では足りない場合、本実施形態のように、ゲートドライバおよびＣＳドライバを含む垂直駆動回路１０２を有効画素部１０１のゲートラインおよびストレージラインの両端部側にそれぞれ配置してストレージラインの駆動能力を向上させている。

なお、上述したように、ゲートドライバおよびＣＳドライバを含む垂直駆動回路を有効画素部１０１の両側（図では左右両側）に配置した場合、両側に走査タイミングがずれる可能性があるため、たとえば図１５に示すように、ゲートドライバおよびＣＳドライバを含む第１の垂直駆動回路１０２−１を有効画素部１０１の片側のみ（図では左側）に配置し、他側にはＣＳドライバのみを含む第２の垂直駆動回路１０２−２Ａを配置する構成を採用することも可能である。
この構成を採用することにより、走査タイミングのずれの発生を抑止できるとともに、回路規模を縮小することができ、狭額縁化を実現することができる。

図１６は、ＣＳドライバのみを含む垂直駆動回路の構成例を示すブロック図である。

図１６の垂直駆動回路１０２−２ＡのＣＳドライバ５００は、画素配列の各行毎に独立に駆動するドライバ段５００−１，５００−２，５００−３、・・・、５００−ｍが設けられている。

各ドライバ段５００（−１〜−ｍ）は、ゲートラッチ（Ｇ−Ｌａｔｃｈ）５０１、ＣＳブロック５０２、およびＣＳバッファ５０３を有する。たとえばＣＳバッファ５０３が上述したＣＳドライバのレベル選択出力部の機能を併せ持つ。

ゲートラッチ５０１は、画素配列の対応する行に配置されたゲートライン１０５−１〜１０５−ｍを伝搬されるゲート信号Ｇａｔｅをラッチし、ゲート信号Ｇａｔｅがアクティブの期間のみ信号ＯＵＴＡとしてＣＳブロック５０２に出力するとともに、ゲート信号Ｇａｔｅに同期して、垂直クロックＶＣＫを所定のタイミングでラッチし、ラッチした垂直クロックＶＣＫのレベルが切り替わるタイミングでラッチしたゲート信号Ｇａｔｅをリセットし、信号ＯＵＴＡの出力を停止する。

図１７は、図１６のゲートラッチの具体的には構成例を示す回路図である。また、図１８は、図１７の回路の要部ノードのタイミングチャートである。

ゲートラッチ５０１は、図１７に示すように、フリップフロップ５０１１、インバータ５０１２〜５０１７、２入力ＮＯＲ５０１８、２入力ＮＡＮＤ５０１９、およびスイッチＳＷ１〜ＳＷ４を有している。

フリップフロップ５０１１の端子Ｓがゲート信号Ｇａｔｅの入力ラインに接続され、リセット端子ＲがノードＮ５に接続され、端子ＱがＮＯＲ５０１８の一方の入力およびＮＡＮＤ５０１９の一方の入力に接続され、リセット端子ｒｓｔはリセット信号ｒｓｔの入力ラインに接続されている。ＮＯＲ５０１８の他方の入力はノードＮ５に接続され、ＮＡＮＤ５０１９の他方の入力はゲート信号Ｇａｔｅの入力ラインに接続されている。

インバータ５０１３と５０１４が入出力同士を結合してラッチＬＴＣ１を構成し、インバータ５０１５と５０１６が入出力同士を結合してラッチＬＴＣ２を構成している。
ＬＴＣ１のノードＮ１がスイッチＳＷ１の固定接点ａに接続され、スイッチＳＷ１の作動接点ｂは垂直クロックＣＶＫの入力ラインに接続されている。
スイッチＳＷ１はゲート信号Ｇａｔｅ（Ｇ）とインバータ５０１１で反転された信号ＸＧでオンオフされる。この例では、ゲート信号Ｇがハイレベルのときオンし、ローレベルになるとオフする。
ＬＴＣ２のノードＮ３がスイッチＳＷ４の固定接点ａに接続され、スイッチＳＷ４の作動接点ｂは垂直クロックＣＶＫの入力ラインに接続されている。
スイッチＳＷ４はインバータ５０１７の出力信号ＣＫＬｇがハイレベルで、インバータ５０１７の入力信号となるＮＯＲ５０１８の出力信号ＸＣＬＫｇがローレベルのときオンし、インバータ５０１７の出力信号ＣＫＬｇがローレベルで、インバータ５０１７の入力信号となるＮＯＲ５０１８の出力信号ＸＣＬＫｇがハイレベルのときオフする。

スイッチＳＷ２の固定接点ａがノードＮ５に接続され、作動接点ｂがラッチＬＴＣ２のノードＮ４に接続されている。
スイッチＳＷ３の固定接点ａがノードＮ５に接続され、作動接点ｂがラッチＬＴＣ２のノードＮ３に接続されている。
スイッチＳＷ２はラッチＬＴＣ１のノードＮ１の信号ＣＫｇがハイレベルで、ノードＮ２の信号ＸＣＫｇがローベルのときにオンし、ノードＮ１の信号ＣＫｇがローレベルで、ノードＮ２の信号ＸＣＫｇがハイレベルのときにオフする。
スイッチＳＷ３はラッチＬＴＣ１のノードＮ１の信号ＣＫｇがローレベルで、ノードＮ２の信号ＸＣＫｇがハイベルのときにオンし、ノードＮ１の信号ＣＫｇがハイレベルで、ノードＮ２の信号ＸＣＫｇがローレベルのときにオフする。

たとえば図１８の例において、（ｘ）行目においては、垂直クロックＶＣＫがローレベルの期間にゲート信号Ｇａｔｅがハイレベルのパルス信号としてゲートラッチ５０１−ｘに入力される。
そして、ゲート信号Ｇａｔｅはフリップフロップ５０１１にセットされ、その結果、ノードＮ６はハイレベルとなる。
このとき、スイッチＳＷ１がオンし、ラッチＬＴＣ１にはローレベルの垂直クロックＶＣＫが入力される。その結果、ラッチＬＴＣ１のノードＮ１はローレベル、ノードＮ２はハイレベルに保持される。したがって、スイッチＳＷ２はオフし、ＳＷ３はオンとなる。
また、ノードＮ６がハイレベルであることから、ＮＯＲ５０１８の出力がローレベルとなり、その結果インバータ５０１７の出力がハイレベルとなり、スイッチＳＷ４がオンする。
スイッチＳＷ４がオンであることから、ラッチＬＴＣ２にはローレベルの垂直クロックＶＣＫが入力される。その結果、ラッチＬＴＣ１のノードＮ３はローレベル、ノードＮ４はハイレベルに保持される。したがって、このタイミングではスイッチＳＷ３を通してノードＮ５はローレベルであり、フリップフロップ５０１１はリセットされない。
そして、ＡＮＤ５０１９からは、ゲート信号Ｇａｔｅがハイレベルの期間、ハイレベルの信号ＯＵＴＡがＣＳブロック５０２に出力される。
次に、垂直クロックＶＣＫがローレベルからハイレベルに切り替わり、ゲート信号Ｇａｔｅもローレベルに切り替わる。
その結果、出力信号ＯＵＴＡがローレベルとなり、また、ラッチＬＴＣ２にはハイレベルの垂直クロックＶＣＫが入力される。その結果、ラッチＬＴＣ２のノードＮ３はハイレベル、ノードＮ４はローレベルに保持される。したがって、このタイミングではスイッチＳＷ３を通してノードＮ５はハイレベルであり、フリップフロップ５０１１はリセットされ、また、垂直クロックＶＣＫがローレベルになるまで、スイッチＳＷ４はオン状態に保持される。

また、図１８の例において、（ｘ＋１）行目においては、垂直クロックＶＣＫがハイレベルの期間にゲート信号Ｇａｔｅがハイレベルのパルス信号としてゲートラッチ５０１−ｘ＋１に入力される。
そして、ゲート信号Ｇａｔｅはフリップフロップ５０１１にセットされ、その結果、ノードＮ６はハイレベルとなる。
このとき、スイッチＳＷ１がオンし、ラッチＬＴＣ１にはハイレベルの垂直クロックＶＣＫが入力される。その結果、ラッチＬＴＣ１のノードＮ１はハイレベル、ノードＮ２はローレベルに保持される。したがって、スイッチＳＷ２はオンし、ＳＷ３はオフとなる。
また、ノードＮ６がハイレベルであることから、ＮＯＲ５０１８の出力がローレベルとなり、その結果インバータ５０１７の出力がハイレベルとなり、スイッチＳＷ４がオンする。
スイッチＳＷ４がオンであることから、ラッチＬＴＣ２にはハイレベルの垂直クロックＶＣＫが入力される。その結果、ラッチＬＴＣ１のノードＮ３はハイレベル、ノードＮ４はローレベルに保持される。したがって、このタイミングではスイッチＳＷ２を通してノードＮ５はローレベルであり、フリップフロップ５０１１はリセットされない。
そして、ＡＮＤ５０１９からは、ゲート信号Ｇａｔｅがハイレベルの期間、ハイレベルの信号ＯＵＴＡがＣＳブロック５０２に出力される。
次に、垂直クロックＶＣＫがハイレベルからローレベルに切り替わり、ゲート信号Ｇａｔｅもローレベルに切り替わる。
その結果、出力信号ＯＵＴＡがローレベルとなり、また、ラッチＬＴＣ２にはローレベルの垂直クロックＶＣＫが入力される。その結果、ラッチＬＴＣ２のノードＮ３はローレベル、ノードＮ４はハイレベルに保持される。したがって、このタイミングではスイッチＳＷ２を通してノードＮ５はハイレベルであり、フリップフロップ５０１１はリセットされ、また、垂直クロックＶＣＫがハイレベルになるまで、スイッチＳＷ４はオン状態に保持される。

ＣＳブロック５０２は、各ドライブ段で独立した動作を行い、ゲートラッチ５０１から出力されるゲート信号Ｇａｔｅ（ＯＵＴＡ）に基づいて、たとえば極性信号ＰＯＬを２段階にラッチした後、ＣＳバッファ５０３に出力する。

なお、ＣＳブロック５０２およびＣバッファ５０３は、図１０や図１３に関連付けて説明した構成と同様の構成を採用することができる。

水平駆動回路１０３は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、信号ライン１０７−１〜１０７−ｎを介して垂直駆動回路１０２によって行単位で選択される各画素回路ＰＸＬＣに対して書き込む処理を行う。

コモン電圧生成回路１０４は、１水平走査期間（１Ｈ）毎に極性が反転する小振幅のコモン電圧ＶＣＯＭを生成して図示しない供給ラインを通して有効画素部１０１の全画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に共通に供給する。
コモン電圧Ｖｃｏｍの振幅の振幅ΔＶｃｏｍの値は、ストレージ信号ＣＳの第１レベルとＣＳＨと第２レベルＣＳＬとの差ΔＶｃｓとともに、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。

図６においては、コモン電圧生成回路１０４を液晶パネル内に設ける構成を例として示しているが、パネル外に配置して、パネル外からコモン電圧Ｖｃｏｍを供給するように構成することも可能である。

図１９は、本実施形態に係るコモン電圧生成回路の構成例を示す回路図である。
図１９の例は、パネルの外部部品により小振幅のコモン電圧Ｖｃｏｍを生成する場合を示している。

図１９のコモン電圧生成回路は、フリッカ調整用抵抗素子Ｒ１，Ｒ２、平滑キャパシタＣ１、小振幅ΔＶｃｏｍだけ振幅させるためのキャパシタＣ２、Ｖｃｏｍ供給ライン１０８の配線抵抗Ｒｃｏｍ、およびＶｃｏｍ供給ライン１０８の寄生容量Ｃｃｏｍを含んで構成されている。

電源電圧ＶＣＣの供給ラインと接地ラインＧＮＤとの間に抵抗素子Ｒ１、Ｒ２が直列に接続され、両抵抗素子Ｒ１，Ｒ２で抵抗分圧した電圧を抵抗素子の接続ノードＮＤ１に発生する。抵抗素子Ｒ２は可変抵抗で、発生する電圧を調整可能となっている。
接続ノードＮＤ１がパネル端子Ｔに接続されている。キャパシタＣ１の第１電極が接続ノードＮＤ１と端子Ｔとの接続ラインに接続され、第２電極が接地されている。
キャパシタＣ２の第１電極が接続ノードＮＤ１と端子Ｔとの接続ラインに接続され、第２電極が信号ＦＲＰの供給ラインに接続されている。

図１９のコモン電圧生成回路においては、次式に従って小振幅ΔＶｃｏｍが決定される。

（数２）
ΔＶｃｏｍ＝｛Ｃ２／（Ｃ１＋Ｃ２＋Ｃｃｏｍ）｝×ＦＲＰ …（２）

小振幅は容量カップリング（結合）を利用、またはデジタル的に生成して、使用することが可能である。
小振幅ΔＶｃｏｍの値は、極力小さい振幅、たとえば１０ｍＶ〜１．０Ｖ程度の振幅が良い。理由は、それ以外であるとオーバドライブによる応答速度の改善、音響ノイズ低減などの効果が小さくなってしまうためである。

以上のように、本実施形態においては、液晶表示装置１００において、容量カップリングを利用した容量結合駆動を行う際に、コモン電圧Ｖｃｏｍの振幅の振幅ΔＶｃｏｍの値と、ストレージ信号ＣＳの第１レベルとＣＳＨと第２レベルＣＳＬとの差ΔＶｃｓの値が、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖより低い値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
以下、本実施形態の容量結合駆動についてさらに詳細に説明する。

図２０（Ａ）〜（Ｅ）は、本実施形態の主要な液晶セルの駆動波形を示すタイミングチャートである。
図２０（Ａ）がゲートパルスＧＰ Ｎを、図２０（Ｂ）がコモン電圧Ｖｃｏｍを、図２０（Ｃ）がストレージ信号ＣＳ Ｎを、図２０（Ｄ）が映像信号Ｖｓｉｇを、図２０（Ｅ）が液晶セルに印加される信号Ｐｉｘ Ｎをそれぞれ示している。

本実施形態の容量結合駆動においては、コモン電圧Ｖｃｏｍは一定の直流電圧ではなく１水平走査期間（１Ｈ）毎に極性が反転する小振幅の交番の信号として生成され、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に印加される。
また、ストレージ信号ＣＳ Ｎは、各ゲートライン毎に対応して独立に配線された各ストレージライン１０６−１〜１０６−ｍ毎に第１レベル（ＣＳＨ、たとえば３Ｖ〜４Ｖ）または第２レベル（ＣＳＬ、たとえば０Ｖ）のいずれかに選択して与える。
このように駆動された場合の、液晶に印加される実効画素電位ΔＶｐｉｘは次式で与えられる。

図２１に示すように、式（３）において、Ｖｓｉｇは映像信号電圧、Ｃｃｓは保持容量、Ｃｌｃは液晶容量を、ＣｇはノードＮＤ２０１とゲートライン間の容量を、ＣｓｐはノードＮＤ２０１と信号ライン間の容量を、ΔＶｃｓは信号ＣＳの電位を、Ｖｃｏｍはコモン電圧をそれぞれ示している。
式（３）において、近似式の第２項｛（Ｃｃｓ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｓ｝が液晶誘電率の非線形性により低階調（白輝度側）が黒くなる（沈む）要因となる項であり、近似式の第３項｛（Ｃｃｌ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｏｍ／２｝が液晶誘電率の非線形性により低階調側を白くする（浮かせる）項である。
すなわち、近似式の第２項の低階調（白輝度側）が黒くなる（沈む）傾向部分が第３項により低階調側を白くする（浮かせる）機能により補償するように動作する。
そして、黒輝度および白輝度をともに最適化できるような値に選定することで、最適なコントラストを得ることができる。

図２２（Ａ），（Ｂ）は液晶表示装置で使用される液晶材料（ノーマリホワイト液晶）を用いた場合の白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗの選定基準を説明するための図である。図２２（Ａ）が印加電圧に対する比誘電率εの特性を示す図であり、図２２（Ｂ）は図２２（Ａ）の特性が大きく変化する領域を拡大して示す図である。

図に示すように、液晶表示装置に使用されている液晶特性では、約０．５Ｖ以上の電圧を印加すると、白輝度が沈んでしまう。
そのため、白輝度を最適化するためには、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下とする必要がある。したがって、実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。

実際に評価した結果としては、ΔＶｃｓ＝３．８Ｖ、ΔＶｃｏｍ＝０．５Ｖのとき、最適なコントラストが得られた。

図２３は、本発明の実施形態に係る駆動方式、関連する容量結合駆動方式、および通常の１ＨＶｃｏｍ駆動方式の映像信号電圧と実効画素電位との関係を示す図である。
図２３において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が実効画素電位ΔＶｐｉｘをそれぞれ示している。また、図２３中、Ａで示す線が本発明の実施形態に係る駆動方式の特性を、Ｂで示す線が関連する容量結合駆動方式の特性を、Ｃで示す線が通常の１ＨＶｃｏｍ駆動方式の特性を示している。

図２３からわかるように、本実施形態に係る駆動方式によれば、関連する容量結合駆動方式に比べて十分な特性改善が得られている。

図２４は、本発明の実施形態に係る駆動方式、および関連する容量結合駆動方式の映像信号電圧と輝度との関係を示す図である。
図２４において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が輝度をそれぞれ示している。また、図２４中、Ａで示す線が本発明の実施形態に係る駆動方式の特性を、Ｂで示す線が関連する容量結合駆動方式の特性を示している。

図２４からわかるように、関連する容量結合駆動方式では黒輝度（２）を最適化した際に、白輝度（１）が沈んでいた。これに対して、本実施形態に係る駆動方式によれば、Ｖｃｏｍを小振幅としたことで、黒輝度（１）および白輝度（１）の両方とも最適化することができる。

下記の式（４）に、本実施形態に係る駆動方式の上記式（３）に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと白表示のときの実効画素電位ΔＶｐｉｘ Ｗの値を示す。
また、式（５）に関連する容量結合駆動方式の上記式（１）に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと実効画素電位ΔＶｐｉｘ Ｗの値を示す。

式（４）および式（５）に示すように、黒表示のときは本実施形態に係る駆動方式と関連する駆動方式ともに実効画素電位ΔＶｐｉｘ Ｂは３．３Ｖとなり、黒輝度が最適化されている。
白表示のときは、式（５）に示すように、関連する駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以上の０．８Ｖとなり、図２２（Ｂ）に関連付けて説明したように白輝度が沈んでしまう。
これに対して、本実施形態に係る駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以下の０．４Ｖとなり、図２２（Ｂ）に関連付けて説明したように白輝度が最適化される。

次に、上記構成による動作を説明する。

垂直駆動回路１０２のシフトレジスタには、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタにおいては、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延される。たとえばシフトレジスタにおいては、垂直スタ−トパルスＶＳＴが、垂直クロックＶＣＫに同期にてシフト動作が行われ、対応するゲートバッファに供給される。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートライン１０５−１〜１０５−ｍが順番に駆動されていく。

このように、垂直駆動回路１０２により、たとえば第１行目から順番にゲートライン１０５−１〜１０５−ｍが駆動されていくが、これに伴い、ストレージライン１０６−１〜１０６−ｍが駆動されていく。このとき、ゲートパルスで一のゲートラインを駆動した後、次のゲートラインのゲートパルスの立ち上がりのタイミングで、ストレージライン１０６−１〜１０６−ｍに印加するストレージ信号ＣＳ１〜ＣＳｍのレベルが、第１レベルＣＳＨと第２レベルＣＳＬが交互に選択されて印加される。
たとえば、第１行目のストレージライン１０６−１に第１レベルＣＳＨを選択してストレージ信号ＣＳ１が印加された場合、第２行目のストレージライン１０６−２には第２レベルＣＳＬが選択されてストレージ信号ＣＳ２が印加され、第３行目のストレージライン１０６−３に第１レベルＣＳＨが選択されてストレージ信号ＣＳ３が印加され、第４行目のストレージライン１０６−４には第２レベルＣＳＬが選択されストレージ信号ＣＳ４が印加され、以下同様にして交互に第１レベルＣＳＨと第２レベルＣＳＬが選択されストレージ信号ＣＳ５〜ＣＳｍがストレージライン１０６−５〜１０６−ｍに印加される。

また、小振幅ΔＶｃｏｍで交番のコモン電圧Ｖｃｏｍが有効画素部１０１の全画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に共通に印加される。

そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０７−１〜１０７−ｎに供給される。
たとえば、まず、Ｒ対応のセレクタスイッチが導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチのみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチのみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。

本実施形態においては、この信号ラインからの書き込み後（ゲートパルスＧＰの立下り後）、ストレージライン１０６−１〜１０６−ｍから保持容量ＣＳ２０１を介してカップリングさせることにより画素電位（ノードＮＤ２０１の電位）を変化させて、液晶印加電圧を変調させている。
このとき、コモン電圧Ｖｃｏｍは一定値ではなく小振幅ΔＶｃｏｍ（１０ｍＶ〜１．０Ｖ）で交番信号として供給される。
これにより、黒輝度のみならず白輝度も最適化されている。

以上説明したように、本実施形態によれば、ＴＦＴ２０１を通して映像用画素データを書き込む複数の画素回路ＰＸＬＣがマトリクス状に配置された有効画素部１０１と、画素回路の行配列に対応するように配置されたゲートライン１０５−１〜１０５−ｍと、画素回路の行配列に対応するように配置された複数の容量配線１０６−１〜１０６−ｍと、画素回路の列配列に対応するように配置された信号ライン１０７−１〜１０７−ｍと、ゲートライン、および容量配線を選択的に駆動する垂直駆動回路１０２と、所定の周期でレベルが切り替わる小振幅のコモン電圧信号を生成する生成回路１０４と、を有し、各画素回路は、第１画素電極および第２画素電極を有する液晶セルＬＣ２０１と、第１電極および第２電極を有する保持容量ＣＳ２０１と、を含み、液晶セルの第１画素電極と保持容量の第１電極とＴＦＴの一端子が接続され、保持容量の第２電極が対応する行に配列された容量配線に接続され、液晶セルの第２画素電極にはコモン電圧信号が印加されることから、黒輝度および白輝度の両方をともに最適化することができる。その結果、コントラストを最適化することができる利点がある。

また、本実施形態の垂直駆動回路１０２におけるＣＳドライバおよび／またはゲートドライバは、ストレージラインおよび／またはゲートラインの両端側にそれぞれ設けており、ドライバ段の前後段あるいは前フレームの極性に依存せず、画素書き込み時の極性（ＰＯＬで示される）のみでＣＳ信号の極性を決めている。
すなわち、本実施形態の前後段の信号に依存せず、自段の信号のみで制御可能となっている。
また、本実施形態の垂直駆動回路のＣＳブロック等は、少ない素子数で形成することができ、回路規模の縮小に貢献している。たとえば２０個以下のトランジスタにより構成することが可能である。
そこで、本実施形態においては、両側にＣＳドライバを含む垂直駆動回路を配置して、この揺れの収束時間を短縮することにより水平方向のシェーディング等を改善している。

すなわち、ストレージラインに付く抵抗および容量負荷が信号ラインあるいは画素電極などから受けるノイズに対して一定電圧に保持するための駆動能力が片側のＣＳドライバによる駆動では足りない場合、本実施形態においては、ゲートドライバおよびＣＳドライバを含む垂直駆動回路１０２を有効画素部１０１のゲートラインおよびストレージラインの両端部側にそれぞれ配置してストレージラインの駆動能力を向上させている。

また、ゲートドライバおよびＣＳドライバを含む垂直駆動回路１０２−１を有効画素部１０１の片側のみ（図では左側）に配置し、他側にはＣＳドライバのみを含む垂直駆動回路１０２−２Ａを配置する構成を採用することも可能である。
この構成を採用することにより、走査タイミングのずれの発生を抑止できるとともに、回路規模を縮小することができ、狭額縁化を実現することができる。

なお、上記実施形態では、液晶表示装置にアナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、デジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置にも、同様に適用可能である。

また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置などアクティブマトリクス型表示装置全般に適用可能である。
以上説明した実施形態に係る表示装置は、直視型映像表示装置（液晶モニタ、液晶ビューファインダ）、投射型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。

一般的な液晶表示装置の構成例を示すブロック図である。 図１に示す一般的な液晶表示装置のいわゆる１ＨＶｃｏｍ反転駆動方式におけるタイミングチャートを示す。 ノーマリホワイト液晶の印加電圧と比誘電率との関係を示す図である。 １ＨＶｃｏｍ反転駆動方式と関連する容量結合駆動方式を採用した液晶表示装置の映像信号電圧と実効画素電位との関係を示す図である。 関連する容量結合駆動方式を採用した液晶表示装置の黒輝度を最適化すると、白輝度が黒くなる（沈んでしまう）ことを示す図である。 本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。 図１の回路の画素部の具体的な構成例を示す回路図である。 本実施形態の垂直駆動回路のゲートラインとストレージラインの駆動例を示すタイミングチャートである。 本実施形態の垂直駆動回路のゲートドライバとＣＳドライバの構成例を示すブロック図である。 図９のＣＳブロックの基本構成を示す図である。 ＣＳブロックの具体的な構成例を示す回路図である。 ゲートバッファの構成例を示す回路図である。 ＣＳバッファの構成例を示す回路図である。 図９の垂直駆動回路の動作例を示すタイミングチャートである。 ゲートドライバおよびＣＳドライバを含む垂直駆動回路を有効画素部の片側のみに配置し、他側にはＣＳドライバのみを含む垂直駆動回路を配置する構成を示す図である。 ＣＳドライバのみを含む垂直駆動回路の構成例を示すブロック図である。 図１６のゲートラッチの具体的には構成例を示す回路図である。 図１７の回路の要部ノードのタイミングチャートである。 本実施形態に係るコモン電圧生成回路の構成例を示す回路図である。 本実施形態の主要な液晶セルの駆動波形を示すタイミングチャートである。 式３における液晶セルの各容量を示す図である。 液晶表示装置で使用される液晶材料（ノーマリホワイト液晶）を用いた場合の白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗの選定基準を説明するための図である。 本発明の実施形態に係る駆動方式、関連する容量結合駆動方式、および通常の１ＨＶｃｏｍ駆動方式の映像信号電圧と実効画素電位との関係を示す図である。 本発明の実施形態に係る駆動方式、および関連する容量結合駆動方式の映像信号電圧と輝度との関係を示す図である。

符号の説明

１００・・・液晶表示装置、１０１・・・有効画素部、１０２−１，１０２−２，１０２−２Ａ・・・垂直駆動回路（ＶＤＲＶ）、１０３・・・水平駆動回路（ＨＤＲＶ）、１０４・・・コモン電圧生成回路、１０５−１〜１０５−ｍ・・・ゲートライン、１０６−１〜１０６−ｍ・・・容量配線（ストレージライン）、１０７−１〜１０７−ｎ・・・信号ライン、ＰＸＬＣ…画素回路、２０１・・・ＴＦＴ（スイッチング素子）、ＬＣ２０１…液晶セル、ＣＳ２０１…保持容量、３００−１〜３００−ｍ・・・ドライバ段、３０１・・・シフトレジスタ、３０２・・・ゲートバッファ、３０３・・・ＣＳブロック、３０４・・・ＣＳバッファ、５００・・・ＣＳドライバ、５００−１〜５００−ｍ・・・ドライバ段、５０１・・・ゲートラッチ、５０２・・・ＣＳブロック、５０３・・・ＣＳバッファ。

Claims (10)

1. スイッチング素子を通して信号ラインを伝搬される映像用画素データを書き込む複数の画素回路がマトリクス状に配置された画素部と、
   上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
   上記画素回路の行配列に対応するように配置された複数の容量配線と、
   第１の駆動回路および第２の駆動回路と、
   所定の周期でレベルが切り替わるコモン電圧信号を生成する生成回路と、
   を有し、
   上記画素部に配列された各画素回路は、
   第１画素電極および第２画素電極を有する表示エレメントと、
   第１電極および第２電極を有する保持容量と、
   を含み、
   上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、
   上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、上記表示エレメントの第２画素電極には上記コモン電圧信号が印加され、
   上記第１の駆動回路は、上記画素回路の行配列ごとに対応する複数のドライブ段を有し、当該第１の駆動回路の各ドライブ段に、上記複数の走査ラインを順次選択して駆動するゲートドライバと、各ドライブ段で独立した動作を行うことで上記複数の容量配線を選択的に駆動する容量配線ドライバとを含み、
   上記第２の駆動回路は、上記画素回路の行配列ごとに対応する複数のドライブ段を有し、当該第２の駆動回路の各ドライブ段に、各ドライブ段で独立して、上記第１の駆動回路の容量配線ドライバとともに同一の上記容量配線を両端から選択的に駆動する容量配線ドライバを含み、ゲートドライバを含まない
   表示装置。
2. 上記第１および第２の駆動回路の各ドライバ段に含まれる各容量配線ドライバは、画素書き込み時の極性信号に基づいて各行ごとに独立して対応する容量配線を駆動する
   請求項１記載の表示装置。
3. 上記第２の駆動回路の容量配線ドライバは、上記第１の駆動回路により供給され対応する行の走査ラインを伝搬する駆動信号に応答して、対応する容量配線を駆動する
   請求項２記載の表示装置。
4. 上記第１の駆動回路の容量配線ドライバと、当該容量配線ドライバと同じ行配列に対応するドライブ段に含まれる上記第２の駆動回路の容量配線ドライバは、当該行配列の画素回路の上記走査ラインを駆動するゲート信号を入力することで同期して駆動する
   請求項３記載の表示装置。
5. 上記第１および第２の駆動回路は、選択された行の走査ラインを駆動して所望の画素回路に画素データを書き込ませた後、同一の行の上記容量配線を駆動する
   請求項１〜４の何れか記載の表示装置。
6. 上記第１および第２の駆動回路に含まれる容量配線ドライバは、上記容量配線を駆動する信号の第１レベルと当該第１レベルより低い第２レベルとのいずれかを選択して対応する容量配線に印加する
   請求項１〜５の何れか記載の表示装置。
7. 上記第１および第２の駆動回路の駆動によって、上記コモン電圧信号の振幅値および上記第１レベルと上記第２レベルとの電位差の値は、上記コモン電圧信号および上記電位差による実効画素電位の増加分について、黒表示のときの上記増加分に対する白表示のときの上記増加分の変動を上記コモン電圧信号により補償するように選定される
   請求項６に記載の表示装置。
8. 上記コモン電圧信号の振幅値および上記電位差の値は、白表示のときの実効画素電位が所定のしきい値以下となるように選定されている
   請求項７記載の表示装置。
9. 上記所定のしきい値は、上記画素部が有する液晶セルの液晶の印加電圧に対する誘電率の特性において、上記印加電圧を上げていったときに上記誘電率が変化し始める電圧値である
   請求項８記載の表示装置。
10. 上記画素回路の表示エレメントが液晶セルである
    請求項１〜９の何れか記載の表示装置。

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