JP3681588B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、各画素に映像信号電圧を供給する回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Thin Film Transister）方式の液晶表示モジュールが知られている。
このＴＦＴ方式の液晶表示モジュールでは、薄膜トランジスタ（ＴＦＴ）を介して画素電極に映像信号電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス型液晶表示装置のようにクロストーク防止するための特殊な駆動方法を用いることなく、多階調表示が可能である。
アクティブマトリクス型液晶表示装置において、前記多階調表示を可能にするために、各画素に多階調の映像信号電圧を印加する駆動方法として、特開平５−３５２００号公報に記載されている方法が知られている。
前記公報（特開平５−３５２００号）に記載されている方法は、２m個の電圧バスラインを設け、この２m個の電圧バスラインから供給される階調電圧を、１走査期間（１走査ライン）の間２k個の階段状に変化させる。
そして、ｎビットの表示データの上位ｍビットの値により、前記２m個の電圧バスラインのいずれかの一つを選択し、また、ｎビットの表示データの下位ｋ（ｋ＝ｎ−ｍ）ビットの値により、当該選択された電圧バスライン上の階調電圧の階段状に変化する電圧レベルの一つ選択して、各画素の画素電極に印加するものである。
例えば、表示データが３ビット（ｎ＝３）であり、また、ｍが１、ｋが２である場合、２本の電圧バスラインを設け、この２本の電圧バスライン上の階調電圧の電圧レベルを、１走査期間の間、それぞれ４個の階段状に変化させるようにし、そして、３ビットの表示データの上位１ビットの値により、２本の電圧バスラインのいずれか１本の電圧バスライン上の階調電圧を選択し、当該選択された電圧バスライン上の４個の階段状に変化する電圧レベルの一つを、３ビットの表示データの下位２ビットの値により選択し、各画素の画素電極に印加すようにしたものである。
前記公報に記載された駆動方法によれば、各画素に映像信号電圧を印加する回路の動作速度を低減でき、また、電圧バスラインの本数を低減することが可能である。
【０００３】
【発明が解決しようとする課題】
近年、液晶表示装置においては、６４階調、あるいは２５６階調へとより多階調化が進みつつある。
そして、前記公報に記載された駆動方法により、６４階調、あるいは２５６階調を実現する場合に、選択された電圧バスライン上における、２k個の階段状に変化する電圧レベルを選択する選択回路の回路規模が大きくなり、当該選択回路を液晶表示パネル内に組み込む場合には、当該選択回路の占有面積が大きくなり、液晶表示パネルが大型化するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、水平走査駆動手段の回路規模を小さくすることが可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【０００５】
即ち、本発明は、一方が透明の互いに対向する２枚の基板と、前記２枚の基板に挟まれた液晶層とを有する液晶表示装置であって、複数の画素と、前記画素に映像信号電圧を印加するための映像信号線と、時間とともに電圧レベルが周期的に変化する階調電圧から選択された映像信号電圧を画素に供給するための駆動回路と、前記駆動回路に表示データを供給する複数の表示データ線とを有し、前記駆動回路は、映像信号電圧を選択する時間を決定するための表示データ演算回路を備え、前記表示データ演算回路は、前記表示データによって動作する複数のスイッチング手段を備え、前記複数のスイッチング手段は、それぞれ直列に接続され、前記表示データ演算回路は、前記複数のスイッチング手段の動作状態によって前記映像信号電圧を選択する時間を決定することを特徴とする。
【０００６】
また、本発明は、マトリクス状に設けられる複数の画素と、前記複数の画素の列または行方向の画素に映像信号電圧を印加する複数の映像信号線と、前記複数の映像信号線に映像信号電圧を供給する駆動手段と、少なくとも、前記駆動手段に複数個の階調電圧を供給する電源部と、前記駆動手段を制御する表示制御手段とを備える液晶表示装置であって、前記表示制御手段は、前記駆動手段に対して、少なくともｎビットの表示データと、ｎ個の時間制御信号を供給し、前記電源部は、前記駆動手段に対して、１走査期間内にその電圧レベルが時間とともに変化する階調電圧を供給し、前記駆動手段は、前記表示制御手段から送信されるｎビットの表示データを格納する格納手段と、前記各映像信号線毎に設けられ、前記格納手段に格納されたｎビットの表示データのそれぞれのビット値に応じて、前記表示制御部から供給される時間制御信号または第１レベルの電圧を選択するｎ個のスイッチング手段と、前記各映像信号線毎に設けられ、前記ｎ個のスイッチング手段の各出力電圧が第１レベルの電圧の場合に、出力状態を変化させる演算結果伝達手段と、前記各映像信号線毎に設けられ、前記演算結果伝達手段の出力状態の変化に応じて、前記電源部から供給される階調電圧における、前記演算結果伝達手段の出力状態変化時の電圧レベルを映像信号電圧として、前記各映像信号線に供給する出力回路手段とを備えることを特徴とする。
【０００７】
また、本発明は、マトリクス状に設けられる複数の画素と、前記画素に映像信号電圧を印加する映像信号線と、電圧レベルが１水平走査期間内で時間に従い変化する階調電圧が印加される階調電圧線と、前記階調電圧から選択された映像信号電圧を画素に供給するための駆動回路とを有し、前記駆動回路は、映像信号線を選択する時間を決定するための表示データ演算回路と、前記表示データ演算回路の演算結果に従い選択された階調電圧を映像信号電圧として前記映像信号線に出力する階調電圧出力回路とを備え、前記表示データ演算回路と、前記階調電圧出力回路とは直列に接続されていることを特徴とする。
【０００８】
また、本発明は、互いに対向する２枚の基板と、前記２枚の基板に挟まれた液晶層とを有する液晶表示装置で、複数の画素と、前記複数の画素に映像信号電圧を印加する複数の映像信号線と、前記複数の映像信号線に映像信号電圧を供給する駆動回路と、前記駆動回路に表示データを供給する複数の表示データ線と、前記駆動回路に、時間に従って周期的に変化する階調電圧を供給する階調電圧線と、前記駆動回路に、パルス信号を供給する複数の制御信号線とを有する液晶表示装置であって、前記駆動回路は、前記表示データ線毎に設けられ、前記表示データ線により供給される表示データと、前記複数の制御信号線の中の対応する時間制御線により供給されるパルス信号との演算を行う複数の演算回路と、前記複数の演算回路の値に応じて、前記階調電圧線により供給される階調電圧の中のいずれか１つの階調電圧を選択する選択手段とを備え、前記複数の演算回路と、前記選択手段とは、前記各映像信号線毎に設けられ、前記表示データは、前記表示データ線毎に設けられる格納手段に格納されることを特徴とする。
【０００９】
また、本発明は、互いに対向する２枚の基板と、前記２枚の基板に挟まれた液晶層とを有する液晶表示装置で、複数の画素と、前記複数の画素に映像信号電圧を印加する複数の映像信号線と、前記複数の映像信号線に映像信号電圧を供給する駆動回路と、前記駆動回路に、ｎビットの表示データを供給するｎ本の表示データ線と、前記駆動回路に、時間に従って周期的に２n段階に変化する階調電圧を供給する階調電圧線と、前記駆動回路に、前記階調電圧の変化に従い値が変化するデータを供給するｎ本の制御信号線とを有する液晶表示装置であって、前記駆動回路は、表示データ線毎に設けられ、前記表示データ線により供給される表示データと、前記ｎ個の制御信号線の中の対応する制御信号線により供給されるデータとで演算を行うｎ個の演算回路と、前記ｎ個の演算回路の演算結果に応じて、前記階調電圧線により供給される階調電圧の中のいずれか１つの階調電圧を選択し、映像信号電圧として出力する出力回路とを有し、前記ｎ個の演算回路と、前記出力回路とは、前記各映像信号線毎に設けられ、かつ、前記ｎ個の演算回路は、前記各映像信号線の延長線上に設けられていることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明実施の形態を図面を参照して説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１１】
［実施の形態１］
図１は、本発明の実施の形態１のＴＦＴ方式の液晶表示モジュールの全体の概略構成を示すブロック図である。
本実施の形態の液晶表示モジュールは、液晶表示パネル（本発明の液晶表示素子）１０と、表示制御装置１１と、電源回路１２とで構成される。
液晶表示パネル１０は、表示部１１０と、垂直画素ライン選択回路（以下、水平走査回路と称する。）１２０と、水平画素ライン選択回路（以下、垂直走査回路と称する。）１３０とから構成される。
ここで、水平走査回路１２０は、メモリアドレス選択回路（以下、水平シフトレジスタ回路と称する。）１２１と、デジタル信号メモリアレイ１２２と、第１の選択回路（上位ビット選択回路）１２３と、第２の選択回路（下位ビット選択回路）１２４とから構成される。
【００１２】
図２は、本実施の形態の液晶表示パネル１０の一例の等価回路を示す回路図である。
なお、図２では、表示制御装置１１から、水平走査回路１２０および垂直走査回路１３０に入力される信号と、電源回路１２から水平走査回路１２０に入力される階調電圧とを合わせて図示している。
本実施の形態の表示部１１０は、マトリクス状に配置される画素を有し、各画素は隣接する２本のゲート信号線（走査信号線または水平信号線）（Ｇ）と、隣接する２本のドレイン信号線（映像信号線または垂直信号線）（Ｄ）との交差領域（４本の信号線で囲まれた領域）内に配置される。
各画素は、例えば、ポリシリコントランジスタ（以下、Ｐｏｌｙ−ＳｉＴｒと称する。）からなる薄膜トランジスタ（ＴＦＴ）を有し、マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ（ＴＦＴ）のドレイン領域は、それぞれドレイン信号線（Ｄ）に接続され、また、マトリクス状に配置された各画素の各薄膜トランジスタ（ＴＦＴ）のソース領域は、画素電極（ＩＴＯ１）に接続される。
なお、ドレイン領域およびソース領域は、本来その間のバイアス極性によって決まるもので、本実施の形態の液晶表示装置では、その極性は動作中反転するので、ドレイン領域、ソース領域は動作中入れ替わるものであるが、本明細書では、便宜上一方をドレイン領域、他方をソース領域と固定して説明する。
【００１３】
マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各薄膜トランジスタ（ＴＦＴ）は、ゲート電極に正のバイアス電圧を印加すると導通し、ゲート電極に負のバイアス電圧を印加すると不導通になる。
また、画素電極（ＩＴＯ１）とコモン電極（対向電極）（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣＬＣ）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ）のソース領域と共通信号線（ＣＮ）との間には保持容量（ＣＳＴＧ）が形成され、この共通信号線（ＣＮ）には、コモン電極に印加される（ＶＣＯＭ）の駆動電圧が印加される。なお、図２は回路図であるが、実際の幾何学的配置に対応して描かれている。
マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ（ＴＦＴ）のドレイン領域は、それぞれ映像信号線（Ｄ）に接続され、この映像信号線（Ｄ）は、第２の選択回路１２４に接続される。
マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、このゲート信号線（Ｇ）は、垂直走査回路１３０に接続される。
【００１４】
表示制御装置１１は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、水平走査回路１２０、および垂直走査回路１３０を制御・駆動する。
図１に示す電源回路１２は、水平走査回路１２０に階調電圧（ＶＡ１〜ＶＡ８）を供給し、また、薄膜トランジスタ（ＴＦＴ）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を垂直走査回路１３０に供給し、さらに、（ＶＣＯＭ）の駆動電圧をコモン電極（ＩＴＯ２）に供給する。
【００１５】
次に、表示データが６ビットの場合における、本実施の形態の液晶表示モジュールの動作の概略を説明する。
表示制御装置１１は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して垂直走査回路１３０にスタートパルス（ＳＹ）を出力する。
また、表示制御装置１１は、水平同期信号に基づいて、１水平走査時間毎に、表示部１１０の各ゲート信号線（Ｇ）に順次正のバイアス電圧を印加するように、垂直走査回路１３０に１水平走査時間周期のシフトクロックであるクロック（ＣＬＧ）を出力する。
これにより、垂直走査回路１３０は、ゲート信号線（Ｇ）を順次選択して、選択したゲート信号線（Ｇ）に正のバイアス電圧を出力し、選択されたゲート信号線（Ｇ）にゲート電極が接続される薄膜トランジスタ（ＴＦＴ）を１走査期間オンとする。
【００１６】
表示制御装置１１は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、受け取った単純１列の６ビットの表示データを、水平走査回路１２０のデジタル信号メモリアレイ１２２に出力する。
同時に、表示制御装置１１は、水平走査回路１２０の水平シフトレジスタ回路１２１に、スタートパルス（ＤＸ）と、表示データラッチ用クロック（ＣＬＤ）を出力する。
これにより、水平シフトレジスタ回路１２１は、デジタル信号メモリアレイ１２２に、表示データ取り込み用シフトパルス（ＳＨ）を順次出力する。
デジタル信号メモリアレイ１２２は、この表示データ取り込み用シフトパルス（ＳＨ）により、表示データを順次格納し、表示データの上位ビットを第１の選択回路１２３に、表示データの下位ビットを第２の選択回路１２４に出力する。
【００１７】
第１の選択回路１２３には、複数の階調電圧（図２では、８個）が入力されており、第１の選択回路１２３は、表示データの上位ビットで、この複数の階調電圧のいずれか１つを選択して、第２の選択回路１２４に出力する。
この場合に、この複数の階調電圧は、１走査期間内に、所定のタイミングでその電圧レベルが階段状に変化する。
第２の選択回路１２４は、表示データの下位ビットにより、第１の選択回路１２３で選択された階調電圧の、あるタイミングにおける電圧レベルを選択して、ドレイン信号線（Ｄ）に出力する。
これにより、選択されたゲート信号線（Ｇ）にゲート電極が接続される薄膜トランジスタ（ＴＦＴ）を有する画素に、表示データに対応した階調電圧が書き込まれ、表示部１１０に画像が表示される。
なお、図１に示す水平走査回路１２０および垂直走査回路１３０は、液晶表示パネルに組み込まれており、薄膜トランジスタ（ＴＦＴ）と同じくＰｏｌｙ−ＳｉＴｒで構成され、同一の基板上に形成される。
【００１８】
図３は、図１，図２に示すデジタル信号メモリアレイ１２２の回路構成を示す回路図である。
図３に示すように、デジタル信号メモリアレイ１２２は、第１のラッチ回路１２２Ａと第２のラッチ回路１２２Ｂとを備え、第１のラッチ回路１２２Ａは、水平シフトレジスタ回路１２１からの表示データ取り込み用シフトパルス（ＳＨ）により、表示制御装置１１からの表示データを順次ラッチする。
第２のラッチ回路１２２Ｂは、表示制御装置１１からの出力タイミング制御用クロック（ＣＬＡ）により、第１のラッチ回路１２２Ａに取り込まれた表示データをラッチし、当該表示データの上位３ビットを第１の選択回路（１２３）に、下位３ビットを第２の選択回路（１２４）に出力する。
【００１９】
図４は、図１，２に示す第１の選択回路１２３の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
同図において、Ｂ６は表示データの６ビット目、Ｂ５は表示データの５ビット目、Ｂ４は表示データの４ビット目を表している。
図４に示すように、第１の選択回路１２３内の１ドレイン信号線（Ｄ）当たりの選択回路は、ｐ型ＭＯＳトランジスタ（以下、単に、ＰＭＯＳと称する。）とｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳと称する。）とで構成される第１ないし第３のゲート回路（ＧＴ１〜ＧＴ３）を８組有する。
各ゲート回路（ＧＴ１）のＰＭＯＳおよびＮＭＯＳのゲート電極には、表示データの６ビット（Ｂ６）目の正相出力あるいは反転出力が印加され、また、各ゲート回路（ＧＴ２）のＰＭＯＳおよびＮＭＯＳのゲート電極には、表示データの５ビット（Ｂ５）目の正相出力あるいは反転出力が印加され、さらに、各ゲート回路（ＧＴ３）のＰＭＯＳおよびＮＭＯＳのゲート電極には、表示データの４ビット（Ｂ４）目の正相出力あるいは反転出力が印加される。
そして、この各ゲート回路（ＧＴ１〜ＧＴ３）のＰＭＯＳおよびＮＭＯＳのゲート電極に印加する各ビットの正相出力あるいは反転出力の組み合わせを変更することにより、８本の電圧バスライン（１３１〜１３８）のいずれか一本の階調電圧を選択して、第２の選択回路１２４に出力する。
この場合に、図５に示すように、各電圧バスライン（１３１〜１３８）上の階調電圧（ＶＡ１〜ＶＡ８）は、その電圧レベルがそれぞれ異なっており、かつ、その電圧レベルは、１走査期間内に８段階の階段状に変化する。
【００２０】
図６は、図１，２に示す第２の選択回路１２４の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
同図において、Ｂ３は表示データの３ビット目、Ｂ２は表示データの２ビット目、Ｂ１は表示データの１ビット目を表し、また、１４１〜１４３、例えば、図７に示す▲２▼▲３▼▲４▼ような波形の時間制御パルスが供給される時間制御信号線である。
なお、図７において、▲２▼は表示データの３ビット（Ｂ３）目用、▲３▼は表示データの２ビット（Ｂ２）目用、▲４▼は表示データの１ビット（Ｂ１）目用の時間制御パルスである。
この時間制御パルスは、Ｈｉｇｈレベル（以下、単に、Ｈレベルと称する。）の電圧レベルと、Ｌｏｗレベル（以下、単に、Ｌレベルと称する。）の電圧レベルとが交互に繰り返されるパルスであって、表示データの１ビット（Ｂ１）用の時間制御パルス▲４▼の周期をｋとするとき、表示データの２ビット（Ｂ２）目用の時間制御パルス▲３▼の周期が２ｋ、表示データの３ビット（Ｂ３）目用の時間制御パルス▲２▼周期が４ｋ（２×２×ｋ）となるパルスである。
また、この時間制御パルス（▲２▼〜▲４▼）は、図７中のｔn−ｔn-1の期間内で、各階調電圧の階段状ステップの中央付近で立ち上がるように構成する。
これは、時間制御パルスの立ち上がりのタイミングで、ドレイン信号線（Ｄ）に印加される階調電圧が決定されるので、時間制御パルスの電圧変化に要する時間を考慮して、ドレイン信号線（Ｄ）に印加される階調電圧を確実に決定できるようにするためである。
【００２１】
図６に示すＰＭＯＳ（ＰＴ１）およびＮＭＯＳ（ＮＴ１）から成るＣＭＯＳ構成のスイッチング回路（ＳＷ１）は、それぞれのゲート電極に表示データの１ビット目の正相出力が入力され、表示データの１ビット目がＨレベルの場合は、時間制御パルス▲４▼を出力し、表示データの１ビット目がＬレベルの場合は、ＶＤ（Ｈレベル）を出力する。
同様に、ＰＭＯＳ（ＰＴ２）およびＮＭＯＳ（ＮＴ２）から成るＣＭＯＳ構成のスイッチング回路（ＳＷ２）は、表示データの２ビット目がＨレベルの場合は、時間制御パルス▲３▼を出力し、表示データの２ビット目がＬレベルの場合は、ＶＤ（Ｈレベル）を出力する。
また、ＰＭＯＳ（ＰＴ３）およびＮＭＯＳ（ＮＴ３）から成るＣＭＯＳ構成のスイッチング回路（ＳＷ３）は、表示データの３ビット目がＨレベルの場合は、時間制御パルス▲２▼を出力し、表示データの３ビット目がＬレベルの場合は、ＶＤ（Ｈレベル）を出力する。
【００２２】
各ＰＭＯＳ（ＰＴ４〜ＰＴ６）、および各ＮＭＯＳ（ＮＴ４〜ＮＴ６）は、各スイッチング回路（ＳＷ１〜ＳＷ３）の出力を入力とする３入力ナンド回路を構成し、この３入力ナンド回路は、各入力ノード（Ｎ１，Ｎ２，Ｎ３）に入力される信号がＨレベルとならない限り、その出力ノードをＨレベルに保つ。
ＰＭＯＳ（ＰＴ７）、ＮＭＯＳ（ＮＴ７）およびＰＭＯＳ（ＰＴ１１）は、それぞれのゲート電極に、図７に示すリセットパルス▲５▼が入力されるスイッチングトランジスタである。
リセットパルス▲５▼がＨレベルときに、ＰＭＯＳ（ＰＴ７）はオフとなるので、ノード（Ｎ４）とノード（Ｎ５）との間の電気的接続が遮断され、同じく、ＰＭＯＳ（ＰＴ１１）もオフとなるので、ノード（Ｎ６）とノード（Ｎ８）との間の電気的接続が遮断される。
これにより、ノード（Ｎ６）は、回路内の他のノードとの間の電気的接続が遮断される。
同時に、リセットパルス▲５▼がＨレベルときに、ＮＭＯＳ（ＮＴ７）がオンとなるので、ノード（Ｎ６）を電源電位（ＶＤ）に接続し、ノード（Ｎ６）を初期状態とする。
また、リセットパルス▲５▼がＬレベルのときには、ＰＭＯＳ（ＰＴ７）およびＰＭＯＳ（ＰＴ１１）がオン、ＮＭＯＳ（ＮＴ７）がオフとなるので、ノード（Ｎ４）とノード（Ｎ５）との間、およびノード（Ｎ６）とノード（Ｎ８）との間を電気的に接続し、かつ、ノード（Ｎ６）を電源電位（ＶＤ）から切り離す。
【００２３】
ＰＭＯＳ（ＰＴ８）およびＮＭＯＳ（ＮＴ８）は、ＰＭＯＳ（ＰＴ７）およびＮＭＯＳ（ＮＴ１１）がオンの場合に、ナンド回路の出力（ノード（Ｎ４），（Ｎ５），（Ｎ６）の電位）を入力とするインバータ回路（ＩＶ１）である。
また、ＰＭＯＳ（ＰＴ９）およびＮＭＯＳ（ＮＴ９）は、インバータ回路（ＩＶ１）の出力を入力とするインバータ回路（ＩＶ２）である。
このインバータ回路（ＩＶ２）の出力は、ＰＭＯＳ（ＰＴ１１）がオンの場合に、インバータ回路（ＩＶ１）の入力となっているので、ＮＭＯＳ（ＮＴ７）あるいはＮＭＯＳ（ＮＴ１１）がオフとなり、インバータ回路（ＩＶ１）の入力が、ナンド回路の出力と電気的に切り離されると、この２つのインバータ回路（ＩＶ１，ＩＶ２）はラッチ回路となり、インバータ回路（ＩＶ１，ＩＶ２）の状態を維持する。
ここで、ＰＭＯＳ（ＰＴ１１）の役割は、インバータ回路（ＩＶ１）が、ナンド回路の出力から電気的に切り離された時に、暗電流またはリークなどによるノード（Ｎ６）の電位変化を、インバータ回路（ＩＶ２）の出力で補うだけの役割であり、このＰＭＯＳ（ＰＴ１１）は、実質的に大きなＯＮ抵抗をもつトランジスタとする必要がある。
即ち、ナンド回路の出力が、ＨレベルからＬレベルに変化した時に、ＰＭＯＳ（ＰＴ１１）を介して入力されるインバータ回路（ＩＶ２）のＨレベルの電位（ノード（Ｎ８）の電位）が、ナンド回路のＬレベルの出力に実質的に影響せず、インバータ（ＩＶ１）の出力が反転し、ノード（Ｎ７）の電位をＬレベルからＨレベルに変化する程度に高抵抗にする必要がある。
この動作をより確実にするために、ＰＭＯＳ（ＰＴ１１）とノード（Ｎ６）との間に高抵抗を挿入してもよい。
【００２４】
ＮＭＯＳ（ＮＴ１１）は、インバータ回路（ＩＶ２）の出力がゲート電極に印加されるスイッチングトランジスタであり、ノード（Ｎ６）がＨレベルのときオン、ノード（Ｎ６）がＬレベルのときオフとなる。
即ち、ノード（Ｎ８）がひとたびＬレベルとなると、リセットパルス▲５▼により初期状態に設定されるまで、ノード（Ｎ５）とノード（Ｎ６）との間の電気的接続が遮断される。
このノード（Ｎ８）は、ＰＭＯＳ（ＰＴ１１）を介してノード（Ｎ６）と電気的接続されている。
これは、ノード（Ｎ６）の電位がＨレベルからＬレベルに変化した時に、このＰＭＯＳ（ＰＴ１１）がノード（Ｎ８）のＨレベルの電位に対して抵抗成分として働き、Ｌレベル状態を安定に作る役割を担う。
【００２５】
ＰＭＯＳ（ＰＴ１０）およびＮＭＯＳ（ＮＴ１０）はゲート回路（ＧＴ４）であり、ＰＭＯＳ（ＰＴ１０）のゲート電極にはインバータ回路（ＩＶ１）の出力が、ＮＭＯＳ（ＮＴ１１）のゲート電極にはインバータ回路（ＩＶ２）の出力が印加される。
インバータ回路（ＩＶ１）の出力がＬレベル、インバータ回路（ＩＶ２）の出力がＨレベルのとき、ゲート回路（ＧＴ４）はオンとなり、第１の選択回路１２３で選択された階調電圧をドレイン信号線（Ｄ）に供給する。
また、インバータ回路（ＩＶ１）の出力がＨレベル、インバータ回路（ＩＶ２）の出力がＬレベルのときに、ゲート回路（ＧＴ４）はオフとなり、第１の選択回路１２３で選択された階調電圧を、ドレイン信号線（Ｄ）から切り離す。
このゲート回路（ＧＴ４）は、一旦オフとなると、次にリセットパルス▲５▼がＨレベルになるまで、オフ状態を維持するので、各画素に書き込まれる階調電圧は、第１の選択回路１２３で選択された階調電圧の時間とともに変化する電圧レベルにおける、ゲート回路（ＧＴ４）がオフとなるタイミング時の電圧レベルの電圧となる。
Ｃ０は、ドレイン信号線（Ｄ）の電位を保持する容量素子であり、この容量素子（Ｃ０）は、ＭＯＳトランジスタのゲート容量および配線容量を使用するようにしてもよい。
【００２６】
今、表示データの下位３ビットが「１，０，１」の場合を例に挙げて、第２の選択回路１２４の動作を説明する。
表示データの下位３ビットが「１，０，１」の場合に、スイッチング回路（ＳＷ１）は時間制御パルス▲４▼を、スイッチ回路（ＳＷ２）はＶＤの電位を、スイッチ回路（ＳＷ３）は時間制御パルス▲２▼を出力する。
時刻ｔ０のタイミングの前に、リセットパルス▲５▼がＨレベルとなり、ノード（Ｎ６）がＨレベルの初期状態とされる。
この間に、インバータ回路（ＩＶ１）の出力は、ＨレベルからＬレベルに変化し、インバータ回路（ＩＶ２）の出力は、ＬレベルからＨレベルに変化する。
なお、リセットパルス▲５▼のＨレベルは、前記した動作が確実に実行されるのに十分な期間に設定する必要がある。
この初期状態が終わると、ＮＭＯＳ（ＮＴ１１）がオンとなり、ノード（Ｎ５）とノード（Ｎ６）とが電気的に接続され、同時にゲート回路（ＧＴ４）もオンとなり、第１の選択回路１２３で選択された階調電圧がドレイン信号線（Ｄ）に供給される。
従って、ドレイン信号線（Ｄ）の電位は、図７に示す▲１▼の階調電圧のｔ０のタイミングにおける電圧レベルの電位となる。
【００２７】
時刻ｔ０において、リセットパルス▲５▼が、ＨレベルからＬレベルに変化し、これにより、ＮＭＯＳ（ＮＴ７）がオフとなり、ノード（Ｎ６）は電源電位（ＶＤ）から切り離され、同時に、ＰＭＯＳ（ＰＴ７）がオンとなりノード（Ｎ４）とノード（Ｎ５）とが電気的に接続され、さらに、ＰＭＯＳ（ＰＴ１１）がオンとなりノード（Ｎ６）とノード（Ｎ８）とが電気的に接続される。即ち、ナンド回路の出力が、インバータ回路（ＩＶ１）の入力となる。
時刻ｔ０のタイミングでは、ナンド回路の３入力は、Ｌレベル、Ｈレベル、Ｌレベルであるので、ナンド回路の出力はＨレベルであり、初期設定時同様、ゲート回路（ＧＴ４）はオンとなり、第１の選択回路１２３で選択された階調電圧がドレイン信号線（Ｄ）に供給される。
従って、ドレイン信号線（Ｄ）の電位は、図７に示す▲１▼の階調電圧のｔ０のタイミングにおける電圧レベルの電位となる。
【００２８】
時刻ｔ１のタイミングにおいて、ナンド回路の３入力は、Ｈレベル、Ｈレベル、Ｌレベルとなるが、依然として、ナンド回路の出力はＨレベルであり、ゲート回路（ＧＴ４）はオン状態を維持し、第１の選択回路１２３で選択された階調電圧がドレイン信号線（Ｄ）に供給される。
従って、ドレイン信号線（Ｄ）の電位は、図７に示す▲１▼の階調電圧のｔ１のタイミングにおける電圧レベルの電位となる。
同様に、時刻ｔ２，ｔ３，ｔ４のタイミングにおいても、ナンド回路の３入力のいずれか１つは、Ｌレベルとなるので、ナンド回路の出力はＨレベルであり、ゲート回路（ＧＴ４）はオン状態を維持し、第１の選択回路１２３で選択された階調電圧がドレイン信号線（Ｄ）に供給される。
従って、時刻ｔ２，ｔ３，ｔ４のタイミングにおいて、ドレイン信号線（Ｄ）の電位は、図７に示す▲１▼の階調電圧のｔ２，ｔ３，ｔ４のタイミングにおける電圧レベルの電位となる。
【００２９】
時刻ｔ５のタイミングで、時間制御パルス▲４▼がＬレベルからＨレベルに立ち上がると、初めてナンド回路の３入力は、すべてＨレベルとなり、ナンド回路の出力はＬレベルとなる。
これにより、ノード（Ｎ５）、およびノード（Ｎ６）がＬレベルとなり、インバータ回路（ＩＶ１）の出力はＬレベルからＨレベルに変化し、インバータ回路（ＩＶ２）の出力はＨレベルからＬレベルに変化する。
したがって、ゲート回路（ＧＴ４）はオフとなり、ドレイン信号線（Ｄ）の電位を時刻ｔ５の直前の電位、即ち、時刻ｔ５の電位と同じ電位とした状態で、第１の選択回路１２３で選択された階調電圧を、ドレイン信号線（Ｄ）から切り離す。
同時に、ノード（Ｎ８）の電位がＬレベルに変化することにより、ＮＭＯＳ（ＮＴ１１）がオフとなり、ナンド回路とインバータ回路（ＩＶ１）との間の電気的接続を遮断する。
したがって、これ以降は、リセットパルス▲５▼がＨレベルとなり、初期状態に設置されるまでは、ナンド回路の出力、即ち、スイッチ回路（ＳＷ１〜ＳＷ３）からの出力に関わらず、この状態が維持される。
したがって、リセットパルス▲５▼がＨレベルになる前に、ドレイン信号線（Ｄ）の電位を画素に書き込むことにより、表示データに対応した階調電圧が画素に書き込まれることになる。
【００３０】
図８は、本発明の前に本発明者により検討された第１の選択回路および第２の選択回路の回路構成を示す回路図である。
この図８において、第１の選択回路２２３は、本実施の形態の第１の選択回路１２３と同じ回路構成である。
また、第２の選択回路２２４は、本実施の形態の第１の選択回路１２３と同様な回路構成であり、各ゲート回路（ＧＴ３１〜ＧＴ３３）のＰＭＯＳおよびＮＭＯＳのゲート電極に印加する表示データの下位３ビットの正相出力あるいは反転出力の組み合わせを変更することにより、図９に示す８本の時間制御信号線（２４１〜２４８）上の時間制御信号（ＴＰ１〜ＴＰ８）のいずれか一つの時間制御信号を選択し、この選択時間制御信号によりゲート回路（ＧＴ４）をオンからオフに変化させるようにしたものである。
この図８に示す第２の選択回路２２４は、表示データの下位３ビットに対し、８本の時間制御信号線（２４１〜２４８）が必要であるとともに、時間制御信号線１本当たり６個のトランジスタが必要であるので、全体として４８個のトランジスタが必要となり、液晶表示パネル１０内に、これらの回路を組み込むような場合には、これらの回路が占める面積が大きくなるという問題点があった。
その上、表示データのビット数を上げ、より多階調化、例えば、表示データを８ビット構成として２５６階調を実現する場合に、上位４ビットと下位４ビットとに分離し、下位４ビットで時間制御パルスを選択するものとすると、時間制御信号線として１６本が必要であり、また、第２の選択回路は１２８のトランジスタを必要とする。
このように、図８に示す回路構成では、多階調化のために、表示データのビット数を１ビット増加毎に、回路規模が２倍となり、表示階調数が大きくなるにつれて、その占有面積が増大する。
【００３１】
これに対して、本実施の形態の第２の選択回路１２４の回路構成によれば、時間制御信号線は、リセットパルス信号線を含めて４本であり、また、トランジスタの総数は２０個であり、図８に示す回路構成と比して、回路規模を著しく低減することができる。
また、本実施の形態において、第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり７６個であるが、回路構成を変更し、上位ビットを２ビットに、下位ビットを４ビットとすると、第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり４６個（上位ビット２０個、下位ビット２６個）、また、信号線の本数は９本（電圧バスライン４本、時間制御信号線（リセットパルス信号線を含む）５本）となる。
また、上位ビットを１ビット、下位ビットを５ビットとすると、第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり３６個（上位ビット６個、下位ビット３０個）、また、信号線の本数は８本（電圧バスライン２本、時間制御信号線（リセットパルス信号線を含む）６本）となる。
【００３２】
さらに、多階調化のために表示データのビット数が増加すると、本実施の形態の回路構成と図８に示す回路構成との差はより顕著となる。
例えば、表示データが８ビット構成であり、上位ビット数と下位ビット数とをそれぞれ４ビットとすると、図８に示す回路構成では、入力線は３２本（電圧バスライン１６本、時間制御信号線１６本）必要となり、第１の選択回路２２３および第２の選択回路２２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり２７４個（上位ビット１３６個、下位ビット１３８個）必要となるが、本実施の形態の回路構成では、信号線の本数は２１本（電圧バスライン１６本、時間制御信号線（リセットパルス信号線を含む）５本）、第１の選択回路２２３および第２の選択回路２２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり１６２個（上位ビット１３６個、下位ビット２６個）でよい。
この場合に、上位ビット数を１ビット、下位ビット数を７ビットとすると、本実施の形態の回路構成では、信号線の本数は１０本（電圧バスライン２本、時間制御信号線８本）必要となり、第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり４４個（上位ビット６個、下位ビット３８個）で済む。
このように、本実施の形態によれば、信号線の本数、および第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数を低減することが可能となる。
【００３３】
［実施の形態２］
図１０は、本発明の実施の形態２のＴＦＴ方式の液晶表示モジュールにおける、第２の選択回路１２４の回路構成を示す回路図である。
本実施の形態の第２の選択回路１２４は、ノード（Ｎ６）とノード（Ｎ８）との間にＮＭＯＳ（ＮＴ１２）を接続し、このＮＭＯＳ（ＮＴ１２）のゲート電極に、図１１に示すパルス▲６▼を印加し、暗電流またはリークなどによるノード（Ｎ６）の電位変化を抑えるようにしたものである。
本実施の形態においても、信号線の本数、および第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数を低減することが可能となる。
【００３４】
［実施の形態３］
図１２は、本発明の実施の形態３のＴＦＴ方式の液晶表示モジュールにおける、第２の選択回路１２４の回路構成を示す回路図である。
本実施の形態の第２の選択回路１２４は、３入力ナンド回路の出力がゲート電極に印加されるＰＭＯＳ（ＰＴ１１）と、リセットパルスがゲート電極に印加されるＰＭＯＳ（ＰＴ７）およびＮＭＯＳ（ＮＴ７）とを、電源電位（ＶＤ）と基準電位（ＧＮＤ）との間に接続し、ＰＭＯＳ（ＰＴ７）とＮＭＯＳ（ＮＴ７）との接続点（ノード（Ｎ５））の電位をインバータ回路（ＩＶ１）に入力するようにした点で、前記実施の形態１の第１の選択回路１２４と相違する。
本実施の形態の第２の選択回路１２４において、リセットパルス▲５▼がＨレベルになると、ＮＭＯＳ（ＮＴ７）がオンとなり、ノード（Ｎ５）がＬレベルとなる。
それにより、インバータ回路（ＩＶ１）の出力がＨレベル、インバータ回路（ＩＶ２）の出力がＬレベルとなり、ゲート回路（ＧＴ４）がオンとなる。
【００３５】
リセットパルス▲５▼がＬレベルとなると、ＮＭＯＳ（ＮＴ７）がオフ、ＰＭＯＳ（ＰＴ７）がオンとなるが、ＰＭＯＳ（ＰＴ１１）がオフの場合には、ノード（Ｎ５）はフローティング状態となる。
しかしながら、前記実施の形態１で説明したように、インバータ回路（ＩＶ１）およびインバータ回路（ＩＶ２）がラッチ回路を構成するので、ノード（Ｎ５）がフローティング状態となっても、ゲート回路（ＧＴ４）のオン状態が維持される。
そして、前記実施の形態１と同様、時刻ｔ５で３入力ナンド回路の出力がＬレベルとなると、ＰＭＯＳ（ＰＴ１１）がオンとなり、ノード（Ｎ５）はＨレベルとなる。
それにより、インバータ回路（ＩＶ１）の出力がＬレベル、インバータ回路（ＩＶ２）の出力がＨレベルとなり、ゲート回路（ＧＴ４）がオフとなり、この状態は、再びリセットパルス▲５▼がＨレベルとなるまで維持される。
本実施の形態においても、信号線の本数、および第１の選択回路１２３および第２の選択回路１２４おいて必要となるトランジスタ総数を低減することが可能となる。
【００３６】
なお、本発明における第２の選択回路１２４の回路構成は、前記各実施の形態に示すものに限定されるものではなく、例えば、図１３（ａ）〜図１３（ｄ）に示す回路構成を採用することも可能である。
この図１３において、ＮＡＮＤ１はナンド回路、ＮＯＲ１はノア回路である。
また、Ｎ１，Ｎ２，Ｎ３は、それぞれ図６に示すノード（Ｎ１）、ノード（Ｎ２）、ノード（Ｎ３）を示し、矢印先のＰＴ１０，ＮＴ１０は、この信号が、ＰＭＯＳ（ＰＴ１０）のゲート電極、ＮＭＯＳ（ＮＴ１０）のゲート電極に印加されることを表している。
【００３７】
［実施の形態４］
図１４は、本発明の実施の形態４のＴＦＴ方式の液晶表示モジュールの全体の概略構成を示すブロック図である。
本実施の形態の液晶表示モジュールは、前記各実施の形態の第１の選択回路１２３および第２の選択回路１２４が、単一の選択回路３２４により構成される。
図１４において、表示部１１０は、少なくとも一方が透明な、対向する一対の基板と、この基板間に挟持される液晶層と、マトリクス状に配置される画素を有し、各画素は隣接する２本のゲート信号線（走査信号線または水平信号線）（Ｇ）と、隣接する２本のドレイン信号線（映像信号線または垂直信号線）（Ｄ）との交差領域（４本の信号線で囲まれた領域）内に配置される。
各画素は、例えば、ポリシリコントランジスタからなる薄膜トランジスタ（ＴＦＴ）を有し、各画素の各薄膜トランジスタ（ＴＦＴ）は、画素電極（ＩＴＯ１）に接続される。
なお、図１４では、図が複雑になることを避けるために、薄膜トランジスタ（ＴＦＴ）は、回路記号で表わしている。また、画素は１個だけ記載しているが、実際には画素はマトリクス状に複数配置されている。
各画素は隣接する２本のドレイン信号線（Ｄ）の間に配置されている。各画素には、表示データに従った階調電圧が各ドレイン信号線（Ｄ）により供給される。
選択回路３２４は、表示データに従った階調電圧を選択し、各ドレイン信号線（Ｄ）に供給する。選択回路３２４には、データライン（ＤＤ１〜ＤＤ３）により表示データが供給されている。
本実施の形態は表示データが３ビットの場合を示しているため、データライン（ＤＤ１〜ＤＤ３）は３本である。なお、データライン数は、表示データに従い任意に選ぶことが可能である。
データライン（ＤＤ１〜ＤＤ３）は、選択回路３２４に設けられた表示データ演算回路３２５に接続されている。表示データ演算回路３２５では表示データにもとづき演算がおこなわれる。表示データ演算回路３２５での演算結果に従い、階調電圧出力回路３２６から階調電圧が出力される。
表示データ演算回路３２５、階調電圧出力回路３２６は、ドレイン信号線（Ｄ）毎に設けられる。また、表示データ演算回路３２５はデータライン（ＤＤ１〜ＤＤ３）毎に個別に設けられている。
本実施の形態では、データラインが３本であるから、各ドレイン信号線毎に表示データ演算回路３２５は３個づつ設けられている。
【００３８】
表示データ演算回路３２５を個別に分割して設けることで、表示データ演算回路３２５をデータライン毎に設けることが可能になり、表示データ演算回路３２５の配置をデータライン（ＤＤ１〜ＤＤ３）の配置に合わせて設けている。
本実施の形態では、ドレイン信号線の延長線上と、データライン（ＤＤ１〜ＤＤ３）との交点近傍に表示データ演算回路３２５が設けられている。
また、隣合うデータラインの間隔は、表示データ演算回路３２５が設けられるように、十分に広くとられている。画素の大きさで制限される隣合うドレイン信号線（Ｄ）の間隔に比較して、隣合うデータラインの間隔は余裕がある。
そのため、表示データ演算回路３２５の配置をデータライン（ＤＤ１〜ＤＤ３）の配置に合わせて設けることで、表示データ演算回路３２５を設ける領域が確保できる。
また、表示データ演算回路３２５が設けられる領域は、隣合う２本のドレイン信号線（Ｄ）と隣合う２本のデータラインとに囲まれた領域であり、表示データ演算回路３２５はドレイン信号線（Ｄ）の延長線上に一列に並んで設けられている。
【００３９】
同一基板上に水平走査回路１２０と、表示部１１０が設けられる液晶表示素子１０の場合、水平走査回路１２０は表示部１１０周辺の限られた領域に設けられる。
水平走査回路１２０を構成する表示データ演算回路３２５や、階調電圧出力回路３２６の配置もまた限られたものになる。
本実施の形態のように、表示データ演算回路３２５はドレイン信号線（Ｄ）の延長線上に、隣接する２本のドレイン信号線（Ｄ）の間隔内の幅で、１列に並んで設けることで、限られた領域を有効に用いることができる。
前述したように、表示部１１０には、画素を挟んで、隣接する２本のドレイン信号線（Ｄ）が設けられている。
表示データ演算回路３２５や、階調電圧出力回路３２６はこの各ドレイン信号線毎に設けられる。
そのため、表示データ演算回路３２５や、階調電圧出力回路３２６を形成する領域の幅が、隣接する２本のドレイン信号線（Ｄ）の間隔以内に収まらなければ、隣り合う表示データ演算回路３２５や、階調電圧出力回路３２６と形成する領域が重なってしまうという問題がある。
本実施の形態では、表示データ演算回路３２５を各データライン毎に個別に、ドレイン信号線（Ｄ）の延長線上に１列に並べて設けることで、隣接する２本のドレイン信号線（Ｄ）の間隔以内に表示データ演算回路３２５を設けることが可能となっている。
さらに、本実施の形態では、各データライン毎に隣接して表示データ演算回路３２５を設けている。そのため、データライン（ＤＤ１〜ＤＤ３）から表示データ演算回路３２５までの配線を短くすることができる。
データライン（ＤＤ１〜ＤＤ３）から表示データ演算回路３２５までの間に、他の回路や配線が設けられていると、データラインからそれらの構成までの配線を設ける幅が必要となる。そのため、限られた２本のドレイン信号線（Ｄ）の間隔以内に必要な構成を設けることが困難になる。
【００４０】
図１５は、表示データが３ビットの場合の水平走査回路１２０の回路構成を示すブロック図である。
なお、図１５では、図面が複雑になることを避けて、１本のドレイン信号線（Ｄ）について、選択回路３２４の構成を示している。
選択回路３２４には表示データ演算回路３２５が設けられている。表示データ演算回路３２５は、データライン毎に設けられており、各表示データ演算回路３２５には、時間制御信号線（１６１〜１６３）が接続されている。
同図において、３２８は表示データ保持回路であり、水平シフトレジスタ１２１から出力するタイミング信号線の信号に従って、データライン（ＤＤ１〜ＤＤ３）の表示データを記憶する。
また、３２９は演算回路であり、表示データ保持回路３２８の出力と、時間制御信号線のデータとの間で演算を行い、演算結果を演算結果伝達回路（３３０（１）〜３３０（３））に出力する。
階調電圧出力回路３２６は演算結果に従い、階調電圧を選択して出力する。演算結果伝達回路（３３０（１）〜３３０（３））は、演算結果信号線１５２で直列に接続されている。また、演算結果信号線１５２により、演算結果伝達回路（３３０（１）〜３３０（３））と階調電圧出力回路３２６とは直列に接続されている。
演算結果伝達回路（３３０（１）〜３３０（３））と階調電圧出力回路３２６とが、演算結果信号線１５２で直列に接続されているため、演算回路３２９と階調電圧出力回路３２６とを個別に接続する配線の配線領域が省略可能になっている。
【００４１】
表示データ演算回路３２５では、演算回路３２９で表示データ保持回路３２８の値と、時間制御信号線（１６１〜１６３）の制御信号とを演算し演算結果を演算結果伝達回路（３３０（１）〜３３０（３））に伝える。
表示データ保持回路３２８と演算回路３２９とを各データライン（ＤＤ１〜ＤＤ３）毎に設けることで、表示データ保持回路３２８と演算回路３２９との間の配線を短くすることが可能である。
階調電圧出力回路３２６には、電圧バスライン１５１が接続されている。電圧バスライン１５１の電圧値は、時間に従い変化しており、また、電圧値の変化は一定の周期で繰り返されている。
時間制御信号線（１６１〜１６３）の時間制御信号は、データライン（ＤＤ１〜ＤＤ３）の表示データに対応する電圧バスライン１５１の階調電圧値を選択するために使われる。
選択回路３２４は、図１４に示す表示制御装置１１が出力する表示データの値に従い、電圧バスライン１５１の階調電圧を選択して出力する。
電圧バスライン１５１の階調電圧は、時間と共に周期的に変化している。そのため、電圧バスライン１５１から希望の電圧を選択するには、電圧バスライン１５１の電圧が希望の電圧値になった期間に、電圧バスライン１５１の電圧を保持する。
電圧バスライン１５１の電圧が希望の電圧値になる期間に規則性があれば、電圧バスライン１５１の電圧を保持する期間を指定すれば、希望の電圧を選択することが可能である。
選択回路３２４はデータライン（ＤＤ１〜ＤＤ３）の値と、時間制御信号線１６１〜１６３の制御信号の示す値とを演算して演算結果により、電圧バスライン１５１の電圧を保持する期間を指定して、電圧バスライン１５１の階調電圧を選択する。
時間制御信号線（１６１〜１６３）で表される値は時間に従い変化し、また、前述したように電圧バスライン１５１の電圧は規則性を持って変化している。
時間制御信号線（１６１〜１６３）が表わす値の変化を電圧バスライン１５１の電圧の変化の持つ規則性に従うようにすれば、時間制御信号線（１６１〜１６３）が表わす値で、電圧バスライン１５１の電圧を知ることができる。
【００４２】
図１５の選択回路３２４では、各データライン毎演算が行われている。
即ち、本実施の形態では、表示データは３ビットの場合を示しているので、データライン（ＤＤ１〜ＤＤ３）の数は３本であり、時間制御信号線（１６１〜１６３）の数も３本である。
データラインＤＤ１と時間制御信号線１６３との間で演算が行われて、その演算結果は演算結果伝達回路３３０（１）に出力される。
他の２本も同じように、データラインＤＤ２と時間制御信号線１６２との間の演算結果は、演算結果伝達回路３３０（２）に出力され、データラインＤＤ３と時間制御信号線１６１との間の演算結果は、演算結果伝達回路３３０（３）に出力される。
各演算結果伝達回路（３３０（１）〜３３０（３））は、各演算回路３２９の出力を論理演算し階調電圧出力回路３２６に演算結果を出力する論理回路の機能を有している。
各演算結果伝達回路（３３０（１）〜３３０（３））がスイッチング回路の場合、演算結果伝達回路は、演算結果信号線１５２で直列に接続されているので、演算結果伝達回路（３３０（１）〜３３０（３））で表現できる状態は、演算結果伝達回路（３３０（１）〜３３０（３））が全てＯＮで、階調電圧出力回路３２６に電圧（ＶＤＤ）が伝えられる状態と、演算結果伝達回路（３３０（１）〜３３０（３））の１つでもＯＦＦで、階調電圧出力回路３２６に電圧（ＶＤＤ）が伝わらない状態の２つの状態だけである。
【００４３】
本実施の形態では、ｎ個の演算結果伝達回路（３３０（１）〜３３０（３））の中からスイッチング回路として機能させる演算結果伝達回路を選択する構成としている。
本構成とすることで、ｎ個の演算結果伝達回路（３３０（１）〜３３０（３））が、演算結果信号線１５２で直列に接続されていても、２nの状態を表わすことができる。
表１に、演算結果伝達回路（３３０（１）〜３３０（３））の内、どの演算結果伝達回路をスイッチング回路とするかを選ぶ、選びかたを示す。
表１の中で、（−）は演算結果伝達回路（３３０（１）〜３３０（３））が常にＯＮである状態を示しており、また、ＳＷは演算結果伝達回路（３３０（１）〜３３０（３））がスイッチング回路として働く事を示している。
演算結果伝達回路（３３０（１）〜３３０（３））はスイッチング回路であるが、演算結果伝達回路（３３０（１）〜３３０（３））が常にＯＮであるように設定するということは、スイッチング回路が無い事と同じと考えられる。
【００４４】
【表１】
【００４５】
スイッチング回路を直列に接続した場合では、スイッチング回路が全てＯＮと１つでもＯＦＦの２つの状態しか選ぶことができないが、ｎ個のスイッチング回路の中からどのスイッチング回路を選ぶかで状態を分けると、２n個の状態を選ぶことができる。
そのため、演算回路３２９から時間制御信号線のデータをもとに、電圧バスライン１５１の階調電圧の変化する周期に合わせて、任意の時間にスイッチング回路をＯＮとするような演算結果を出力すれば、スイチング回路がＯＮした時間の電圧バスライン１５１の階調電圧を選択することができる。
【００４６】
図１６、図１７は、本実施の形態において、表示データが３ビットの場合の選択回路３２４の一例の回路構成を示す回路図である。
なお、図１６のＡで示す線の端は図１７のＡで示す端部につながり、図１６のＢで示す線の端は図１７のＢで示す端部につながっている。
本実施の形態の液晶表示モジュールでは、選択回路３２４内の電圧バスラインは１本であり、この電圧バスライン１５１に、図１８の▲１▼に示すような、その電圧レベルが８段階の階段状に変化する階調電圧が供給される。
また、１６１〜１６９は時間制御信号線であり、この時間制御信号線（１６１〜１６９）には、図１８に示す▲２▼〜▲７▼のような波形の時間制御パルスが供給される。
なお、図１６において、ＤＤ１が最下位ビット、ＤＤ２が第２ビット、ＤＤ３が第３ビットのデータライン、ＣＭ１，ＣＭ２，ＣＭ３はメモリ容量である。
【００４７】
以下、図１６、図１７に示す回路において、３ビットの表示データが「１，０，１」の場合における、選択回路３２４の動作を図２０を用いて説明する。
なお、図２０は、選択回路３２４の動作を説明するためのタイミングチャートである。
まず、表示データは表示データ保持回路３２８を構成するメモリ容量（ＣＭ１〜ＣＭ３）に取り込まれる。
本実施の形態の選択回路３２４では、１走査期間毎、１本のゲート信号線（Ｇ）に正のバイアス電圧を印加して、選択されたゲート信号線（Ｇ）に接続された各画素に階調電圧の書き込みを行う。
表示データは、画素に階調電圧の書き込みが行われる前に選択回路３２４に取り込まれる。
ｎ番目のゲート信号線（Ｇ）に接続された各画素に階調電圧の書き込みが行われている間に、（ｎ＋１）番目の画素に書き込みが行われる表示データは選択回路３２４に取り込まれる。
【００４８】
図１６に示す回路では、１走査期間内に水平走査回路１２０の水平シフトレジスタ回路１２１の出力端子（ＨＳＲ３）からＨレベルの表示データ取り込み用シフトパルス（ＳＨ）が出力される。
表示データ取り込み用シフトパルス（ＳＨ）が出力されるとノード（Ｎ９）がＨレベルとなるので、各データ取込トランジスタ（ＮＭＴＭ１〜ＮＭＴＭ３）がオンなり、各データライン（ＤＤ１〜ＤＤ３）から、各メモリ容量（ＣＭ１〜ＣＭ３）に、３ビットの表示データの各ビット値に相当する電圧が格納される。
図１９に示すように、本実施の形態では、表示データの「１」はＬレベル、表示データ「０」はＨレベルとしている。そのため、表示データが「１」の時、メモリ容量に蓄えられる電圧レベルはＬレベルである。
今、メモリ容量（ＣＭ１，ＣＭ２，ＣＭ３）に「１，０，１」の３ビットの表示データに対応する電圧が格納される場合を考えているので、メモリ容量ＣＭ１に保持される電圧レベルはＬレベル、メモリ容量ＣＭ２の電圧レベルはＨレベル、メモリ容量ＣＭ３の電圧レベルはＬレベルとなる。
このように、本実施の形態の選択回路３２４では、各画素に階調電圧の書き込みを行う１走査期間の前の１走査期間に、各メモリ容量（ＣＭ１〜ＣＭ３）に、３ビットの表示データの各ビット値に相当する電圧が保持されている。
【００４９】
次の１走査期間となると、図２０に示す時刻ｔ０までの間、図２０に示すパルス▲６▼がＨレベルであるので、演算結果信号線１５２に接続した演算結果信号線リセットトランジスタ（ＰＭＴＩＮ１）はオフとなっている。
この後、図２０に示すリセットパルス▲５▼がＨレベルとなり、階調電圧出力回路リセットトランジスタ（ＮＭＴＲ１）がオンとなる。
この場合に、各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）はすべてオンとなっているので、各ノード（Ｎ１〜Ｎ４）はＬレベル（負の電源電位Ｖｓｓ）となる。
また、図１７に示す、階調電圧出力回路３２６の各ＰＭＯＳ（ＰＭＴ５，ＰＭＴ６，ＰＭＴ７）と各ＮＭＯＳ（ＮＭＴ５，ＮＭＴ６，ＮＭＴ７）は、ノード（Ｎ４）の電位を入力とするレベルシフト回路を構成するが、ノード（Ｎ４）の電位がＬレベルの場合に、レベルシフト回路の第１の出力（ノード（Ｎ６））はＨレベル、レベルシフト回路の第２の出力（ノード（Ｎ７））はＬレベルとなる。
これにより、ＰＭＯＳゲートトランジスタ（ＰＭＴＡＧ）およびＮＭＯＳゲートトランジスタ（ＮＭＴＡＧ）からなるゲート回路（ＧＴ５）はオンとなり、ゲート回路（ＧＴ５）からは、図１８の▲１▼に示す階調電圧のＶ０の電圧レベルの電位が出力される。
【００５０】
次に、図２０に示すパルス▲７▼がＬレベルからＨレベルに変化し、これにより、各メモリデータ転送トランジスタ（ＮＭＴＴＧ１〜ＮＭＴＴＧ３）がオンとなり、各メモリ容量（ＣＭ１〜ＣＭ３）に蓄えられたレベル電位が、表示データ演算回路３２５を構成する演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３，ＮＭＴＧ１〜ＮＭＴＧ３）のゲート電極に伝えられる。
演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３，ＮＭＴＧ１〜ＮＭＴＧ３）のゲート電極には、１走査期間前のレベル電位が蓄えられているため、各メモリ容量（ＣＭ１〜ＣＭ３）に蓄えられたレベル電位と１走査期間前のレベル電位との容量分割で決まる電位が、ノード（Ｎ１０）、ノード（Ｎ１１）およびノード（Ｎ１２）の電位となる。
この状態における各ノード（Ｎ１０〜Ｎ１２）の電位が、各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３）および各ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１〜ＮＭＴＧ３）で構成される、ＣＭＯＳインバータ回路と同じ回路構成の表示データ演算回路３２５に入力される。
なお、表示データ演算回路３２５は、図６に示したスイッチング回路（ＳＷ１〜ＳＷ３）と同じ動作をする。但し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの配置が逆であるため、出力する信号の極性は反対となる。
表示データ演算回路３２５では、各メモリ容量（ＣＭ１〜ＣＭ３）に蓄えられたＨレベルまたはＬレベルを反映するように、各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３）および各ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１〜ＮＭＴＧ３）のゲート容量と、メモリ容量（ＣＭ１〜ＣＭ３）の容量値が設定されている。
なお、表示データ保持回路３２８をインバータ回路で形成することも可能である、例えば、図１２のインバータ回路（ＩＶ１，ＩＶ２）で示すようなインバータ回路を２個用いてラッチ回路を形成し、表示データ保持回路３２８として使用することが可能である。その場合には、使用するトランジスタの数は増えるが、容量値の設定は不要である。
【００５１】
図２０に示すパルス▲７▼がＬレベルからＨレベルに変化すると、各メモリ容量（ＣＭ１〜ＣＭ３）に蓄えられた電圧レベルに応じて、各表示データ演算回路３２５の各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３）あるいは各ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１〜ＮＭＴＧ３）のいずれか一方がオンとなり、各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のゲート電極に、Ｖｓｓの電位あるいは時間制御パルス（▲２▼，▲３▼，▲４▼）が印加される。
本例の場合、各表示データ演算回路３２５の各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３）と各ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１〜ＮＭＴＧ３）のオン・オフ状態、および各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のゲート電極の接続先は、表２の通りとなる。
【００５２】
【表２】
【００５３】
この後、図２０に示すパルス▲７▼がＨレベルからＬレベルに変化するが、前記表２に示す状態は維持される。
次に、時刻ｔ０のタイミングで、図２０に示すパルス▲６▼がＨレベルからＬレベルに変化し、演算結果信号線リセットトランジスタ（ＰＭＴＩＮ１）がオンとなり、ノード（Ｎ１）の電位が（ＶＤＤ）の電位（Ｈレベル）となる。
この時の、各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表３に示す。
【００５４】
【表３】
【００５５】
なお、表３において、ノード（Ｎ８）の電圧レベルは、ドレイン信号線（Ｄ）の電圧レベルを表している。以下、表４〜表１０も同様である。
次に、時刻ｔ１のタイミングにおいて、図２０に示す時間制御パルス▲４▼がＨレベルからＬレベルに変化し、演算結果伝達トランジスタ（ＰＭＴＴ３）がオンとなるが、演算結果伝達トランジスタ（ＰＭＴＴ１）がオフのため、各ノード（Ｎ１〜Ｎ７）の電圧レベルは変化せず、ゲート回路（ＧＴ５）もオン状態を維持する。
時刻ｔ１直後の各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表４に示す。
【００５６】
【表４】
【００５７】
同様に、時刻ｔ２、ｔ３のタイミングにおいても、演算結果伝達トランジスタ（ＰＭＴＴ１）がオフのため、各ノード（Ｎ１〜Ｎ７）の電圧レベルは変化せず、ゲート回路（ＧＴ５）もオン状態を維持する。
時刻ｔ２、ｔ３直後の各演算結果伝達トランジスタ（（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表５、表６に示す。
【００５８】
【表５】
【００５９】
【表６】
【００６０】
時刻ｔ４のタイミングにおいて、図２０に示す時間制御パルス▲２▼がＨレベルからＬレベルに変化し、演算結果伝達トランジスタ（ＰＭＴＴ１）がオンとなり、各ノード（Ｎ１，Ｎ２，Ｎ３）がＨレベルに変化するが、図２０に示す時間制御パルス▲４▼がＨレベルのため、各ノード（Ｎ４〜Ｎ７）の電圧レベルは変化せず、ゲート回路（ＧＴ５）もオン状態を維持する。
時刻ｔ４直後の各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表７に示す。
【００６１】
【表７】
【００６２】
時刻ｔ５のタイミングにおいて、図２０に示す時間制御パルス▲４▼がＬレベルに変化するため、ノード（Ｎ４）がＨレベル、ノード（Ｎ５）がＬレベルに変化し、それに伴い、ノード（Ｎ６）がＬレベル、ノード（Ｎ７）がＨレベルに変化する。
したがって、ゲート回路（ＧＴ５）はオフとなり、ドレイン信号線（Ｄ）の電位は、時刻ｔ５の直前の電圧レベルの電位となる。
時刻ｔ５直後の各演算結果伝達トランジスタ（（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表８に示す。
【００６３】
【表８】
【００６４】
これ以降は、リセットパルス▲５▼がＨレベルとなり、初期状態に設置されるまでは、各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルは、図２０に示す時間制御パルスの電圧レベルに関わらず、この状態が維持される。
したがって、リセットパルス▲５▼がＨレベルになる前に、ドレイン信号線（Ｄ）の電位を画素に書き込むことにより、表示データに対応した階調電圧が画素に書き込まれることになる。
なお、時刻ｔ６、ｔ７直後の各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表９、表１０に示す。
【００６５】
【表９】
【００６６】
【表１０】
【００６７】
上記動作の間に、水平シフトレジスタ回路１２１の走査が行われ、次の走査ラインのデータ（図１９（ｂ）に示すデータ）が各映像信号線（Ｄ）毎のメモリ容量（Ｃ１，Ｃ２，Ｃ３）に保持される。
この後、図１８に示す階調電圧をＶ０の電圧に戻し、再び時刻ｔ０からｔ７までの走査を繰り返す。また、この時、垂直走査回路１３０は、次の走査ラインを選択する。
【００６８】
本実施の形態では、ゲート回路（ＧＴ５）に制御電圧を印加するノード（Ｎ２，Ｎ３，Ｎ４）以外は、表示データの各ビット毎の構成要素（例えば、ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１，ＰＭＴＴ１）、ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１，ＮＭＴＴ１），メモリ容量（ＣＭ１）、負の電源（Ｖｓｓ）、および電圧バスライン１５１）を独立に形成することができるので、各ビット間をわたる配線などが不要となる。
したがって、本実施の形態の液晶表示モジュールは、特に高密度レイアウトが要求される小型の液晶表示装置に適している。
例えば、０．７インチ（対角１７．７８ｍｍ）のＸＧＡタイプの液晶表示パネルに、選択回路等を内蔵させようとすると、約１４μｍのピッチ（幅）にレイアウトする必要がある。
しかしながら、例えば、表示データが８ビットで、２μｍのラインアンドスペースの配線を使用すると、前記図８に示す回路構成では、デジタル信号メモリアレイ１２２から第１の選択回路２２３および第２の選択回路２２４への配線だけでも３２μｍ必要であり、レイアウト不可能になるが、本実施の形態の回路構成では容易に実現可能となる。
また、本実施の形態では、表示データが３ビットの場合を例に挙げて説明したが、表示データの各ビット当たり構成要素（例えば、ＰＭＯＳトランジスタ（ＰＭＴＧ１，ＰＭＴＴ１）、ＮＭＯＳトランジスタ（ＮＭＴＧ１，ＮＭＴＴ１）、メモリ容量（ＣＭ１）、負の電源（Ｖｓｓ）、および時間制御信号線）を追加するだけで、表示データのビット数が増加した場合でも容易に対応可能である。
例えば、表示データが８ビットであっても、トランジスタの総数は、１ドレイン信号線（Ｄ）当たり５０個で済む。
【００６９】
さらに、本実施の形態において、時間制御信号線（１６１〜１６９）と負の電源電位（Ｖｓｓ）の電源ラインとの配線を逆にすることにより、ｐ型電界効果型トランジスタ（ＰＭＴＴ１，ＰＭＴＴ２，ＰＭＴＴ３）をｎ型電界効果型トランジスタに置き換えることも可能である。
しかしながら、本実施の形態のように、ＰＭＯＳトランジスタ（ＰＭＴＴ１，ＰＭＴＴ２，ＰＭＴＴ３）を使用することにより、ノード（Ｎ２，Ｎ３，Ｎ４）がフローティング状態の時に、電界効果型トランジスタのオン・オフにより、電界効果型トランジスタのゲート電極下でチャージポンピングが発生したとしても、ノード（Ｎ２，Ｎ３，Ｎ４）の電位を引き下げる方向、即ち、より強いＬレベルとなるだけであるので、ゲート回路（ＧＴ５）のオンレベルの不安定要素となることがなく、ゲート回路（ＧＴ５）の誤動作を防止することができる。
逆に、ノード（Ｎ２，Ｎ３，Ｎ４）がＨレベルになった場合には、ノード（Ｎ２，Ｎ３，Ｎ４）の電位を引き下げる方向に働くが、この場合は、上位ビット側からの補充が周期的に行われるため、各ノード容量を適当な値に設定することにより不安定動作を回避することができる。
また、ゲート回路（ＧＴ５）をオフにする制御電圧をＨレベルの電圧とする場合に、ｐ型電界効果型トランジスタによる回路構成では、しきい値電圧の低下なく、電圧を次のノードに伝えることができ、さらに、放電モードでの動作であるため、次のノードの充電速度も早いという利点を有している。
なお、電源電圧（ＶＤＤ）入力側の電界効果型トランジスタ（ＰＭＯＳ（ＰＭＴＩＮ１）をｐ型電界効果型トランジスタとしているのも同じ理由である。
【００７０】
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、このＴＦＴ方式の液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
以下、前記各実施の形態のＴＦＴ方式の液晶表示モジュールにおける交流化駆動方法について説明する。
液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極（ＩＴＯ２）に印加される電圧と画素電極（ＩＴＯ１）に印加する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、図コモン電極（ＩＴＯ２）に印加される電圧を一定とし、画素電極（ＩＴＯ１）に印加する電圧を、コモン電極（ＩＴＯ２）に印加される電圧を基準にして、交互に正、負に反転させる方法であり、このコモン対称法は、低消費電力と表示品質の点で優れている。
【００７１】
本実施の形態の液晶表示モジュールにおいては、電源回路１２から供給する階調電圧の極性を変化させることにより、どちらの方式にも対応可能である。
例えば、図２１に示すように、奇数フレームの奇数ラインに正極性の階調電圧を、奇数フレームの偶数ラインに負極性の階調電圧を印加し、さらに、偶数フレームの奇数ラインに負極性の階調電圧を、また、偶数フレームの偶数ラインに正極性の階調電圧を印加する交流化駆動方法を採用する場合であっても、電源回路１２から第１の選択回路１２３あるいは選択回路３２４に、一走査ライン毎に、正極性あるいは負極性の階調電圧（ＶＡ１〜ＶＡ８）を供給することにより容易に対応可能である。
また、このコモン対称法の一つに、図２２に示すドット反転法がある。
このドット反転法とは、図２２に示すように、例えば、奇数フレームの奇数ラインでは、奇数番目のドレイン信号線（Ｄ）に負極性の階調電圧（図２２では●で示す）が、また、偶数番目のドレイン信号線（Ｄ）に正極性の階調電圧（図２２では○で示す）が印加される。
さらに、奇数フレームの偶数ラインでは、奇数番目のドレイン信号線（Ｄ）に正極性の階調電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の階調電圧が印加される。
また、各ライン毎の極性はフレーム毎に反転され、即ち、図２２に示すように、偶数フレームの奇数ラインでは、奇数番目のドレイン信号線（Ｄ）に正極性の階調電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の階調電圧が印加される。
また、偶数フレームの偶数ラインでは、奇数番目のドレイン信号線（Ｄ）に負極性の階調電圧が、また、偶数番目のドレイン信号線（Ｄ）に正極性の階調電圧が印加される。
このドット反転法を使用することにより、隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トランジスタ（ＴＦＴ）のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大きくならないため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００７２】
前記実施の形態１〜３の液晶表示モジュールにおいて、前記ドット反転法を採用する場合には、図２３に示すように、２系統の電圧バスライン（１７１，１７２）を設け、一方の電圧バスライン１７１から、第１の選択回路１２３内の各ドレイン信号線（Ｄ）当たりの選択回路の中の、奇数番目の選択回路（図２３に示す１２３Ａに階調電圧を供給し、また、他方の電圧バスライン１７２から、第１の選択回路１２３内の各ドレイン信号線（Ｄ）当たりの選択回路の中の、偶数番目の選択回路（図２３に示す１２３Ｂ）に階調電圧を供給するようにして、各走査ライン毎に、電源回路１２から２系統の電圧バスラインに正極性あるいは負極性の階調電圧を供給するようにすればよい。
また、前記実施の形態４の液晶表示モジュールにおいても、前記同様、２系統の電圧バスラインを設け、一方の電圧バスラインから、選択回路３２４内の各ドレイン信号線（Ｄ）当たりの選択回路の中の、奇数番目の選択回路に階調電圧を供給し、また、他方の電圧バスラインから、選択回路３２４内の各ドレイン信号線（Ｄ）当たりの選択回路の中の、偶数番目の選択回路に階調電圧を供給するようにして、各走査ライン毎に、電源回路１２から２系統の電圧バスラインに正極性あるいは負極性の階調電圧を供給するようにすればよい。
なお、前記各実施の形態では、水平走査回路１２０および垂直走査回路１３０を、液晶表示パネル内に組み込まれた実施の形態について説明したが、本発明はこれに限定されるものではなく、水平走査回路１２０および垂直走査回路１３０は、液晶表示パネルの外部に設けるようにしてもよい。
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００７３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、水平走査駆動手段内の信号線の本数、およびトランジスタの総数を低減することが可能となり、水平走査駆動手段の回路規模を小型化することができる。
（２）本発明によれば、液晶表示素子内に水平駆動手段路を組み込む場合に、水平駆動手段が占有する面積を少なくすることが可能となる。
（３）本発明によれば、液晶表示素子を小型化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のＴＦＴ方式の液晶表示モジュールの全体の概略構成を示すブロック図である。
【図２】本発明の実施の形態１の液晶表示パネルの一例の等価回路を示す回路図である。
【図３】図１、図２に示すデジタル信号メモリアレイの回路構成を示す回路図である。
【図４】図１、図２に示す第１の選択回路の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
【図５】図４に示す各電圧バスラインに供給される階調電圧（ＶＡ１〜ＶＡ８）における、１走査期間内の電圧レベルの変化を示す波形図である。
【図６】図１、図２に示す第２の選択回路の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
【図７】図６に示す時間制御パルス（▲２▼，▲３▼，▲４▼）の波形を示す波形図である。
【図８】本発明の前に本発明者により検討された第１の選択回路および第２の選択回路の回路構成を示す回路図である。
【図９】図８に示す各時間制御信号線に供給される時間制御信号（ＴＰ１〜ＴＰ８）の波形を示す波形図である。
【図１０】本発明の実施の形態２のＴＦＴ方式の液晶表示モジュールにおける、第２の選択回路の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
【図１１】図１０に示す時間制御パルス（▲２▼，▲３▼，▲４▼，▲６▼）の波形を示す波形図である。
【図１２】本発明の実施の形態３のＴＦＴ方式の液晶表示モジュールにおける、第２の選択回路の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
【図１３】本発明における第２の選択回路として採用可能な他の回路構成を示す回路図である。
【図１４】本発明の実施の形態４のＴＦＴ方式の液晶表示モジュールの全体の概略構成を示すブロック図である。
【図１５】本発明の実施の形態４において、表示データが３ビットの場合の水平走査回路の回路構成を示すブロック図である。
【図１６】本発明の実施の形態４において、表示データが３ビットの場合の選択回路の回路構成を示す回路図である。
【図１７】本発明の実施の形態４において、表示データが３ビットの場合の選択回路の回路構成を示す回路図である。
【図１８】図１６に示す時間制御パルス（▲２▼，▲３▼，▲４▼，▲６▼，▲７▼）の波形を示す波形図である。
【図１９】本発明の実施の形態４における、表示データの電圧レベルを示す波形図である。
【図２０】本発明の実施の形態４における、各ＰＭＯＳ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ４）電位を示す波形図である。
【図２１】本発明の各実施の形態における交流化駆動方法の一例を説明するための図である。
【図２２】液晶表示モジュールの駆動方法として、ドット反転法を使用した場合に、ドレイン信号線（Ｄ）に出力される階調電圧の極性を説明するための図である。
【図２３】本発明の各実施の形態において、ドット反転法を採用するための回路構成を示すブロック図である。
【符号の説明】
１０…液晶表示パネル（液晶表示素子）、１１…表示制御装置、１２…電源回路、１１０…表示部、１２０…垂直画素ライン選択回路（水平走査回路）、１２１…メモリアドレス選択回路（水平シフトレジスタ回路）、１２２…デジタル信号メモリアレイ、１２２Ａ…第１のラッチ回路、１２２Ｂ…第２のラッチ回路、１２３，２２３…第１の選択回路（上位ビット選択回路）、１２３Ａ，１２３Ｂ…第１の選択回路１２３内の１ドレイン信号線（Ｄ）当たりの選択回路、１２４，２２４…第２の選択回路（下位ビット選択回路）、１３０…水平画素ライン選択回路（垂直走査回路）、１３１〜１３８，１５１，１７１，１７２…電圧バスライン、１４１〜１４３，１６１〜１６９，２４１〜２４８…時間制御信号線、１５２…演算結果信号線、３２４…選択回路、３２５…表示データ演算回路、３２６…階調電圧出力回路、３２８…表示データ保持回路、３２９…演算回路、３３０（１）〜３３０（３）…演算結果伝達回路、Ｇ…ゲート信号線（走査信号線または水平信号線）、Ｄ…ドレイン信号線（映像信号線または垂直信号線）、ＴＦＴ…薄膜トランジスタ、ＩＴＯ…画素電極、ＩＴＯ２…コモン電極（対向電極）、ＣLC…液晶容量、Ｃ０…容量素子、ＣＮ…共通信号線、ＣＳＴＧ…保持容量、ＧＴ…ゲート回路、ＰＴ，ＰＭＴ，ＰＭＴＩＮ１，ＰＭＴＴ，ＰＭＴＧ，ＰＭＴＡＧ…ｐ型ＭＯＳトランジスタ、ＮＴ、ＮＴＭ，ＮＭＴＭ，ＮＭＴＲ１，ＮＭＴＧ，ＮＭＴＡＧ，ＮＭＴＴＧ…ｎ型ＭＯＳトランジスタ、ＮＡＮＤ１…ナンド回路、ＮＯＲ１…ノア回路。ＣＭ１，ＣＭ２，ＣＭ３…メモリ容量、ＤＤ１〜ＤＤ３…データライン。
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、各画素に映像信号電圧を供給する回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Thin Film Transister）方式の液晶表示モジュールが知られている。
このＴＦＴ方式の液晶表示モジュールでは、薄膜トランジスタ（ＴＦＴ）を介して画素電極に映像信号電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス型液晶表示装置のようにクロストーク防止するための特殊な駆動方法を用いることなく、多階調表示が可能である。
アクティブマトリクス型液晶表示装置において、前記多階調表示を可能にするために、各画素に多階調の映像信号電圧を印加する駆動方法として、特開平５−３５２００号公報に記載されている方法が知られている。
前記公報（特開平５−３５２００号）に記載されている方法は、２m個の電圧バスラインを設け、この２m個の電圧バスラインから供給される階調電圧を、１走査期間（１走査ライン）の間２k個の階段状に変化させる。
そして、ｎビットの表示データの上位ｍビットの値により、前記２m個の電圧バスラインのいずれかの一つを選択し、また、ｎビットの表示データの下位ｋ（ｋ＝ｎ−ｍ）ビットの値により、当該選択された電圧バスライン上の階調電圧の階段状に変化する電圧レベルの一つ選択して、各画素の画素電極に印加するものである。
例えば、表示データが３ビット（ｎ＝３）であり、また、ｍが１、ｋが２である場合、２本の電圧バスラインを設け、この２本の電圧バスライン上の階調電圧の電圧レベルを、１走査期間の間、それぞれ４個の階段状に変化させるようにし、そして、３ビットの表示データの上位１ビットの値により、２本の電圧バスラインのいずれか１本の電圧バスライン上の階調電圧を選択し、当該選択された電圧バスライン上の４個の階段状に変化する電圧レベルの一つを、３ビットの表示データの下位２ビットの値により選択し、各画素の画素電極に印加すようにしたものである。
前記公報に記載された駆動方法によれば、各画素に映像信号電圧を印加する回路の動作速度を低減でき、また、電圧バスラインの本数を低減することが可能である。
【０００３】
【発明が解決しようとする課題】
近年、液晶表示装置においては、６４階調、あるいは２５６階調へとより多階調化が進みつつある。
そして、前記公報に記載された駆動方法により、６４階調、あるいは２５６階調を実現する場合に、選択された電圧バスライン上における、２k個の階段状に変化する電圧レベルを選択する選択回路の回路規模が大きくなり、当該選択回路を液晶表示パネル内に組み込む場合には、当該選択回路の占有面積が大きくなり、液晶表示パネルが大型化するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、水平走査駆動手段の回路規模を小さくすることが可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【０００５】
即ち、本発明は、一方が透明の互いに対向する２枚の基板と、前記２枚の基板に挟まれた液晶層とを有する液晶表示装置であって、複数の画素と、前記画素に映像信号電圧を印加するための映像信号線と、時間とともに電圧レベルが周期的に変化する階調電圧から選択された映像信号電圧を画素に供給するための駆動回路と、前記駆動回路に表示データを供給する複数の表示データ線とを有し、前記駆動回路は、映像信号電圧を選択する時間を決定するための表示データ演算回路を備え、前記表示データ演算回路は、前記表示データによって動作する複数のスイッチング手段を備え、前記複数のスイッチング手段は、それぞれ直列に接続され、前記表示データ演算回路は、前記複数のスイッチング手段の動作状態によって前記映像信号電圧を選択する時間を決定することを特徴とする。
【０００６】
また、本発明は、マトリクス状に設けられる複数の画素と、前記複数の画素の列または行方向の画素に映像信号電圧を印加する複数の映像信号線と、前記複数の映像信号線に映像信号電圧を供給する駆動手段と、少なくとも、前記駆動手段に複数個の階調電圧を供給する電源部と、前記駆動手段を制御する表示制御手段とを備える液晶表示装置であって、前記表示制御手段は、前記駆動手段に対して、少なくともｎビットの表示データと、ｎ個の時間制御信号を供給し、前記電源部は、前記駆動手段に対して、１走査期間内にその電圧レベルが時間とともに変化する階調電圧を供給し、前記駆動手段は、前記表示制御手段から送信されるｎビットの表示データを格納する格納手段と、前記各映像信号線毎に設けられ、前記格納手段に格納されたｎビットの表示データのそれぞれのビット値に応じて、前記表示制御部から供給される時間制御信号または第１レベルの電圧を選択するｎ個のスイッチング手段と、前記各映像信号線毎に設けられ、前記ｎ個のスイッチング手段の各出力電圧が第１レベルの電圧の場合に、出力状態を変化させる演算結果伝達手段と、前記各映像信号線毎に設けられ、前記演算結果伝達手段の出力状態の変化に応じて、前記電源部から供給される階調電圧における、前記演算結果伝達手段の出力状態変化時の電圧レベルを映像信号電圧として、前記各映像信号線に供給する出力回路手段とを備えることを特徴とする。
【０００７】
また、本発明は、マトリクス状に設けられる複数の画素と、前記画素に映像信号電圧を印加する映像信号線と、電圧レベルが１水平走査期間内で時間に従い変化する階調電圧が印加される階調電圧線と、前記階調電圧から選択された映像信号電圧を画素に供給するための駆動回路とを有し、前記駆動回路は、映像信号線を選択する時間を決定するための表示データ演算回路と、前記表示データ演算回路の演算結果に従い選択された階調電圧を映像信号電圧として前記映像信号線に出力する階調電圧出力回路とを備え、前記表示データ演算回路と、前記階調電圧出力回路とは直列に接続されていることを特徴とする。
【０００８】
また、本発明は、互いに対向する２枚の基板と、前記２枚の基板に挟まれた液晶層とを有する液晶表示装置で、複数の画素と、前記複数の画素に映像信号電圧を印加する複数の映像信号線と、前記複数の映像信号線に映像信号電圧を供給する駆動回路と、前記駆動回路に表示データを供給する複数の表示データ線と、前記駆動回路に、時間に従って周期的に変化する階調電圧を供給する階調電圧線と、前記駆動回路に、パルス信号を供給する複数の制御信号線とを有する液晶表示装置であって、前記駆動回路は、前記表示データ線毎に設けられ、前記表示データ線により供給される表示データと、前記複数の制御信号線の中の対応する時間制御線により供給されるパルス信号との演算を行う複数の演算回路と、前記複数の演算回路の値に応じて、前記階調電圧線により供給される階調電圧の中のいずれか１つの階調電圧を選択する選択手段とを備え、前記複数の演算回路と、前記選択手段とは、前記各映像信号線毎に設けられ、前記表示データは、前記表示データ線毎に設けられる格納手段に格納されることを特徴とする。
【０００９】
また、本発明は、互いに対向する２枚の基板と、前記２枚の基板に挟まれた液晶層とを有する液晶表示装置で、複数の画素と、前記複数の画素に映像信号電圧を印加する複数の映像信号線と、前記複数の映像信号線に映像信号電圧を供給する駆動回路と、前記駆動回路に、ｎビットの表示データを供給するｎ本の表示データ線と、前記駆動回路に、時間に従って周期的に２n段階に変化する階調電圧を供給する階調電圧線と、前記駆動回路に、前記階調電圧の変化に従い値が変化するデータを供給するｎ本の制御信号線とを有する液晶表示装置であって、前記駆動回路は、表示データ線毎に設けられ、前記表示データ線により供給される表示データと、前記ｎ個の制御信号線の中の対応する制御信号線により供給されるデータとで演算を行うｎ個の演算回路と、前記ｎ個の演算回路の演算結果に応じて、前記階調電圧線により供給される階調電圧の中のいずれか１つの階調電圧を選択し、映像信号電圧として出力する出力回路とを有し、前記ｎ個の演算回路と、前記出力回路とは、前記各映像信号線毎に設けられ、かつ、前記ｎ個の演算回路は、前記各映像信号線の延長線上に設けられていることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明実施の形態を図面を参照して説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１１】
［実施の形態１］
図１は、本発明の実施の形態１のＴＦＴ方式の液晶表示モジュールの全体の概略構成を示すブロック図である。
本実施の形態の液晶表示モジュールは、液晶表示パネル（本発明の液晶表示素子）１０と、表示制御装置１１と、電源回路１２とで構成される。
液晶表示パネル１０は、表示部１１０と、垂直画素ライン選択回路（以下、水平走査回路と称する。）１２０と、水平画素ライン選択回路（以下、垂直走査回路と称する。）１３０とから構成される。
ここで、水平走査回路１２０は、メモリアドレス選択回路（以下、水平シフトレジスタ回路と称する。）１２１と、デジタル信号メモリアレイ１２２と、第１の選択回路（上位ビット選択回路）１２３と、第２の選択回路（下位ビット選択回路）１２４とから構成される。
【００１２】
図２は、本実施の形態の液晶表示パネル１０の一例の等価回路を示す回路図である。
なお、図２では、表示制御装置１１から、水平走査回路１２０および垂直走査回路１３０に入力される信号と、電源回路１２から水平走査回路１２０に入力される階調電圧とを合わせて図示している。
本実施の形態の表示部１１０は、マトリクス状に配置される画素を有し、各画素は隣接する２本のゲート信号線（走査信号線または水平信号線）（Ｇ）と、隣接する２本のドレイン信号線（映像信号線または垂直信号線）（Ｄ）との交差領域（４本の信号線で囲まれた領域）内に配置される。
各画素は、例えば、ポリシリコントランジスタ（以下、Ｐｏｌｙ−ＳｉＴｒと称する。）からなる薄膜トランジスタ（ＴＦＴ）を有し、マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ（ＴＦＴ）のドレイン領域は、それぞれドレイン信号線（Ｄ）に接続され、また、マトリクス状に配置された各画素の各薄膜トランジスタ（ＴＦＴ）のソース領域は、画素電極（ＩＴＯ１）に接続される。
なお、ドレイン領域およびソース領域は、本来その間のバイアス極性によって決まるもので、本実施の形態の液晶表示装置では、その極性は動作中反転するので、ドレイン領域、ソース領域は動作中入れ替わるものであるが、本明細書では、便宜上一方をドレイン領域、他方をソース領域と固定して説明する。
【００１３】
マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各薄膜トランジスタ（ＴＦＴ）は、ゲート電極に正のバイアス電圧を印加すると導通し、ゲート電極に負のバイアス電圧を印加すると不導通になる。
また、画素電極（ＩＴＯ１）とコモン電極（対向電極）（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣＬＣ）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ）のソース領域と共通信号線（ＣＮ）との間には保持容量（ＣＳＴＧ）が形成され、この共通信号線（ＣＮ）には、コモン電極に印加される（ＶＣＯＭ）の駆動電圧が印加される。なお、図２は回路図であるが、実際の幾何学的配置に対応して描かれている。
マトリクス状に配置された各画素の各列毎の各薄膜トランジスタ（ＴＦＴ）のドレイン領域は、それぞれ映像信号線（Ｄ）に接続され、この映像信号線（Ｄ）は、第２の選択回路１２４に接続される。
マトリクス状に配置された各画素の各行毎の各薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、このゲート信号線（Ｇ）は、垂直走査回路１３０に接続される。
【００１４】
表示制御装置１１は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、水平走査回路１２０、および垂直走査回路１３０を制御・駆動する。
図１に示す電源回路１２は、水平走査回路１２０に階調電圧（ＶＡ１〜ＶＡ８）を供給し、また、薄膜トランジスタ（ＴＦＴ）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を垂直走査回路１３０に供給し、さらに、（ＶＣＯＭ）の駆動電圧をコモン電極（ＩＴＯ２）に供給する。
【００１５】
次に、表示データが６ビットの場合における、本実施の形態の液晶表示モジュールの動作の概略を説明する。
表示制御装置１１は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して垂直走査回路１３０にスタートパルス（ＳＹ）を出力する。
また、表示制御装置１１は、水平同期信号に基づいて、１水平走査時間毎に、表示部１１０の各ゲート信号線（Ｇ）に順次正のバイアス電圧を印加するように、垂直走査回路１３０に１水平走査時間周期のシフトクロックであるクロック（ＣＬＧ）を出力する。
これにより、垂直走査回路１３０は、ゲート信号線（Ｇ）を順次選択して、選択したゲート信号線（Ｇ）に正のバイアス電圧を出力し、選択されたゲート信号線（Ｇ）にゲート電極が接続される薄膜トランジスタ（ＴＦＴ）を１走査期間オンとする。
【００１６】
表示制御装置１１は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、受け取った単純１列の６ビットの表示データを、水平走査回路１２０のデジタル信号メモリアレイ１２２に出力する。
同時に、表示制御装置１１は、水平走査回路１２０の水平シフトレジスタ回路１２１に、スタートパルス（ＤＸ）と、表示データラッチ用クロック（ＣＬＤ）を出力する。
これにより、水平シフトレジスタ回路１２１は、デジタル信号メモリアレイ１２２に、表示データ取り込み用シフトパルス（ＳＨ）を順次出力する。
デジタル信号メモリアレイ１２２は、この表示データ取り込み用シフトパルス（ＳＨ）により、表示データを順次格納し、表示データの上位ビットを第１の選択回路１２３に、表示データの下位ビットを第２の選択回路１２４に出力する。
【００１７】
第１の選択回路１２３には、複数の階調電圧（図２では、８個）が入力されており、第１の選択回路１２３は、表示データの上位ビットで、この複数の階調電圧のいずれか１つを選択して、第２の選択回路１２４に出力する。
この場合に、この複数の階調電圧は、１走査期間内に、所定のタイミングでその電圧レベルが階段状に変化する。
第２の選択回路１２４は、表示データの下位ビットにより、第１の選択回路１２３で選択された階調電圧の、あるタイミングにおける電圧レベルを選択して、ドレイン信号線（Ｄ）に出力する。
これにより、選択されたゲート信号線（Ｇ）にゲート電極が接続される薄膜トランジスタ（ＴＦＴ）を有する画素に、表示データに対応した階調電圧が書き込まれ、表示部１１０に画像が表示される。
なお、図１に示す水平走査回路１２０および垂直走査回路１３０は、液晶表示パネルに組み込まれており、薄膜トランジスタ（ＴＦＴ）と同じくＰｏｌｙ−ＳｉＴｒで構成され、同一の基板上に形成される。
【００１８】
図３は、図１，図２に示すデジタル信号メモリアレイ１２２の回路構成を示す回路図である。
図３に示すように、デジタル信号メモリアレイ１２２は、第１のラッチ回路１２２Ａと第２のラッチ回路１２２Ｂとを備え、第１のラッチ回路１２２Ａは、水平シフトレジスタ回路１２１からの表示データ取り込み用シフトパルス（ＳＨ）により、表示制御装置１１からの表示データを順次ラッチする。
第２のラッチ回路１２２Ｂは、表示制御装置１１からの出力タイミング制御用クロック（ＣＬＡ）により、第１のラッチ回路１２２Ａに取り込まれた表示データをラッチし、当該表示データの上位３ビットを第１の選択回路（１２３）に、下位３ビットを第２の選択回路（１２４）に出力する。
【００１９】
図４は、図１，２に示す第１の選択回路１２３の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
同図において、Ｂ６は表示データの６ビット目、Ｂ５は表示データの５ビット目、Ｂ４は表示データの４ビット目を表している。
図４に示すように、第１の選択回路１２３内の１ドレイン信号線（Ｄ）当たりの選択回路は、ｐ型ＭＯＳトランジスタ（以下、単に、ＰＭＯＳと称する。）とｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳと称する。）とで構成される第１ないし第３のゲート回路（ＧＴ１〜ＧＴ３）を８組有する。
各ゲート回路（ＧＴ１）のＰＭＯＳおよびＮＭＯＳのゲート電極には、表示データの６ビット（Ｂ６）目の正相出力あるいは反転出力が印加され、また、各ゲート回路（ＧＴ２）のＰＭＯＳおよびＮＭＯＳのゲート電極には、表示データの５ビット（Ｂ５）目の正相出力あるいは反転出力が印加され、さらに、各ゲート回路（ＧＴ３）のＰＭＯＳおよびＮＭＯＳのゲート電極には、表示データの４ビット（Ｂ４）目の正相出力あるいは反転出力が印加される。
そして、この各ゲート回路（ＧＴ１〜ＧＴ３）のＰＭＯＳおよびＮＭＯＳのゲート電極に印加する各ビットの正相出力あるいは反転出力の組み合わせを変更することにより、８本の電圧バスライン（１３１〜１３８）のいずれか一本の階調電圧を選択して、第２の選択回路１２４に出力する。
この場合に、図５に示すように、各電圧バスライン（１３１〜１３８）上の階調電圧（ＶＡ１〜ＶＡ８）は、その電圧レベルがそれぞれ異なっており、かつ、その電圧レベルは、１走査期間内に８段階の階段状に変化する。
【００２０】
図６は、図１，２に示す第２の選択回路１２４の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
同図において、Ｂ３は表示データの３ビット目、Ｂ２は表示データの２ビット目、Ｂ１は表示データの１ビット目を表し、また、１４１〜１４３、例えば、図７に示す▲２▼▲３▼▲４▼ような波形の時間制御パルスが供給される時間制御信号線である。
なお、図７において、▲２▼は表示データの３ビット（Ｂ３）目用、▲３▼は表示データの２ビット（Ｂ２）目用、▲４▼は表示データの１ビット（Ｂ１）目用の時間制御パルスである。
この時間制御パルスは、Ｈｉｇｈレベル（以下、単に、Ｈレベルと称する。）の電圧レベルと、Ｌｏｗレベル（以下、単に、Ｌレベルと称する。）の電圧レベルとが交互に繰り返されるパルスであって、表示データの１ビット（Ｂ１）用の時間制御パルス▲４▼の周期をｋとするとき、表示データの２ビット（Ｂ２）目用の時間制御パルス▲３▼の周期が２ｋ、表示データの３ビット（Ｂ３）目用の時間制御パルス▲２▼周期が４ｋ（２×２×ｋ）となるパルスである。
また、この時間制御パルス（▲２▼〜▲４▼）は、図７中のｔn−ｔn-1の期間内で、各階調電圧の階段状ステップの中央付近で立ち上がるように構成する。
これは、時間制御パルスの立ち上がりのタイミングで、ドレイン信号線（Ｄ）に印加される階調電圧が決定されるので、時間制御パルスの電圧変化に要する時間を考慮して、ドレイン信号線（Ｄ）に印加される階調電圧を確実に決定できるようにするためである。
【００２１】
図６に示すＰＭＯＳ（ＰＴ１）およびＮＭＯＳ（ＮＴ１）から成るＣＭＯＳ構成のスイッチング回路（ＳＷ１）は、それぞれのゲート電極に表示データの１ビット目の正相出力が入力され、表示データの１ビット目がＨレベルの場合は、時間制御パルス▲４▼を出力し、表示データの１ビット目がＬレベルの場合は、ＶＤ（Ｈレベル）を出力する。
同様に、ＰＭＯＳ（ＰＴ２）およびＮＭＯＳ（ＮＴ２）から成るＣＭＯＳ構成のスイッチング回路（ＳＷ２）は、表示データの２ビット目がＨレベルの場合は、時間制御パルス▲３▼を出力し、表示データの２ビット目がＬレベルの場合は、ＶＤ（Ｈレベル）を出力する。
また、ＰＭＯＳ（ＰＴ３）およびＮＭＯＳ（ＮＴ３）から成るＣＭＯＳ構成のスイッチング回路（ＳＷ３）は、表示データの３ビット目がＨレベルの場合は、時間制御パルス▲２▼を出力し、表示データの３ビット目がＬレベルの場合は、ＶＤ（Ｈレベル）を出力する。
【００２２】
各ＰＭＯＳ（ＰＴ４〜ＰＴ６）、および各ＮＭＯＳ（ＮＴ４〜ＮＴ６）は、各スイッチング回路（ＳＷ１〜ＳＷ３）の出力を入力とする３入力ナンド回路を構成し、この３入力ナンド回路は、各入力ノード（Ｎ１，Ｎ２，Ｎ３）に入力される信号がＨレベルとならない限り、その出力ノードをＨレベルに保つ。
ＰＭＯＳ（ＰＴ７）、ＮＭＯＳ（ＮＴ７）およびＰＭＯＳ（ＰＴ１１）は、それぞれのゲート電極に、図７に示すリセットパルス▲５▼が入力されるスイッチングトランジスタである。
リセットパルス▲５▼がＨレベルときに、ＰＭＯＳ（ＰＴ７）はオフとなるので、ノード（Ｎ４）とノード（Ｎ５）との間の電気的接続が遮断され、同じく、ＰＭＯＳ（ＰＴ１１）もオフとなるので、ノード（Ｎ６）とノード（Ｎ８）との間の電気的接続が遮断される。
これにより、ノード（Ｎ６）は、回路内の他のノードとの間の電気的接続が遮断される。
同時に、リセットパルス▲５▼がＨレベルときに、ＮＭＯＳ（ＮＴ７）がオンとなるので、ノード（Ｎ６）を電源電位（ＶＤ）に接続し、ノード（Ｎ６）を初期状態とする。
また、リセットパルス▲５▼がＬレベルのときには、ＰＭＯＳ（ＰＴ７）およびＰＭＯＳ（ＰＴ１１）がオン、ＮＭＯＳ（ＮＴ７）がオフとなるので、ノード（Ｎ４）とノード（Ｎ５）との間、およびノード（Ｎ６）とノード（Ｎ８）との間を電気的に接続し、かつ、ノード（Ｎ６）を電源電位（ＶＤ）から切り離す。
【００２３】
ＰＭＯＳ（ＰＴ８）およびＮＭＯＳ（ＮＴ８）は、ＰＭＯＳ（ＰＴ７）およびＮＭＯＳ（ＮＴ１１）がオンの場合に、ナンド回路の出力（ノード（Ｎ４），（Ｎ５），（Ｎ６）の電位）を入力とするインバータ回路（ＩＶ１）である。
また、ＰＭＯＳ（ＰＴ９）およびＮＭＯＳ（ＮＴ９）は、インバータ回路（ＩＶ１）の出力を入力とするインバータ回路（ＩＶ２）である。
このインバータ回路（ＩＶ２）の出力は、ＰＭＯＳ（ＰＴ１１）がオンの場合に、インバータ回路（ＩＶ１）の入力となっているので、ＮＭＯＳ（ＮＴ７）あるいはＮＭＯＳ（ＮＴ１１）がオフとなり、インバータ回路（ＩＶ１）の入力が、ナンド回路の出力と電気的に切り離されると、この２つのインバータ回路（ＩＶ１，ＩＶ２）はラッチ回路となり、インバータ回路（ＩＶ１，ＩＶ２）の状態を維持する。
ここで、ＰＭＯＳ（ＰＴ１１）の役割は、インバータ回路（ＩＶ１）が、ナンド回路の出力から電気的に切り離された時に、暗電流またはリークなどによるノード（Ｎ６）の電位変化を、インバータ回路（ＩＶ２）の出力で補うだけの役割であり、このＰＭＯＳ（ＰＴ１１）は、実質的に大きなＯＮ抵抗をもつトランジスタとする必要がある。
即ち、ナンド回路の出力が、ＨレベルからＬレベルに変化した時に、ＰＭＯＳ（ＰＴ１１）を介して入力されるインバータ回路（ＩＶ２）のＨレベルの電位（ノード（Ｎ８）の電位）が、ナンド回路のＬレベルの出力に実質的に影響せず、インバータ（ＩＶ１）の出力が反転し、ノード（Ｎ７）の電位をＬレベルからＨレベルに変化する程度に高抵抗にする必要がある。
この動作をより確実にするために、ＰＭＯＳ（ＰＴ１１）とノード（Ｎ６）との間に高抵抗を挿入してもよい。
【００２４】
ＮＭＯＳ（ＮＴ１１）は、インバータ回路（ＩＶ２）の出力がゲート電極に印加されるスイッチングトランジスタであり、ノード（Ｎ６）がＨレベルのときオン、ノード（Ｎ６）がＬレベルのときオフとなる。
即ち、ノード（Ｎ８）がひとたびＬレベルとなると、リセットパルス▲５▼により初期状態に設定されるまで、ノード（Ｎ５）とノード（Ｎ６）との間の電気的接続が遮断される。
このノード（Ｎ８）は、ＰＭＯＳ（ＰＴ１１）を介してノード（Ｎ６）と電気的接続されている。
これは、ノード（Ｎ６）の電位がＨレベルからＬレベルに変化した時に、このＰＭＯＳ（ＰＴ１１）がノード（Ｎ８）のＨレベルの電位に対して抵抗成分として働き、Ｌレベル状態を安定に作る役割を担う。
【００２５】
ＰＭＯＳ（ＰＴ１０）およびＮＭＯＳ（ＮＴ１０）はゲート回路（ＧＴ４）であり、ＰＭＯＳ（ＰＴ１０）のゲート電極にはインバータ回路（ＩＶ１）の出力が、ＮＭＯＳ（ＮＴ１１）のゲート電極にはインバータ回路（ＩＶ２）の出力が印加される。
インバータ回路（ＩＶ１）の出力がＬレベル、インバータ回路（ＩＶ２）の出力がＨレベルのとき、ゲート回路（ＧＴ４）はオンとなり、第１の選択回路１２３で選択された階調電圧をドレイン信号線（Ｄ）に供給する。
また、インバータ回路（ＩＶ１）の出力がＨレベル、インバータ回路（ＩＶ２）の出力がＬレベルのときに、ゲート回路（ＧＴ４）はオフとなり、第１の選択回路１２３で選択された階調電圧を、ドレイン信号線（Ｄ）から切り離す。
このゲート回路（ＧＴ４）は、一旦オフとなると、次にリセットパルス▲５▼がＨレベルになるまで、オフ状態を維持するので、各画素に書き込まれる階調電圧は、第１の選択回路１２３で選択された階調電圧の時間とともに変化する電圧レベルにおける、ゲート回路（ＧＴ４）がオフとなるタイミング時の電圧レベルの電圧となる。
Ｃ０は、ドレイン信号線（Ｄ）の電位を保持する容量素子であり、この容量素子（Ｃ０）は、ＭＯＳトランジスタのゲート容量および配線容量を使用するようにしてもよい。
【００２６】
今、表示データの下位３ビットが「１，０，１」の場合を例に挙げて、第２の選択回路１２４の動作を説明する。
表示データの下位３ビットが「１，０，１」の場合に、スイッチング回路（ＳＷ１）は時間制御パルス▲４▼を、スイッチ回路（ＳＷ２）はＶＤの電位を、スイッチ回路（ＳＷ３）は時間制御パルス▲２▼を出力する。
時刻ｔ０のタイミングの前に、リセットパルス▲５▼がＨレベルとなり、ノード（Ｎ６）がＨレベルの初期状態とされる。
この間に、インバータ回路（ＩＶ１）の出力は、ＨレベルからＬレベルに変化し、インバータ回路（ＩＶ２）の出力は、ＬレベルからＨレベルに変化する。
なお、リセットパルス▲５▼のＨレベルは、前記した動作が確実に実行されるのに十分な期間に設定する必要がある。
この初期状態が終わると、ＮＭＯＳ（ＮＴ１１）がオンとなり、ノード（Ｎ５）とノード（Ｎ６）とが電気的に接続され、同時にゲート回路（ＧＴ４）もオンとなり、第１の選択回路１２３で選択された階調電圧がドレイン信号線（Ｄ）に供給される。
従って、ドレイン信号線（Ｄ）の電位は、図７に示す▲１▼の階調電圧のｔ０のタイミングにおける電圧レベルの電位となる。
【００２７】
時刻ｔ０において、リセットパルス▲５▼が、ＨレベルからＬレベルに変化し、これにより、ＮＭＯＳ（ＮＴ７）がオフとなり、ノード（Ｎ６）は電源電位（ＶＤ）から切り離され、同時に、ＰＭＯＳ（ＰＴ７）がオンとなりノード（Ｎ４）とノード（Ｎ５）とが電気的に接続され、さらに、ＰＭＯＳ（ＰＴ１１）がオンとなりノード（Ｎ６）とノード（Ｎ８）とが電気的に接続される。即ち、ナンド回路の出力が、インバータ回路（ＩＶ１）の入力となる。
時刻ｔ０のタイミングでは、ナンド回路の３入力は、Ｌレベル、Ｈレベル、Ｌレベルであるので、ナンド回路の出力はＨレベルであり、初期設定時同様、ゲート回路（ＧＴ４）はオンとなり、第１の選択回路１２３で選択された階調電圧がドレイン信号線（Ｄ）に供給される。
従って、ドレイン信号線（Ｄ）の電位は、図７に示す▲１▼の階調電圧のｔ０のタイミングにおける電圧レベルの電位となる。
【００２８】
時刻ｔ１のタイミングにおいて、ナンド回路の３入力は、Ｈレベル、Ｈレベル、Ｌレベルとなるが、依然として、ナンド回路の出力はＨレベルであり、ゲート回路（ＧＴ４）はオン状態を維持し、第１の選択回路１２３で選択された階調電圧がドレイン信号線（Ｄ）に供給される。
従って、ドレイン信号線（Ｄ）の電位は、図７に示す▲１▼の階調電圧のｔ１のタイミングにおける電圧レベルの電位となる。
同様に、時刻ｔ２，ｔ３，ｔ４のタイミングにおいても、ナンド回路の３入力のいずれか１つは、Ｌレベルとなるので、ナンド回路の出力はＨレベルであり、ゲート回路（ＧＴ４）はオン状態を維持し、第１の選択回路１２３で選択された階調電圧がドレイン信号線（Ｄ）に供給される。
従って、時刻ｔ２，ｔ３，ｔ４のタイミングにおいて、ドレイン信号線（Ｄ）の電位は、図７に示す▲１▼の階調電圧のｔ２，ｔ３，ｔ４のタイミングにおける電圧レベルの電位となる。
【００２９】
時刻ｔ５のタイミングで、時間制御パルス▲４▼がＬレベルからＨレベルに立ち上がると、初めてナンド回路の３入力は、すべてＨレベルとなり、ナンド回路の出力はＬレベルとなる。
これにより、ノード（Ｎ５）、およびノード（Ｎ６）がＬレベルとなり、インバータ回路（ＩＶ１）の出力はＬレベルからＨレベルに変化し、インバータ回路（ＩＶ２）の出力はＨレベルからＬレベルに変化する。
したがって、ゲート回路（ＧＴ４）はオフとなり、ドレイン信号線（Ｄ）の電位を時刻ｔ５の直前の電位、即ち、時刻ｔ５の電位と同じ電位とした状態で、第１の選択回路１２３で選択された階調電圧を、ドレイン信号線（Ｄ）から切り離す。
同時に、ノード（Ｎ８）の電位がＬレベルに変化することにより、ＮＭＯＳ（ＮＴ１１）がオフとなり、ナンド回路とインバータ回路（ＩＶ１）との間の電気的接続を遮断する。
したがって、これ以降は、リセットパルス▲５▼がＨレベルとなり、初期状態に設置されるまでは、ナンド回路の出力、即ち、スイッチ回路（ＳＷ１〜ＳＷ３）からの出力に関わらず、この状態が維持される。
したがって、リセットパルス▲５▼がＨレベルになる前に、ドレイン信号線（Ｄ）の電位を画素に書き込むことにより、表示データに対応した階調電圧が画素に書き込まれることになる。
【００３０】
図８は、本発明の前に本発明者により検討された第１の選択回路および第２の選択回路の回路構成を示す回路図である。
この図８において、第１の選択回路２２３は、本実施の形態の第１の選択回路１２３と同じ回路構成である。
また、第２の選択回路２２４は、本実施の形態の第１の選択回路１２３と同様な回路構成であり、各ゲート回路（ＧＴ３１〜ＧＴ３３）のＰＭＯＳおよびＮＭＯＳのゲート電極に印加する表示データの下位３ビットの正相出力あるいは反転出力の組み合わせを変更することにより、図９に示す８本の時間制御信号線（２４１〜２４８）上の時間制御信号（ＴＰ１〜ＴＰ８）のいずれか一つの時間制御信号を選択し、この選択時間制御信号によりゲート回路（ＧＴ４）をオンからオフに変化させるようにしたものである。
この図８に示す第２の選択回路２２４は、表示データの下位３ビットに対し、８本の時間制御信号線（２４１〜２４８）が必要であるとともに、時間制御信号線１本当たり６個のトランジスタが必要であるので、全体として４８個のトランジスタが必要となり、液晶表示パネル１０内に、これらの回路を組み込むような場合には、これらの回路が占める面積が大きくなるという問題点があった。
その上、表示データのビット数を上げ、より多階調化、例えば、表示データを８ビット構成として２５６階調を実現する場合に、上位４ビットと下位４ビットとに分離し、下位４ビットで時間制御パルスを選択するものとすると、時間制御信号線として１６本が必要であり、また、第２の選択回路は１２８のトランジスタを必要とする。
このように、図８に示す回路構成では、多階調化のために、表示データのビット数を１ビット増加毎に、回路規模が２倍となり、表示階調数が大きくなるにつれて、その占有面積が増大する。
【００３１】
これに対して、本実施の形態の第２の選択回路１２４の回路構成によれば、時間制御信号線は、リセットパルス信号線を含めて４本であり、また、トランジスタの総数は２０個であり、図８に示す回路構成と比して、回路規模を著しく低減することができる。
また、本実施の形態において、第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり７６個であるが、回路構成を変更し、上位ビットを２ビットに、下位ビットを４ビットとすると、第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり４６個（上位ビット２０個、下位ビット２６個）、また、信号線の本数は９本（電圧バスライン４本、時間制御信号線（リセットパルス信号線を含む）５本）となる。
また、上位ビットを１ビット、下位ビットを５ビットとすると、第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり３６個（上位ビット６個、下位ビット３０個）、また、信号線の本数は８本（電圧バスライン２本、時間制御信号線（リセットパルス信号線を含む）６本）となる。
【００３２】
さらに、多階調化のために表示データのビット数が増加すると、本実施の形態の回路構成と図８に示す回路構成との差はより顕著となる。
例えば、表示データが８ビット構成であり、上位ビット数と下位ビット数とをそれぞれ４ビットとすると、図８に示す回路構成では、入力線は３２本（電圧バスライン１６本、時間制御信号線１６本）必要となり、第１の選択回路２２３および第２の選択回路２２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり２７４個（上位ビット１３６個、下位ビット１３８個）必要となるが、本実施の形態の回路構成では、信号線の本数は２１本（電圧バスライン１６本、時間制御信号線（リセットパルス信号線を含む）５本）、第１の選択回路２２３および第２の選択回路２２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり１６２個（上位ビット１３６個、下位ビット２６個）でよい。
この場合に、上位ビット数を１ビット、下位ビット数を７ビットとすると、本実施の形態の回路構成では、信号線の本数は１０本（電圧バスライン２本、時間制御信号線８本）必要となり、第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数は、ドレイン信号線（Ｄ）一本当たり４４個（上位ビット６個、下位ビット３８個）で済む。
このように、本実施の形態によれば、信号線の本数、および第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数を低減することが可能となる。
【００３３】
［実施の形態２］
図１０は、本発明の実施の形態２のＴＦＴ方式の液晶表示モジュールにおける、第２の選択回路１２４の回路構成を示す回路図である。
本実施の形態の第２の選択回路１２４は、ノード（Ｎ６）とノード（Ｎ８）との間にＮＭＯＳ（ＮＴ１２）を接続し、このＮＭＯＳ（ＮＴ１２）のゲート電極に、図１１に示すパルス▲６▼を印加し、暗電流またはリークなどによるノード（Ｎ６）の電位変化を抑えるようにしたものである。
本実施の形態においても、信号線の本数、および第１の選択回路１２３および第２の選択回路１２４において必要となるトランジスタの総数を低減することが可能となる。
【００３４】
［実施の形態３］
図１２は、本発明の実施の形態３のＴＦＴ方式の液晶表示モジュールにおける、第２の選択回路１２４の回路構成を示す回路図である。
本実施の形態の第２の選択回路１２４は、３入力ナンド回路の出力がゲート電極に印加されるＰＭＯＳ（ＰＴ１１）と、リセットパルスがゲート電極に印加されるＰＭＯＳ（ＰＴ７）およびＮＭＯＳ（ＮＴ７）とを、電源電位（ＶＤ）と基準電位（ＧＮＤ）との間に接続し、ＰＭＯＳ（ＰＴ７）とＮＭＯＳ（ＮＴ７）との接続点（ノード（Ｎ５））の電位をインバータ回路（ＩＶ１）に入力するようにした点で、前記実施の形態１の第１の選択回路１２４と相違する。
本実施の形態の第２の選択回路１２４において、リセットパルス▲５▼がＨレベルになると、ＮＭＯＳ（ＮＴ７）がオンとなり、ノード（Ｎ５）がＬレベルとなる。
それにより、インバータ回路（ＩＶ１）の出力がＨレベル、インバータ回路（ＩＶ２）の出力がＬレベルとなり、ゲート回路（ＧＴ４）がオンとなる。
【００３５】
リセットパルス▲５▼がＬレベルとなると、ＮＭＯＳ（ＮＴ７）がオフ、ＰＭＯＳ（ＰＴ７）がオンとなるが、ＰＭＯＳ（ＰＴ１１）がオフの場合には、ノード（Ｎ５）はフローティング状態となる。
しかしながら、前記実施の形態１で説明したように、インバータ回路（ＩＶ１）およびインバータ回路（ＩＶ２）がラッチ回路を構成するので、ノード（Ｎ５）がフローティング状態となっても、ゲート回路（ＧＴ４）のオン状態が維持される。
そして、前記実施の形態１と同様、時刻ｔ５で３入力ナンド回路の出力がＬレベルとなると、ＰＭＯＳ（ＰＴ１１）がオンとなり、ノード（Ｎ５）はＨレベルとなる。
それにより、インバータ回路（ＩＶ１）の出力がＬレベル、インバータ回路（ＩＶ２）の出力がＨレベルとなり、ゲート回路（ＧＴ４）がオフとなり、この状態は、再びリセットパルス▲５▼がＨレベルとなるまで維持される。
本実施の形態においても、信号線の本数、および第１の選択回路１２３および第２の選択回路１２４おいて必要となるトランジスタ総数を低減することが可能となる。
【００３６】
なお、本発明における第２の選択回路１２４の回路構成は、前記各実施の形態に示すものに限定されるものではなく、例えば、図１３（ａ）〜図１３（ｄ）に示す回路構成を採用することも可能である。
この図１３において、ＮＡＮＤ１はナンド回路、ＮＯＲ１はノア回路である。
また、Ｎ１，Ｎ２，Ｎ３は、それぞれ図６に示すノード（Ｎ１）、ノード（Ｎ２）、ノード（Ｎ３）を示し、矢印先のＰＴ１０，ＮＴ１０は、この信号が、ＰＭＯＳ（ＰＴ１０）のゲート電極、ＮＭＯＳ（ＮＴ１０）のゲート電極に印加されることを表している。
【００３７】
［実施の形態４］
図１４は、本発明の実施の形態４のＴＦＴ方式の液晶表示モジュールの全体の概略構成を示すブロック図である。
本実施の形態の液晶表示モジュールは、前記各実施の形態の第１の選択回路１２３および第２の選択回路１２４が、単一の選択回路３２４により構成される。
図１４において、表示部１１０は、少なくとも一方が透明な、対向する一対の基板と、この基板間に挟持される液晶層と、マトリクス状に配置される画素を有し、各画素は隣接する２本のゲート信号線（走査信号線または水平信号線）（Ｇ）と、隣接する２本のドレイン信号線（映像信号線または垂直信号線）（Ｄ）との交差領域（４本の信号線で囲まれた領域）内に配置される。
各画素は、例えば、ポリシリコントランジスタからなる薄膜トランジスタ（ＴＦＴ）を有し、各画素の各薄膜トランジスタ（ＴＦＴ）は、画素電極（ＩＴＯ１）に接続される。
なお、図１４では、図が複雑になることを避けるために、薄膜トランジスタ（ＴＦＴ）は、回路記号で表わしている。また、画素は１個だけ記載しているが、実際には画素はマトリクス状に複数配置されている。
各画素は隣接する２本のドレイン信号線（Ｄ）の間に配置されている。各画素には、表示データに従った階調電圧が各ドレイン信号線（Ｄ）により供給される。
選択回路３２４は、表示データに従った階調電圧を選択し、各ドレイン信号線（Ｄ）に供給する。選択回路３２４には、データライン（ＤＤ１〜ＤＤ３）により表示データが供給されている。
本実施の形態は表示データが３ビットの場合を示しているため、データライン（ＤＤ１〜ＤＤ３）は３本である。なお、データライン数は、表示データに従い任意に選ぶことが可能である。
データライン（ＤＤ１〜ＤＤ３）は、選択回路３２４に設けられた表示データ演算回路３２５に接続されている。表示データ演算回路３２５では表示データにもとづき演算がおこなわれる。表示データ演算回路３２５での演算結果に従い、階調電圧出力回路３２６から階調電圧が出力される。
表示データ演算回路３２５、階調電圧出力回路３２６は、ドレイン信号線（Ｄ）毎に設けられる。また、表示データ演算回路３２５はデータライン（ＤＤ１〜ＤＤ３）毎に個別に設けられている。
本実施の形態では、データラインが３本であるから、各ドレイン信号線毎に表示データ演算回路３２５は３個づつ設けられている。
【００３８】
表示データ演算回路３２５を個別に分割して設けることで、表示データ演算回路３２５をデータライン毎に設けることが可能になり、表示データ演算回路３２５の配置をデータライン（ＤＤ１〜ＤＤ３）の配置に合わせて設けている。
本実施の形態では、ドレイン信号線の延長線上と、データライン（ＤＤ１〜ＤＤ３）との交点近傍に表示データ演算回路３２５が設けられている。
また、隣合うデータラインの間隔は、表示データ演算回路３２５が設けられるように、十分に広くとられている。画素の大きさで制限される隣合うドレイン信号線（Ｄ）の間隔に比較して、隣合うデータラインの間隔は余裕がある。
そのため、表示データ演算回路３２５の配置をデータライン（ＤＤ１〜ＤＤ３）の配置に合わせて設けることで、表示データ演算回路３２５を設ける領域が確保できる。
また、表示データ演算回路３２５が設けられる領域は、隣合う２本のドレイン信号線（Ｄ）と隣合う２本のデータラインとに囲まれた領域であり、表示データ演算回路３２５はドレイン信号線（Ｄ）の延長線上に一列に並んで設けられている。
【００３９】
同一基板上に水平走査回路１２０と、表示部１１０が設けられる液晶表示素子１０の場合、水平走査回路１２０は表示部１１０周辺の限られた領域に設けられる。
水平走査回路１２０を構成する表示データ演算回路３２５や、階調電圧出力回路３２６の配置もまた限られたものになる。
本実施の形態のように、表示データ演算回路３２５はドレイン信号線（Ｄ）の延長線上に、隣接する２本のドレイン信号線（Ｄ）の間隔内の幅で、１列に並んで設けることで、限られた領域を有効に用いることができる。
前述したように、表示部１１０には、画素を挟んで、隣接する２本のドレイン信号線（Ｄ）が設けられている。
表示データ演算回路３２５や、階調電圧出力回路３２６はこの各ドレイン信号線毎に設けられる。
そのため、表示データ演算回路３２５や、階調電圧出力回路３２６を形成する領域の幅が、隣接する２本のドレイン信号線（Ｄ）の間隔以内に収まらなければ、隣り合う表示データ演算回路３２５や、階調電圧出力回路３２６と形成する領域が重なってしまうという問題がある。
本実施の形態では、表示データ演算回路３２５を各データライン毎に個別に、ドレイン信号線（Ｄ）の延長線上に１列に並べて設けることで、隣接する２本のドレイン信号線（Ｄ）の間隔以内に表示データ演算回路３２５を設けることが可能となっている。
さらに、本実施の形態では、各データライン毎に隣接して表示データ演算回路３２５を設けている。そのため、データライン（ＤＤ１〜ＤＤ３）から表示データ演算回路３２５までの配線を短くすることができる。
データライン（ＤＤ１〜ＤＤ３）から表示データ演算回路３２５までの間に、他の回路や配線が設けられていると、データラインからそれらの構成までの配線を設ける幅が必要となる。そのため、限られた２本のドレイン信号線（Ｄ）の間隔以内に必要な構成を設けることが困難になる。
【００４０】
図１５は、表示データが３ビットの場合の水平走査回路１２０の回路構成を示すブロック図である。
なお、図１５では、図面が複雑になることを避けて、１本のドレイン信号線（Ｄ）について、選択回路３２４の構成を示している。
選択回路３２４には表示データ演算回路３２５が設けられている。表示データ演算回路３２５は、データライン毎に設けられており、各表示データ演算回路３２５には、時間制御信号線（１６１〜１６３）が接続されている。
同図において、３２８は表示データ保持回路であり、水平シフトレジスタ１２１から出力するタイミング信号線の信号に従って、データライン（ＤＤ１〜ＤＤ３）の表示データを記憶する。
また、３２９は演算回路であり、表示データ保持回路３２８の出力と、時間制御信号線のデータとの間で演算を行い、演算結果を演算結果伝達回路（３３０（１）〜３３０（３））に出力する。
階調電圧出力回路３２６は演算結果に従い、階調電圧を選択して出力する。演算結果伝達回路（３３０（１）〜３３０（３））は、演算結果信号線１５２で直列に接続されている。また、演算結果信号線１５２により、演算結果伝達回路（３３０（１）〜３３０（３））と階調電圧出力回路３２６とは直列に接続されている。
演算結果伝達回路（３３０（１）〜３３０（３））と階調電圧出力回路３２６とが、演算結果信号線１５２で直列に接続されているため、演算回路３２９と階調電圧出力回路３２６とを個別に接続する配線の配線領域が省略可能になっている。
【００４１】
表示データ演算回路３２５では、演算回路３２９で表示データ保持回路３２８の値と、時間制御信号線（１６１〜１６３）の制御信号とを演算し演算結果を演算結果伝達回路（３３０（１）〜３３０（３））に伝える。
表示データ保持回路３２８と演算回路３２９とを各データライン（ＤＤ１〜ＤＤ３）毎に設けることで、表示データ保持回路３２８と演算回路３２９との間の配線を短くすることが可能である。
階調電圧出力回路３２６には、電圧バスライン１５１が接続されている。電圧バスライン１５１の電圧値は、時間に従い変化しており、また、電圧値の変化は一定の周期で繰り返されている。
時間制御信号線（１６１〜１６３）の時間制御信号は、データライン（ＤＤ１〜ＤＤ３）の表示データに対応する電圧バスライン１５１の階調電圧値を選択するために使われる。
選択回路３２４は、図１４に示す表示制御装置１１が出力する表示データの値に従い、電圧バスライン１５１の階調電圧を選択して出力する。
電圧バスライン１５１の階調電圧は、時間と共に周期的に変化している。そのため、電圧バスライン１５１から希望の電圧を選択するには、電圧バスライン１５１の電圧が希望の電圧値になった期間に、電圧バスライン１５１の電圧を保持する。
電圧バスライン１５１の電圧が希望の電圧値になる期間に規則性があれば、電圧バスライン１５１の電圧を保持する期間を指定すれば、希望の電圧を選択することが可能である。
選択回路３２４はデータライン（ＤＤ１〜ＤＤ３）の値と、時間制御信号線１６１〜１６３の制御信号の示す値とを演算して演算結果により、電圧バスライン１５１の電圧を保持する期間を指定して、電圧バスライン１５１の階調電圧を選択する。
時間制御信号線（１６１〜１６３）で表される値は時間に従い変化し、また、前述したように電圧バスライン１５１の電圧は規則性を持って変化している。
時間制御信号線（１６１〜１６３）が表わす値の変化を電圧バスライン１５１の電圧の変化の持つ規則性に従うようにすれば、時間制御信号線（１６１〜１６３）が表わす値で、電圧バスライン１５１の電圧を知ることができる。
【００４２】
図１５の選択回路３２４では、各データライン毎演算が行われている。
即ち、本実施の形態では、表示データは３ビットの場合を示しているので、データライン（ＤＤ１〜ＤＤ３）の数は３本であり、時間制御信号線（１６１〜１６３）の数も３本である。
データラインＤＤ１と時間制御信号線１６３との間で演算が行われて、その演算結果は演算結果伝達回路３３０（１）に出力される。
他の２本も同じように、データラインＤＤ２と時間制御信号線１６２との間の演算結果は、演算結果伝達回路３３０（２）に出力され、データラインＤＤ３と時間制御信号線１６１との間の演算結果は、演算結果伝達回路３３０（３）に出力される。
各演算結果伝達回路（３３０（１）〜３３０（３））は、各演算回路３２９の出力を論理演算し階調電圧出力回路３２６に演算結果を出力する論理回路の機能を有している。
各演算結果伝達回路（３３０（１）〜３３０（３））がスイッチング回路の場合、演算結果伝達回路は、演算結果信号線１５２で直列に接続されているので、演算結果伝達回路（３３０（１）〜３３０（３））で表現できる状態は、演算結果伝達回路（３３０（１）〜３３０（３））が全てＯＮで、階調電圧出力回路３２６に電圧（ＶＤＤ）が伝えられる状態と、演算結果伝達回路（３３０（１）〜３３０（３））の１つでもＯＦＦで、階調電圧出力回路３２６に電圧（ＶＤＤ）が伝わらない状態の２つの状態だけである。
【００４３】
本実施の形態では、ｎ個の演算結果伝達回路（３３０（１）〜３３０（３））の中からスイッチング回路として機能させる演算結果伝達回路を選択する構成としている。
本構成とすることで、ｎ個の演算結果伝達回路（３３０（１）〜３３０（３））が、演算結果信号線１５２で直列に接続されていても、２nの状態を表わすことができる。
表１に、演算結果伝達回路（３３０（１）〜３３０（３））の内、どの演算結果伝達回路をスイッチング回路とするかを選ぶ、選びかたを示す。
表１の中で、（−）は演算結果伝達回路（３３０（１）〜３３０（３））が常にＯＮである状態を示しており、また、ＳＷは演算結果伝達回路（３３０（１）〜３３０（３））がスイッチング回路として働く事を示している。
演算結果伝達回路（３３０（１）〜３３０（３））はスイッチング回路であるが、演算結果伝達回路（３３０（１）〜３３０（３））が常にＯＮであるように設定するということは、スイッチング回路が無い事と同じと考えられる。
【００４４】
【表１】
スイッチング回路を直列に接続した場合では、スイッチング回路が全てＯＮと１つでもＯＦＦの２つの状態しか選ぶことができないが、ｎ個のスイッチング回路の中からどのスイッチング回路を選ぶかで状態を分けると、２n個の状態を選ぶことができる。
そのため、演算回路３２９から時間制御信号線のデータをもとに、電圧バスライン１５１の階調電圧の変化する周期に合わせて、任意の時間にスイッチング回路をＯＮとするような演算結果を出力すれば、スイチング回路がＯＮした時間の電圧バスライン１５１の階調電圧を選択することができる。
【００４６】
図１６、図１７は、本実施の形態において、表示データが３ビットの場合の選択回路３２４の一例の回路構成を示す回路図である。
なお、図１６のＡで示す線の端は図１７のＡで示す端部につながり、図１６のＢで示す線の端は図１７のＢで示す端部につながっている。
本実施の形態の液晶表示モジュールでは、選択回路３２４内の電圧バスラインは１本であり、この電圧バスライン１５１に、図１８の▲１▼に示すような、その電圧レベルが８段階の階段状に変化する階調電圧が供給される。
また、１６１〜１６９は時間制御信号線であり、この時間制御信号線（１６１〜１６９）には、図１８に示す▲２▼〜▲７▼のような波形の時間制御パルスが供給される。
なお、図１６において、ＤＤ１が最下位ビット、ＤＤ２が第２ビット、ＤＤ３が第３ビットのデータライン、ＣＭ１，ＣＭ２，ＣＭ３はメモリ容量である。
【００４７】
以下、図１６、図１７に示す回路において、３ビットの表示データが「１，０，１」の場合における、選択回路３２４の動作を図２０を用いて説明する。
なお、図２０は、選択回路３２４の動作を説明するためのタイミングチャートである。
まず、表示データは表示データ保持回路３２８を構成するメモリ容量（ＣＭ１〜ＣＭ３）に取り込まれる。
本実施の形態の選択回路３２４では、１走査期間毎、１本のゲート信号線（Ｇ）に正のバイアス電圧を印加して、選択されたゲート信号線（Ｇ）に接続された各画素に階調電圧の書き込みを行う。
表示データは、画素に階調電圧の書き込みが行われる前に選択回路３２４に取り込まれる。
ｎ番目のゲート信号線（Ｇ）に接続された各画素に階調電圧の書き込みが行われている間に、（ｎ＋１）番目の画素に書き込みが行われる表示データは選択回路３２４に取り込まれる。
【００４８】
図１６に示す回路では、１走査期間内に水平走査回路１２０の水平シフトレジスタ回路１２１の出力端子（ＨＳＲ３）からＨレベルの表示データ取り込み用シフトパルス（ＳＨ）が出力される。
表示データ取り込み用シフトパルス（ＳＨ）が出力されるとノード（Ｎ９）がＨレベルとなるので、各データ取込トランジスタ（ＮＭＴＭ１〜ＮＭＴＭ３）がオンなり、各データライン（ＤＤ１〜ＤＤ３）から、各メモリ容量（ＣＭ１〜ＣＭ３）に、３ビットの表示データの各ビット値に相当する電圧が格納される。
図１９に示すように、本実施の形態では、表示データの「１」はＬレベル、表示データ「０」はＨレベルとしている。そのため、表示データが「１」の時、メモリ容量に蓄えられる電圧レベルはＬレベルである。
今、メモリ容量（ＣＭ１，ＣＭ２，ＣＭ３）に「１，０，１」の３ビットの表示データに対応する電圧が格納される場合を考えているので、メモリ容量ＣＭ１に保持される電圧レベルはＬレベル、メモリ容量ＣＭ２の電圧レベルはＨレベル、メモリ容量ＣＭ３の電圧レベルはＬレベルとなる。
このように、本実施の形態の選択回路３２４では、各画素に階調電圧の書き込みを行う１走査期間の前の１走査期間に、各メモリ容量（ＣＭ１〜ＣＭ３）に、３ビットの表示データの各ビット値に相当する電圧が保持されている。
【００４９】
次の１走査期間となると、図２０に示す時刻ｔ０までの間、図２０に示すパルス▲６▼がＨレベルであるので、演算結果信号線１５２に接続した演算結果信号線リセットトランジスタ（ＰＭＴＩＮ１）はオフとなっている。
この後、図２０に示すリセットパルス▲５▼がＨレベルとなり、階調電圧出力回路リセットトランジスタ（ＮＭＴＲ１）がオンとなる。
この場合に、各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）はすべてオンとなっているので、各ノード（Ｎ１〜Ｎ４）はＬレベル（負の電源電位Ｖｓｓ）となる。
また、図１７に示す、階調電圧出力回路３２６の各ＰＭＯＳ（ＰＭＴ５，ＰＭＴ６，ＰＭＴ７）と各ＮＭＯＳ（ＮＭＴ５，ＮＭＴ６，ＮＭＴ７）は、ノード（Ｎ４）の電位を入力とするレベルシフト回路を構成するが、ノード（Ｎ４）の電位がＬレベルの場合に、レベルシフト回路の第１の出力（ノード（Ｎ６））はＨレベル、レベルシフト回路の第２の出力（ノード（Ｎ７））はＬレベルとなる。
これにより、ＰＭＯＳゲートトランジスタ（ＰＭＴＡＧ）およびＮＭＯＳゲートトランジスタ（ＮＭＴＡＧ）からなるゲート回路（ＧＴ５）はオンとなり、ゲート回路（ＧＴ５）からは、図１８の▲１▼に示す階調電圧のＶ０の電圧レベルの電位が出力される。
【００５０】
次に、図２０に示すパルス▲７▼がＬレベルからＨレベルに変化し、これにより、各メモリデータ転送トランジスタ（ＮＭＴＴＧ１〜ＮＭＴＴＧ３）がオンとなり、各メモリ容量（ＣＭ１〜ＣＭ３）に蓄えられたレベル電位が、表示データ演算回路３２５を構成する演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３，ＮＭＴＧ１〜ＮＭＴＧ３）のゲート電極に伝えられる。
演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３，ＮＭＴＧ１〜ＮＭＴＧ３）のゲート電極には、１走査期間前のレベル電位が蓄えられているため、各メモリ容量（ＣＭ１〜ＣＭ３）に蓄えられたレベル電位と１走査期間前のレベル電位との容量分割で決まる電位が、ノード（Ｎ１０）、ノード（Ｎ１１）およびノード（Ｎ１２）の電位となる。
この状態における各ノード（Ｎ１０〜Ｎ１２）の電位が、各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３）および各ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１〜ＮＭＴＧ３）で構成される、ＣＭＯＳインバータ回路と同じ回路構成の表示データ演算回路３２５に入力される。
なお、表示データ演算回路３２５は、図６に示したスイッチング回路（ＳＷ１〜ＳＷ３）と同じ動作をする。但し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの配置が逆であるため、出力する信号の極性は反対となる。
表示データ演算回路３２５では、各メモリ容量（ＣＭ１〜ＣＭ３）に蓄えられたＨレベルまたはＬレベルを反映するように、各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３）および各ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１〜ＮＭＴＧ３）のゲート容量と、メモリ容量（ＣＭ１〜ＣＭ３）の容量値が設定されている。
なお、表示データ保持回路３２８をインバータ回路で形成することも可能である、例えば、図１２のインバータ回路（ＩＶ１，ＩＶ２）で示すようなインバータ回路を２個用いてラッチ回路を形成し、表示データ保持回路３２８として使用することが可能である。その場合には、使用するトランジスタの数は増えるが、容量値の設定は不要である。
【００５１】
図２０に示すパルス▲７▼がＬレベルからＨレベルに変化すると、各メモリ容量（ＣＭ１〜ＣＭ３）に蓄えられた電圧レベルに応じて、各表示データ演算回路３２５の各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３）あるいは各ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１〜ＮＭＴＧ３）のいずれか一方がオンとなり、各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のゲート電極に、Ｖｓｓの電位あるいは時間制御パルス（▲２▼，▲３▼，▲４▼）が印加される。
本例の場合、各表示データ演算回路３２５の各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３）と各ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１〜ＮＭＴＧ３）のオン・オフ状態、および各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のゲート電極の接続先は、表２の通りとなる。
【００５２】
【表２】
この後、図２０に示すパルス▲７▼がＨレベルからＬレベルに変化するが、前記表２に示す状態は維持される。
次に、時刻ｔ０のタイミングで、図２０に示すパルス▲６▼がＨレベルからＬレベルに変化し、演算結果信号線リセットトランジスタ（ＰＭＴＩＮ１）がオンとなり、ノード（Ｎ１）の電位が（ＶＤＤ）の電位（Ｈレベル）となる。
この時の、各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表３に示す。
【００５４】
【表３】
なお、表３において、ノード（Ｎ８）の電圧レベルは、ドレイン信号線（Ｄ）の電圧レベルを表している。以下、表４〜表１０も同様である。
次に、時刻ｔ１のタイミングにおいて、図２０に示す時間制御パルス▲４▼がＨレベルからＬレベルに変化し、演算結果伝達トランジスタ（ＰＭＴＴ３）がオンとなるが、演算結果伝達トランジスタ（ＰＭＴＴ１）がオフのため、各ノード（Ｎ１〜Ｎ７）の電圧レベルは変化せず、ゲート回路（ＧＴ５）もオン状態を維持する。
時刻ｔ１直後の各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表４に示す。
【００５６】
【表４】
同様に、時刻ｔ２、ｔ３のタイミングにおいても、演算結果伝達トランジスタ（ＰＭＴＴ１）がオフのため、各ノード（Ｎ１〜Ｎ７）の電圧レベルは変化せず、ゲート回路（ＧＴ５）もオン状態を維持する。
時刻ｔ２、ｔ３直後の各演算結果伝達トランジスタ（（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表５、表６に示す。
【００５８】
【表５】
【表６】
時刻ｔ４のタイミングにおいて、図２０に示す時間制御パルス▲２▼がＨレベルからＬレベルに変化し、演算結果伝達トランジスタ（ＰＭＴＴ１）がオンとなり、各ノード（Ｎ１，Ｎ２，Ｎ３）がＨレベルに変化するが、図２０に示す時間制御パルス▲４▼がＨレベルのため、各ノード（Ｎ４〜Ｎ７）の電圧レベルは変化せず、ゲート回路（ＧＴ５）もオン状態を維持する。
時刻ｔ４直後の各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表７に示す。
【００６１】
【表７】
時刻ｔ５のタイミングにおいて、図２０に示す時間制御パルス▲４▼がＬレベルに変化するため、ノード（Ｎ４）がＨレベル、ノード（Ｎ５）がＬレベルに変化し、それに伴い、ノード（Ｎ６）がＬレベル、ノード（Ｎ７）がＨレベルに変化する。
したがって、ゲート回路（ＧＴ５）はオフとなり、ドレイン信号線（Ｄ）の電位は、時刻ｔ５の直前の電圧レベルの電位となる。
時刻ｔ５直後の各演算結果伝達トランジスタ（（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表８に示す。
【００６３】
【表８】
これ以降は、リセットパルス▲５▼がＨレベルとなり、初期状態に設置されるまでは、各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルは、図２０に示す時間制御パルスの電圧レベルに関わらず、この状態が維持される。
したがって、リセットパルス▲５▼がＨレベルになる前に、ドレイン信号線（Ｄ）の電位を画素に書き込むことにより、表示データに対応した階調電圧が画素に書き込まれることになる。
なお、時刻ｔ６、ｔ７直後の各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルを表９、表１０に示す。
【００６５】
【表９】
【表１０】
上記動作の間に、水平シフトレジスタ回路１２１の走査が行われ、次の走査ラインのデータ（図１９（ｂ）に示すデータ）が各映像信号線（Ｄ）毎のメモリ容量（Ｃ１，Ｃ２，Ｃ３）に保持される。
この後、図１８に示す階調電圧をＶ０の電圧に戻し、再び時刻ｔ０からｔ７までの走査を繰り返す。また、この時、垂直走査回路１３０は、次の走査ラインを選択する。
【００６８】
本実施の形態では、ゲート回路（ＧＴ５）に制御電圧を印加するノード（Ｎ２，Ｎ３，Ｎ４）以外は、表示データの各ビット毎の構成要素（例えば、ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１，ＰＭＴＴ１）、ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１，ＮＭＴＴ１），メモリ容量（ＣＭ１）、負の電源（Ｖｓｓ）、および電圧バスライン１５１）を独立に形成することができるので、各ビット間をわたる配線などが不要となる。
したがって、本実施の形態の液晶表示モジュールは、特に高密度レイアウトが要求される小型の液晶表示装置に適している。
例えば、０．７インチ（対角１７．７８ｍｍ）のＸＧＡタイプの液晶表示パネルに、選択回路等を内蔵させようとすると、約１４μｍのピッチ（幅）にレイアウトする必要がある。
しかしながら、例えば、表示データが８ビットで、２μｍのラインアンドスペースの配線を使用すると、前記図８に示す回路構成では、デジタル信号メモリアレイ１２２から第１の選択回路２２３および第２の選択回路２２４への配線だけでも３２μｍ必要であり、レイアウト不可能になるが、本実施の形態の回路構成では容易に実現可能となる。
また、本実施の形態では、表示データが３ビットの場合を例に挙げて説明したが、表示データの各ビット当たり構成要素（例えば、ＰＭＯＳトランジスタ（ＰＭＴＧ１，ＰＭＴＴ１）、ＮＭＯＳトランジスタ（ＮＭＴＧ１，ＮＭＴＴ１）、メモリ容量（ＣＭ１）、負の電源（Ｖｓｓ）、および時間制御信号線）を追加するだけで、表示データのビット数が増加した場合でも容易に対応可能である。
例えば、表示データが８ビットであっても、トランジスタの総数は、１ドレイン信号線（Ｄ）当たり５０個で済む。
【００６９】
さらに、本実施の形態において、時間制御信号線（１６１〜１６９）と負の電源電位（Ｖｓｓ）の電源ラインとの配線を逆にすることにより、ｐ型電界効果型トランジスタ（ＰＭＴＴ１，ＰＭＴＴ２，ＰＭＴＴ３）をｎ型電界効果型トランジスタに置き換えることも可能である。
しかしながら、本実施の形態のように、ＰＭＯＳトランジスタ（ＰＭＴＴ１，ＰＭＴＴ２，ＰＭＴＴ３）を使用することにより、ノード（Ｎ２，Ｎ３，Ｎ４）がフローティング状態の時に、電界効果型トランジスタのオン・オフにより、電界効果型トランジスタのゲート電極下でチャージポンピングが発生したとしても、ノード（Ｎ２，Ｎ３，Ｎ４）の電位を引き下げる方向、即ち、より強いＬレベルとなるだけであるので、ゲート回路（ＧＴ５）のオンレベルの不安定要素となることがなく、ゲート回路（ＧＴ５）の誤動作を防止することができる。
逆に、ノード（Ｎ２，Ｎ３，Ｎ４）がＨレベルになった場合には、ノード（Ｎ２，Ｎ３，Ｎ４）の電位を引き下げる方向に働くが、この場合は、上位ビット側からの補充が周期的に行われるため、各ノード容量を適当な値に設定することにより不安定動作を回避することができる。
また、ゲート回路（ＧＴ５）をオフにする制御電圧をＨレベルの電圧とする場合に、ｐ型電界効果型トランジスタによる回路構成では、しきい値電圧の低下なく、電圧を次のノードに伝えることができ、さらに、放電モードでの動作であるため、次のノードの充電速度も早いという利点を有している。
なお、電源電圧（ＶＤＤ）入力側の電界効果型トランジスタ（ＰＭＯＳ（ＰＭＴＩＮ１）をｐ型電界効果型トランジスタとしているのも同じ理由である。
【００７０】
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、このＴＦＴ方式の液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
以下、前記各実施の形態のＴＦＴ方式の液晶表示モジュールにおける交流化駆動方法について説明する。
液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極（ＩＴＯ２）に印加される電圧と画素電極（ＩＴＯ１）に印加する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、図コモン電極（ＩＴＯ２）に印加される電圧を一定とし、画素電極（ＩＴＯ１）に印加する電圧を、コモン電極（ＩＴＯ２）に印加される電圧を基準にして、交互に正、負に反転させる方法であり、このコモン対称法は、低消費電力と表示品質の点で優れている。
【００７１】
本実施の形態の液晶表示モジュールにおいては、電源回路１２から供給する階調電圧の極性を変化させることにより、どちらの方式にも対応可能である。
例えば、図２１に示すように、奇数フレームの奇数ラインに正極性の階調電圧を、奇数フレームの偶数ラインに負極性の階調電圧を印加し、さらに、偶数フレームの奇数ラインに負極性の階調電圧を、また、偶数フレームの偶数ラインに正極性の階調電圧を印加する交流化駆動方法を採用する場合であっても、電源回路１２から第１の選択回路１２３あるいは選択回路３２４に、一走査ライン毎に、正極性あるいは負極性の階調電圧（ＶＡ１〜ＶＡ８）を供給することにより容易に対応可能である。
また、このコモン対称法の一つに、図２２に示すドット反転法がある。
このドット反転法とは、図２２に示すように、例えば、奇数フレームの奇数ラインでは、奇数番目のドレイン信号線（Ｄ）に負極性の階調電圧（図２２では●で示す）が、また、偶数番目のドレイン信号線（Ｄ）に正極性の階調電圧（図２２では○で示す）が印加される。
さらに、奇数フレームの偶数ラインでは、奇数番目のドレイン信号線（Ｄ）に正極性の階調電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の階調電圧が印加される。
また、各ライン毎の極性はフレーム毎に反転され、即ち、図２２に示すように、偶数フレームの奇数ラインでは、奇数番目のドレイン信号線（Ｄ）に正極性の階調電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の階調電圧が印加される。
また、偶数フレームの偶数ラインでは、奇数番目のドレイン信号線（Ｄ）に負極性の階調電圧が、また、偶数番目のドレイン信号線（Ｄ）に正極性の階調電圧が印加される。
このドット反転法を使用することにより、隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トランジスタ（ＴＦＴ）のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大きくならないため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００７２】
前記実施の形態１〜３の液晶表示モジュールにおいて、前記ドット反転法を採用する場合には、図２３に示すように、２系統の電圧バスライン（１７１，１７２）を設け、一方の電圧バスライン１７１から、第１の選択回路１２３内の各ドレイン信号線（Ｄ）当たりの選択回路の中の、奇数番目の選択回路（図２３に示す１２３Ａに階調電圧を供給し、また、他方の電圧バスライン１７２から、第１の選択回路１２３内の各ドレイン信号線（Ｄ）当たりの選択回路の中の、偶数番目の選択回路（図２３に示す１２３Ｂ）に階調電圧を供給するようにして、各走査ライン毎に、電源回路１２から２系統の電圧バスラインに正極性あるいは負極性の階調電圧を供給するようにすればよい。
また、前記実施の形態４の液晶表示モジュールにおいても、前記同様、２系統の電圧バスラインを設け、一方の電圧バスラインから、選択回路３２４内の各ドレイン信号線（Ｄ）当たりの選択回路の中の、奇数番目の選択回路に階調電圧を供給し、また、他方の電圧バスラインから、選択回路３２４内の各ドレイン信号線（Ｄ）当たりの選択回路の中の、偶数番目の選択回路に階調電圧を供給するようにして、各走査ライン毎に、電源回路１２から２系統の電圧バスラインに正極性あるいは負極性の階調電圧を供給するようにすればよい。
なお、前記各実施の形態では、水平走査回路１２０および垂直走査回路１３０を、液晶表示パネル内に組み込まれた実施の形態について説明したが、本発明はこれに限定されるものではなく、水平走査回路１２０および垂直走査回路１３０は、液晶表示パネルの外部に設けるようにしてもよい。
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００７３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、水平走査駆動手段内の信号線の本数、およびトランジスタの総数を低減することが可能となり、水平走査駆動手段の回路規模を小型化することができる。
（２）本発明によれば、液晶表示素子内に水平駆動手段路を組み込む場合に、水平駆動手段が占有する面積を少なくすることが可能となる。
（３）本発明によれば、液晶表示素子を小型化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のＴＦＴ方式の液晶表示モジュールの全体の概略構成を示すブロック図である。
【図２】本発明の実施の形態１の液晶表示パネルの一例の等価回路を示す回路図である。
【図３】図１、図２に示すデジタル信号メモリアレイの回路構成を示す回路図である。
【図４】図１、図２に示す第１の選択回路の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
【図５】図４に示す各電圧バスラインに供給される階調電圧（ＶＡ１〜ＶＡ８）における、１走査期間内の電圧レベルの変化を示す波形図である。
【図６】図１、図２に示す第２の選択回路の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
【図７】図６に示す時間制御パルス（▲２▼，▲３▼，▲４▼）の波形を示す波形図である。
【図８】本発明の前に本発明者により検討された第１の選択回路および第２の選択回路の回路構成を示す回路図である。
【図９】図８に示す各時間制御信号線に供給される時間制御信号（ＴＰ１〜ＴＰ８）の波形を示す波形図である。
【図１０】本発明の実施の形態２のＴＦＴ方式の液晶表示モジュールにおける、第２の選択回路の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
【図１１】図１０に示す時間制御パルス（▲２▼，▲３▼，▲４▼，▲６▼）の波形を示す波形図である。
【図１２】本発明の実施の形態３のＴＦＴ方式の液晶表示モジュールにおける、第２の選択回路の１ドレイン信号線（Ｄ）当たりの選択回路の回路構成を示す回路図である。
【図１３】本発明における第２の選択回路として採用可能な他の回路構成を示す回路図である。
【図１４】本発明の実施の形態４のＴＦＴ方式の液晶表示モジュールの全体の概略構成を示すブロック図である。
【図１５】本発明の実施の形態４において、表示データが３ビットの場合の水平走査回路の回路構成を示すブロック図である。
【図１６】本発明の実施の形態４において、表示データが３ビットの場合の選択回路の回路構成を示す回路図である。
【図１７】本発明の実施の形態４において、表示データが３ビットの場合の選択回路の回路構成を示す回路図である。
【図１８】図１６に示す時間制御パルス（▲２▼，▲３▼，▲４▼，▲６▼，▲７▼）の波形を示す波形図である。
【図１９】本発明の実施の形態４における、表示データの電圧レベルを示す波形図である。
【図２０】本発明の実施の形態４における、各ＰＭＯＳ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ４）電位を示す波形図である。
【図２１】本発明の各実施の形態における交流化駆動方法の一例を説明するための図である。
【図２２】液晶表示モジュールの駆動方法として、ドット反転法を使用した場合に、ドレイン信号線（Ｄ）に出力される階調電圧の極性を説明するための図である。
【図２３】本発明の各実施の形態において、ドット反転法を採用するための回路構成を示すブロック図である。
【符号の説明】
１０…液晶表示パネル（液晶表示素子）、１１…表示制御装置、１２…電源回路、１１０…表示部、１２０…垂直画素ライン選択回路（水平走査回路）、１２１…メモリアドレス選択回路（水平シフトレジスタ回路）、１２２…デジタル信号メモリアレイ、１２２Ａ…第１のラッチ回路、１２２Ｂ…第２のラッチ回路、１２３，２２３…第１の選択回路（上位ビット選択回路）、１２３Ａ，１２３Ｂ…第１の選択回路１２３内の１ドレイン信号線（Ｄ）当たりの選択回路、１２４，２２４…第２の選択回路（下位ビット選択回路）、１３０…水平画素ライン選択回路（垂直走査回路）、１３１〜１３８，１５１，１７１，１７２…電圧バスライン、１４１〜１４３，１６１〜１６９，２４１〜２４８…時間制御信号線、１５２…演算結果信号線、３２４…選択回路、３２５…表示データ演算回路、３２６…階調電圧出力回路、３２８…表示データ保持回路、３２９…演算回路、３３０（１）〜３３０（３）…演算結果伝達回路、Ｇ…ゲート信号線（走査信号線または水平信号線）、Ｄ…ドレイン信号線（映像信号線または垂直信号線）、ＴＦＴ…薄膜トランジスタ、ＩＴＯ…画素電極、ＩＴＯ２…コモン電極（対向電極）、ＣLC…液晶容量、Ｃ０…容量素子、ＣＮ…共通信号線、ＣＳＴＧ…保持容量、ＧＴ…ゲート回路、ＰＴ，ＰＭＴ，ＰＭＴＩＮ１，ＰＭＴＴ，ＰＭＴＧ，ＰＭＴＡＧ…ｐ型ＭＯＳトランジスタ、ＮＴ、ＮＴＭ，ＮＭＴＭ，ＮＭＴＲ１，ＮＭＴＧ，ＮＭＴＡＧ，ＮＭＴＴＧ…ｎ型ＭＯＳトランジスタ、ＮＡＮＤ１…ナンド回路、ＮＯＲ１…ノア回路。ＣＭ１，ＣＭ２，ＣＭ３…メモリ容量、ＤＤ１〜ＤＤ３…データライン。
Claims (14)
- 一方が透明の互いに対向する２枚の基板と、前記２枚の基板に挟まれた液晶層とを有する液晶表示装置であって、
複数の画素と、
前記画素に映像信号電圧を印加するための映像信号線と、
時間とともに電圧レベルが周期的に変化する階調電圧から選択された映像信号電圧を画素に供給するための駆動回路と、
前記駆動回路に表示データを供給する複数の表示データ線とを有し、
前記駆動回路は、映像信号電圧を選択する時間を決定するための表示データ演算回路を備え、
前記表示データ演算回路は、前記表示データによって動作する複数のスイッチング手段を備え、
前記複数のスイッチング手段は、それぞれ直列に接続され、
前記表示データ演算回路は、前記複数のスイッチング手段の動作状態によって前記映像信号電圧を選択する時間を決定することを特徴とする液晶表示装置。 - マトリクス状に設けられる複数の画素と、
前記複数の画素の列または行方向の画素に映像信号電圧を印加する複数の映像信号線と、
前記複数の映像信号線に映像信号電圧を供給する駆動手段と、
少なくとも、前記駆動手段に複数個の階調電圧を供給する電源部と、
前記駆動手段を制御する表示制御手段とを備える液晶表示装置であって、
前記表示制御手段は、前記駆動手段に対して、少なくともｎビットの表示データと、ｎ個の時間制御信号を供給し、
前記電源部は、前記駆動手段に対して、１走査期間内にその電圧レベルが時間とともに変化する階調電圧を供給し、
前記駆動手段は、前記表示制御手段から送信されるｎビットの表示データを格納する格納手段と、
前記各映像信号線毎に設けられ、前記格納手段に格納されたｎビットの表示データのそれぞれのビット値に応じて、前記表示制御部から供給される時間制御信 号または第１レベルの電圧を選択するｎ個のスイッチング手段と、
前記各映像信号線毎に設けられ、前記ｎ個のスイッチング手段の各出力電圧が第１レベルの電圧の場合に、出力状態を変化させる演算結果伝達手段と、
前記各映像信号線毎に設けられ、前記演算結果伝達手段の出力状態の変化に応じて、前記電源部から供給される階調電圧における、前記演算結果伝達手段の出力状態変化時の電圧レベルを映像信号電圧として、前記各映像信号線に供給する出力回路手段とを備えることを特徴とする液晶表示装置。 - 前記格納手段は、前記表示制御手段から送信されるｎビットの表示データのそれぞれのビット値の電圧を保持するｎ個の容量素子であることを特徴とする請求項２に記載の液晶表示装置。
- 前記電源部から前記駆動手段に対して供給される階調電圧は、１走査期間内にその電圧レベルが２ ｎ 段階に変化する階段状の電圧であることを特徴とする請求項２または請求項３に記載の液晶表示装置。
- 前記表示制御手段から前記駆動手段に対して供給されるｎ個の時間制御信号は、第１レベルの電圧と第２レベルの電圧とが交互に繰り返されるパルス信号であって、
表示データの最下位ビットの値に応じて前記スイッチング手段により選択されるパルス信号の周期をｋとする時、表示データの最下位ビットから数えて第ｉ（ｉ＝２，…，ｎ）番目のビットのビット値に応じて前記スイッチング手段により選択されるパルス信号の周期は、ｋ×２ （ｉ−１） であることを特徴とする請求項２ないし請求項４のいずれか１項に記載の液晶表示装置。
。 - マトリクス状に設けられる複数の画素と、
前記画素に映像信号電圧を印加する映像信号線と、
電圧レベルが１水平走査期間内で時間に従い変化する階調電圧が印加される階調電圧線と、
前記階調電圧から選択された映像信号電圧を画素に供給するための駆動回路とを有し、
前記駆動回路は、前記階調電圧から映像信号電圧を選択する時間を決定するための表示データ演算回路と、
前記表示データ演算回路の演算結果に従い選択された階調電圧を映像信号電圧として前記映像信号線に出力する階調電圧出力回路とを備え、
前記表示データ演算回路は、演算結果を伝達する複数のスイッチング手段を備え、
前記複数のスイッチング手段は、それぞれ直列に接続され、
前記表示データ演算回路のスイッチング手段と、前記階調電圧出力回路とは直列に接続されていることを特徴とする液晶表示装置。 - 前記階調電圧線は、１本の階調電圧線で複数の電圧レベルの階調電圧を供給することを特徴とする請求項６に記載の液晶表示装置。
- 互いに対向する２枚の基板と、前記２枚の基板に挟まれた液晶層とを有する液晶表示装置で、
複数の画素と、
前記複数の画素に映像信号電圧を印加する複数の映像信号線と、
前記複数の映像信号線に映像信号電圧を供給する駆動回路と、
前記駆動回路に表示データを供給する複数の表示データ線と、
前記駆動回路に、時間に従って周期的に変化する階調電圧を供給する階調電圧線と、
前記駆動回路に、パルス信号を供給する複数の制御信号線とを有する液晶表示装置であって、
前記駆動回路は、前記表示データ線毎に設けられ、前記表示データ線により供給される表示データと、前記複数の制御信号線の中の対応する時間制御線により供給されるパルス信号との演算を行う複数の演算回路と、
前記複数の演算回路の値に応じて、前記階調電圧線により供給される階調電圧の中のいずれか１つの階調電圧を選択する選択手段とを備え、
前記複数の演算回路と、前記選択手段とは、前記各映像信号線毎に設けられ、
前記表示データは、前記表示データ線毎に設けられる格納手段に格納されることを特徴とする液晶表示装置。 - 前記階調電圧は、時間に従い電圧レベルが階段状に変化することを特徴とする請求項８に記載の液晶表示装置。
- 前記選択手段は、選択した前記階調電圧を前記映像信号線に出力することを特徴とする請求項８または請求項９に記載の液晶表示装置。
- 互いに対向する２枚の基板と、前記２枚の基板に挟まれた液晶層とを有する液晶表示装置で、
複数の画素と、
前記複数の画素に映像信号電圧を印加する複数の映像信号線と、
前記複数の映像信号線に映像信号電圧を供給する駆動回路と、
前記駆動回路に、ｎビットの表示データを供給するｎ本の表示データ線と、
前記駆動回路に、時間に従って周期的に２ｎ段階に変化する階調電圧を供給する階調電圧線と、
前記駆動回路に、前記階調電圧の変化に従い値が変化するデータを供給するｎ本の制御信号線とを有する液晶表示装置であって、
前記駆動回路は、隣合う２つの表示データ線の間に設けられ、前記表示データ線により供給される表示データと、前記ｎ個の制御信号線の中の対応する制御信号線により供給されるデータとで演算を行うｎ個の演算回路と、
前記ｎ個の演算回路の演算結果に応じて、前記階調電圧線により供給される階調電圧の中のいずれか１つの階調電圧を選択し、映像信号電圧として出力する出力回路とを有し、
前記ｎ個の演算回路と、前記出力回路とは、前記各映像信号線毎に設けられ、
前記ｎ個の演算回路は、前記各映像信号線の延長線上に設けられ、
前記ｎ個の演算回路はスイッチング素子を有し、ｎ個のスイッチング素子はそれぞれ直列に接続されていることを特徴とする液晶表示装置。 - 前記ｎ個のスイッチング素子を直列に接続する演算結果伝達線を有することを特徴とする請求項１１に記載の液晶表示装置。
- 前記出力回路は、前記階調電圧を前記映像信号線に出力するゲート回路を有し、
前記ゲート回路は、選択した階調電圧を映像信号線に出力した後オフとなることを特徴とする請求項１１または請求項１２に記載の液晶表示装置。 - 前記出力回路は、前記階調電圧を前記映像信号線に出力するゲート回路を有し、
前記ゲート回路は、前記演算結果伝達線の信号によりオン・オフが切り替わることを特徴とする請求項１２に記載の液晶表示装置。
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