JP5870707B2 - 液晶表示装置 - Google Patents

Description

本発明は、アクティブマトリクス型の液晶表示装置に関する。

近年、プロジェクタ装置やプロジェクションテレビジョンには、画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極と、液晶層と、マトリクス状に配置された反射電極と、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。

図１６は、従来の、ＬＣＯＳ型の液晶表示装置に適用可能なアクティブマトリクス型による液晶表示パネル部１００の基本構成の例を示す。液晶表示パネル部１００は、データ線駆動回路１１０と、垂直シフトレジスタ回路１１１と、画素部１１２とを有する。画素部１１２は、映像信号による映像が表示される画面を構成する部分であって、複数の画素部データ線Ｄ₁、Ｄ₂、…、Ｄ_mおよび行走査線Ｇ₁、Ｇ₂、…、Ｇ_nが互いに直交する方向に形成され、各交差部に対し、画素回路１３０_1,1、１３０_2,1、…、１３０_m,1、…、１３０_m,nが形成されている。

図１７は、画素回路１３０の一例の構成を示す。画素選択トランジスタＴｒにおいて、ゲートが行走査線Ｇに接続され、ドレインが画素部データ線Ｄに接続される。画素選択トランジスタＴｒのソースは、信号保持容量Ｃｓの一端に接続されると共に、画素表示部１３１の画素駆動電極ＰＥに接続される。画素表示部１３１は、画素駆動電極ＰＥと、固定電圧Ｖｃｏｍに接続される共通電極ＣＥとで液晶表示体ＬＣＭを挟んで構成される。画素表示部１３１は、映像信号による１画素の表示を行う。

画素部データ線Ｄに映像信号を供給し、行走査線Ｇをオンとすることで、映像信号が画素選択トランジスタＴｒを介して信号保持容量Ｃｓに蓄積され、信号保持容量Ｃｓから画素駆動電極ＰＥに対して、映像信号に従った電圧が転送される。画素駆動電極ＰＥと固定電圧Ｖｃｏｍとの電位差によって液晶表示体ＬＣＭが駆動され、液晶表示体ＬＣＭの光変調率が制御されて映像としての表示がなされる。

図１６の説明に戻り、データ線駆動回路１１０は、水平シフトレジスタ回路１２０と、画素部１１２に配される各画素回路１３０_1,1、１３０_2,1、…、１３０_m,1、…、１３０_m,nに接続される各画素部データ線Ｄ₁、Ｄ₂、…、Ｄ_m毎に設けられるスイッチ１２１₁、１２１₂、…、１２１_mとを有する。

デジタル映像信号が映像信号処理回路１５０で所定の映像処理を施された後、フレームメモリ１５１に一旦格納される。デジタル映像信号は、フレームメモリ１５１からライン毎に読み出され、極性反転処理回路１５２において例えば１フレーム周期毎に極性が反転され、Ｄ／Ａ変換部１５３でアナログ映像信号に変換されてバッファアンプ１５４を介してデータ線駆動回路１１０に供給される。このアナログ信号は、データ線駆動回路１１０において、それぞれ水平シフトレジスタ回路１２０にオン／オフを制御されるスイッチ１２１₁、１２１₂、…、１２１_mに供給される。

垂直シフトレジスタ回路１１１は、タイミング制御回路１４０から垂直クロックＶＣＫおよび垂直走査開始信号ＶＳＴが供給され、垂直走査開始信号ＶＳＴをトリガとして、垂直クロックＶＣＫに従い各行走査線Ｇ₁、Ｇ₂、…、Ｇ_nを順次選択する。水平シフトレジスタ回路１２０は、タイミング制御回路１４０から水平クロックＨＣＫおよび水平走査開始信号ＨＳＴが供給され、水平走査開始信号ＨＳＴをトリガとして、水平クロックＨＣＫに従い各スイッチ１２１₁、１２１₂、…、１２１_mを順次オンにする。

垂直シフトレジスタ回路１１１で選択された行走査線Ｇ_yに接続される各画素回路１３０_1,y、１３０_2,y、…、１３０_m,yに対して順次アナログ映像信号が供給される。各画素回路１３０_1,y、１３０_2,y、…、１３０_m,yにおいて、供給されたアナログ映像信号が信号保持容量Ｃｓに保持されて、画素表示部１３１が駆動され、１ライン分の映像が表示される。

ところで、このような従来のアクティブマトリクス型液晶表示パネルにおいて、静止画像を長時間表示することで表示画像にその履歴が残る、所謂「焼き付き現象」が発生することが知られている。この焼き付き現象は、液晶表示体ＬＣＭや液晶表示体ＬＣＭにおいて液晶分子を所定の方向に揃えるための配向膜、ならびに、それらの界面吸着などに起因する残留電荷成分が支配的であり、液晶表示素子の交流駆動周波数が低い領域では、残留電荷が発生し易く、その影響による焼き付き現象が発生し易い。

このような焼き付き防止などの、液晶表示素子の信頼性を高める方法の一つとして、より高い周波数で液晶表示素子を交流駆動する方法がある。しかしながら、画素への書き込み時間などの制約から、対向電極電圧に対して正極性側の電圧を持つ映像信号と、負極性側の電圧を持つ映像信号とを交互に高速に書き込むことが困難であった。そのため、従来は、交流駆動は、フレーム周波数あるいはフレーム周波数の２倍程度の周波数でしか行われていないのが一般的であった。

液晶表示素子の信頼性を高めるため、特許文献１では、アナログ駆動型の液晶表示装置において、正と負の極性に相当する２種類の電圧を各画素内に持つことで、フレーム周波数の数１０倍のレートで極性反転させるようにした液晶表示装置、液晶表示装置の駆動回路及び液晶表示装置の駆動方法について提案されている。

すなわち、特許文献１では、正極性側の電圧とされた映像信号を保持する正極性側の保持容量と、負極性側の電圧とされた映像信号を保持する負極性側の保持容量とを画素回路内に持ち、これら正極性側および負極性側の保持容量に保持された信号電圧を交互に読み出すことで、液晶表示素子のより高速な交流駆動が可能となる。また、液晶表示素子の高速な交流駆動が可能となることで、液晶表示素子のばらつきの許容度を高めると共に生産性を向上させることができる。

ここで、一般的には、液晶表示装置に電源を供給する電源部には、電源供給能力に制限が存在する。そのため、正極性側および負極性側の保持容量に保持された信号電圧を画素駆動電極に転送する際に、画素部の全画素が同時にオン状態となってしまうと、各画素回路において画素電圧の振幅低減が発生したり、瞬時過大電流が発生する可能性がある。これらは、液晶表示装置における表示品質の劣化や、誤動作などを引き起こす要因となるおそれがある。

そこで、特許文献１では、保持容量に保持された信号電圧の画素駆動電極に対する転送を、垂直走査方向について時間差を持たせて行っている。より具体的には、画素部を、画素の複数行すなわち複数ラインからなるグループに分割し、保持容量に保持された信号電圧の画素駆動電極に対する転送を、グループ毎に少しずつタイミングをずらしながら行う。これにより、画素電圧の振幅低減を抑制することができると共に、瞬時過大電流を低減することができる。

特開２００９−２２３２８９号公報

このように、垂直走査方向について時間差を持たせて保持電圧の転送を行うことで、１回の転送で流れる電流は微少電流になる。しかしながら、電源電圧の変動を完全には抑制することができず、保持電圧の転送の際に画素駆動電極の電圧が所定の電圧から変化してしまう。特に、画素電極がオン状態となって電流が流れ始める時点、例えば画素部において、垂直走査の最初の保持電圧の転送が開始される時点あるいは垂直走査の最後に保持電圧の転送が終了される時点と、電流が安定した時点との間における電源変動により、垂直走査方向で輝度ムラが発生する可能性がある。

図１８を用いて、この電源変動による垂直走査方向の輝度ムラについて説明する。ここで、画素回路は、例えばソースフォロワ回路を用いたバッファ回路を介して正極性側および負極性側それぞれの保持容量に保持された保持電圧の読み出しを行うものとする。また、図１８は、左から右の方向に時間の経過を示し、図の左側が画素部（画面）の上端側に対応し、右側が画素部の下端側に対応する。画素部は、複数ラインからなるグループ単位に分割され、グループ毎に保持電圧の転送タイミングを少しずつずらされながら、各画素回路が駆動される。図中、電圧Ｖｄｄは、上述のバッファ回路の電源電圧であるものとする。

最初の１グループがオン状態となり保持電圧の転送が開始されると、バッファ回路に電流が流れ、電圧Ｖｄｄが低下する。次のグループがオン状態となると、合計で２グループ分がオン状態となり、電圧Ｖｄｄがさらに低下する。このように各グループが順次オン状態となるに連れ、電圧Ｖｄｄが低下し、その後アンダーシュート状態を経過して、所定の電圧値に落ち着くようになる。各グループが順次ＯＦＦ状態となる場合は、図に示されるように、電圧Ｖｄｄが徐々に上昇し、ピーク状態を経過した後、元の電圧に戻る。

このように電圧Ｖｄｄが変化した場合、正極性側および負極性側の映像信号による表示画像は、画像２００ａおよび２００ｂにそれぞれ示されるように、電圧Ｖｄｄが変動している部分で輝度ムラになる。

また、複数ラインを１グループとして画面を分割した場合、１グループに含まれるライン数によっては、例えば最終ライン付近において余りのラインが発生し、全画面を同一ライン数を単位としてオン状態にできない場合が起こり得る。例えば、１０８０ラインの画面を１６ラインからなるグループ単位で分割した場合、最後の８ラインが余ることになる。この場合においても、この余りの部分と各グループとで電源変動に差が生じ、垂直走査方向の輝度ムラとなるおそれがある。

本発明は、上記に鑑みてなされたものであって、液晶表示素子をより高速に交流駆動する際に、垂直走査方向の輝度ムラを抑制することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、画素駆動電極に供給される駆動電圧で駆動される液晶表示体を備える画素回路がマトリクス状に配列される画素部を有する液晶表示装置であって、画素回路は、電流源から供給される電流によって駆動される、第１の信号保持手段に保持される正極性の映像信号電圧が入力される第１のバッファ手段と、電流源から供給される電流によって駆動される、第２の信号保持手段に保持される負極性の映像信号電圧が入力される第２のバッファ手段と、第１のバッファ手段から出力される正極性の映像信号電圧と、第２のバッファ手段から出力される負極性の映像信号電圧とを切り替えて駆動電圧として画素駆動電極に供給するスイッチング手段とを備え、画素部が、マトリクスの連続する複数行によるグループに分割され、画素部と隣接しない位置に配置され、電流源からの電流を消費する第１の電流消費手段と、画素部と隣接しない位置に配置され、電流源からの電流を消費する第２の電流消費手段と、グループに含まれる画素回路の第１のバッファ手段および第２のバッファ手段に対する電流源からの電流を、グループ単位で、垂直走査方向に沿った順序に予め定められた時間差を持たせて順次供給し、第１の電流消費手段に対して、画素部における映像信号の有効表示領域を含む、垂直走査方向の先頭のグループに対する電流源からの電流の供給の開始前に、電流源から電流を供給し、第２の電流消費手段に対して、有効表示領域を含む、垂直走査方向の後端のグループに対する電流源からの電流の供給の開始後に、電流源から電流を供給する電流供給制御手段とを有することを特徴とする。

本発明によれば、液晶表示素子をより高速に交流駆動する際に、垂直方向の輝度ムラを抑制することができるという効果を奏する。

図１は、本実施形態に適用可能な既存技術による画素回路の一例の構成を示す回路図である。 図２は、本実施形態に適用可能な画素回路の別の例の構成を示す回路図である。 図３は、既存技術による画素回路の一例の駆動方法を説明するためのタイムチャートである。 図４は、既存技術による液晶表示装置の一例の構成を概略的に示すブロック図である。 図５は、既存技術による液晶表示装置の各部の動作の例を示すタイムチャートである。 図６は、既存技術による液晶表示装置における各信号と、各行（ライン）の走査の基準となる水平同期信号ＨＤとの関係の例を示す略線図である。 図７は、本実施形態による液晶表示装置の一例の構成を概略的に示すブロック図である。 図８は、電流消費グループの一例の構成を示す回路図である。 図９は、ダミー画素グループに含まれるダミー画素回路の一例の構成を示す回路図である。 図１０は、本実施形態による液晶表示装置の各部の動作の例を示すタイムチャートである。 図１１は、本実施形態を実施した場合に画面の垂直走査方向の輝度ムラが抑制されることを説明するための略線図である。 図１２は、実施形態に係る液晶表示装置の一例の構成を、水平ドライバ回路を中心に示すブロック図である。 図１３は、実施形態に係る液晶表示装置における水平ドライバ回路の動作を説明するための一例のタイミングチャートである。 図１４は、実施形態の第１の変形例による液晶表示装置の一例の構成を概略的に示すブロック図である。 図１５は、実施形態の第２の変形例による液晶表示装置の一例の構成を概略的に示すブロック図である。 図１６は、従来の液晶表示パネル部の基本構成の例を示すブロック図である。 図１７は、従来技術による画素回路の一例の構成を示す回路図である。 図１８は、従来技術による垂直走査方向の輝度ムラについて説明するための略線図である。

以下に添付図面を参照して、液晶表示装置の実施形態を詳細に説明する。先ず、理解を容易とするために、実施形態に適用可能な既存技術について説明する。図１は、本実施形態に適用可能な既存技術による画素回路１０の一例の構成を示す。画素回路１０は、画素表示部３０と、保持容量Ｃｓ１およびＣｓ２と、スイッチング用のトランジスタＴｒ１、Ｔｒ２、Ｔｒ５およびＴｒ６と、正極性側のバッファ回路を構成するトランジスタＴｒ３およびＴｒ７と、負極性側のバッファ回路を構成するトランジスタＴｒ４およびＴｒ８とを有する。

画素表示部３０は、液晶表示体ＬＣＭを画素駆動電極ＰＥおよび共通電極ＣＥによって挟んで構成される。共通電極ＣＥは、共通電源Ｖｃｏｍに接続される。

スイッチング用のトランジスタＴｒ１およびＴｒ２は、正極性側の画素信号電圧Ｄ_i＋が供給されるデータ線３５ａと、負極性側の画素信号電圧Ｄ_i−が供給されるデータ線３５ｂとがそれぞれドレインに接続されると共に、走査パルスＧ_jが供給される行走査線３１がそれぞれゲートに接続される。また、トランジスタＴｒ１およびＴｒ２のソースには、それぞれ保持容量Ｃｓ１およびＣｓ２が接続される。トランジスタＴｒ１およびＴｒ２は、行走査線３１から走査パルスＧ_jが供給されると同時にオン状態となり、データ線３５ａおよび３５ｂを介して供給される正極性および負極性の画素信号電圧Ｄ_i＋およびＤ_i−が、それぞれ保持容量Ｃｓ１およびＣｓ２に蓄積される。

トランジスタＴｒ３およびＴｒ７は、正極性側のソースフォロワ・バッファ３２ａを構成し、トランジスタＴｒ４およびＴｒ８は、負極性側のソースフォロワ・バッファ３２ｂを構成する。それぞれ、トランジスタＴｒ３およびＴｒ４が信号入力トランジスタ、トランジスタＴｒ７およびＴｒ８がそれぞれ定電流源負荷として機能する。ソースフォロワ・バッファ３２ａおよび３２ｂは、電源電圧Ｖｄｄにて駆動される。

ソースフォロワ・バッファ３２ａおよび３２ｂにおいて、定電流源負荷のトランジスタＴｒ７およびＴｒ８のゲートが、それぞれ負荷特性制御信号Ｂが供給される配線３３に接続される。この配線３３には、当該画素回路１０と同一行に配列される他の画素回路におけるバッファ回路の定電流源負荷トランジスタのゲートにも、共通して接続され、これらの定電流源負荷のバイアス制御が可能とされている。

ここで、トランジスタＴｒ７およびＴｒ８にＭＯＳ(Metal-Oxide Semiconductor)型の電界効果トランジスタを用いた場合、ソースフォロワの入力抵抗が略無限大となる。そのため、保持容量Ｃｓ１およびＣｓ２の蓄積電荷のリークが抑制され、保持容量Ｃｓ１およびＣｓ２の蓄積電荷は、従来のアクティブマトリクス型液晶表示装置と同様に、１垂直走査期間後に画素信号電圧が新たに書き込まれるまで保持される。

トランジスタＴｒ５およびＴｒ６は、それぞれソースフォロワ・バッファ３２ａおよび３２ｂの出力が入力ドレインに供給され、ソースが画素表示部３０の画素駆動電極ＰＥに接続される。トランジスタＴｒ５およびＴｒ６のゲートが、それぞれ正極性側のゲート制御信号Ｓ＋および負極性側のゲート制御信号Ｓ−が供給される配線３４ａおよび３４ｂに接続される。これら配線３４ａおよび３４ｂは、それぞれ当該画素回路１０と同一行に配列される他の画素回路における、ソースが画素駆動電極ＰＥに接続されるトランジスタのゲートにも、共通して接続され、これらのトランジスタのオン／オフ制御が可能とされている。

配線３４ａおよび３４ｂに対して、交互にゲート制御信号Ｓ＋およびＳ−を送信することにより、トランジスタＴｒ５およびＴｒ６を交互にオン状態とする。これにより、保持容量Ｃｓ１およびＣｓ２から正極性および負極性の画素信号電圧を交互に読み出して、正極性および負極性に反転する液晶駆動信号（画素信号電圧）を画素駆動電極ＰＥに供給することができる。

また、配線３３に供給される負荷特性制御信号Ｂをオン／オフ制御することで、保持容量Ｃｓ１およびＣｓ２からの読み出しのオン／オフを制御することができる。

このように構成された画素回路１０がマトリクス状に配されて、映像信号による映像を表示するための画素部が構成される。画素部におけるマトリクスの行方向が映像の水平方向となり、各行が映像信号による各ラインとなる。また、当該マトリクスの列方向が映像の垂直方向となり、一定の垂直走査周期で各ラインを垂直方向に順に走査することで、１フレームの映像が表示される。

図２は、本実施形態に適用可能な画素回路１０’の別の例の構成を示す。なお、図２において、上述の図１と共通する部分には同一の符号を付して、詳細な説明を省略する。図２に示される画素回路１０’は、上述の画素回路１０に対して、フォロワ回路３２ａおよび３２ｂにおいて定電流源負荷を構成するトランジスタＴｒ７およびＴｒ８を共通のトランジスタＴｒ７’として、スイッチ回路Ｔｒ５およびＴｒ６の後段すなわち画素駆動電極ＰＥに接続している。すなわち、トランジスタＴｒ７’は、正極性および負極性のソースフォロワ回路３２ａおよび３２ｂに共通する電流源負荷として機能する。

この図２の構成によれば、図１に示した画素回路１０の構成に対してトランジスタ素子数が１個少なくて済むと共に、同一画素回路１０’内での正極性および負極性のソースフォロワ・バッファ回路の負荷ばらつきを要因とした正負極間での特性差を抑制できる。なお、以下では、特に記載のない限り、図１に示した画素回路１０を用いるものとする。

図３は、既存技術による、画素回路１０の一例の駆動方法を説明するためのタイムチャートである。図３（ａ）は、映像信号の垂直走査の基準となる垂直同期信号ＶＤを示す。例えば垂直同期信号ＶＤがＨｉｇｈ状態で、垂直ブランキング期間を含めた垂直走査の開始を示し、映像信号の１垂直走査周期でｎラインの走査（行走査）を行うものとする。

図３（ｂ）は、配線３３から供給される負荷特性制御信号Ｂを示す。図３（ｃ）および図３（ｄ）は、それぞれ配線３４ａおよび３４ｂから供給されるゲート制御信号Ｓ＋およびＳ−を示す。また、図３（ｅ）は、画素表示部３０の画素駆動電極ＰＥに供給される駆動電圧ＶＰＥを示し、図３（ｆ）は、画素表示部３０の共通電極ＣＥに供給される共通電圧Ｖｃｏｍを示す。さらに、図３（ｇ）は、画素表示部３０における画素駆動電極ＰＥおよび共通電極ＣＥ間の電位差である液晶駆動電圧ＶＬＣを概略的に示す。

図３において、ゲート制御信号Ｓ＋がＨｉｇｈ状態の期間に負荷特性制御信号ＢをＨｉｇｈ状態とすると、ソースフォロワ・バッファ３２ａがアクティブとなり、保持容量Ｃｓ１に蓄積された正極性の画素信号電圧Ｄ_i＋がトランジスタＴｒ５を介して読み出され、画素駆動電極ＰＥに供給される。画素表示部３０は、この正極性の画素信号電圧Ｄ_i＋により充電される。画素表示部３０が完全に充電された状態となった時点で、負荷特性制御信号ＢをＬｏｗ状態とし、さらにゲート制御信号Ｓ＋をＬｏｗ状態とする。これにより、画素駆動電極ＰＥがフローティング状態となり、液晶表示体ＬＣＭに正極性の駆動電圧（画素信号電圧）が保持される。

一方、ゲート制御信号Ｓ−がＨｉｇｈ状態の期間に負荷特性制御信号ＢをＨｉｇｈ状態とすると、ソースフォロワ・バッファ３２ｂがアクティブとなり、保持容量Ｃｓ２に蓄積された負極性の画素信号電圧Ｄ_i−がトランジスタＴｒ６を介して読み出され、画素駆動電極ＰＥに供給される。画素表示部３０は、この負極性の画素信号電圧Ｄ_i−により充電される。画素表示部３０が完全に充電された状態となった時点で、負荷特性制御信号ＢをＬｏｗ状態とし、さらにゲート制御信号Ｓ−をＬｏｗ状態とする。これにより、画素駆動電極ＰＥがフローティング状態となり、液晶表示体ＬＣＭに負極性の駆動電圧が保持される。

なお、各保持容量Ｃｓ１およびＣｓ２に対する画素信号電圧Ｄ_i＋およびＤ_i−の蓄積は、例えばそれぞれゲート制御信号Ｓ＋およびＳ−がＬｏｗ状態の期間に行うことができる。また、画素信号電圧Ｄ_i＋およびＤ_i−は、ｋ（＜n）ラインを反転周期とする。

以下、上述したゲート制御信号Ｓ＋の場合の動作とゲート制御信号Ｓ−の場合の動作とを交互に繰り返すことで、駆動画素電極ＰＥに対して、正極性および負極性の映像信号で交流化された駆動電圧ＶＰＥが印加されることになる。ここで、画素駆動電極ＰＥに正極性または負極性の画素信号電圧が供給されるときに電源電圧Ｖｄｄが変動すると、画素表示部３０に充電される電圧レベルが本来の電圧レベルに対して変動する。

図３（ｆ）に示す共通電圧Ｖｃｏｍは、駆動画素電極ＰＥにおける電位の反転基準Ｖｃと略等しい基準レベルＶ_Rに対して、ゲート制御信号Ｓ＋およびＳ−のＨｉｇｈ状態の切り替えと同期して、ゲート制御信号Ｓ＋およびＳ−と逆相で反転させている。液晶表示体ＬＣＭに対する実質的な交流駆動電圧は、画素駆動電極ＰＥの電位と共通電極ＣＥの電位との差電圧であることから、液晶表示体ＬＣＭには、画素駆動電極ＰＥに供給される駆動電圧ＶＰＥが共通電圧Ｖｃｏｍで拡大された駆動交流電圧ＶＬＣが印加される。この駆動交流電圧ＶＬＣで、液晶表示体ＬＣＭが駆動される。

このように、画素表示部３０において、共通電極ＣＥに印加する電圧を、画素駆動電極ＰＥに印加する駆動電圧ＶＰＥに対して逆相で切り替えることによって、低い画素駆動電極ＰＥで大きな駆動交流電圧ＶＬＣを得ることができる。これにより、駆動回路側において駆動トランジスタの耐圧や、消費電力を低減することができる。

さらに、ソースフォロワ・バッファ３２ａおよび３２ｂの定電流源負荷のトランジスタＴｒ７およびＴｒ８は、この画素回路１０が用いられる液晶表示装置全体での消費電流を考慮して、常時アクティブにせず、極性切り替えスイッチ用のトランジスタＴｒ５およびＴｒ６の導通期間内における限られた期間でのみアクティブになるように制御を行う。１画素回路１０当たりのソースフォロワ／バッファ３２ａまたは３２ｂの定常的な回路電流が例えば１μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では、多大な消費電流となってしまう。一例として、フルハイビジョンの略２００万画素（１９２０画素×１０８０ライン）の液晶表示装置では、消費電流が略２Ａにも達する見積もりとなる。

そこで、定電流源負荷のトランジスタＴｒ７およびＴｒ８に対するゲートバイアスである負荷特性制御信号ＢのＨｉｇｈ期間を、ゲート制御信号Ｓ＋およびＳ−のＨｉｇｈ期間内に制限して画素電極電圧ＶＰＥを画素駆動電極ＰＥに供給する。そして、画素表示部３０が目標レベルまで充放電された時点で、負荷特性制御信号ＢをＬｏｗ状態として、ソースフォロワ・バッファ３２ａおよび３２ｂの電流を停止させる。これにより、全画素にソースフォロワ・バッファ３２ａおよび３２ｂを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。

次に、既存技術による、液晶表示装置全体において全画素が同時にオン状態とならないようにする制御について説明する。この例では、画素部を、連続する複数行からなるグループに分割する。そして、グループ毎に、垂直走査方向に時間差を持たせて画素回路１０をオン状態とさせる。

図４を用いてより具体的に説明する。図４は、既存技術による液晶表示装置の一例の構成を概略的に示す。この既存技術によれば、画素部全体を、それぞれ複数行からなるグループに分割する。図４の例では、画素部全体がそれぞれ所定数の行（ライン）を含むグループ＃１、＃２、…、＃ｈに分割されている。シフトレジスタ２０ａ、２０ｂおよび２０ｃは、それぞれ正極性のゲート制御信号Ｓ＋、負極性のゲート制御信号Ｓ−および負荷特性制御信号Ｂが供給され、各信号を共通のシフトクロックＳＣＫに同期してシフトさせるｈ段のシフトレジスタである。

例えば、シフトレジスタ２０ａは、各グループ＃１、＃２、…、＃ｈに対して、正極性のゲート制御信号Ｓ＋をシフトクロックＳＣＫに応じて順次シフトさせた各正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）をそれぞれ入力する。例えばグループ＃１では、当該グループ＃１に含まれる各行に配列される各画素回路１０に接続される配線３４ａに対して、正極性のゲート制御信号Ｓ＋（１）が共通に供給される。他のグループ＃２、＃３、…、＃ｈでも同様である。

同様に、シフトレジスタ２０ｂは、各グループ＃１、＃２、…、＃ｈに対して、負極性のゲート制御信号Ｓ−をシフトクロックＳＣＫに応じて順次制御させた各負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）をそれぞれ入力する。また、シフトレジスタ２０ｃは、各グループ＃１、＃２、…、＃ｈに対して、負荷特性制御信号ＢをシフトクロックＳＣＫに応じて順次シフトさせた負荷特性制御信号Ｂ（１）、Ｂ（２）、…、Ｂ（ｈ）をそれぞれ入力する。

図５は、図４に示した各部の動作の例を示すタイムチャートである。図５（ａ）は、各シフトレジスタ２０ａ、２０ｂおよび２０ｃに供給されるシフトクロックＳＣＫを示す。図５（ｂ）は、シフトレジスタ２０ａに入力される、所定期間においてＨｉｇｈ状態とされた正極性のゲート制御信号Ｓ＋と、各グループ＃１〜＃ｈに対してそれぞれ出力される各正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）を示す。同様に、図５（ｃ）は、シフトレジスタ２０ｂに入力される、所定期間においてＨｉｇｈ状態とされた負極性のゲート制御信号Ｓ−と、各グループ＃１〜＃ｈに対してそれぞれ出力される各負極性のゲート制御信号Ｓ−（１）〜Ｓ−（ｈ）を示す。また、図５（ｄ）は、各ゲート制御信号Ｓ＋およびＳ−のＨｉｇｈ状態の期間内でＨｉｇｈ状態とされて入力される負荷特性制御信号Ｂと、グループ＃１〜＃ｈに対してそれぞれ出力される負荷特性制御信号Ｂ（１）〜Ｂ（ｈ）を示す。

シフトレジスタ２０ａは、シフトクロックＳＣＫに同期して、入力された所定期間においてＨｉｇｈ状態とされた正極性のゲート制御信号Ｓ＋を、例えばシフトクロックＳＣＫの１クロックずつシフトさせて、各正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）を順次出力する。したがって、各グループ＃１、＃２、…、＃ｈに対して、シフトクロックＳＣＫの１クロック毎の時間差を持って順次Ｈｉｇｈ状態とされた各正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）が入力される。

シフトレジスタ２０ｂについても同様に、シフトクロックＳＣＫに同期して、入力された所定長の負極性のゲート制御信号Ｓ−を例えばシフトクロックＳＣＫの１クロックずつシフトさせて、各負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）を順次出力する。したがって、各グループ＃１、＃２、…、＃ｈに対して、シフトクロックＳＣＫの１クロック毎の時間差を持って順次Ｈｉｇｈ状態とされた各負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）が入力される。

シフトレジスタ２０ｃは、入力された負荷特性制御信号ＢをシフトクロックＳＣＫに従いシフトさせて、シフトレジスタ２０ａおよび２０ｂからそれぞれ出力される各正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）、ならびに、各負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）のＨｉｇｈ状態期間内にＨｉｇｈ状態となる負荷特性制御信号Ｂ（１）、Ｂ（２）、…、Ｂ（ｈ）を出力する。図５の例では、シフトレジスタ２０ｃに入力される負荷特性制御信号Ｂは、各ゲート制御信号Ｓ＋およびＳ−のＨｉｇｈ状態期間に対して、シフトクロックＳＣＫの１クロック後にＨｉｇｈ状態となり、２シフトクロックＳＣＫ分先にＬｏｗ状態となる。

図６は、図５に示した各信号と、各行（ライン）の走査の基準となる水平同期信号ＨＤとの関係の例を示す。図６（ａ）は、シフトクロックＳＣＫを示す。図６（ｂ）は、正極性のゲート制御信号Ｓ＋および各正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）を示す。図６（ｃ）は、負荷特性制御信号Ｂおよび負荷特性制御信号Ｂ（１）〜Ｂ（ｈ）を示す。図６（ｄ）は、ソースフォロワ・バッファ３２ａおよび３２ｂに供給する電圧Ｖｄｄを概略的に示す。図６（ｅ）は、水平同期信号ＨＤを示す。また、図６（ｆ）は、水平同期期間において画素部の各行に配列される各画素回路１０にサンプリングされる、正極性の画素信号電圧Ｄ_i＋の基準電圧となる基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）を示す。

なお、図６において、負極性のゲート制御信号Ｓ−および各ゲート制御信号Ｓ−（１）〜Ｓ−（ｈ）と基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）は、繁雑さを避けるため省略してある。

各グループ＃１〜＃ｈで時間差を持って各負荷特性制御信号Ｂ（１）〜（ｈ）がＨｉｇｈ状態となるため、ソースフォロワ・バッファ３２ａおよび３２ｂがオン状態となる期間が分散される。そのため、ソースフォロワ・バッファ３２ａおよび３２ｂを駆動するための電圧Ｖｄｄの変動も、分散化および平均化される。

このように、各ゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）、ならびに、各ゲート制御信号Ｓ−（１）〜Ｓ−（ｈ）と、負荷特性制御信号Ｂ（１）〜（ｈ）とを各グループ＃１〜＃ｈに対して時間差を持って供給することで、画素部の垂直走査方向に分割した各グループ＃１〜＃ｈについて、時間差を持たせた極性反転とバッファアクティブ制御が可能となり、消費電流が時間的に分散化および平均化する。そのため、瞬時過大電流による誤動作や故障などを回避することができる。なお、各グループ＃１〜＃ｈの時間差を持たせた駆動による表示特性への影響を抑制するためには、シフトクロックＳＣＫの周波数を、極性反転周波数に対して十分高くすればよい。

ここで、上述のようにして画素部を垂直方向に分割した各グループ＃１〜＃ｈを時間差を持って順次駆動した場合、上述の課題において図１８を用いて説明したように、１垂直走査期間において画素回路１０の駆動が開始および終了される画素部の垂直走査方向の上下端側において、ソースフォロワ・バッファ３２ａおよび３２ｂに供給する電圧Ｖｄｄが変動して、画素部の垂直方向で輝度ムラが発生する可能性がある。

（実施形態）
次に、本発明の実施形態について説明する。本実施形態では、上述した既存技術による画素部の垂直走査方向の輝度ムラを解消するために、画素部の垂直走査方向の外側に対して、画素部を駆動するための電流源の電流を消費する電流消費手段を設ける。この電流消費手段によって、上述の既存技術において画素部の垂直走査方向の一端側および他端側で発生する、画素部に供給する電源電圧Ｖｄｄの変動を、画素部外で発生させる。これにより、電源電圧Ｖｄｄが安定した状態で画素部内の各グループ＃１〜＃ｈを駆動することが可能となり、画素部の垂直走査方向における輝度ムラを抑制することができる。

なお、本実施形態において、画素部を構成する画素回路は、図１および図２を用いて説明した画素回路１０や画素回路１０’を適用することができる。以下では、この画素回路として画素回路１０を用いる。

図７は、本実施形態による液晶表示装置の一例の構成を概略的に示す。なお、図７において、上述の図４と共通する部分には同一の符号を付して、詳細な説明を省略する。本実施形態においても、図４を用いて説明した既存技術による構成と同様に、画素部全体を、それぞれ複数行からなるグループに分割する。

本実施形態では、この既存技術による構成に対して、図７に示されるように、画素部の垂直走査方向における外側に、電流消費手段によるグループ４０（以下、電流消費グループ４０と呼ぶ）を追加する。さらに、本実施形態においては、画素部の垂直走査方向における両端のグループを、ダミー画素回路を含むグループ４１（以下、ダミー画素グループ４１と呼ぶ）とする。

電流消費グループ４０について、より詳細に説明する。電流消費グループ４０は、画素部の各グループ＃１〜＃ｈと同等の電流を消費するためのグループであって、画素表示部３０および画素表示部３０を駆動する構成を持つ必要はない。図８は、電流消費グループ４０の一例の構成を示す。この例では、電流消費グループ４０は、定電流負荷となるトランジスタＴｒ１２をトランジスタＴｒ１０およびＴｒ１１で共有する２のソースフォロワ・バッファからなる電流消費回路１２を含む。

すなわち、電流消費回路１２において、トランジスタＴｒ１０およびＴｒ１１それぞれのゲートに対して配線３４ａおよび３４ｂが接続され、正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−が供給される。トランジスタＴｒ１０およびＴｒ１１のドレインには、それぞれ電源電圧Ｖｄｄが供給される。また、トランジスタＴｒ１０およびＴｒ１１のソースがトランジスタＴｒ１２のドレインに共通して接続される。トランジスタＴｒ１２のゲートが配線３３に接続されて負荷特性制御信号Ｂが供給される。

この図８の構成によれば、正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−のＨｉｇｈ状態期間内において、負荷特性制御信号ＢをＨｉｇｈ状態とすることで、トランジスタＴｒ１２に電流が流れ、電流が消費される。このときの電流消費量が画素部における１グループ分の電流消費量と略等しくなるように、各素子の特性などを選択する。

なお、図８に示す構成は一例であって、電流消費グループ４０の構成はこの例に限定されるものではない。すなわち、正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−のＨｉｇｈ状態期間内において、負荷特性制御信号ＢをＨｉｇｈ状態とすることで電流が消費されるような構成であれば、他の構成であってもよい。また、図８に示される電流消費回路１２を行方向に複数配列してもよい。

次に、ダミー画素グループ４１について、より詳細に説明する。ダミー画素グループ４１は、画素部を分割した複数のグループのうち、画素部の垂直走査方向の両端のグループにおいて、１または複数行に配列される画素回路１０の画素表示部３０を無効としたグループである。映像信号による有効表示領域のライン数が、画素部を分割したグループに含まれる行数の整数倍ではない場合、当該有効表示領域の端部のラインを含むグループにおいて、表示に寄与しない余りの行が発生する。この余りの行に配列される画素回路１０の画素表示部３０を無効として、当該グループをダミー画素グループ４１とする。

図９は、ダミー画素グループ４１に含まれる、画素表示部３０を無効したダミー画素回路１１の一例の構成を示す。なお、図９において、上述した図１と共通する部分には同一の符号を付して、詳細な説明を省略する。図９に例示されるように、保持容量Ｃｓ１およびＣｓ２から正極性および負極性の画素信号電圧Ｄ_i＋およびＤ_i−を読み出すトランジスタＴｒ５およびＴｒ６の出力であるソースと、画素表示部３０の画素駆動電極ＰＥとを接続しない構成とする。これにより、画素駆動電極ＰＥに対して正極性および負極性の画素信号電圧Ｄ_i＋およびＤ_i−が供給されず、画素表示部３０が無効の状態とされる。

この図９の構成によれば、画素回路１０の配線の１箇所のみの変更で、ダミー画素回路１１を構成できるので、画素部の製造が容易であると共に、ダミー画素回路１１の消費電流量を画素回路１０と同等にできる。なお、画素駆動電極ＰＥは、例えば周辺額縁領域と短絡させるとよい。また、図９の構成において、データ線３５ａおよび３５ｂを省略することも可能である。

図７に例示される構成によれば、複数行毎のグループに分割された画素部において、垂直走査方向の両端のグループがそれぞれダミー画素グループ４１とされ、画素部がこれら２のダミー画素グループ４１を含む（２＋ｈ）個のグループに分割される。画素部の垂直走査方向の一端のダミー画素グループ４１の途中の行から、他端のダミー画素グループ４１の途中の行までが、映像信号の有効表示領域に対応する有効表示画素部であって、通常の画素回路１０が配列される。

画素部の垂直走査方向の両端の外側に、それぞれ電流消費グループ４０が設けられる。図７では、電流消費グループ４０が画素部の垂直走査方向の両端側に１グループずつ設けられているように示されているが、実際には、画素部の垂直走査方向の両端側に、１または複数の電流消費グループ４０が設けられる。図７の例では、画素部の垂直走査方向の両端側に、それぞれ９段の電流消費グループ４０が設けられている。

なお、電流消費グループ４０は、液晶表示装置の実際のデバイスにおいて、画素部に隣接して配置する必要はない。すなわち、電流消費グループ４０は、正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−、ならびに、負荷特性制御信号Ｂが供給可能であれば、配置位置は限定されない。電流消費グループ４０は、画素部に隣接して配置してもよいし、画素部から離れた位置に配置してもよい。さらには、電流消費グループ４０を液晶表示装置外に配置してもよい。さらにまた、電流消費グループ４０は、図８の構成に限らず、例えば全ての画素回路がダミー画素回路１１からなるグループを設けて電流消費グループ４０とすることも考えられる。

図１０は、図７に示した各部の動作の例を示すタイムチャートである。図１０（ａ）は、各シフトレジスタ２０ａ、２０ｂおよび２０ｃに供給されるシフトクロックＳＣＫを示す。

図１０（ｂ）〜図１０（ｆ）は、正極性のゲート制御信号Ｓ＋と、当該正極性のゲート制御信号Ｓ＋がシフトクロックＳＣＫに従い順次シフトされた各正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ＋１０）を示す。

図１０（ｂ）は、シフトレジスタ２０ａに入力される、所定期間においてＨｉｇｈ状態とされた正極性のゲート制御信号Ｓ＋と、画素部の垂直走査方向の上端側の電流消費グループ４０に対して出力される各正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（９）とを示す。図１０（ｃ）および図１０（ｅ）は、画素部の垂直走査方向の上端および下端の各ダミー画素グループ４１に対してそれぞれ出力される各正極性のゲート制御信号Ｓ＋（１０）およびＳ＋（ｈ＋１）を示す。図１０（ｄ）は、有効表示画素部内の各グループ＃１〜＃ｈに対してそれぞれ出力される各正極性のゲート制御信号Ｓ＋（１１）〜Ｓ＋（ｈ）を示す。また、図１０（ｆ）は、画素部の垂直走査方向の下端側の電流消費グループ４０に対して出力される各正極性のゲート制御信号Ｓ＋（ｈ＋２）〜Ｓ＋（ｈ＋１０）を示す。

図１０（ｇ）〜図１０（ｋ）は、上述の図１０（ｂ）〜図１０（ｆ）の各正極性のゲート制御信号Ｓ＋に対応する、負極性のゲート制御信号Ｓ−と、当該正負性のゲート制御信号Ｓ−がシフトクロックＳＣＫに従い順次シフトされた各負極性のゲート制御信号Ｓ−（１）〜Ｓ＋（ｈ＋１０）を示す。

図１０（ｌ）〜図１０（ｐ）は、負荷特性制御信号Ｂと、当該負荷特性制御信号ＢがシフトクロックＳＣＫに従い順次シフトされた各負荷特性制御信号Ｂ（１）〜Ｂ（ｈ＋１０）を示す。図１０（ｌ）は、シフトレジスタ２０ｃに入力される負荷特性制御信号Ｂと、画素部の垂直走査方向の上端側の電流消費グループ４０に対して出力される各負荷特性制御信号Ｂ（１）〜Ｂ（９）とを示す。なお、負荷特性制御信号Ｂは、正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−のＨｉｇｈ状態の期間内でＨｉｇｈ状態とされた信号である。

図１０（ｍ）および図１０（ｏ）は、画素部の垂直走査方向の上端および下端の各ダミー画素グループ４１に対してそれぞれ出力される各負荷特性制御信号Ｂ（１０）およびＢ（ｈ＋１）を示す。図１０（ｎ）は、有効表示画素部内の各グループ＃１〜＃ｈに対してそれぞれ出力される各負荷特性制御信号Ｂ（１１）〜Ｂ（ｈ）を示す。また、図１０（ｐ）は、画素部の垂直走査方向の下端側の電流消費グループ４０に対して出力される負荷特性制御信号Ｂ（ｈ＋２）〜Ｂ（ｈ＋１０）を示す。

シフトレジスタ２０ａは、シフトクロックＳＣＫに同期して、入力された所定期間においてＨｉｇｈ状態とされたゲート制御信号Ｓ＋を、例えばシフトクロックＳＣＫの１クロックずつシフトさせて、各ゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ＋１０）を順次出力とする。したがって、画素部の上端側の電流消費グループ４０、画素部の上端のダミー画素グループ４１、有効表示画素部内のグループ＃１〜＃ｈ、画素部の下端のダミー画素グループ４１、ならびに、画素部の下端側の電流消費グループ４０のそれぞれに、シフトクロックＳＣＫの１クロック毎の時間差を持って順次Ｈｉｇｈ状態とされた各ゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ＋１０）が入力される。これは、シフトレジスタ２０ｂにおいても同様である。

また、シフトレジスタ２０ｃは、入力された負荷特性制御信号ＢをシフトクロックＳＣＫに従いシフトさせて、シフトレジスタ２０ａおよび２０ｂからそれぞれ出力される各ゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ＋１０）、ならびに、各ゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ＋１０）のＨｉｇｈ状態期間内でＨｉｇｈ状態の各負荷特性制御信号Ｂ（１）、Ｂ（２）、…、Ｂ（ｈ＋１０）を出力する。

先ず、画素部の垂直走査方向における上端側の９段の電流消費グループ４０のうち第１の電流消費グループ４０に対して、例えばＨｉｇｈ状態の正極性のゲート制御信号Ｓ＋（１）を入力する。それと共に、当該正極性のゲート制御信号Ｓ＋（１）のＨｉｇｈ状態の期間内に、当該第１の電流消費グループ４０に対してＨｉｇｈ状態の負荷特性制御信号Ｂ（１）を入力したものとする。この場合、トランジスタＴｒ１０およびＴｒ１３がオン状態となり、電流消費回路１２において１グループ分の電流が流れて電源電圧Ｖｄｄが変動する。次に、シフトクロックＳＣＫが１クロック分進むと、同様にして次段である第２の電流消費グループ４０に含まれる電流消費回路１２が動作して１グループ分の電流が流れ、第１の電流消費グループ４０において流れる電流と合わせて２グループ分の電流が流れ、この電流に応じて電源電圧Ｖｄｄが変動（低下）する。

なお、負極性のゲート制御信号Ｓ−（１）の動作については、上述の正極性のゲート制御信号Ｓ＋（１）と同様であるので、ここでの説明を省略する。

ここで、各ゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ＋１０）をシフトクロックＳＣＫの１クロックずつシフトさせて各グループに入力する場合、例えば正極性のゲート制御信号Ｓ＋のＨｉｇｈ状態期間のクロック数分だけ、各画素回路１０が同時にオン状態となる。そのため、電流消費グループ４０において電源電圧Ｖｄｄの変動を吸収するためには、この正極性のゲート制御信号Ｓ＋のＨｉｇｈ状態期間のクロック数分だけ電流消費グループ４０を配置する必要がある。図７の例では、９段の電流消費グループ４０が配置されている。

正極性のゲート制御信号Ｓ＋のＨｉｇｈ状態期間のクロック数分だけ電流消費グループ４０が動作した時点で、電源電圧Ｖｄｄが安定し、一定値となる。次に、１グループ分のダミー画素回路１１に対して、Ｈｉｇｈ状態の正極性のゲート制御信号Ｓ＋（１０）または負極性のゲート制御信号Ｓ−（１０）を入力すると共に、この信号のＨｉｇｈ状態の期間内に、Ｈｉｇｈ状態の負極特性制御信号Ｂ（１０）を入力する。

さらにその次に、有効表示画素部内の各グループ＃１〜＃ｈに対して、各正極性のゲート制御信号Ｓ＋（１１）〜Ｓ＋（ｈ）または各負極性のゲート制御信号Ｓ−（１１）〜Ｓ−（ｈ）を入力すると共に、これらの信号のＨｉｇｈ状態の期間内に、Ｈｉｇｈ状態の各負極特性制御信号Ｂ（１１）〜Ｂ（ｈ）を入力する。これにより、有効表示画素部内の各グループ＃１〜＃ｈの画素回路１０が駆動され、各グループ＃１〜＃ｈに対して電流が供給される。

この、有効表示画素部内の各グループ＃１〜＃ｈに電源電圧Ｖｄｄが供給されている時点では、電源電圧Ｖｄｄが既に安定状態となっている。そのため、電源電圧Ｖｄｄの差に起因する有効表示画素部における垂直走査方向の輝度ムラを抑制することができる。

画素部の最終行側においても、同様である。すなわち、有効表示画素部内において各グループ＃１〜＃ｈに対して入力される各正極性のゲート制御信号Ｓ＋（１１）〜Ｓ＋（ｈ）または各負極性のゲート制御信号Ｓ−（１１）〜Ｓ−（ｈ）と、各負極特性制御信号Ｂ（１１）〜Ｂ（ｈ）とが、１クロックずつシフトして順次Ｌｏｗ状態とされる。これにより、各グループ＃１〜＃ｈに対する電流の供給が順次停止される。

この時点において、画素部の垂直走査方向における下端側のダミー画素グループ４１と電流消費グループ４０とに入力される各正極性のゲート制御信号Ｓ＋（ｈ＋１）〜Ｓ＋（ｈ＋１０）または各負極性のゲート制御信号Ｓ−（ｈ＋１）〜Ｓ−（ｈ＋１０）と、各負極特性制御信号Ｂ（ｈ＋１）〜Ｂ（ｈ＋１０）とが１クロックずつシフトして順次Ｈｉｇｈ状態とされる。そのため、電源電圧Ｖｄｄは、安定状態を保っている。

そして、画素部の垂直走査方向における下端側のダミー画素グループ４１および各電流消費グループ４０に対して入力される各正極性のゲート制御信号Ｓ＋（ｈ＋１）〜Ｓ＋（ｈ＋１０）または各負極性のゲート制御信号Ｓ−（ｈ＋１）〜Ｓ−（ｈ＋１０）と、各負極特性制御信号Ｂ（ｈ＋１）〜Ｂ（ｈ＋１０）とが、１クロックずつシフトして順次Ｌｏｗ状態とされる。これにより、電源電圧Ｖｄｄが変動（上昇）する。

このように、本実施形態によれば、画素部における有効表示画素部を含む、垂直走査方向の先頭のグループ＃１に対する電流の供給の開始前に、電流消費グループ４０に対して電流の供給を行う。また、垂直走査方向の後端のグループ＃ｈに対する電流の供給の開始後に、電流消費グループ４０に対する電流の供給を開始するようにしている。

図１１は、本実施形態を実施した場合の画面の垂直走査方向の輝度ムラについて、既存技術による輝度ムラと比較して概略的に示す。図１１（ａ）は、図４を用いて説明した、既存技術による電源電圧Ｖｄｄおよび輝度ムラの例を示す。既存技術では、最初に画素部内のグループ＃１に対して入力される正極性のゲート制御信号Ｓ＋（１）および負極性のゲート制御信号Ｓ−（１）と、負極特性制御信号Ｂ（１）とをＨｉｇｈ状態とし、以降、画素部内のグループ＃２、＃３、…、＃ｈの順に、順次、各信号をＨｉｇｈ状態としている。そのため、画素部内において、垂直走査方向の上端側および下端側で電源電圧Ｖｄｄが変動し、画像５０ａおよび５０ｂにそれぞれ示されるように、画面内の上端側および下端側で輝度ムラが発生している。

図１１（ｂ）は、本実施形態による電源電圧Ｖｄｄおよび輝度ムラの例を示す。既存技術に対して、本実施形態では、最初に、画素部外の電流消費グループ４０に入力される各正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（９）および各負極性のゲート制御信号Ｓ−（１）〜Ｓ−（９）、ならびに、各負荷特性制御信号Ｂ（１）〜Ｂ（１０）を順次Ｈｉｇｈ状態とする。そして、電源電圧Ｖｄｄの変動が収まり電源電圧Ｖｄｄが安定化した後に、有効表示画素部内の各グループ＃１〜＃ｈに対して入力される各正極性のゲート制御信号Ｓ＋（１１）〜Ｓ＋（ｈ）または各負極性のゲート制御信号Ｓ−（１１）〜Ｓ−（ｈ）と、各負極特性制御信号Ｂ（１１）〜Ｂ（ｈ）とを順次Ｈｉｇｈ状態としている。電源電圧Ｖｄｄの変動が画面外で発生するため、画像５１に例示されるように、画面内の垂直走査方向における輝度ムラの発生が抑制される。

なお、上述では、電流消費グループ４０およびダミー画素グループ４１がそれぞれ画素部の垂直走査方向に対する上下端側に配置されるように説明したが、これはこの例に限定されない。すなわち、電流消費グループ４０およびダミー画素グループ４１を、画素部の垂直走査方向に対する上下端側のうち何れか一方にのみ配置してもよい。また、電流消費グループ４０を上下端側にそれぞれ配置して、ダミー画素グループ４１を上下端側の何れか一方に配置してもよいし、ダミー画素グループ４１を上下端側にそれぞれ配置し、電流消費グループ４０を上下端側の何れか一方に配置してもよい。

（実施形態に適用可能な、水平方向の駆動動作）
次に、実施形態に適用可能な、水平方向の駆動動作について説明する。図１２は、実施形態に係る液晶表示装置１の一例の構成を、水平ドライバ回路を中心に示す。

液晶表示装置１において、画素回路１０_1,1〜１０_m,nがマトリクス状に配置されて有効表示画素部が構成される。より詳細には、各画素回路１０_1,1〜１０_m,nは、正極性の画素信号電圧Ｄ₁＋〜Ｄ_m＋および負極性の画素信号電圧Ｄ₁−〜Ｄ_m−をそれぞれ供給する２系統毎のデータ線３５ａ₁〜３５ａ_mおよび３５ｂ₁〜３５ｂ_mと、走査パルスＧ₁〜Ｇ_nを供給する行走査線３１₁〜３５_nとの交差部にそれぞれ配置されている。

有効表示画素部に対して垂直走査方向の上下にダミー画素回路１１_1,1〜１１_m,1およびダミー画素回路１１_1,2〜１１_m,2が配置されて、有効表示画素部と共に画素部を構成する。また、電流消費回路１２₁および１２₂が画素部外に配置される。

なお、以下では、特に個体を区別する必要のない場合、画素回路１０_1,1〜１０_m,nを画素回路１０として、ダミー画素回路１１_1,1〜１１_m,1およびダミー画素回路１１_1,2〜１１_m,2をダミー画素回路１１として、また、電流消費回路１２₁および１２₂を電流消費回路１２として代表させて、それぞれ記述する。

各画素回路１０、ダミー画素回路１１および電流消費回路１２には、図示されない電源入力端子から供給された電源電圧ＶｄｄおよびＶｓｓが供給される。また、共通電圧入力端から共通電圧Ｖｃｏｍが入力され、基準レベルＶ_Rに対して、ゲート制御信号Ｓ＋およびＳ−のＨｉｇｈ状態の切り替えと同期して、ゲート制御信号Ｓ＋およびＳ−と逆相で反転されて各画素回路１０およびダミー画素回路１１に供給される。

極性切り替え制御回路２１ｂは、上述したシフトレジスタ２０ａ、２０ｂおよび２０ｃに対応する。すなわち、基準クロック２Ｋ−に基づきタイミング生成部２２で生成されたシフトクロックＳＣＫと、基準電流信号Ｂｕｆ−Ｃｕｒに基づき電流バイアス部２３で生成されるバイアス信号とが極性切り替え制御回路２１ｂに供給される。極性切り替え制御回路２１ｂは、これら供給された各信号に基づき、所定のタイミングおよび期間でＨｉｇｈ状態とされた正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−、ならびに、負荷特性制御信号Ｂを生成する。そして、生成したこれらの信号を、グループ毎に、シフトクロックＳＣＫに従いシフトさせ、垂直走査方向に時間差を持たせて出力する。

グループ毎に正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−、ならびに、負荷特性制御信号Ｂのタイミングをシフトされた各信号は、それぞれグループが対応する各画素回路１０、各ダミー画素回路１１および各電流消費回路１２に対して、配線３４ａ₁、３４ａ₂、…、配線３４ｂ₁、３４ｂ₂、…、ならびに、配線３３₁、３３₂、…をそれぞれ介して供給される。

垂直シフトレジスタ／レベルシフタ２１ａに対して、垂直走査の開始を示す信号ＶＳＴと、垂直走査のタイミングを制御する垂直クロックＶＣＫ１およびＶＣＫ２と、制御信号ＵＤ＿ＣＴＬとが供給される。さらに、図示は省略するが、水平同期信号ＨＤおよび水平クロックＨＣＫも、垂直シフトレジスタ／レベルシフタ２１ａに供給される。垂直シフトレジスタ／レベルシフタ２１ａは、供給された各信号に基づき、各走査パルスＧ₁〜Ｇ_nを生成し、1垂直走査周期で順次出力して、行走査線３１₁〜３１_nを介して各画素回路１０に供給する。

一方、水平シフトレジスタ２７、１ラインラッチ部２６、コンパレータ２５および階調カウンタ２８は、水平ドライバ回路を構成する。水平ドライバ回路は、アナログスイッチ２４と共にデータ線駆動回路を構成し、各画素毎の正極性の画素信号電圧Ｄ_i＋と、負極性の画素信号電圧Ｄ_i−とをそれぞれ生成して、各画素回路１０に供給する。なお、図１２では、コンパレータ２５が１の構成として示されているが、実際には、コンパレータ２５は、画素回路１０の各列毎に設けられる。

アナログスイッチ２４は、正極性の画素信号電圧Ｄ_i＋および負極性の画素信号電圧Ｄ_i−のための一対のスイッチ２４_iをｍ個、有する。各スイッチ２４₁〜２４_mの一方（正極性の画素信号電圧Ｄ_i＋に対応）に対して、正極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）がそれぞれ供給される。また、各スイッチ２４₁〜２４_mの他方（負極性の画素信号電圧Ｄ_i−に対応）に対して、負極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）がそれぞれ供給される。

階調カウンタ２８は、クロックＣｏｕｎｔ＿ＣＫをカウントして、複数の階調値が水平走査期間内で最小値から最大値まで段階的に変換する基準階調データＣ−ｏｕｔを水平走査期間毎に出力する。この基準階調データＣ−ｏｕｔは、コンパレータ２５に供給される。階調カウンタ２８は、信号Ｃｏｕｎｔ＿Ｒｅｓｅｔにより、水平走査期間毎にカウント値をリセットされる。

水平シフトレジスタ２７に対して、水平クロックＨＣＫが供給されると共に、画素信号Ｄ_xが水平クロックＨＣＫに同期的に、画素順次に供給される。１ラインラッチ部２６は、水平シフトレジスタ２７に供給された画素信号Ｄ_xを、１ライン分、ラッチする。ラッチされた１ライン分の画素信号Ｄ₁〜Ｄ_mは、信号Ｈ＿ＲＥＧ−ＳＥＴに従い１ラインラッチ部２６から出力され、コンパレータ２５に供給される。

コンパレータ２５は、１ラインラッチ部２６から供給された画素信号Ｄ₁〜Ｄ_mのそれぞれと、階調カウンタ２８から供給された基準階調データＣ−ｏｕｔの値（階調値）とを比較し、両者が一致したタイミングでそれぞれ一致パルスを生成する。各一致パルスは、アナログスイッチ２４の各スイッチ２４₁〜２４_mの制御信号として、アナログスイッチ２４に対して出力される。

各スイッチ２４₁〜２４_mは、後述する信号ＳＷ−Ｓｔａｒｔに従い水平走査期間の開始時点で一斉にオン状態とされ、コンパレータ２５から一致パルスが供給された時点でオフとされる。これにより、正極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）および、負極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）がサンプリングされ、画素信号Ｄ_i＋およびＤ_i−として各画素回路１０_1,1〜１０_m,nに供給される。

図１３は、図１２の水平ドライバ回路の動作を説明するための一例のタイミングチャートを示す。図１３において、図１３（ａ）は、水平同期信号ＨＤ、図１３（ｂ）は、画素ＤＡＴＡ、図１３（ｃ）は、水平クロックＨＣＫを示す。また、図１３（ｄ）は、図１３（ｂ）の画素データＤＡＴＡの１ライン分が１ラインラッチ部２６に保持された状態を示す。

図１３（ｅ）は、階調カウンタ２８に供給するクロックＣｏｕｎｔ＿ＣＫ、図１３（ｆ）は、階調カウンタ２８から出力される基準階調データＣ−ｏｕｔを示す。この例では、図１３（ｆ）の図中の数値が階調値を示している。基準階調データＣ−ｏｕｔは、水平同期信号ＨＤと同期した信号Ｃｏｕｎｔ＿Ｒｅｓｅｔ（図示しない）でリセットされ、次の水平周期で再び階調値「０」からカウントが行われる。

図１３（ｇ）は、水平同期信号ＨＤに同期してＨｉｇｈ状態となる信号ＳＷ−Ｓｔａｒｔを示す。上述したように、信号ＳＷ−ＳｔａｒｔがＨｉｇｈ状態となると、アナログスイッチ２４の各スイッチ２４₁〜２４_mが一斉にオン状態となる。

図１３（ｈ）に示される波形ＳＰは、階調レベルに対応した画素列の各スイッチ２４₁〜２４_mの開閉タイミングを示す。この例では、階調レベル「ｋ」の画素データＤＡＴＡに対応た開閉タイミングを、波形ＳＰ（ｋ）として示している。この波形ＳＰの立ち下がりに応じてアナログスイッチ２４の各スイッチ２４₁〜２４_mがオン状態となり、図１３（ｉ）および図１３（ｊ）にそれぞれ示されるように、時点Ｐおよび時点Ｑでそれぞれ正極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）および、負極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）がサンプリングされ、画素信号Ｄ_i＋およびＤ_i−として各画素回路１０_1,1〜１０_m,nに供給される。

（実施形態の第１の変形例）
次に、実施形態の第１の変形例について説明する。上述の実施形態では、画素部の垂直走査方向の上端側および下端側に、電流消費グループ４０およびダミー画素グループ４１をそれぞれ配していたが、これはこの例に限定されない。本第１の変形例では、図１４に例示されるように、画素部の垂直走査方向の上端側および下端側に電流消費グループ４０のみを配置する。

例えば、映像信号による有効表示領域のライン数が、画素部を分割したグループに含まれる行数の整数倍である場合、当該有効表示領域の端部のラインを含むグループにおいて、表示に寄与しない余りの行は、発生しない。このような場合には、本第１の変形例のように、ダミー画素グループ４１を省略することができる。

（実施形態の第２の変形例）
次に、実施形態の第２の変形例について説明する。本第２の変形例では、図１５に例示されるように、画素部の垂直走査方向の上端側および下端側に電流消費グループ４０を配置せず、ダミー画素グループ４１のみを配置する。例えば、画素部内のグループ＃１〜＃ｈに対して入力される正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）および負極性のゲート制御信号Ｓ−（１）〜Ｓ−（ｈ）と、負極特性制御信号Ｂ（１）〜Ｂ（ｈ）とを順次Ｈｉｇｈ状態とした場合の、画素部内における垂直走査方向の上端側および下端側での電源電圧Ｖｄｄの変動が比較的小さい場合には、本第２の変形例のような構成としてもよい。

１ 液晶表示装置
１０，１０’ 画素回路
１１ ダミー画素回路
１２ 電流消費回路
２０ａ，２０ｂ，２０ｃ シフトレジスタ
２１ａ 垂直シフトレジスタ／レベルシフタ
２１ｂ 極性切り替え制御回路
２４ アナログスイッチ
２５ コンパレータ
２６ １ラインラッチ部
２７ 水平シフトレジスタ
２８ 階調カウンタ
３０ 画素表示部
４０ 電流消費グループ
４１ ダミー画素グループ

Claims (4)

1. 画素駆動電極に供給される駆動電圧で駆動される液晶表示体を備える画素回路がマトリクス状に配列される画素部を有する液晶表示装置であって、
   前記画素回路は、
   電流源から供給される電流によって駆動される、第１の信号保持手段に保持される正極性の映像信号電圧が入力される第１のバッファ手段と、該電流源から供給される電流によって駆動される、第２の信号保持手段に保持される負極性の映像信号電圧が入力される第２のバッファ手段と、前記第１のバッファ手段から出力される前記正極性の映像信号電圧と、前記第２のバッファ手段から出力される前記負極性の映像信号電圧とを切り替えて前記駆動電圧として前記画素駆動電極に供給するスイッチング手段と
   を備え、
   前記画素部が、前記マトリクスの連続する複数行によるグループに分割され、
   前記画素部と隣接しない位置に配置され、前記電流源からの電流を消費する第１の電流消費手段と、
   前記画素部と隣接しない位置に配置され、前記電流源からの電流を消費する第２の電流消費手段と、
   前記グループに含まれる前記画素回路の前記第１のバッファ手段および前記第２のバッファ手段に対する前記電流源からの電流を、該グループ単位で、垂直走査方向に沿った順序に予め定められた時間差を持たせて順次供給し、
   前記第１の電流消費手段に対して、前記画素部における映像信号の有効表示領域を含む、垂直走査方向の先頭の前記グループに対する前記電流源からの電流の供給の開始前に、該電流源から電流を供給し、
   前記第２の電流消費手段に対して、前記有効表示領域を含む、垂直走査方向の後端の前記グループに対する前記電流源からの電流の供給の開始後に、該電流源から電流を供給する電流供給制御手段と
   を有する
   ことを特徴とする液晶表示装置。
2. 前記第１の電流消費手段および前記第２の電流消費手段は、それぞれソースフォロワ・バッファ回路である
   ことを特徴とする請求項１に記載の液晶表示装置。
3. 前記画素部において前記有効表示領域を含む、垂直走査方向の先頭および後端の前記グループは、該有効表示領域に対して垂直走査方向での外側に、前記画素回路において前記スイッチング手段と前記画素駆動電極とを接続しない構成としたダミー画素回路が設けられる
   ことを特徴とする請求項１または請求項２に記載の液晶表示装置。
4. 前記電流供給制御手段は、
   前記第１の電流消費手段から、前記ダミー画素回路を含む、前記画素部における前記垂直走査方向の先頭のグループの順に、前記電流源からの電源を供給し、
   前記ダミー画素回路を含む、前記画素部における前記垂直走査方向の後端のグループから、前記第２の電流消費手段の順に、前記電流源からの電源を供給する
   ことを特徴とする請求項３に記載の液晶表示装置。

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