JP5825188B2 - 液晶表示装置 - Google Patents

Description

本発明は、アクティブマトリクス型の液晶表示装置に関する。

近年、プロジェクタ装置やプロジェクションテレビジョンには、画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極と、液晶層と、マトリクス状に配置された反射電極と、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。

アクティブマトリクス型の液晶表示パネルは、基本的には、複数のデータ線および行走査線が互いに直交する方向に形成され、各データ線および各行走査線の交差部に対してそれぞれ画素回路が形成されて、画素部が構成される。画素回路は、例えば画素選択トランジスタＴｒにおいて、ゲートおよびドレインに対してそれぞれ行走査線およびデータ線が接続され、ソースが信号保持容量の一端に接続されると共に、画素駆動電極に接続される。そして、画素駆動電極と、対向する画素部全体で共通の共通電極との間に、画素表示部を形成する液晶表示体を挟んで、画素回路が構成される。駆動する画素駆動電極に接続されて構成される。画素回路は、データ線から供給される映像信号に応じて１画素の表示を行う。

ところで、このような従来のアクティブマトリクス型液晶表示パネルにおいて、静止画像を長時間表示することで表示画像にその履歴が残る、所謂「焼き付き現象」が発生することが知られている。この焼き付き現象は、液晶表示体や液晶表示体において液晶分子を所定の方向に揃えるための配向膜、ならびに、それらの界面吸着などに起因する残留電荷成分が支配的であり、液晶表示素子の交流駆動周波数が低い領域では、残留電荷が発生し易く、その影響による焼き付き現象が発生し易い。

このような焼き付き防止などの、液晶表示素子の信頼性を高める方法の一つとして、より高い周波数で液晶表示素子を交流駆動する方法がある。しかしながら、画素への書き込み時間などの制約から、対向電極電圧に対して正極性側の電圧を持つ映像信号と、負極性側の電圧を持つ映像信号とを交互に高速に書き込むことが困難であった。そのため、従来は、交流駆動は、フレーム周波数あるいはフレーム周波数の２倍程度の周波数でしか行われていないのが一般的であった。

液晶表示素子の信頼性を高めるため、特許文献１では、アナログ駆動型の液晶表示装置において、正と負の極性に相当する２種類の電圧を各画素内に持つことで、フレーム周波数の数１０倍のレートで極性反転させるようにした液晶表示装置、液晶表示装置の駆動回路及び液晶表示装置の駆動方法について提案されている。

すなわち、特許文献１では、正極性側の電圧とされた映像信号を保持する正極性側の保持容量と、負極性側の電圧とされた映像信号を保持する負極性側の保持容量とを画素回路内に持ち、これら正極性側および負極性側の保持容量に保持された信号電圧を交互に読み出すことで、液晶表示素子のより高速な交流駆動が可能となる。また、液晶表示素子の高速な交流駆動が可能となることで、液晶表示素子のばらつきの許容度を高めると共に生産性を向上させることができる。

ここで、一般的には、液晶表示装置に電源を供給する電源部には、電源供給能力に制限が存在する。そのため、正極性側および負極性側の保持容量に保持された信号電圧を画素駆動電極に転送する際に、画素部の全画素が同時にオン状態となってしまうと、各画素回路において画素電圧の振幅低減が発生したり、瞬時過大電流が発生する可能性がある。これらは、液晶表示装置における表示品質の劣化や、誤動作などを引き起こす要因となるおそれがある。

そこで、特許文献１では、保持容量に保持された信号電圧の画素駆動電極に対する転送を、垂直走査方向について時間差を持たせて行っている。より具体的には、画素部を、画素の複数行すなわち複数ラインからなるグループに分割し、保持容量に保持された信号電圧の画素駆動電極に対する転送を、グループ毎に少しずつタイミングをずらしながら行う。これにより、画素電圧の振幅低減を抑制することができると共に、瞬時過大電流を低減することができる。

ところが、特許文献１による、グループ毎にタイミングをずらして、時間差を持たせて信号保持容量の保持電圧を画素駆動電極に対して転送する場合、グループの境界の上下で電位が異なる状態が発生する。そのため、グループの境界部分において、隣接配線の干渉ノイズなどの原因により表示画像に不具合が発生することがある。

特許文献２には、極性反転に関係する駆動パルスのタイミングを最適化することで隣接配線の干渉ノイズを低減し、高品質な表示画像を実現する方法が提案されている。すなわち、特許文献２では、画素駆動電極の極性反転を行うために転送される極性切り替えパルスを、正極性映像信号および負極性映像信号の水平ブランキング期間内で転送するようにしている。

特開２００９−２２３２８９号公報 特開２０１１−０２８１５９号公報

しかしながら、特許文献２の方法では、映像信号のフレームレートが増大した場合に、水平ブランキング期間内だけでは極性切り替えパルスの転送時間が確保できないおそれがあるという問題点があった。極性切り替えパルスの転送時間が確保できない場合、画素に対して正極性映像信号や負極性映像信号を正しく書き込むことができず、正しい階調特性が実現できないことになる。

本発明は、上記に鑑みてなされたものであって、液晶表示素子をより高速に交流駆動する際の表示画質を向上させることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、液晶表示体および画素駆動電極を含む画素表示部をそれぞれ含む複数の画素回路がマトリクス状に配列された画素部を備えた液晶表示装置であって、画素部は、マトリクスの連続する複数行によるグループに分割され、画素回路は、少なくとも、水平有効期間内の予め定められた期間中、正極性の映像信号が保持される第１信号保持手段と、少なくとも予め定められた期間中、負極性の映像信号が保持される第２信号保持手段と、第１信号保持手段に保持された正極性の映像信号に応じた電圧と、第２信号保持手段に保持された負極性の映像信号に応じた電圧とを、極性切り替えパルスに従い切り替えて画素駆動電極に印加するスイッチング手段とを備え、極性切り替えパルスをグループ単位で順次シフトさせて各グループに属するスイッチング手段に入力する動作を、予め定められた期間の全域に亘って行うスイッチング制御手段を有することを特徴とする。

本発明によれば、液晶表示素子をより高速に交流駆動する際の表示画質を向上させることができるという効果を奏する。

図１は、アクティブマトリクス型による液晶表示パネル部の基本構成の例を示すブロック図である。 図２は、画素回路の一例の構成を示す回路図である。 図３は、実施形態に適用可能な画素回路の一例の構成を示す回路図である。 図４は、実施形態に適用可能な画素回路の別の例の構成を示す回路図である。 図５は、実施形態に係る液晶表示装置の一例の構成を、水平ドライバ回路を中心に示すブロック図である。 図６は、水平ドライバ回路の動作を説明するための一例のタイミングチャートである。 図７は、既存技術による液晶表示装置の一例の構成を概略的に示すブロック図である。 図８は、既存技術による液晶表示装置の各部の動作の例を示すタイムチャートである。 図９は、既存技術による液晶表示装置における各信号と水平同期信号との関係の例を示す略線図である。 図１０は、各グループの境界部分で表示上の不具合が発生することを説明するための略線図である。 図１１は、実施形態による画素回路の一例の駆動方法を説明するためのタイムチャートである。 図１２は、グループ＃１の各画素回路における駆動電圧ＶＰＥの一例の変化を示す略線図である。 図１３は、実施形態による液晶表示装置における各信号と水平同期信号との関係の例を示す略線図である。 図１４は、実施形態による液晶表示装置における各信号と水平同期信号との関係の例を示す略線図である。

以下に添付図面を参照して、液晶表示装置の実施形態を詳細に説明する。実施形態の説明に先んじて、理解を容易とするために、既存技術による液晶表示装置の例について説明する。

（既存技術による液晶表示装置）
図１は、既存技術による、ＬＣＯＳ型の液晶表示装置に適用可能なアクティブマトリクス型による液晶表示パネル部１００の基本構成の例を示す。液晶表示パネル部１００は、データ線駆動回路１１０と、垂直シフトレジスタ回路１１１と、画素部１１２とを有する。画素部１１２は、映像信号による映像が表示される画面を構成する部分であって、複数の画素部データ線Ｄ₁、Ｄ₂、…、Ｄ_mおよび行走査線Ｇ₁、Ｇ₂、…、Ｇ_nが互いに直交する方向に形成され、各交差部に対し、画素回路１３０_1,1、１３０_2,1、…、１３０_m,1、…、１３０_m,nが形成されている。

図２は、画素回路１３０の一例の構成を示す。画素選択トランジスタＴｒにおいて、ゲートが行走査線Ｇに接続され、ドレインが画素部データ線Ｄに接続される。画素選択トランジスタＴｒのソースは、信号保持容量Ｃｓの一端に接続されると共に、画素表示部１３１の画素駆動電極ＰＥに接続される。画素表示部１３１は、画素駆動電極ＰＥと、固定電圧Ｖｃｏｍに接続される共通電極ＣＥとで液晶表示体ＬＣＭを挟んで構成される。画素表示部１３１は、映像信号による１画素の表示を行う。

画素部データ線Ｄに映像信号を供給し、行走査線Ｇをオンとすることで、映像信号が画素選択トランジスタＴｒを介して信号保持容量Ｃｓに蓄積され、信号保持容量Ｃｓから画素駆動電極ＰＥに対して、映像信号に従った電圧が転送される。画素駆動電極ＰＥと固定電圧Ｖｃｏｍとの電位差によって液晶表示体ＬＣＭが駆動され、液晶表示体ＬＣＭの光変調率が制御されて映像としての表示がなされる。

図１の説明に戻り、データ線駆動回路１１０は、水平シフトレジスタ回路１２０と、画素部１１２に配される各画素回路１３０_1,1、１３０_2,1、…、１３０_m,1、…、１３０_m,nに接続される各画素部データ線Ｄ₁、Ｄ₂、…、Ｄ_m毎に設けられるスイッチ１２１₁、１２１₂、…、１２１_mとを有する。

デジタル映像信号が映像信号処理回路１５０で所定の映像処理を施された後、フレームメモリ１５１に一旦格納される。デジタル映像信号は、フレームメモリ１５１からライン毎に読み出され、極性反転処理回路１５２において例えば１フレーム周期毎に極性が反転され、Ｄ／Ａ変換部１５３でアナログ映像信号に変換されてバッファアンプ１５４を介してデータ線駆動回路１１０に供給される。このアナログ映像信号は、データ線駆動回路１１０において、それぞれ水平シフトレジスタ回路１２０にオン／オフを制御されるスイッチ１２１₁、１２１₂、…、１２１_mに供給される。

垂直シフトレジスタ回路１１１は、タイミング制御回路１４０から垂直クロックＶＣＫおよび垂直走査開始信号ＶＳＴが供給され、垂直走査開始信号ＶＳＴをトリガとして、垂直クロックＶＣＫに従い各行走査線Ｇ₁、Ｇ₂、…、Ｇ_nを順次選択する。水平シフトレジスタ回路１２０は、タイミング制御回路１４０から水平クロックＨＣＫおよび水平走査開始信号ＨＳＴが供給され、水平走査開始信号ＨＳＴをトリガとして、水平クロックＨＣＫに従い各スイッチ１２１₁、１２１₂、…、１２１_mを順次オンにする。

垂直シフトレジスタ回路１１１で選択された行走査線Ｇ_yに接続される各画素回路１３０_1,y、１３０_2,y、…、１３０_m,yに対して順次アナログ映像信号が供給される。各画素回路１３０_1,y、１３０_2,y、…、１３０_m,yにおいて、供給されたアナログ映像信号が信号保持容量Ｃｓに保持されて、画素表示部１３１が駆動され、１ライン分の映像が表示される。

（実施形態に適用可能な既存技術）
次に、実施形態に適用可能な既存技術について説明する。図３は、本実施形態に適用可能な既存技術による画素回路１０の一例の構成を示す。画素回路１０は、画素表示部３０と、保持容量Ｃｓ１およびＣｓ２と、スイッチング用のトランジスタＴｒ１、Ｔｒ２、Ｔｒ５およびＴｒ６と、正極性側のバッファ回路を構成するトランジスタＴｒ３およびＴｒ７と、負極性側のバッファ回路を構成するトランジスタＴｒ４およびＴｒ８とを有する。

画素表示部３０は、液晶表示体ＬＣＭを画素駆動電極ＰＥおよび共通電極ＣＥによって挟んで構成される。共通電極ＣＥは、共通電源Ｖｃｏｍに接続される。

スイッチング用のトランジスタＴｒ１およびＴｒ２は、正極性側の画素信号電圧Ｄ_i＋が供給されるデータ線３５ａと、負極性側の画素信号電圧Ｄ_i−が供給されるデータ線３５ｂとがそれぞれドレインに接続されると共に、走査パルスＧ_jが供給される行走査線３１がそれぞれゲートに接続される。また、トランジスタＴｒ１およびＴｒ２のソースには、それぞれ保持容量Ｃｓ１およびＣｓ２が接続される。トランジスタＴｒ１およびＴｒ２は、行走査線３１から走査パルスＧ_jが供給されると同時にオン状態となり、データ線３５ａおよび３５ｂを介して供給される正極性および負極性の画素信号電圧Ｄ_i＋およびＤ_i−が、それぞれ保持容量Ｃｓ１およびＣｓ２に蓄積される。

トランジスタＴｒ３およびＴｒ７は、正極性側のソースフォロワ・バッファ３２ａを構成し、トランジスタＴｒ４およびＴｒ８は、負極性側のソースフォロワ・バッファ３２ｂを構成する。それぞれ、トランジスタＴｒ３およびＴｒ４が信号入力トランジスタ、トランジスタＴｒ７およびＴｒ８がそれぞれ定電流源負荷として機能する。ソースフォロワ・バッファ３２ａおよび３２ｂは、電源電圧Ｖｄｄにて駆動される。

ソースフォロワ・バッファ３２ａおよび３２ｂにおいて、定電流源負荷のトランジスタＴｒ７およびＴｒ８のゲートが、それぞれ負荷特性制御信号Ｂが供給される配線３３に接続される。この配線３３には、当該画素回路１０と同一行に配列される他の画素回路におけるバッファ回路の定電流源負荷トランジスタのゲートにも、共通して接続され、これらの定電流源負荷のバイアス制御が可能とされている。

ここで、トランジスタＴｒ７およびＴｒ８にＭＯＳ(Metal-Oxide Semiconductor)型の電界効果トランジスタを用いた場合、ソースフォロワの入力抵抗が略無限大となる。そのため、保持容量Ｃｓ１およびＣｓ２の蓄積電荷のリークが抑制され、保持容量Ｃｓ１およびＣｓ２の蓄積電荷は、１垂直走査期間後に画素信号電圧が新たに書き込まれるまで保持される。

トランジスタＴｒ５およびＴｒ６は、それぞれソースフォロワ・バッファ３２ａおよび３２ｂの出力が入力ドレインに供給され、ソースが画素表示部３０の画素駆動電極ＰＥに接続される。トランジスタＴｒ５およびＴｒ６のゲートが、それぞれ正極性側のゲート制御信号Ｓ＋および負極性側のゲート制御信号Ｓ−が供給される配線３４ａおよび３４ｂに接続される。これら配線３４ａおよび３４ｂは、それぞれ当該画素回路１０と同一行に配列される他の画素回路における、ソースが画素駆動電極ＰＥに接続されるトランジスタのゲートにも、共通して接続され、これらのトランジスタのオン／オフ制御が可能とされている。

配線３４ａおよび３４ｂに対して、交互にゲート制御信号Ｓ＋およびＳ−を送信することにより、トランジスタＴｒ５およびＴｒ６を交互にオン状態とする。これにより、保持容量Ｃｓ１およびＣｓ２から正極性および負極性の画素信号電圧を交互に読み出して、正極性および負極性に反転する液晶駆動信号（画素信号電圧）を画素駆動電極ＰＥに供給することができる。

また、配線３３に供給される負荷特性制御信号Ｂをオン／オフ制御することで、保持容量Ｃｓ１およびＣｓ２からの読み出しのオン／オフを制御することができる。

このように構成された画素回路１０がマトリクス状に配されて、映像信号による映像を表示するための画素部が構成される。画素部におけるマトリクスの行方向が映像の水平方向となり、各行が映像信号による各ラインとなる。また、当該マトリクスの列方向が映像の垂直方向となり、一定の垂直走査周期で各ラインを垂直方向に順に走査することで、１フレームの映像が表示される。

ところで、１画素回路１０当たりのソースフォロワ・バッファ３２ａまたは３２ｂの定常的な回路電流が例えば１μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では、多大な消費電流となってしまう。一例として、フルハイビジョンの略２００万画素（１９２０画素×１０８０ライン）の液晶表示装置では、消費電流が略２Ａにも達する見積もりとなる。

そこで、ソースフォロワ・バッファ３２ａおよび３２ｂの定電流源負荷のトランジスタＴｒ７およびＴｒ８は、この画素回路１０が用いられる液晶表示装置全体での消費電流を考慮して、常時アクティブにせず、極性切り替えスイッチ用のトランジスタＴｒ５およびＴｒ６の導通期間内における限られた期間でのみアクティブになるように制御を行う。

より具体的には、定電流源負荷のトランジスタＴｒ７およびＴｒ８に対するゲートバイアスである負荷特性制御信号Ｂのハイ(High)期間を、ゲート制御信号Ｓ＋およびＳ−のハイ期間内に制限して画素電極電圧ＶＰＥを画素駆動電極ＰＥに供給する。そして、画素表示部３０が目標レベルまで充放電された時点で、負荷特性制御信号Ｂをロー(Low)状態として、ソースフォロワ・バッファ３２ａおよび３２ｂの電流を停止させる。これにより、全画素にソースフォロワ・バッファ３２ａおよび３２ｂを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。

図４は、本実施形態に適用可能な画素回路１０’の別の例の構成を示す。なお、図４において、上述の図３と共通する部分には同一の符号を付して、詳細な説明を省略する。図４に示される画素回路１０’は、上述の画素回路１０に対して、ソースフォロワ・バッファ３２ａおよび３２ｂにおいて定電流源負荷を構成するトランジスタＴｒ７およびＴｒ８を共通のトランジスタＴｒ７’として、スイッチ回路Ｔｒ５およびＴｒ６の後段すなわち画素駆動電極ＰＥに接続している。すなわち、トランジスタＴｒ７’は、正極性および負極性のソースフォロワ・バッファ３２ａおよび３２ｂに共通する電流源負荷として機能する。

この図４の構成によれば、図３に示した画素回路１０の構成に対してトランジスタ素子数が１個少なくて済むと共に、同一画素回路１０’内での正極性および負極性のソースフォロワ・バッファの負荷ばらつきを要因とした正負極間での特性差を抑制できる。なお、以下では、特に記載のない限り、図３に示した画素回路１０を用いるものとする。

（実施形態に適用可能な、水平方向の駆動動作）
次に、実施形態に適用可能な、水平方向の駆動動作について説明する。図５は、実施形態に係る液晶表示装置１の一例の構成を、水平ドライバ回路を中心に示す。

液晶表示装置１において、画素回路１０_1,1〜１０_m,nがマトリクス状に配置されて有効表示画素部が構成される。より詳細には、各画素回路１０_1,1〜１０_m,nは、正極性の画素信号電圧Ｄ₁＋〜Ｄ_m＋および負極性の画素信号電圧Ｄ₁−〜Ｄ_m−をそれぞれ供給する２系統毎のデータ線３５ａ₁〜３５ａ_mおよび３５ｂ₁〜３５ｂ_mと、走査パルスＧ₁〜Ｇ_nを供給する行走査線３１₁〜３１_nとの交差部にそれぞれ配置されている。

なお、以下では、特に個体を区別する必要のない場合、画素回路１０_1,1〜１０_m,nを画素回路１０として代表させて記述する。

各画素回路１０には、図示されない電源入力端子から供給された電源電圧ＶｄｄおよびＶｓｓが供給される。また、共通電圧入力端から共通電圧Ｖｃｏｍが入力され、基準レベルＶ_Rに対して、ゲート制御信号Ｓ＋およびＳ−のハイ状態の切り替えと同期して、ゲート制御信号Ｓ＋およびＳ−と逆相で反転されて各画素回路１０に供給される。

極性切り替え制御回路２１ｂに対して、基準クロック２Ｋ−に基づきタイミング生成部２２で生成されたシフトクロックＳＣＫと、基準電流信号Ｂｕｆ−Ｃｕｒに基づき電流バイアス部２３で生成されるバイアス信号とが供給される。極性切り替え制御回路２１ｂは、これら供給された各信号に基づき、所定のタイミングおよび期間でハイ状態とされた正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−、ならびに、負荷特性制御信号Ｂを生成する。そして、生成したこれらの信号を、グループ毎に、シフトクロックＳＣＫに従いシフトさせ、垂直走査方向に時間差を持たせて出力する。

グループ毎に正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−、ならびに、負荷特性制御信号Ｂのタイミングをシフトされた各信号は、それぞれグループが対応する各画素回路１０に対して、配線３４ａ₁〜３４ａ_n、配線３４ｂ₁〜３４ｂ_n、ならびに、配線３３₁〜３３_nをそれぞれ介して供給される。なお、信号Ｓ＋、Ｓ−およびＢのタイミングのシフトについては、後述する。

垂直シフトレジスタ／レベルシフタ２１ａに対して、垂直走査の開始を示す信号ＶＳＴと、垂直走査のタイミングを制御する垂直クロックＶＣＫ１およびＶＣＫ２と、制御信号ＵＤ＿ＣＴＬとが供給される。さらに、図示は省略するが、水平同期信号ＨＤおよび水平クロックＨＣＫも、垂直シフトレジスタ／レベルシフタ２１ａに供給される。垂直シフトレジスタ／レベルシフタ２１ａは、供給された各信号に基づき、各走査パルスＧ₁〜Ｇ_nを生成し、１垂直走査周期で順次出力して、行走査線３１₁〜３１_nを介して各画素回路１０に供給する。

一方、水平シフトレジスタ２７、１ラインラッチ部２６、コンパレータ２５および階調カウンタ２８は、水平ドライバ回路を構成する。水平ドライバ回路は、アナログスイッチ２４と共にデータ線駆動回路を構成し、各画素毎の正極性の画素信号電圧Ｄ_i＋と、負極性の画素信号電圧Ｄ_i−とをそれぞれ生成して、各画素回路１０に供給する。なお、図５では、コンパレータ２５が１の構成として示されているが、実際には、コンパレータ２５は、画素回路１０の各列毎に設けられる。

アナログスイッチ２４は、正極性の画素信号電圧Ｄ_i＋および負極性の画素信号電圧Ｄ_i−のための一対のスイッチ２４_iをｍ個、有する。各スイッチ２４₁〜２４_mの一方（正極性の画素信号電圧Ｄ_i＋に対応）に対して、正極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）がそれぞれ供給される。また、各スイッチ２４₁〜２４_mの他方（負極性の画素信号電圧Ｄ_i−に対応）に対して、負極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）がそれぞれ供給される。

基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）は、水平走査期間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する、周期的な掃引信号である。同様に、基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）は、水平走査期間周期で映像の黒レベルから白レベルにレベルが減少する方向に変化する、周期的な掃引信号である。基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）および基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）は、デジタル映像信号をアナログ映像信号に変換し、正極性用データ線３５ａ₁、…、３５ａ_mおよび負極性用データ線３５ｂ₁、…、３５ｂ_mに供給するために用いられる。

階調カウンタ２８は、クロックＣｏｕｎｔ＿ＣＫをカウントして、複数の階調値が水平走査期間内で最小値から最大値まで段階的に変換する基準階調データＣ−ｏｕｔを水平走査期間毎に出力する。この基準階調データＣ−ｏｕｔは、コンパレータ２５に供給される。階調カウンタ２８は、信号Ｃｏｕｎｔ＿Ｒｅｓｅｔにより、水平走査期間毎にカウント値をリセットされる。

水平シフトレジスタ２７に対して、水平クロックＨＣＫが供給されると共に、画素信号Ｄ_xが水平クロックＨＣＫに同期的に、画素順次に供給される。１ラインラッチ部２６は、水平シフトレジスタ２７に供給された画素信号Ｄ_xを、１ライン分、ラッチする。ラッチされた１ライン分の画素信号Ｄ₁〜Ｄ_mは、信号Ｈ＿ＲＥＧ−ＳＥＴに従い１ラインラッチ部２６から出力され、コンパレータ２５に供給される。

コンパレータ２５は、１ラインラッチ部２６から供給された画素信号Ｄ₁〜Ｄ_mのそれぞれと、階調カウンタ２８から供給された基準階調データＣ−ｏｕｔの値（階調値）とを比較し、両者が一致したタイミングでそれぞれ一致パルスを生成する。各一致パルスは、アナログスイッチ２４の各スイッチ２４₁〜２４_mの制御信号として、アナログスイッチ２４に対して出力される。

各スイッチ２４₁〜２４_mは、後述する信号ＳＷ−Ｓｔａｒｔに従い水平走査期間の開始時点で一斉にオン状態とされ、コンパレータ２５から一致パルスが供給された時点でオフとされる。これにより、正極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）および、負極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）がサンプリングされ、画素信号電圧Ｄ_i＋およびＤ_i−として各画素回路１０_1,1〜１０_m,nに供給される。

図６は、図５の水平ドライバ回路の動作を説明するための一例のタイミングチャートを示す。図６において、図６（ａ）は、水平同期信号ＨＤ、図６（ｂ）は、画素ＤＡＴＡ、図６（ｃ）は、水平クロックＨＣＫを示す。また、図６（ｄ）は、図６（ｂ）の画素データＤＡＴＡの１ライン分が１ラインラッチ部２６に保持された状態を示す。

図６（ｅ）は、階調カウンタ２８に供給するクロックＣｏｕｎｔ＿ＣＫ、図６（ｆ）は、階調カウンタ２８から出力される基準階調データＣ−ｏｕｔを示す。この例では、図６（ｆ）の図中の数値が階調値を示している。基準階調データＣ−ｏｕｔは、水平同期信号ＨＤと同期した信号Ｃｏｕｎｔ＿Ｒｅｓｅｔ（図示しない）でリセットされ、次の水平周期で再び階調値「０」からカウントが行われる。

図６（ｇ）は、水平同期信号ＨＤに同期してハイ状態となる信号ＳＷ−Ｓｔａｒｔを示す。上述したように、信号ＳＷ−Ｓｔａｒｔがハイ状態となると、アナログスイッチ２４の各スイッチ２４₁〜２４_mが一斉にオン状態となる。

図６（ｉ）および図６（ｊ）は、それぞれ正極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）および、負極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）を示す。基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）およびＲｅｆ＿Ｒａｍｐ（−）は、水平走査期間における水平有効期間内で、黒レベルから白レベルまでのレベルを、それぞれの極性に応じた方向に掃引する。

図６（ｈ）に示される波形ＳＰは、階調レベルに対応した画素列の各スイッチ２４₁〜２４_mの開閉タイミングを示す。この例では、階調レベル「ｋ」の画素データＤＡＴＡに対応た開閉タイミングを、波形ＳＰ（ｋ）として示している。この波形ＳＰの立ち下がりに応じてアナログスイッチ２４の各スイッチ２４₁〜２４_mがオン状態となり、図６（ｉ）および図６（ｊ）にそれぞれ示されるように、時点Ｐおよび時点Ｑでそれぞれ基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）およびＲｅｆ＿Ｒａｍｐ（−）がサンプリングされ、画素信号Ｄ_i＋およびＤ_i−として各画素回路１０_1,1〜１０_m,nに供給される。

（実施形態に適用可能な、垂直方向の駆動動作）
次に、実施形態に適用可能な、垂直方向の駆動動作について説明する。既に説明したように、正極性側および負極性側の保持容量に保持された信号電圧を画素駆動電極に転送する際に、画素部の全画素が同時にオン状態となってしまうと、各画素回路において画素電圧の振幅低減が発生したり、瞬時過大電流が発生し、液晶表示装置における表示品質の劣化や、誤動作などを引き起こす要因となるおそれがある。

画素部を連続する複数行からなるグループに分割し、グループ毎に、垂直走査方向に時間差を持たせて画素回路１０をオン状態とさせることで、液晶表示装置全体において全画素が同時にオン状態とならないようにできる。

図７を用いてより具体的に説明する。図７は、既存技術による液晶表示装置の一例の構成を概略的に示す。この既存技術によれば、画素部全体を、それぞれ複数行からなるグループに分割する。図７の例では、画素部全体がそれぞれ所定数の行（ライン）を含むグループ＃１、＃２、…、＃ｈに分割されている。シフトレジスタ２０ａ、２０ｂおよび２０ｃは、それぞれ正極性のゲート制御信号Ｓ＋、負極性のゲート制御信号Ｓ−および負荷特性制御信号Ｂが供給され、各信号を共通のシフトクロックＳＣＫに同期してシフトさせるｈ段のシフトレジスタである。すなわち、シフトレジスタ２０ａ、２０ｂおよび２０ｃは、図５で説明した極性切り替え制御回路２１ｂに対応する。

例えば、シフトレジスタ２０ａは、各グループ＃１、＃２、…、＃ｈに対して、正極性のゲート制御信号Ｓ＋をシフトクロックＳＣＫに応じて順次シフトさせた各正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）をそれぞれ入力する。例えばグループ＃１では、当該グループ＃１に含まれる各行に配列される各画素回路１０に接続される配線３４ａに対して、正極性のゲート制御信号Ｓ＋（１）が共通に供給される。他のグループ＃２、＃３、…、＃ｈでも同様である。

同様に、シフトレジスタ２０ｂは、各グループ＃１、＃２、…、＃ｈに対して、負極性のゲート制御信号Ｓ−をシフトクロックＳＣＫに応じて順次制御させた各負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）をそれぞれ入力する。また、シフトレジスタ２０ｃは、各グループ＃１、＃２、…、＃ｈに対して、負荷特性制御信号ＢをシフトクロックＳＣＫに応じて順次シフトさせた負荷特性制御信号Ｂ（１）、Ｂ（２）、…、Ｂ（ｈ）をそれぞれ入力する。

図８は、図７に示した各部の動作の例を示すタイムチャートである。図８（ａ）は、各シフトレジスタ２０ａ、２０ｂおよび２０ｃに供給されるシフトクロックＳＣＫを示す。図８（ｂ）は、シフトレジスタ２０ａに入力される、所定期間においてハイ状態とされた正極性のゲート制御信号Ｓ＋と、各グループ＃１〜＃ｈに対してそれぞれ出力される各正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）を示す。同様に、図８（ｃ）は、シフトレジスタ２０ｂに入力される、所定期間においてハイ状態とされた負極性のゲート制御信号Ｓ−と、各グループ＃１〜＃ｈに対してそれぞれ出力される各負極性のゲート制御信号Ｓ−（１）〜Ｓ−（ｈ）を示す。また、図８（ｄ）は、各ゲート制御信号Ｓ＋およびＳ−のハイ状態の期間内でハイ状態とされて入力される負荷特性制御信号Ｂと、グループ＃１〜＃ｈに対してそれぞれ出力される負荷特性制御信号Ｂ（１）〜Ｂ（ｈ）を示す。

シフトレジスタ２０ａは、シフトクロックＳＣＫに同期して、入力された所定期間においてハイ状態とされた正極性のゲート制御信号Ｓ＋を、例えばシフトクロックＳＣＫの１クロックずつシフトさせて、各正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）を順次出力する。したがって、各グループ＃１、＃２、…、＃ｈに対して、シフトクロックＳＣＫの１クロック毎の時間差を持って順次ハイ状態とされた各正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）が入力される。

シフトレジスタ２０ｂについても同様に、シフトクロックＳＣＫに同期して、入力された所定長の負極性のゲート制御信号Ｓ−を例えばシフトクロックＳＣＫの１クロックずつシフトさせて、各負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）を順次出力する。したがって、各グループ＃１、＃２、…、＃ｈに対して、シフトクロックＳＣＫの１クロック毎の時間差を持って順次ハイ状態とされた各負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）が入力される。

シフトレジスタ２０ｃは、入力された負荷特性制御信号ＢをシフトクロックＳＣＫに従いシフトさせて、シフトレジスタ２０ａおよび２０ｂからそれぞれ出力される各正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）、ならびに、各負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）のハイ状態期間内にハイ状態となる負荷特性制御信号Ｂ（１）、Ｂ（２）、…、Ｂ（ｈ）を出力する。図８の例では、シフトレジスタ２０ｃに入力される負荷特性制御信号Ｂは、各ゲート制御信号Ｓ＋およびＳ−のハイ状態期間に対して、シフトクロックＳＣＫの１クロック後にハイ状態となり、２シフトクロックＳＣＫ分先にロー状態となる。

図９は、既存技術による、図８に示した各信号と、各行（ライン）の走査の基準となる水平同期信号ＨＤとの関係の例を示す。図９（ａ）は、シフトクロックＳＣＫを示す。図９（ｂ）は、正極性のゲート制御信号Ｓ＋および各正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）を示す。図９（ｃ）は、負荷特性制御信号Ｂおよび負荷特性制御信号Ｂ（１）〜Ｂ（ｈ）を示す。図９（ｄ）は、ソースフォロワ・バッファ３２ａおよび３２ｂに供給する電圧Ｖｄｄを概略的に示す。図９（ｅ）は、水平同期信号ＨＤを示す。また、図９（ｆ）は、水平同期期間において画素部の各行に配列される各画素回路１０にサンプリングされる、正極性の画素信号電圧Ｄ_i＋の基準電圧となる基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）を示す。

なお、図９において、負極性のゲート制御信号Ｓ−および各負極性のゲート制御信号Ｓ−（１）〜Ｓ−（ｈ）、ならびに、基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）は、記載を省略されている。また、以下では、繁雑さを避けるため、「正極性のゲート制御信号Ｓ＋および各正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）」を、各正極性のゲート制御信号Ｓ＋〜Ｓ＋（ｈ）、「負極性のゲート制御信号Ｓ−および各負極性のゲート制御信号Ｓ−（１）〜Ｓ−（ｈ）」を各負正極性のゲート制御信号Ｓ−〜Ｓ−（ｈ）、「負荷特性制御信号Ｂおよび負荷特性制御信号Ｂ（１）〜Ｂ（ｈ）」を各負荷特性制御信号Ｂ〜Ｂ（ｈ）と呼ぶ。

この例では、正極性のゲート制御信号Ｓ＋〜Ｓ＋（ｈ）、図示されない負極性のゲート制御信号Ｓ−〜Ｓ−（ｈ）、ならびに、負荷特性制御信号Ｂ〜Ｂ（ｈ）を、映像信号の水平ブランキング期間内の期間２００において転送し、転送タイミングが基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）の掃引期間と重ならないようにされている。なお、ここでは、水平ブランキング期間を、水平走査期間内の水平有効期間以外の期間を示すものとする。

この理由について図１０を用いて説明する。図７を用いて説明したように、画素部全体をそれぞれ複数ラインを含むグループ＃１、＃２、…、＃ｈに分割する。そして、図８に示されるようにして、正極性のゲート制御信号Ｓ＋〜Ｓ＋（ｈ）、負極性のゲート制御信号Ｓ−〜Ｓ−（ｈ）、ならびに、負荷特性制御信号Ｂ〜Ｂ（ｈ）を各グループ＃１、＃２、…、＃ｈにそれぞれ転送する。この場合、図１０に例示される各グループ＃１、＃２、…、＃ｈの境界部分２１０₁、２１０₂、…、２１０_h-1において、階調の変動などの、表示画像上の不具合が生じる場合がある。

この、各グループ＃１、＃２、…、＃ｈの境界部分２１０₁、２１０₂、…、２１０_h-1は、各画素回路１０において、正極性のゲート制御信号Ｓ＋〜Ｓ＋（ｈ）、負極性のゲート制御信号Ｓ−〜Ｓ−（ｈ）、ならびに、負荷特性制御信号Ｂ〜Ｂ（ｈ）により画素表示部３０の極性が切り替わる、極性切り替え行である。この極性切り替え行で発生する上述した表示画像上の不具合は、これら正極性のゲート制御信号Ｓ＋〜Ｓ＋（ｈ）、負極性のゲート制御信号Ｓ−〜Ｓ−（ｈ）、ならびに、負荷特性制御信号Ｂ〜Ｂ（ｈ）が、データ線３５ａおよび３５ｂにより転送される正極性および負極性の画素信号電圧Ｄ_i＋およびＤ_i−とクロストークするためであると考えられる。

例えば図５に示されるように、正極性のゲート制御信号Ｓ＋〜Ｓ＋（ｈ）、負極性のゲート制御信号Ｓ−〜Ｓ−（ｈ）、ならびに、負荷特性制御信号Ｂ〜Ｂ（ｈ）が転送される配線３３₁、…、３３_nと、配線３４ａ₁、…、３４ａ_nと、配線３５ａ₁、…、３５ｂ₁は、それぞれ行方向に各画素回路１０を接続する。一方、データ線３５ａおよび３５ｂは、それぞれ列方向に各画素回路１０を接続する。したがって、正極性のゲート制御信号Ｓ＋〜Ｓ＋（ｈ）、負極性のゲート制御信号Ｓ−〜Ｓ−（ｈ）、ならびに、負荷特性制御信号Ｂ〜Ｂ（ｈ）と、正極性および負極性の画素信号電圧Ｄ_i＋およびＤ_i−とのクロストークを完全に除去することは、困難である。

そこで、図９を用いて説明したように、正極性および負極性の画素信号電圧Ｄ_i＋およびＤ_i−の基準となる基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）の掃引期間と、正極性のゲート制御信号Ｓ＋〜Ｓ＋（ｈ）、負極性のゲート制御信号Ｓ−〜Ｓ−（ｈ）、ならびに、負荷特性制御信号Ｂ〜Ｂ（ｈ）のハイ状態の期間とを時間的にずらすことで、これらの信号のクロストークを除去する。

図１１は、実施形態による、画素回路１０の一例の駆動方法を説明するためのタイムチャートである。図１１（ａ）は、映像信号の垂直走査の基準となる垂直同期信号ＶＤを示す。例えば垂直同期信号ＶＤがハイ状態で、垂直ブランキング期間を含めた垂直走査の開始を示し、映像信号の１垂直走査周期でｎラインの走査（行走査）を行うものとする。

図１１（ｂ）は、画素表示部３０の画素駆動電極ＰＥに供給される画素電極電圧ＶＰＥを示し、図１１（ｃ）は、画素表示部３０の共通電極ＣＥに供給される共通電圧Ｖｃｏｍを示す。さらに、図１１（ｄ）は、画素表示部３０における画素駆動電極ＰＥおよび共通電極ＣＥ間の電位差である液晶駆動電圧ＶＬＣを概略的に示す。また、図１１（ｅ）は、配線３３から供給される負荷特性制御信号Ｂを示す。図１１（ｆ）および図１１（ｇ）は、それぞれ配線３４ａおよび３４ｂから供給されるゲート制御信号Ｓ＋およびＳ−を示す。

以下では、画素信号電圧Ｄ_i＋およびＤ_i−は、ｋ（＜ｎ）ラインを反転周期として説明する。すなわち、映像信号は、このｋラインを反転周期として正極性および負極性が切り替わる。この場合、画素回路１０において駆動電極ＰＥに対して印加される画素駆動電圧ＶＰＥは、図１１（ｂ）に示されるように、画素信号電圧Ｄ_i＋およびＤ_iの反転周期で正極および負極が切り替わるように制御される。この駆動電圧ＶＰＥの制御については、後述する。

図１１（ｃ）に示す共通電圧Ｖｃｏｍは、画素駆動電極ＰＥにおける電位の反転基準Ｖｃと略等しい基準レベルＶ_Rに対して、映像信号の極性反転周期に対応して反転される。液晶表示体ＬＣＭに対する実質的な交流駆動電圧は、画素駆動電極ＰＥの電位と共通電極ＣＥの電位との差電圧であることから、液晶表示体ＬＣＭには、画素駆動電極ＰＥに供給される駆動電圧ＶＰＥが共通電圧Ｖｃｏｍで拡大された液晶駆動電圧ＶＬＣが印加される。この液晶駆動電圧ＶＬＣで、液晶表示体ＬＣＭが駆動される。

このように、画素表示部３０において、共通電極ＣＥに印加する電圧を、画素駆動電極ＰＥに印加する駆動電圧ＶＰＥに対して逆相で切り替えることによって、低い画素駆動電極ＰＥで大きな液晶駆動電圧ＶＬＣを得ることができる。これにより、駆動回路側において駆動トランジスタの耐圧や、消費電力を低減することができる。

駆動電圧ＶＰＥの制御について説明する。既に説明したように、ゲート制御信号Ｓ＋がハイ状態の期間に負荷特性制御信号Ｂをハイ状態とすると、ソースフォロワ・バッファ３２ａがアクティブとなり、ソースフォロワ・バッファ３２ａから、保持容量Ｃｓ１に蓄積された正極性の画素信号電圧Ｄ_i＋に応じた出力が取り出される。この出力が画素駆動電極ＰＥに供給され、画素信号電圧Ｄ_i＋に応じた駆動電圧ＶＰＥが画素駆動電極ＰＥに印加される。画素表示部３０は、この駆動電圧ＶＰＥにより充電される。画素表示部３０が完全に充電された状態となった時点で、負荷特性制御信号Ｂをロー状態とし、さらにゲート制御信号Ｓ＋をロー状態とする。これにより、画素駆動電極ＰＥがフローティング状態となり、液晶表示体ＬＣＭに正極性の駆動電圧（画素信号電圧）が保持される。

一方、ゲート制御信号Ｓ−がハイ状態の期間に負荷特性制御信号Ｂをハイ状態とすると、ソースフォロワ・バッファ３２ｂがアクティブとなり、ソースフォロワ・バッファ３２ｂから、保持容量Ｃｓ２に蓄積された負極性の画素信号電圧Ｄ_i−に応じた出力が取り出される。この出力が画素駆動電極ＰＥに供給され、画素信号電圧Ｄ_i−に応じた駆動電圧ＶＰＥが画素駆動電極ＰＥに印加される。画素表示部３０は、この駆動電圧ＶＰＥにより充電される。画素表示部３０が完全に充電された状態となった時点で、負荷特性制御信号Ｂをロー状態とし、さらにゲート制御信号Ｓ−をロー状態とする。これにより、画素駆動電極ＰＥがフローティング状態となり、液晶表示体ＬＣＭに負極性の駆動電圧が保持される。

実施形態では、駆動電圧ＶＰＥの制御に関し、映像信号の極性反転周期において、ゲート制御信号Ｓ＋およびゲート制御信号Ｓ−を、それぞれ複数回、ハイ状態とする。より詳細には、図１１（ｆ）に示されるように、ゲート制御信号Ｓ＋を、映像信号が正極性の期間内に複数回ハイ状態とする。同様に、図１１（ｇ）に示されるように、ゲート制御信号Ｓ−を、映像信号が負極性の期間内に複数回ハイ状態とする。また、負荷特性制御信号Ｂは、図１１（ｅ）に示されるように、ゲート制御信号Ｓ＋およびゲート制御信号Ｓ−のハイ状態に対応してハイ状態とする。

このような駆動電圧ＶＰＥの制御を行う理由について説明する。例えば、図７を参照し、ゲート制御信号Ｓ＋（１）およびＳ−（１）を含むグループ＃１において、各画素回路１０における画素駆動電極ＰＥの電位は、例えばゲート制御信号Ｓ＋（１）がハイ状態となって保持容量Ｃｓ１に対応する電圧が画素駆動電極ＰＥに転送され、一定時間後にゲート制御信号Ｓ＋（１）がロー状態となって、フローティング状態となる。

以降、グループ＃２、＃３、…と順次同様にして保持容量Ｃｓ１に対応する電圧が画素駆動電極ＰＥに転送される。このとき、グループ＃１の画素駆動電極ＰＥは、隣接するグループ＃２、＃３、…との容量結合により、当該グループ＃２、＃３、…における電位変化の影響を受けて、電位が徐々に変化していく。なお、グループ間での容量結合は、例えば画素部の各配線や、液晶そのものを介して発生する。

図１２は、グループ＃１の各画素回路１０における駆動電圧ＶＰＥの一例の変化を示す。図中、Ｓ＋（１回目）で、駆動電圧ＶＰＥの極性が負極側から正極側へと反転してから最初に、ゲート制御信号Ｓ＋がハイ状態とされる。Ｓ＋（１回目）では、各グループ＃１、＃２、…の駆動電圧ＶＰＥの極性が負極側から正極側に順次、切り替わるため、容量結合の影響を大きく受けることになる。特に、グループ＃１は、他のグループ＃２、＃３、…に先んじて駆動電圧ＶＰＥの極性が切り替わり、より大きく容量結合の影響を受ける。

すなわち、図１２に例示されるように、Ｓ＋（１回目）では、グループ＃１における駆動電圧ＶＰＥは、時間の経過に伴いグループ＃２、＃３、…で順次極性が切り替わるのに従い、変動する。グループ＃１における駆動電圧ＶＰＥの変動は、グループ＃１に近いグループ＃２においてゲート制御信号Ｓ＋がハイ状態となった場合が最も大きい。さらに、グループ＃３、＃４、…というようにグループ＃１から遠ざかった場合でも、各グループ＃３、＃４、…においてゲート制御信号Ｓ＋がハイ状態になった場合に、駆動電圧ＶＰＥの変動は発生する。

その結果、駆動電圧ＶＰＥが中間電圧に対して高電圧側の場合、駆動電圧ＶＰＥは、各グループ＃２、＃３、…においてゲート制御信号Ｓ＋が順次ハイ状態になるのに従い、徐々に高い電圧に変動する。そして、駆動電圧ＶＰＥは、本来印加されるべき電圧Ｖ_aに対して高い電圧Ｖ_bで安定してしまう。同様に、駆動電圧ＶＰＥが中間電圧に対して低電圧側の場合、駆動電圧ＶＰＥは、徐々に低い電圧に変動し、本来印加されるべき電圧に対して低い電圧で安定してしまう。これらの場合、正しい映像信号が画素に書き込まれないことになり、画素部全体で、垂直方向に表示ムラが発生する。

ここで、Ｓ＋（１回目）で各グループ＃１、＃２、＃３、…のゲート制御信号Ｓ＋がハイ状態にされた後の、Ｓ＋（１回目）と駆動電圧ＶＰＥの極性が変化していない所定タイミングに、再びゲート制御信号Ｓ＋をハイ状態とした場合（Ｓ＋（２回目）とする）について考える。この場合、駆動電圧ＶＰＥの極性は、Ｓ＋（１回目）において各グループ＃１、＃２、…で既に正極側に切り替えられている。そのため、各グループ＃１、＃２、…における容量結合による駆動電圧ＶＰＥの変動は、図１２に示されるように、Ｓ＋（１回目）の場合と比べて小さくなる。そして、Ｓ＋（３回目）、Ｓ＋（４回目）、…と同様にして所定タイミング毎にゲート制御信号Ｓ＋をハイ状態とすることで、駆動電圧ＶＰＥは、本来印加されるべき電圧に向けて安定する。そのため、画素に対して略正しい映像信号が書き込まれるようになる。

このように、極性反転周期内で、複数回、ゲート制御信号Ｓ＋をハイ状態とし、画素駆動電極ＰＥに対して保持容量Ｃｓ１に対応する駆動電圧ＶＰＥを繰り返し印加することで、画素部全体における垂直方向の表示ムラの発生が抑制され、表示画質が向上される。

なお、図１１を用いて説明したように、極性反転周期は、ｋラインの走査を含む。極性反転周期内で、複数回、ゲート制御信号Ｓ＋をハイ状態とする場合、少なくとも１ラインの走査期間に１回、ゲート制御信号Ｓ＋をハイ状態とすると好ましい。すなわち、少なくとも各ラインの走査期間に１回ずつゲート制御信号Ｓ＋をハイ状態とすることで、画素部全体における垂直方向の表示ムラを効果的に抑制することが可能である。

図１３は、図９を用いて説明した、ゲート制御信号Ｓ＋およびＳ−、ならびに、負荷特性制御信号Ｂ〜Ｂ（ｈ）の転送タイミングと、基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）およびＲｅｆ＿Ｒａｍｐ（−）の掃引期間とが重ならないようにする制御に対して、この極性反転周期内でゲート制御信号Ｓ＋またはＳ−を複数回ハイ状態とする制御を組み合わせた例を示す。この場合、図示されるように、水平ブランキング期間内の期間２００において、例えばゲート制御信号Ｓ＋および負荷特性制御信号Ｂが複数回、ハイ状態とされる。

ところで、水平ブランキング期間内でゲート制御信号Ｓ＋およびＳ−、ならびに、負荷特性制御信号Ｂを複数回転送するためには、シフトレジスタ２０ａ、２０ｂおよび２０ｃにおいて十分高いシフトクロック周波数を選択する必要がある。一方、垂直走査周波数が通常の６０Ｈｚから、２倍速の１２０Ｈｚや４倍速の２４０Ｈｚなどに高速化して動画応答の特性改善を図ったり、映像信号のビット深度をより高ビット化して階調数を上げ、より高画質化を図る技術が開発されている。このような技術においては、階調カウンタ２８の高周波に伴い、水平ブランキング期間内の期間２００を、十分に確保できない可能性がある。

そこで、実施形態では、ゲート制御信号Ｓ＋およびＳ−、ならびに、負荷特性制御信号Ｂの複数回の転送を、図１４に例示されるように、水平有効期間の全域を用いて行うように制御する。これは、ゲート制御信号Ｓ＋およびＳ−、ならびに、負荷特性制御信号Ｂを、画素信号電圧Ｄ_i＋およびＤ_i−に対して積極的にクロストークさせることを意味する。

水平有効期間の全域、例えば、基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）およびＲｅｆ＿Ｒａｍｐ（−）の掃引期間の全域を含む期間２０１でゲート制御信号Ｓ＋およびＳ−、ならびに、負荷特性制御信号Ｂを、画素信号電圧Ｄ_i＋およびＤ_i−に対して積極的にクロストークさせることで、クロストークによる基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）およびＲｅｆ＿Ｒａｍｐ（−）に対する影響を均一化することができる。これにより、ゲート制御信号Ｓ＋およびＳ−、ならびに、負荷特性制御信号Ｂの、画素信号電圧Ｄ_i＋およびＤ_i−に対するクロストークを起因とする表示画像上の不具合を抑制することが可能である。

１ 液晶表示装置
１０，１０’ 画素回路
２０ａ，２０ｂ，２０ｃ シフトレジスタ
２１ａ 垂直シフトレジスタ／レベルシフタ
２１ｂ 極性切り替え制御回路
２４ アナログスイッチ
２５ コンパレータ
２６ １ラインラッチ部
２７ 水平シフトレジスタ
２８ 階調カウンタ
３０ 画素表示部
ＬＣＭ 液晶表示体
ＰＥ 画素駆動電極
ＶＰＥ 画素電極電圧

Claims (2)

1. 液晶表示体および画素駆動電極を含む画素表示部をそれぞれ含む複数の画素回路がマトリクス状に配列された画素部を備えた液晶表示装置であって、
   前記画素部は、前記マトリクスの連続する複数行によるグループに分割され、
   前記画素回路は、
   少なくとも、水平有効期間内の予め定められた期間中、正極性の映像信号が保持される第１信号保持手段と、
   少なくとも前記予め定められた期間中、負極性の映像信号が保持される第２信号保持手段と、
   第１信号保持手段に保持された正極性の映像信号に応じた電圧と、第２信号保持手段に保持された負極性の映像信号に応じた電圧とを、極性切り替えパルスに従い切り替えて前記画素駆動電極に印加するスイッチング手段とを備え、
   前記極性切り替えパルスを前記グループ単位で順次シフトさせて各グループに属する前記スイッチング手段に入力する動作を、前記予め定められた期間の全域に亘って行うスイッチング制御手段を有する
   ことを特徴とする液晶表示装置。
2. 前記スイッチング制御手段は、
   前記動作を、前記予め定められた期間内で複数回行う
   ことを特徴とする請求項１に記載の液晶表示装置。

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