JP2003271108A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】駆動回路一体型液晶表示装置において、小型で
表示バラツキの少ないＤ／Ａ変換方式の駆動回路を有す
る液晶表示装置を実現する。 【解決手段】画素が形成された表示領域と同一基板上
に、画素を駆動する駆動回路を形成する。該駆動回路は
階段状に変化する電圧から希望する電圧を選択し、該選
択した電圧を画素電極に供給する。前記駆動回路により
階調電圧を選択するデジタル−アナログ変換方式を用い
る液晶パネルにおいて、階段状に変化する電圧を供給す
る信号線に、バッファ回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
り、特に同一基板上に駆動回路と表示部とが設けられる
駆動回路一体型の液晶表示装置に適用して有効な技術に
関する。

【０００２】

【従来の技術】近年、液晶表示装置は、小型表示装置か
ら所謂ＯＡ機器等の表示端末用に広く普及している。こ
の液晶表示装置は、基本的には少なくとも一方が透明な
基板（例えばガラス板やプラスチック基板等）からなる
一対の絶縁基板の間に液晶組成物の層（液晶層）を挟持
して所謂液晶パネル（液晶表示素子または液晶セルとも
言う）を構成する。

【０００３】この液晶パネルは、画素形成用の各種電極
に選択的に電圧を印加して所定画素部分の液晶組成物を
構成する液晶分子の配向方向を変化させて画素形成を行
う。液晶パネルの中で画素がマトリックス状に配置さ
れ、表示部を形成したものが知られている。画素がマト
リックス状に配置された液晶パネルは、単純マトリック
ス方式とアクティブマトリックス方式との２つの方式に
大きく分類されている。単純マトリクス方式は、一対の
絶縁基板のそれぞれに形成した交差する２本のストライ
プ状電極の交差点で画素を形成する。また、アクティブ
マトリクス方式は画素電極と画素選択用のアクティブ素
子（例えば、薄膜トランジスタ）を有し、このアクティ
ブ素子を選択することにより、当該アクティブ素子に接
続した画素電極と該画素電極に対向する基準電極とで画
素を形成する。

【０００４】アクティブマトリクス型液晶表示装置は、
ノート型パソコン等の表示装置として広く使用されてい
る。一般に、アクティブマトリクス型液晶表示装置は、
一方の基板に形成した電極と他方の基板に形成した電極
との間に液晶層の配向方向を変えるための電界を印加す
る、所謂縦電界方式を採用している。また、液晶層に印
加する電界の方向を基板面とほぼ平行な方向とする、所
謂横電界方式（ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃ
ｈｉｎｇ）方式とも言う）の液晶表示装置が実用化され
ている。

【０００５】一方、液晶表示装置を用いる表示装置とし
て、液晶プロジェクタが実用化されている。液晶プロジ
ェクタは光源からの照明光を液晶パネルに照射し、液晶
パネルの画像をスクリーンに投写するものである。液晶
プロジェクタに用いられる液晶パネルには反射型と透過
型とがあるが、液晶パネルを反射型とした場合には、画
素電極を反射面とし、画素電極の下部に配線等の構成を
形成することで、表示部のほぼ全域を有効な反射面とす
ることができ、液晶パネルの小型化、高精細化、高輝度
化において、透過型に比較して有利である。

【０００６】また、液晶プロジェクタ用のアクティブマ
トリクス型液晶表示装置として、小型でかつ、高精細な
液晶表示装置を実現できることから、画素電極を形成し
た基板上に、画素電極を駆動する駆動回路をも形成する
所謂駆動回路一体型液晶表示装置が知られている。

【０００７】さらには、駆動回路一体型液晶表示装置に
おいて、画素電極及び、駆動回路を絶縁基板ではなく、
半導体基板上に形成した反射型液晶表示装置（Liquid
Crystal on Silicon、以下LCOSとも呼ぶ）が知られて
いる。

【０００８】これら駆動回路一体型液晶表示装置におい
て、デジタルデータである表示データから画素電極に供
給される階調電圧を選択する所謂Ｄ／Ａ変換（以下デジ
タル−アナログ変換とも呼ぶ）の方法を用いる場合に、
多階調化が進むと表示データのビット数が増加し、それ
に伴い、回路規模が大きくなるといった問題が生じてい
る。

【０００９】しかしながら、映像機器からの出力信号が
アナログ信号からデジタル信号に変更される傾向に伴
い、駆動回路一体型の液晶表示装置においても、液晶表
示装置にデジタル信号を入力し、液晶パネル上に形成し
た駆動回路で、デジタル信号を多階調の映像信号電圧に
変換する駆動方法がのぞまれている。

【００１０】そこで駆動回路一体型液晶表示装置におい
て、デジタル信号入力による多階調表示を可能にする方
法として、階段状に変化する電圧レベルを選択する選択
回路によりＤ／Ａ変換を行う、特開２０００−１９４３
３０号公報に記載されているＤ／Ａ変換方法が開発され
ている。

【００１１】

【発明が解決しようとする課題】前述したように、駆動
回路一体型液晶表示装置では、小型化、高精細化、又は
多階調化により、駆動回路の小型化が要求されている。
さらに、階調電圧を画素電極に供給する方法として、デ
ジタルデータである表示データの値から階調電圧を選択
する所謂デジタル−アナログ変換方式を用いる場合に、
多階調化が進むと表示データのビット数が増加し、それ
に伴い、回路規模が大きくなるという問題が顕著になっ
ている。

【００１２】また、特開２０００−１９４３３０号公報
に記載されているＤ／Ａ変換方式では、高精細化が進み
画素数が増加すると、回路規模の増加及び、負荷の増加
に伴い階段状に変化する電圧にバラツキが生じることを
本願発明者は見出した。

【００１３】

【課題を解決するための手段】画素が形成された表示領
域と同一基板上に、画素を駆動する駆動回路を形成し、
階段状に変化する電圧から画素電極に供給する階調電圧
を選択するデジタル−アナログ変換方式を用いる液晶パ
ネルにおいて、階段状に変化する電圧を供給する信号線
にバッファ回路を設ける。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

【００１５】図１は、本発明の実施の形態である液晶表
示装置の概略構成を示すブロック図である。

【００１６】本実施の形態の液晶表示装置は、液晶パネ
ル（液晶表示素子）１００と、表示制御装置１１１とで
構成される。液晶パネル１００は、マトリックス状に画
素部１０１が設けられた表示部１１０と、水平駆動回路
（映像信号線駆動回路）１２０と、垂直駆動回路（走査
信号線駆動回路）１３０と、画素電位制御回路１３５
と、リセット回路１３７から構成される。また、表示部
１１０と水平駆動回路１２０と垂直駆動回路１３０と画
素電位制御回路１３５とリセット回路１３７とは同一基
板上に設けられている。画素部１０１には画素電極と対
向電極と両電極に挟まれて液晶層が設けられる（図示せ
ず）。画素電極と対向電極の間に電圧を印加することに
より、液晶分子の配向方向等が変化し、それに伴い液晶
層の光に対する性質が変化することを利用して表示が行
われる。

【００１７】なお、本発明は画素電位制御回路１３５を
有する液晶表示装置に適用して有効であるが、画素電位
制御回路１３５を有する液晶表示装置に限られるもので
はない。また、本発明はリセット回路１３７を有する液
晶表示装置に適用して有効であるが、リセット回路１３
７を有する液晶表示装置に限られるものではない。

【００１８】表示制御装置１１１には外部装置（例えば
パーソナルコンピュータ等）から外部制御信号線４０１
が接続している。表示制御装置１１１は外部から外部制
御信号線４０１を経て送信されてくるクロック信号、デ
ィスプレイタイミング信号、水平同期信号、垂直同期信
号等の制御信号を用い、水平駆動回路１２０および、垂
直駆動回路１３０、画素電位制御回路１３５を制御する
信号を制御信号線１３１に出力する。

【００１９】また、表示制御装置１１１は映像信号制御
回路４００を有している。映像信号制御回路４００には
外部より表示信号線４０２が接続しており、外部装置か
ら表示信号が入力する。表示信号は外部装置の出力形式
に従い様々な信号が入力する。そのため映像信号制御回
路４００は表示信号から液晶パネル１００に供給する映
像信号を形成する。映像信号は映像信号伝送線１３２に
より、液晶パネル１００に伝えられる。

【００２０】本実施の形態では、映像信号はデジタルデ
ータであり、画素がマトリクス状に配置された表示部１
１０において映像を構成するよう一定の形式で映像信号
制御回路４００から液晶パネル１００に供給される。例
えば、１画素分のデータを複数ビットで表わし（２５６
階調を表示する場合には８ビット）、液晶パネル１００
の左上に位置する画素を先頭に、１行分の画素データが
左から右に順番に送られ、さらに上から下に向けて各行
のデータが送られる。

【００２１】映像信号伝送線１３２は表示制御装置１１
１から出力して、表示部１１０の周辺に設けられた水平
駆動回路１２０に接続する。水平駆動回路１２０からは
垂直方向（図中Y方向）に、複数本の映像信号線（ドレ
イン信号線または垂直信号線ともいう）１０３が延びて
いる。また複数本の映像信号線１０３は、水平方向（X
方向）に並んで設けられている。

【００２２】水平駆動回路１２０は階調電圧選択回路１
２３において映像信号を基に階調電圧を選択し、映像信
号線１０３に出力する。映像信号線１０３により階調電
圧が画素部１０１に伝えられる。階調電圧は階調電圧線
１３３を介して電圧発生回路１１２より階調電圧選択回
路１２３に供給される。階調電圧線１３３で供給される
階調電圧は時間により値が変化している。階調電圧選択
回路１２３は変化する電圧の中から出力すべき電圧を選
択する。一方、表示制御装置１１１から時間制御信号線
１３４が階調電圧選択回路１２３に接続している。時間
制御信号線１３４により伝えられる信号も時間により値
が変化している。時間制御信号線１３４が示す値と、階
調電圧線１３３の階調電圧の値との間には関連があり、
階調電圧選択回路１２３には時間制御信号線１３４の値
により、階調電圧線１３３の電圧値が伝達可能になって
いる。

【００２３】また、表示部１１０の周辺には垂直駆動回
路１３０も設けられている。垂直駆動回路１３０からは
水平方向（X方向）に複数本の走査信号線（ゲート信号
線または水平信号線ともいう）１０２が延びている。ま
た複数本の走査信号線１０２は、垂直方向（Y方向）に
並んで設けられている。走査信号線１０２により画素部
１０１に設けられたスイッチング素子をオン／オフする
走査信号が伝えられる。

【００２４】さらに、表示部１１０の周辺には画素電位
制御回路１３５が設けられている。画素電位制御回路１
３５からは水平方向（X方向）に複数本の画素電位制御
線１３６が延びている。また複数本の画素電位制御線１
３６は、垂直方向（Y方向）に並んで設けられている。
画素電子制御線１３６により画素電極の電位を制御する
信号が伝えられる。

【００２５】また、表示部１１０の周辺にはリセット回
路１３７が設けられている。リセット回路１３７には前
述した映像信号線１０３が接続され、映像信号線１０３
のリセットが可能となっている。

【００２６】なお、各回路の電源電圧線については表示
を省略したが、必要な電圧が供給されているものとす
る。

【００２７】次に、図１に示す液晶パネル１００の基本
的動作について説明する。表示制御装置１１１は、外部
から垂直同期信号入力後に、第１番目のディスプレイタ
イミング信号が入力されると、制御信号線１３１を介し
て垂直駆動回路１３０にスタートパルスを出力する。次
に、表示制御装置１１１は水平同期信号に基づいて、１
水平走査時間（以下１ｈと示す）毎に、走査信号線１０
２を順次選択すようにシフトクロックを垂直駆動回路１
３０に出力する。垂直駆動回路１３０は、シフトクロッ
クに従い走査信号線１０２を選択し、走査信号線１０２
に走査信号を出力する。すなわち、垂直駆動回路１３０
は図中、上から順番に１水平走査時間１ｈの間、走査信
号線１０２を選択する信号を出力する。

【００２８】また、表示制御装置１１１は、ディスプレ
イタイミング信号が入力されると、これを表示開始と判
断し、映像信号を水平駆動回路１２０に出力する。表示
制御装置１１１から映像信号は順次出力されるが、水平
シフトレジスタ１２１は表示制御装置１１１から送られ
てくるシフトクロックに従いタイミング信号を出力す
る。タイミング信号は、階調電圧選択回路１２３が各映
像信号線１０３に出力すべき映像信号を取り込むタイミ
ングを示している。

【００２９】本実施の形態では、映像信号はデジタルデ
ータであり、表示制御装置１１１からは各映像信号線１
０３に出力すべき階調電圧を示すデジタルデータが出力
している。階調電圧選択回路１２３はいわゆるデジタル
−アナログ変換回路の機能を有している。まず、階調電
圧選択回路１２３はタイミング信号に合せて映像信号を
記録する。その後、映像信号の値に従い映像信号線１０
３に出力すべき階調電圧を選択し、映像信号線１０２で
選択されたライン画素１０１へ出力する。なお、階調電
圧選択回路１２３には階調数が増加すると回路規模が大
きくなるといった問題がある。

【００３０】画素電位制御回路１３５は、表示制御装置
１１１からの制御信号にもとづき、画素電極に書き込ま
れた映像信号の電圧を制御する。映像信号線１０３から
画素電極に書き込まれた階調電圧は、対向電極の基準電
圧に対してある電位差を有している。画素電位制御回路
１３５は画素部１０１に制御信号を供給して画素電極と
対向電極との間の電位差を変化させる。なお、画素電位
制御回路１３５については後で詳述する。

【００３１】リセット回路１３７は、液晶パネル１００
の映像信号線１０３に印加されている電圧を特定の電圧
値に設定する回路である。リセット回路１３７を液晶パ
ネル１００上に設けることで、映像信号線１０３に印加
されている電圧値を希望する値とすることが可能であ
る。なお、リセット回路１３７についても後で詳述す
る。

【００３２】次に図２を用いて水平駆動回路１２０に、
デジタル−アナログ変換方式を用いる場合の液晶パネル
１００のブロック図を示す。

【００３３】前述したように、階調電圧選択回路１２３
はデジタル−アナログ変換回路であり、表示データ線１
３２により表示データ（デジタル信号）が供給され、表
示データの値に従い階調電圧（アナログ信号）を出力す
る。液晶パネル１００の表示する階調数が増加した場合
に、階調電圧選択回路１２３は多数の階調電圧の中から
映像信号線１０３に出力する電圧を選択することにな
る。また、表示制御装置１１１から階調電圧選択回路１
２３に接続されている表示データ線１３２で伝えられる
データ量も増加する。そのため、液晶パネル１００の表
示する階調数が増加した場合に、表示データ線１３２の
本数が増加しそれに伴い階調電圧選択回路１２３の回路
規模が大きくなってしまうという問題が生じる。そこ
で、階調電圧選択回路１２３を駆動回路一体型の液晶表
示装置に適した回路構成とし、なるべく小さな回路で、
液晶パネル１００内に効率よく配置することが必要とな
る。

【００３４】図２では階調電圧選択回路１２３を構成す
る回路の配置を示している。階調電圧選択回路１２３に
は表示データ演算回路３２５と階調電圧出力回路３２６
とが設けられており、表示データ演算回路３２５と階調
電圧出力回路３２６とは、映像信号線１０３の延長線上
に１列に並ぶように設けられ、デコーダ回路列１２４を
形成している。

【００３５】階調電圧選択回路１２３には表示制御回路
１１１（図示せず）から表示データ線１３２が３本の表
示データ線（３２１〜３２３）として接続されている。
この表示データ線（３２１〜３２３）は、映像信号のビ
ット単位に信号線を設けたものである。なお、表示デー
タ線（３２１〜３２３）に付した括弧付の符号（ＤＤ１
〜ＤＤ３）は各表示データ線に伝えられる信号を示して
いる。また、時間制御信号線１３４を介して階調電圧選
択回路１２３には時間を示す信号が伝えられる。図２で
は図を簡明にするため、時間制御信号線１３４は１本の
信号線で表わしているが、必要に応じて任意の数の時間
制御信号線１３４が設けられる。なお、時間制御信号線
１３４の詳細については、図３を用いて後述する。

【００３６】各表示データ線（３２１〜３２３）はデコ
ーダ回路列１２４と交差するように設けられ、階調電圧
選択回路１２３の表示データ演算回路３２５に接続して
いる。表示データ線（３２１〜３２３）には順次表示デ
ータが出力されており、デコーダ回路列１２４が表示デ
ータを取り込むために、水平シフトレジスタ１２１から
表示データを取り込むタイミング信号が出力する。タイ
ミング信号を伝えるタイミング信号線３２９は水平シフ
トレジスタ１２１から出力し、各デコーダ回路列１２４
に沿って設けられている。タイミング信号線３２９は各
表示データ演算回路３２５に接続されており、タイミン
グ信号が各表示データ演算回路３２５に伝えられる。各
デコーダ回路列１２４はタイミング信号が入力すると、
各表示データ線（３２１〜３２３）上の値を、出力すべ
き階調電圧を示す表示データとして取り込む。

【００３７】水平シフトレジスタ１２１を構成する符号
ＨＳＲ１からＨＳＲｎは双方向シフトレジスタである。
水平シフトレジスタ１２１には表示制御回路１１１（図
示せず）から制御信号線１３１が接続している。双方向
シフトレジスタＨＳＲは制御信号線１３１の信号（シフ
トクロック）に従いタイミング信号を出力する。なお、
双方向シフトレジスタＨＳＲ０とＨＳＲｎ＋１はダミー
の双方向シフトレジスタである。

【００３８】図２では液晶パネル１００と同一基板上に
電圧発生回路１１２が設けられており、電圧発生回路１
１２から階調電圧線１３３が階調電圧出力回路３２６に
接続されている。階調電圧選択回路１２３は、各表示デ
ータ演算回路３２５に取り込んだ表示データを基に、階
調電圧線１３３で供給される電圧から出力すべき電圧を
選択して出力する。

【００３９】次にデコーダ回路列１２４の幅について説
明する。図２に示すように、表示部１１０には映像信号
線１０３が略等間隔で複数本（ｎ本）設けられている。
この映像信号線１０３の間隔は、表示部１１０に設けら
れた画素電極１０９の幅と略同じである。すなわち、一
定の面積の表示部１１０内において、設けられる画素数
は規格で定められている。そのため、表示部１１０の大
きさと画素数により、画素が設けられる領域の大きさが
定まる。映像信号線の間隔も画素を設ける領域の大きさ
に従い選ばれている。

【００４０】例えば、表示部１１０の図中横方向（Ｘ方
向）の画素数をｎ個とし、表示部１１０の横幅をＷとし
た場合に画素ピッチはＷ／ｎとなり、映像信号線１０３
の間隔は画素ピッチＷ／ｎとほぼ同じになる。また、映
像信号線１０３の延長線上に設けられるデコーダ回路列
１２４の幅も画素ピッチＷ／ｎとほぼ同じになるよう設
ける必要がある。さらに、デコーダ回路列１２４を構成
する表示データ演算回路３２５と階調電圧出力回路３２
６の幅も画素ピッチＷ／ｎとほぼ同じになるよう設ける
必要がある。

【００４１】なぜならば、１本の映像信号線１０３の延
長線上には、当該映像信号線１０３に階調電圧を出力す
るために、デコーダ回路列１２４が設けられるが、隣合
うデコーダ回路列１２４を重ねて形成することに問題が
あるからである。例えば、回路を構成する配線等は導電
層をパターンニングして形成するが、回路を重ねて設け
るには絶縁膜を介して導電層を積層する必要があり、工
程数が増加してしまい生産性が悪くなることが考えられ
る。

【００４２】任意の１本の映像信号線（ｉ本目）を中心
に考えると、ｉ本目の映像信号線１０３の延長線上には
デコーダ回路列１２４を構成する表示データ演算回路３
２５と階調電圧出力回路３２６が設けられており、ｉ＋
１本目の映像信号線１０３の延長線上にも表示データ演
算回路３２５と階調電圧出力回路３２６が設けられ、映
像信号線１０３の数だけ連続して設けられている。その
ため、表示データ演算回路３２５と階調電圧出力回路３
２６とを設ける領域は、限られた映像信号線１０３の間
隔（画素ピッチＷ／ｎ）しかなく、隣の表示データ演算
回路３２５または階調電圧出力回路３２６と重ならない
ように、表示データ演算回路３２５と階調電圧出力回路
３２６の幅を、画素ピッチ内に収める必要がある。

【００４３】上述したように、液晶表示装置には画素ピ
ッチという制限があるため、画素を駆動する駆動回路の
幅や面積につても考慮する必要がある。すなわち、表示
部を小さくした場合や、画素数を増加させて画素ピッチ
が狭くなった場合に、映像信号線毎に設ける回路の幅も
画素ピッチ内に収める必要があることから、回路幅の狭
い駆動回路を狭い面積の中に設けなくてはならないとい
う問題が生じる。

【００４４】そこで、表示データ演算回路３２５と階調
電圧出力回路３２６を、画素ピッチの幅内に効率よく収
めるために、本実施の形態では、表示データ演算回路３
２５の配置を表示データ線の配置に合わせて表示データ
線毎に分割して、映像信号線１０３の延長線上に並べて
設けている。すなわち、１本の映像信号線１０３に対応
して、複数の表示データ演算回路３２５と階調電圧出力
回路３２６とを直列に接続しデコーダ回路列１２４を形
成している。

【００４５】図２に示すように、表示データ線（３２１
〜３２３）は表示制御回路１１１から出力して、表示デ
ータ演算回路３２５に接続している。本実施の形態では
８階調の表示データに対応する３ビットの場合を示して
おり、表示データ線（３２１〜３２３）は３本である。
なお、本実施の形態では説明を簡明にするため、表示デ
ータ線数が３本の場合について述べるが、表示データ線
数は、表示データに従い任意に選ぶことが可能である。

【００４６】表示データ演算回路３２５は各表示データ
線（３２１〜３２３）毎、分割して設けられており、表
示データの各ビット毎の値に対して演算を行い、演算結
果を階調電圧出力回路３２６に伝達する。階調電圧出力
回路３２６には階調電圧線１３３により階調電圧が供給
されており、階調電圧出力回路３２６は表示データ演算
回路３２５での演算結果をもとに表示データに従った階
調電圧を映像信号線１０３に出力する。

【００４７】前述したように映像信号線１０３の間隔
は、表示部１１０に設けられた画素電極１０９の大きさ
で制限される。対して隣合う表示データ線の間隔は、表
示データ演算回路３２５が設けられるように、十分に広
くとることが可能である。図２に示すように、表示デー
タ演算回路３２５は映像信号線１０３の延長線上（図中
Y方向）に各表示データ線に対応する構成毎分割して、
一列に並んで設けることで、映像信号線１０３の間隔内
に収まることが可能である。ただし、表示データ線の間
隔は無制限に広くとれるわけではなく、なるべく、小さ
くすることが必要である。

【００４８】次に図３を用いて、時間制御信号線１３４
を用いて階調電圧を選択する階調電圧選択回路１２３に
ついて詳細に説明する。図３は、階調電圧選択回路１２
３の回路構成を示す概略ブロック図である。前述したよ
うに階調電圧選択回路１２３には表示データ線（３２１
〜３２３）の間に、表示データ演算回路３２５が設けら
れている。さらに、各表示データ演算回路３２５には、
表示データ線（３２１〜３２３）に加えて、時間制御信
号線１３４が入力している。

【００４９】図３では、図面が複雑になることを避け
て、４本の映像信号線１０３について、デコーダ回路列
１２４の構成を示している。また、デコーダ回路列１２
４は図中Ｘ方向に並列に連続して形成されているが、図
３では左側１番目のデコード回路列１２４と、右側３つ
のデコーダ回路列とを記載し、間の構成は省略してい
る。

【００５０】ただし、デコーダ回路列１２４は映像信号
線１０３に対応した数、設けられており画素数が増大す
るに従い、映像信号線１０３の数も増大し、階調電圧出
力回路３２６に階調電圧を供給する電圧バスライン１５
１も長くなり、電圧バスライン１５１の配線抵抗が無視
できなくなることを本願発明者は見出した。電圧バスラ
イン１５１の配線抵抗による問題の対策としてデコーダ
回路列１２４毎にバッファ回路３２７と、電圧バスライ
ン１５１にバッファ回路３２８を設けている。なお、バ
ッファ回路３２７、３２８の詳細については後述する。

【００５１】階調電圧選択回路１２３には表示データ線
（３２１〜３２３）毎に表示データ演算回路３２５が設
けられている。各表示データ演算回路３２５には、時間
制御信号線１３４（１６１〜１６３）と表示データ線
（３２１〜３２３）とが接続されている。また、表示デ
ータ演算回路３２５は表示データ保持回路１２２と演算
伝達回路（３３１〜３３３）を有している。

【００５２】表示データ保持回路１２２は水平シフトレ
ジスタ１２１から出力するタイミング信号線３２９の信
号に従って、表示データ線（３２１〜３２３）の表示デ
ータを記録する。また、演算伝達回路（３３１〜３３
３）は、表示データ保持回路１２２の出力と、時間制御
信号線（１６１〜１６３）の信号との間で演算を行い、
演算結果を演算結果信号線１５２に出力する。例えば、
演算回路をＡＮＤ回路で構成し、伝達回路を演算結果で
オン／オフするゲート回路とし演算伝達回路（３３１〜
３３３）を構成することが可能である。

【００５３】演算伝達回路（３３１〜３３３）は、演算
結果信号線１５２で直列に接続され、演算結果を階調電
圧出力回路３２６に伝える。演算結果信号線１５２に
は、演算信号供給線１５０により信号が供給されてい
る。１本の演算結果信号線１５２により演算伝達回路
（３３１〜３３３）で表現できる状態は、演算伝達回路
（３３１〜３３３）が全てオンで、階調電圧出力回路３
２６に演算信号供給線１５０の信号が伝えられる状態
と、演算伝達回路（３３１〜３３３）の１つでもＯＦＦ
で、階調電圧出力回路３２６に演算信号供給線１５０の
信号が伝わらない状態の２つの状態だけである。

【００５４】階調電圧出力回路３２６に演算信号供給線
１５０の信号が伝えられるタイミングが２つでは、多階
調の電圧を出力することは困難である。そこで、階調電
圧選択回路１２３に階調電圧を時間に従い周期的に電圧
が変化する信号（例えばランプ電圧、以下周期変動電圧
と呼ぶ）として供給すると共に、時間制御信号を周期変
動電圧に同期して変化するよう供給し、階調電圧選択回
路１２３は入力した表示データが示す階調電圧に、周期
変動電圧がなるタイミングを時間制御信号により判定し
て、希望する階調電圧を出力する構成とした。なお、時
間制御信号が示す値と、周期変動電圧の値とは１対１で
対応するものとする。

【００５５】例えば、時間制御信号で表わす値が、表示
データと同じ値になったタイミングで、周期変動電圧の
電圧値が、表示データが示す階調電圧値になっていれ
ば、演算伝達回路（３３１〜３３３）を時間制御信号と
表示データが同じ値でオン状態となる構成（例えばＡＮ
Ｄ回路）とすることで、周期変動電圧が表示データの示
す階調電圧値であるタイミングで演算信号供給線１５０
の信号を階調電圧出力回路３２６に伝えることが可能で
ある。

【００５６】階調電圧出力回路３２６では演算伝達回路
（３３１〜３３３）が伝達する信号（演算結果）に従
い、出力ゲート回路１４２を用いて階調電圧を映像信号
線１０３に出力する。例えば、電圧バスライン１５１を
介して周期変動電圧を供給し、演算信号供給線１５０か
ら定電圧を供給して、出力ゲート回路１４２のオン／オ
フを制御して、階調電圧を映像信号線１０３に出力する
ことが可能である。また、演算結果信号線１５０で周期
変動電圧を供給し、電圧バスライン１５１から高電圧を
供給して、出力ゲート回路１４２を出力アンプで形成
し、周期変動電圧を増幅して、階調電圧として映像信号
線１０３に出力する構成とすることも可能である。な
お、図３では電圧バスラインを１本の配線で示したが、
複数本の配線で構成することも可能である。ただし、階
調電圧を周期変動電圧で供給することで、階調電圧の数
に従って電圧バスライン１５１を用意する場合に比較し
て、電圧バスラインの数は少なくすることが可能であ
る。

【００５７】すなわち、本実施の形態では、階調電圧を
供給する構成を階調電圧選択回路１２３とは別に形成す
ることで、階調電圧選択回路１２３の回路規模を小さく
することが可能になっている。しかしながら、多数の階
調電圧を供給するためには多数の電圧線が必要である
が、階調電圧を時間に従い変化させることで、多数の階
調電圧を少数の電圧バスライン１５１で供給可能として
いる。

【００５８】そして、図２で前述したように、演算伝達
回路（３３１〜３３３）と階調電圧出力回路３２６と
が、表示データ線の本数よりも少ない演算結果信号線１
５２で直列に接続されデコーダ回路列１２４を構成し、
デコーダ回路列１２４で表示データと時間制御信号との
間で演算することで、電圧バスライン１５１上の時間で
変化する電圧値から出力すべき階調電圧を選択する構成
としているため、図中縦方向の配線が省略可能になって
いる。すなわち、3本の表示データ線（３２１〜３２
３）で伝達されるデータを演算伝達回路（３３１〜３３
３）で演算しその結果を１本の演算結果信号線１５２で
縦方向に伝えており、縦方向（図中Ｙ方向）の配線数が
少なくなっている。また、演算伝達回路（３３１〜３３
３）を縦に並べて設けることで、映像信号線１０３に階
調電圧を出力する構成の幅を狭くすることが可能になっ
ている。

【００５９】以下、簡単に階調電圧選択回路１２３の動
作について説明する。まず、表示データ保持回路１２２
に水平シフトレジスタ１２１が出力するタイミング信号
により表示データが保持される。次に、演算伝達回路
（３３１〜３３３）には表示データ保持回路１２２の値
が伝えられる。一方、時間制御信号線（１６１〜１６
３）の時間制御信号の値は時間に従い変化しており、演
算伝達回路（３３１〜３３３）では表示データ保持回路
１２２の値と時間制御信号線（１６１〜１６３）の時間
制御信号の値との間で演算が行われる。

【００６０】各デコード回路列１２４には演算信号供給
線１５０により信号が供給されており、演算信号供給線
１５０により供給される信号を基に、演算伝達回路（３
３１〜３３３）の演算結果が形成され階調電圧出力回路
３２６に伝達される。電圧バスライン１５１の電圧が表
示データの示す階調電圧と一致した時に、演算伝達回路
（３３１〜３３３）の演算結果により、階調電圧出力回
路３２６は電圧バスライン１５１から映像信号線１０３
に階調電圧を出力する。

【００６１】次に図４を用いて階調電圧選択回路１２３
の表示データ演算回路３２５について詳細に説明する。
図４は、階調電圧選択回路１２３の回路構成を示す概略
ブロック図である。なお、図４では、図面が複雑になる
ことを避けて、１本の映像信号線１０３について、階調
電圧選択回路１２３の構成を示している。また、直列に
接続された３個の表示データ演算回路３２５の構成を示
しているが、表示データ演算回路３２５は階調数に応じ
て必要な数が設けられるものとする。また、階調電圧出
力回路３２６については図５に記載しており、図４中符
号Ａで示される箇所は、図５中符号Ａで示される箇所に
接続される。そのため、デコーダ回路列１２４は図４と
図５に分解されて記載されていることになる。

【００６２】図４では、演算伝達回路（３３１〜３３
３）は、２つのスイッチング素子を並列に接続した構成
となっている。符号２０１〜２０３は表示データ用スイ
ッチング素子で、符号２１１〜２１３は時間制御信号用
スイッチング素子である。表示データ用スイッチング素
子（２０１〜２０３）または、時間制御信号用スイッチ
ング素子のどちらか一方がオン状態で、演算伝達回路
（３３１〜３３３）はオン状態となる。すなわち、演算
伝達回路（３３１〜３３３）は、表示データと時間制御
信号との間でＯＲ演算を行い、演算結果に従い上下2本
の演算結果信号線１５２の接続をオン／オフする回路と
なっている。

【００６３】図３において前述したように、演算結果信
号線１５２には演算信号供給線により信号が供給される
が、図４では演算信号供給線として定電圧線１５６と１
５７から定電圧が供給されている。演算伝達回路（３３
１〜３３３）の演算結果により、定電圧線１５６、１５
７の電位が演算結果信号線１５２を介して階調電圧出力
回路３２６に伝えられる。なお、定電圧線１５６で電源
電圧ＧＮＤを供給し、定電圧線１５７で電源電圧ＶＤＤ
を供給している。１６５は演算結果信号線セット信号線
で、１６６は演算結果信号線リセット信号線である。ま
た、図４、図５では電源電圧線として、電源電圧ＶＤＤ
を供給する定電圧線１５３と、電源電圧ＧＮＤを供給す
る定電圧線１５４を記載している。

【００６４】図３において前述したように、演算伝達回
路（３３１〜３３３）の演算回路をＡＮＤ回路で構成す
れば、表示データと時間制御信号の値が一致した場合に
のみ、全ての演算伝達回路（３３１〜３３３）がオン状
態となるが、図４に示すように、演算伝達回路（３３１
〜３３３）の演算をＯＲ演算とした場合には、スイッチ
ング素子のどちらか一方がオン状態であれば、演算伝達
回路（３３１〜３３３）がオン状態となってしまうとい
う不具合がある。

【００６５】以下、図４に示す演算伝達回路（３３１〜
３３３）を用いた階調電圧選択回路１２３について説明
する。なお、ここでは、階調電圧選択回路１２３により
表示データから階調電圧を選択する機能（デコード）に
ついて説明し、符号３４０で示すタイミング信号安定化
回路については、階調電圧選択回路１２３の動作につい
て説明した後、詳述する。

【００６６】図４において、表示データ演算回路３２５
は表示データ演算素子（２０１〜２０３）と時間データ
演算素子（２１１〜２１３）の他に、データ取り込み素
子（１７１〜１７３）とメモリ回路（１９１〜１９３）
と表示データ転送素子（１８１〜１８３）から構成され
ている。表示データ演算回路には表示データを供給する
表示データ線（３２１〜３２３）と、時間制御信号を供
給する時間制御信号線（１６１〜１６３）と、表示デー
タ転送素子（１８１〜１８３）を制御する制御信号ＴＧ
を供給する転送信号線（１６７〜１６９）が接続されて
いる。

【００６７】データ取り込み素子（１７１〜１７３）は
タイミング信号線３２９によりオン状態となると、表示
データ線（３２１〜３２３）の値をメモリ回路（１９１
〜１９３）に伝える。メモリ回路（１９１〜１９３）
は、インバータ回路を２個逆向きに並べ、それぞれ、一
方の出力と他方の入力とを接続してラッチ回路を構成し
ている。なお、メモリ回路（１９１〜１９３）はインバ
ータ回路によるものに限らず、容量によりデータを保持
する構成とする等、種々のデータ記録可能な構成とする
ことが可能である。

【００６８】データ取り込み素子（１７１〜１７３）が
タイミング信号線３２９によりオン状態となると、メモ
リ回路（１９１〜１９３）には表示データ線（３２１〜
３２３）の値が入力され、入力値を反転した値を出力す
る。データ取り込み素子（１７１〜１７３）がオフ状態
となると、メモリ回路（１９１〜１９３）は表示データ
線（３２１〜３２３）の値を反転した値を保持する。

【００６９】メモリ回路（１９１〜１９３）に保持され
たデータは、制御信号線ＴＧにより表示データ転送素子
（１８１〜１８３）がオン状態となることで、表示デー
タ演算素子（２０１〜２０３）に伝えられる。メモリ回
路（１９１〜１９３）で値が反転するので、表示データ
がロウレベルの場合は、表示データ演算素子（２０１〜
２０３）の制御端子にはハイレベルが入力し、表示デー
タ演算素子（２０１〜２０３）が導通状態となる。

【００７０】表示データにより、表示データ演算素子
（２０１〜２０３）が導通状態となると、演算伝達回路
（３３１〜３３３）は時間データ演算素子（２１１〜２
１３）の値によらず、導通状態であるため、表示データ
がロウレベルの場合は、演算伝達回路（３３１〜３３
３）はスイッチング回路として働かない状態となる。対
して表示データがハイレベルの場合は、演算伝達回路
（３３１〜３３３）は、時間制御信号線の値によりオン
／オフするスイッチング回路となる。

【００７１】図４においては、表示データ演算回路３２
５が３個の場合を示しているが、例えば表示データ演算
回路３２５がｍ個の場合では、階調電圧選択回路は表示
データの値によりｍ個の演算伝達回路の中からスイッチ
ング回路として機能させる回路を選択する構成となる。
すなわち、本構成とすることで、演算結果信号線１５２
で直列に接続されている、ｍ個の演算伝達回路から、時
間制御信号の値により、オン・オフする２ｍのスイッチ
ング回路の組みを選ぶことが可能である。

【００７２】表１に、３個の演算伝達回路（３３１〜３
３３）の内、どの演算伝達回路をスイッチング回路とす
るかを選ぶ、選びかたを示す。表１の中で、（−）は演
算伝達回路（３３１〜３３３）が常にオンである状態を
示しており、また、ＳＷは演算伝達回路（３３１〜３３
３）がスイッチング回路として働く事を示している。演
算伝達回路（３３１〜３３３）はスイッチング回路であ
るが、演算伝達回路（３３１〜３３３）が常にオンであ
るように設定するということは、スイッチング回路が無
く導通状態と同じと考えられる。

【００７３】スイッチング回路を直列に接続した場合で
は、スイッチング回路が全てオンと１つでもオフの２つ
の状態しか選ぶことができないが、表１に示したよう
に、ｍ個のスイッチング回路の中からどのスイッチング
回路を選ぶかで状態を分けると、２ｍ個の状態を選ぶこ
とができる。

【００７４】

【表１】

【００７５】さらに、演算伝達回路（３３１〜３３３）
ではＯＲ演算が行われるため、表１にＳＷで示すスイッ
チ回路をオンとする時間制御信号のみで、全ての演算伝
達回路（３３１〜３３３）がオンとなるわけではない。

【００７６】以下、ケース２を例にして説明する。ハイ
レベルを「１」でロウレベルを「０」で表現すると、ケ
ース２の表示データの値は下位ビットから（１，０，
０）である。表示データはメモリ回路（１９１〜１９
３）で値が反転され表示データ演算素子（２０１〜２０
３）に伝えられるため、ケース２の場合では、表示デー
タの最下位ビットに対応する表示データ演算素子２０１
がオフとなり、スイッチング回路として働くのは演算伝
達回路３３１となる。

【００７７】すなわち、ケース２の場合では、演算伝達
回路３３２と演算伝達回路３３３はスイッチング回路と
して機能しない。そのため、時間制御信号が演算伝達回
路３３１の時間データ演算素子２１１をオンするような
信号の場合、すなわち、時間制御信号が（１，０，
０）、（１，１，０）、（１，１，１）となる場合に、
演算伝達回路３３１がオン状態になり、全ての演算伝達
回路（３３１〜３３３）がオンとなる。

【００７８】そこで上記問題を解決するために、図４に
示す回路では、時間制御信号により最初に全ての演算伝
達回路（３３１〜３３３）がオンとなるタイミングで、
階調電圧出力回路３２６において、階調電圧を映像信号
線１０３に取り込む構成としている。例えば、ケース２
の場合では、時間制御信号が（１，０，０）となったタ
イミングで、階調電圧出力回路３２６において、階調電
圧を映像信号線１０３に取り込む。さらに一旦、階調電
圧を映像信号線１０３に取り込んだ後は、階調電圧出力
回路３２６はリセットされるまで、電圧バスライン１５
１と映像信号線１０３とを接続しない構成としている。

【００７９】表１に示すように、スイッチング回路ＳＷ
は、ｍ個のスイッチング回路で、２ｍ個の状態に分ける
ことができ、時間制御信号で２ｍ個の状態を選ぶことが
できる。さらに、時間制御信号をスイッチング回路ＳＷ
が表わす小さい値から順番に、スイッチング回路ＳＷを
オンするように選ぶことで、図４に示すＯＲ演算を行う
デコーダ回路列１２４でも、希望する階調電圧を選択す
ることができる。

【００８０】以下、階調電圧出力回路３２６をセット、
リセットする構成について説明する。まず、時間データ
演算素子（２１１〜２１３）をオン状態としておく、そ
の後、演算結果信号線リセット信号線１６６により、演
算結果信号線リセット素子２２１、２２３をオン状態と
し、演算結果信号線１５２を定電圧線１５７に接続する
ことで、演算結果信号線１５２をハイレベルに充電す
る。充電後時間データ演算素子（２１１〜２１３）をオ
フ状態とし演算結果信号線１５２（２）〜１５２（４）
をハイレベルに充電された状態として保つ。その後、演
算結果信号線１５２は定電圧線１５７との接続を切断し
た後、演算結果信号線セット信号線１６５により演算結
果信号線セット素子２２２がオン状態となることで、演
算結果信号線１５２（１）と定電圧線１５６（ＧＮＤ）
とが電気的に接続する。演算伝達回路（３３１〜３３
３）のうち一つでもオフ状態であると、演算結果信号線
１５２（４）はハイレベルに充電されているが、時間制
御信号線（１６１〜１６３）により演算伝達回路（３３
１〜３３３）の全てがオン状態となると、演算結果信号
線１５２（４）は定電圧線１５６（ＧＮＤ）と電気的に
接続し、放電されてロウレベルとなる。この後、演算結
果信号線リセット信号線１６６により充電されるまでの
間、演算結果信号線１５２はハイレベルとならない。

【００８１】後述する階調電圧出力回路３２６におい
て、演算結果信号線１５２（４）がハイレベルの間、電
圧バスライン１５１と映像信号線１０３とを接続状態に
し、演算結果信号線１５２（４）がロウレベルの間、電
圧バスライン１５１と映像信号線１０３とを切断状態に
することで、電圧バスライン１５１と映像信号線１０３
とを切断状態になる直前の電圧バスライン１５１の電圧
を映像信号線１０３に書き込むことが可能である。

【００８２】次に図５を用いて、階調電圧出力回路３２
６について説明する。図５において、１４１はレベルシ
フト回路で、１４２は出力ゲート回路で、１５１は電圧
バスラインで、１１２はランプ電圧発生回路で、３２７
は階調電圧出力回路３２６毎に設けられたバッファ回路
で、３２８は電圧バスライン１５１に設けられたバッフ
ァ回路である。

【００８３】前述した演算結果信号線１５２（４）は、
図中符号Ａに示す点にでつながっており、演算結果が階
調電圧出力回路３２６に伝えられる。演算結果信号線１
５２（４）で伝えられる信号はレベルシフタ回路１４１
で、出力ゲート回路１４２を駆動可能な電圧に変換され
る。レベルシフタ回路１４１で変換された信号により、
出力ゲート回路１４２がオン状態とされると、電圧バス
ライン１５１の電圧が映像信号線１０３に出力する。ま
た、ランプ電圧発生回路１１２から電圧値が時間により
階段状に変化するランプ電圧が発生し、電圧バスライン
１５１に出力している。

【００８４】前述したように、まず、出力ゲート回路１
４２はオン状態で、ランプ電圧が映像信号線１０３に出
力している。次に、表示データによりスイッチング素子
として動作する演算伝達回路（３３１〜３３３）が、時
間制御信号により全てオン状態となると出力ゲート回路
１４２はオフ状態になる。そして、映像信号線１０３に
出力すべき階調電圧が取り込まれる。

【００８５】次に以下、図６、図７に示す各信号のタイ
ミングチャートを用いて、図４、図５に示す回路の動作
について説明する。なお、バッファ回路３２７、３２８
の詳細については、回路の動作の説明の後で説明する。

【００８６】まず図６は、表示データ線（３２１〜３２
３）に出力される表示データ（ＤＤ１〜ＤＤ３）をタイ
ミング信号で取り込む動作を示している。符号ＤＤ１か
らＤＤ３は、図４の表示データ線（３２１〜３２３）に
出力される表示データを示す。また、符号ＨＳＲ１〜Ｈ
ＳＲ３は水平シフトレジスタ１２１からタイミング信号
線３２９に出力されるタイミング信号を示す。なお、図
６においてはタイミング信号を、ＨＳＲ１からＨＳＲ３
の３個の信号で示したが、タイミング信号は映像信号線
の数に合わせて必要な数が水平シフトレジスタから出力
するものとする。また、図４では１本の映像信号線１０
３に出力するデコーダ回路列１２４の構成について示し
ているため、タイミング信号線３２９が１本であるが、
タイミング信号ＨＳＲ１からＨＳＲ３は、連続する３本
のタイミング信号線３２９に順番に出力されるものとす
る。

【００８７】表示データ（ＤＤ１〜ＤＤ３）はＤＤ１が
最下位ビットである３ビットのデータを表わしている。
タイミング信号ＨＳＲ１が出力している期間の各ビット
の値は、表示データＤＤ１の値はハイレベルであり、表
示データＤＤ２の値はロウレベルであり、表示データＤ
Ｄ３の値はハイレベルとなっている。表示データ（ＤＤ
１〜ＤＤ３）を、ハイレベルを「１」でロウレベルを
「０」で表現すると、タイミング信号ＨＳＲ１が出力し
ている期間の表示データの値は下位ビットから（１，
０，１）となる。

【００８８】図４においては、表示データ（ＤＤ１〜Ｄ
Ｄ３）が（１，０，１）の状態で、タイミング信号線３
２９にタイミング信号ＨＳＲ１が出力すると、データ取
り込み素子（１７１〜１７３）がオン状態となり、メモ
リ回路（１９１〜１９３）には表示データ線（３２１〜
３２３）の値が入力する。なお、メモリ回路（１９１〜
１９３）はインバータで構成されているため、（１，
０，１）を反転した値を（０，１，０）が表示データ演
算素子（２０１〜２０３）に出力される。

【００８９】次に、表示データ保持回路１２２に表示デ
ータが取り込まれた後の動作について、図７を用いて説
明する。図７においてＲＭＰは階調電圧である。階調電
圧ＲＭＰは図５の電圧バスライン１５１に電圧発生回路
１１２から供給される。階調電圧ＲＭＰは図７に示すよ
うに、時間と共に電圧が階段状に変化する信号（ランプ
電圧）を例として説明する。図７では、表示データ
（０，０，０）の場合に階調電圧Ｖ０が画素電極に書き
込まれ、表示データ（１，１，１）の場合に階調電圧Ｖ
７が書き込まれるものとする。階調電圧ＲＭＰは時間と
共に階段状に電圧が変化するが、時間制御信号（ＤＡ１
〜ＤＡ３）も階調電圧ＲＭＰの値に同期してデータ値が
変化している。

【００９０】なお、階調電圧ＲＭＰはランプ電圧に限ら
れるものではなく、表示データに対応して値が変化し、
表示データの値と、階調電圧ＲＭＰの値が１対１で対応
するものであればよい。

【００９１】図７においては、図６に引き続き、表示デ
ータ（ＤＤ１〜ＤＤ３）が（１，０，１）で、メモリ回
路（１９１〜１９３）に入力し、表示データ演算素子
（２０１〜２０３）に（０，１，０）の値が出力する場
合を説明する。

【００９２】まず図７の時間ｔ−２において、転送信号
ＴＧがハイレベルになることで、図４の表示データ転送
素子（１８１〜１８３）がオン状態になり、メモリ回路
（１９１〜１９３）に保持された表示データが、表示デ
ータ演算素子（２０１〜２０３）に転送される。メモリ
回路（１９１〜１９３）からの出力が（０，１，０）の
場合では、表示データ演算素子２０１と２０３はオフ状
態で、表示データ演算素子２０２はオン状態となる。

【００９３】次に、時間ｔ−２とｔ−１の間で、時間制
御信号（ＤＡ１〜ＤＡ３）がハイレベルの状態で、演算
結果信号線セット信号ＤＳＴをロウレベルにして、演算
結果信号線セット素子２２２をオフにする。まず演算結
果信号線セット素子２２２をオフにするのは、定電圧線
１５６と定電圧線１５７とが短絡しないためである。次
に時間ｔ−１において、演算結果信号線リセット信号Ｄ
ＲＳＴをロウレベルにし、演算結果信号線リセット素子
２２１、２２３をオンとすることで、演算結果信号線１
５２を定電圧線１５７に接続してハイレベルにする。こ
の時、時間制御信号（ＤＡ１〜ＤＡ３）がハイレベルで
あるため、全ての演算伝達回路（３３１〜３３３）がオ
ン状態にあるので、全ての演算結果信号線１５２（１）
から１５２（４）までが、ハイレベルに充電される。

【００９４】演算結果信号線１５２がハイレベルである
と、図５に示す階調電圧出力回路３２６の出力ゲート回
路１４２は電圧バスライン１５１と映像信号線１０３と
を電気的に接続する。すなわち、演算結果信号線１５２
がハイレベルの間は、映像信号線１０３には電圧バスラ
イン１５１から階調電圧が出力されていることになる。

【００９５】次に、時間ｔ０の前に、演算結果信号線リ
セット信号ＤＲＳＴをハイレベルにし、演算結果信号線
リセット素子２２１、２２３をオフとする。その後、全
ての時間制御信号（ＤＡ１〜ＤＡ３）をロウレベルとす
る。演算結果信号線リセット素子２２１、２２３がオフ
になると、演算結果信号線１５２は定電圧線１５７と切
断されるが、演算結果信号線１５２はハイレベルに充電
された状態となっている。その後、演算結果信号線セッ
ト信号ＤＳＴをハイレベルにして、演算結果信号線１５
２（１）まで、定電圧線１５６によりロウレベルの接地
電位（ＧＮＤ）を供給する。

【００９６】図７においてｔ０のタイミングでは、全て
の時間制御信号（ＤＡ１〜ＤＡ３）がロウレベルである
ため、時間データ演算素子（２１１〜２１３）は全てオ
フである。その後、時間が経過し時間ｔ５において、時
間制御信号（ＤＡ１〜ＤＡ３）の値が表示データと同じ
値（１、０、１）となると、演算伝達回路（３３１〜３
３３）がすべてオン状態となり、定電圧線１５６により
供給されたロウレベルの接地電位（ＧＮＤ）が、演算結
果信号線１５２により階調電圧出力回路３２６に伝えら
れる。

【００９７】階調電圧出力回路３２６は定電圧線１５６
のロウレベルの信号が伝えられると、出力ゲート回路１
４２がオフとなることで、電圧バスライン１５１と映像
信号線１０３との電気的接続を切断する。その後、階調
電圧出力回路３２６はリセットされるまで、オン状態と
はならない。そのため、映像信号線１０３には切断時の
電圧バスライン１５１の電圧Ｖ５が保持される。

【００９８】図７を用いて説明したように、階調電圧出
力回路３２６は、まず映像信号線１０３に電圧を供給し
ている状態から、希望の電圧になったタイミングで、映
像信号線１０３との接続を切断する。

【００９９】そのため、階調電圧出力回路３２６の動作
において、同じ電圧値が出力される映像信号線１０３の
数が多数である場合には、同じタイミングで電圧バスラ
イン１５１から多数の映像信号線１０３が切断されこと
となる。電圧バスライン１５１から同時に多数の映像信
号線１０３が切断されると、電圧バスライン１５１の負
荷が急に変化することになる。

【０１００】本願発明者は、同じ階調を多数表示するよ
うな場合に、液晶表示パネルの表示にスミア（階調の変
動）が生じることから、電圧バスライン１５１の負荷が
急に変化するとにより、電圧バスライン１５１から供給
する階調電圧の値がばらつくことを本願発明者は見出し
た。

【０１０１】前述した問題を解決するために、図５に示
すように階調電圧出力回路３２６にバッファ回路３２７
と３２８を設けた。バッファ回路３２７、３２８は増幅
トランジスタ３４１と定電流回路３４２からなってい
る。定電流回路３４２は増幅トランジスタ３４１に定電
流が流れるように働くため、電圧バスライン１５１の負
荷が急に変化しても、出力ゲート回路１４２に供給する
電流量の変化を抑えることで、出力ゲート回路１４２か
ら映像信号線１０３に出力する階調電圧の変動を防止し
ている。

【０１０２】以下図５に戻りランプ電圧を供給する構成
について説明する。図５において、ランプ電圧発生回路
１１２からは電圧バスライン１５１（１）に、図７の符
号ＲＭＰで示すようなランプ電圧が出力している。電圧
バスライン１５１（１）はバッファ回路３２８の増幅ト
ランジスタ３４１のベース電極に入力している。増幅ト
ランジスタ３４１のコレクタは定電圧線１５５に接続さ
れ、電圧ＶＢＢが供給され、エミッタは電圧バスライン
１５１（２）に接続しており、ランプ電圧が電圧バスラ
イン１５１（２）に出力している。

【０１０３】各階調電圧出力回路３２６にはバッファ回
路３２７が設けられている。なお、図７では１個のバッ
ファ回路３２７を示しているが、バッファ回路３２７は
階調電圧出力回路３２６の数に応じて必要の数が設けら
れるものとする。バッファ回路３２７の増幅トランジス
タ３４１のベース電極には電圧バスライン１５１（２）
が接続しており、増幅トランジスタ３４１のエミッタか
ら出力ゲート回路１４２にランプ電圧が供給されてい
る。定電流回路３４２を有するバッファ回路３２７を階
調電圧出力回路３２６毎に設けることで、ランプ電圧は
負荷の変動の影響を受け難くなっている。

【０１０４】図５において、符号３４３はリセット信号
線で、符号３４７は電圧バスラインリセットスイッチで
ある。図７に示すようにランプ電圧ＲＭＰは時間ととも
に変化して、時刻ｔ７で電圧Ｖ７となっているが、周期
的に変化するようｔ８で再度Ｖ０に戻る必要がある。こ
のとき、ランプ電圧発生回路１１２により、電圧バスラ
イン１５１（１）を電圧Ｖ０に変化させることも困難で
あるが、増幅トランジスタ３４１により駆動されている
電圧バスライン１５１（２）、１５１（３）を急峻に電
圧Ｖ０とすることが困難である。そこで、電圧バスライ
ンリセットスイッチ３４７により、電圧バスライン１５
１（１）、１５１（２）、１５１（３）をランプ電圧発
生回路１１２からの出力線３４４に接続する。出力線３
４４は、電圧Ｖ０または電圧Ｖ０に近い電圧となってお
り、電圧バスライン１５１（１）、１５１（２）、１５
１（３）は電圧バスラインリセットスイッチ３４７を介
して急速に電圧Ｖ０に近い電圧へ戻される。

【０１０５】次に、図４に戻って、タイミング信号安定
化回路３４０について説明する。前述したように、デー
タ取り込み素子（１７１〜１７３）はタイミング信号線
３２９がハイレベルになるとオン状態になるが、タイミ
ング信号線３２９は表示データ線（３２１〜３２３）や
時間制御信号線（１６１〜１６３）と交差しており、符
号５００で示すように寄生容量が生じる。また、タイミ
ング信号線３２９をデータ取り込み素子（１７１〜１７
３）のゲート電極と同様の導電層、例えばポリシリコン
層を用いて形成した場合には、配線抵抗が比較的に高く
なる。そのため、寄生容量５００に蓄積された電荷を速
やかにシフトレジスタ側に排出することができず、タイ
ミング信号線３２９がハイレベルになる期間が生じてし
まう。タイミング信号線３２９がハイレベルになると、
データ取り込み素子（１７１〜１７３）がオン状態とな
り、メモリ回路（１９１〜１９３）に保持されたデータ
が失われる問題が生じる。

【０１０６】図７に示すように、時間制御信号（ＤＡ１
〜ＤＡ３）はパルスであり、特に時間制御信号ＤＡ１
は、短い周期でハイレベルとロウレベルとを繰り返して
いる。そのため、時間制御信号ＤＡ１の変動が、タイミ
ング信号線３２９に与える影響が大きいことがわかっ
た。

【０１０７】そこで、タイミング信号安定化回路３４０
を用いてタイミング信号線３２９をロウレベルにしてい
る。また、図８に示すように、時間制御信号ＤＡ１を信
号線３４８により周期の長い信号Ｓ１とＳ２で伝え、排
他的論理和回路３４６で形成する構成としている。

【０１０８】タイミング信号安定化回路３４０には、タ
イミング信号参照線３４５（ｎ−１）により、ｎ−１番
目のタイミング信号と、タイミング信号参照線３４５
（ｎ）によりｎ番目のタイミング信号と、タイミング信
号参照線３４５（ｎ＋１）により、ｎ＋１番目のタイミ
ング信号とが入力している。

【０１０９】タイミング信号安定化回路３４０により、
図９に示す、タイミング信号（ｎ−１）と、タイミング
信号（ｎ）と、タイミング信号（ｎ＋１）の全てがロウ
レベルの期間、すなわち、ｔ１以前とｔ５以降はｎ番目
のタイミング信号線３２９（ｎ）は電源電圧線１５４に
接続されロウレベル（ＧＮＤ）となる。

【０１１０】また、図１０に示すような信号Ｓ１とＳ２
が、図８に示す信号線３４８により排他的論理和回路３
４６に供給され、排他的論理和回路３４６から、時間制
御信号ＤＡ１が出力している。図８に示す構成とするこ
とで、時間制御信号ＤＡ１を２倍の周期である信号Ｓ１
とＳ２を用いて供給しているので、信号線３４８と交差
するタイミング信号線３２９に対する時間制御信号ＤＡ
１の影響を抑えることが可能である。

【０１１１】なお、図８に示す回路では、上下隣合う２
つの演算伝達回路３２５の間に２本の時間制御信号線を
配置している。例えば、時間制御信号線１６２と１６３
とは隣り合うように設けられて、２つの演算伝達回路３
２５の間に配置されている。２本の時間制御信号線を隣
り合せて配置することで、時間制御信号線の変動が他の
信号に影響を与え難い構成としている。

【０１１２】次に図１１を用いて、画素部１０１につい
て説明する。図１１は画素部１０１の等価回路を示す回
路図である。画素部１０１は表示部１１０の隣接する２
本の走査信号線１０２と、隣接する２本の映像信号線１
０３との交差領域（４本の信号線で囲まれた領域）にマ
トリックス状に配置される。ただし、図１１では図を簡
略化するため１つの画素部だけを示している。各画素部
１０１は、アクティブ素子３０と画素電極１０９を有し
ている。また、画素電極１０９には画素容量１１５が接
続されている。画素容量１１５の一方の電極は画素電極
１０９に接続され、他方の電極は画素電位制御線１３６
に接続されている。さらに画素電位制御線１３６は画素
電位制御回路１３５に接続されている。なお、図１１に
おいては、アクティブ素子３０はｐ型トランジスタで示
している。

【０１１３】前述したように、走査信号線１０２には垂
直駆動回路１３０から走査信号が出力している。この走
査信号によりアクティブ素子３０のオン・オフが制御さ
れる。映像信号線１０３には映像信号として階調電圧が
供給されており、アクティブ素子３０がオンになると、
映像信号線１０３から画素電極１０９に階調電圧が供給
される。画素電極１０９に対向するように対向電極１０
７（コモン電極）が配置されており、画素電極１０９と
対向電極１０７との間には液晶層（図示せず）が設けら
れている。なお、図１１に示す回路図上では画素電極１
０９と対向電極１０７との間は等価的に液晶容量１０８
が接続されているように表示した。画素電極１０９と対
向電極１０７との間に電圧を印加することにより、液晶
分子の配向方向等が変化し、それに伴い液晶層の光に対
する性質が変化することを利用して表示が行われる。

【０１１４】液晶表示装置の駆動方法としては、液晶層
に直流電流が印加されないように交流化駆動が行われ
る。交流化駆動を行うためには、対向電極１０７の電位
を基準電位とした場合に、階調電圧選択回路１２３から
は基準電位に対して正極性と負極性の電圧が階調電圧と
して出力する。しかしながら、階調電圧選択回路１２３
を正極性と負極性の電位差に耐えるような高耐圧な回路
とすると、アクティブ素子３０をはじめとし回路規模が
大きくなるという問題や、動作速度が遅くなるといった
問題が生じることとなる。

【０１１５】そこで、階調電圧選択回路１２３から画素
電極１０９に供給する映像信号は、基準電位に対して同
極性の信号を用いながらも交流化駆動を行う方法を検討
した。例えば、階調電圧選択回路１２３から出力する階
調電圧は、基準電位に対し正極性の電圧を用い、基準電
位に対し正極性の電圧を画素電極に書き込んだ後に、画
素電位制御回路１３５から画素容量１１５の電極に印加
している画素電位制御信号の電圧を引き下げることによ
り、画素電極１０９の電圧も降下させて、基準電位に対
して負極性の電圧を生じることができる。このような駆
動方法を用いると、階調電圧選択回路１２３が出力する
最大値と最小値との差が小さいため、階調電圧選択回路
１２３は低耐圧の回路とすることも可能となる。なお１
例として、画素電極１０９に正極性の電圧を書き込んで
画素電位制御回路１３５により負極性の電圧を生じさせ
る場合について説明したが、負極性の電圧を書き込んで
正極性の電圧を生じさせるには、画素電位制御信号の電
圧を引き上げることにより可能である。

【０１１６】次に図１２を用いて、画素電極１０９の電
圧を変動させる方法について説明する。図１２は説明の
ため液晶容量１０８を第１のコンデンサ５３で表わし、
画素容量１１５を第２のコンデンサ５４で表わし、アク
ティブ素子３０をスイッチ１０４で示したものである。
画素容量１１５の画素電極１０９に接続される電極を電
極５６とし、画素容量１１５の画素電位制御線１３６に
接続される電極を電極５７とする。また、画素電極１０
９と電極５６とが接続された点を節点５８で示す。ここ
では説明のため、他の寄生容量は無視できるものとし
て、第１のコンデンサ５３の容量はＣＬで、第２のコン
デンサ５４の容量はＣＣとする。

【０１１７】まず図１２（ａ）に示すように、第２のコ
ンデンサ５４の電極５７には外部から電圧Ｖ１を印加す
る。次に、走査信号によりスイッチ１０４がオンになる
と、映像信号線１０３から電圧が画素電極１０９及び電
極５６に供給される。ここで、節点５８に供給された電
圧をＶ２とする。

【０１１８】次に、図１２（ｂ）に示すように、スイッ
チ１０４がオフになった時点で、電極５７に供給してい
る電圧（画素電位制御信号）をＶ１からＶ３に降下させ
る。このとき、第１のコンデンサ５３と第２のコンデン
サ５４とに充電された電荷の総量は変化しないことか
ら、節点５８の電圧が変化して、節点５８の電圧は、Ｖ
２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（Ｖ１−Ｖ３）とな
る。

【０１１９】ここで、第１のコンデンサ５３の容量ＣＬ
が第２のコンデンサ５４の容量ＣＣに比べて充分小さい
場合（ＣＬ＜＜ＣＣ）は、ＣＣ／（ＣＬ＋ＣＣ）≒１と
なり節点５８の電圧はＶ２−Ｖ１＋Ｖ３となる。ここで
Ｖ２＝０、Ｖ３＝０とすると、節点５８の電圧は−Ｖ１
となる。

【０１２０】前述した方法によれば、画素電極１０９に
映像信号線１０３から供給する電圧は対向電極１０７の
基準電位に対し正極性にして、負極性の信号は電極５７
に印加する電圧（画素電位制御信号）を制御することに
より作り出すことができる。このような方法で負極性の
信号を作り出すと、階調電圧選択回路１２３からは負極
性の信号を供給する必要が無くなり、周辺回路を低耐圧
の素子で形成することが可能となる。

【０１２１】次に図１３を用いて、画素電位制御回路１
３５の回路構成を示す。ＳＲは双方向シフトレジスタで
あり、上下双方向に信号をシフトすることが可能であ
る。双方向シフトレジスタＳＲはクロックドインバータ
６１、６２、６５、６６で構成されている。６７はレベ
ルシフタで、６９は出力回路である。双方向シフトレジ
スタＳＲ等は電源電圧ＶＤＤで動作している。レベルシ
フタ６７は双方向シフトレジスタＳＲから出力する信号
の電圧レベルを変換する。レベルシフタ６７からは電源
電圧ＶＤＤより高電位である電源電圧ＶＢＢと電源電圧
ＶＳＳ（ＧＮＤ電位）との間の振幅を有する信号が出力
される。出力回路６９は電源電圧ＶＰＰとＶＳＳが供給
されており、レベルシフタ６７からの信号に従い、電圧
ＶＰＰとＶＳＳとを画素電位制御線１３６に出力する。
前述した画素電位制御信号の電圧Ｖ１が電源電圧ＶＰＰ
で、電圧Ｖ３が電源電圧ＶＳＳとなる。なお、図１３で
は出力回路６９をｐ型トランジスタとｎ型トランジスタ
からなるインバータで示している。ｐ型トランジスタに
供給する電源電圧ＶＰＰとｎ型トランジスタに供給する
電源電圧ＶＳＳの値を選ぶことで、電圧ＶＰＰとＶＳＳ
とを画素電位制御信号として出力することが可能であ
る。

【０１２２】ただし、ｐ型トランジスタを形成するシリ
コン基板には基板電圧が供給されているので、電源電圧
ＶＰＰの値は基板電圧に対して適切な値が設定される。

【０１２３】２６はスタート信号入力端子で、制御信号
の一つであるスタート信号を画素電位制御回路１３５に
供給する。図１３に示す双方向シフトレジスタＳＲ１か
らＳＲｎは、スタート信号が入力すると外部から供給さ
れるクロック信号のタイミングに従い、順番にタイミン
グ信号を出力する。レベルシフタ６７はタイミング信号
に従い電圧ＶＳＳと電圧ＶＢＢを出力する。出力回路６
９はレベルシフタ６７の出力に従い電圧ＶＰＰと電圧Ｖ
ＳＳを画素電位制御線１３６に出力する。画素電位制御
信号のタイミングとなるように、スタート信号およびク
ロック信号を双方向シフタレジスタＳＲに供給すること
で、画素電位制御回路１３５から希望するタイミングで
画素電位制御信号を出力することが可能である。なお２
５はリセット信号入力端子である。

【０１２４】なお、双方向シフトレジスタＳＲはクロッ
クドインバータで構成しており、タイミング信号を順番
に出力することが可能である。また画素電位制御回路１
３５を双方向シフトレジスタＳＲで構成することで、画
素電位制御信号を双方向に走査することが可能である。
すなわち、垂直駆動回路１３０も同様の双方向シフトレ
ジスタにより構成されており、本発明による液晶表示装
置は上下双方向の走査が可能である。そのため、表示す
る像を上下逆転する場合などに、走査方向を反転して図
中下から上に走査する。そこで垂直駆動回路１３０が下
から上に走査する場合には、画素電位制御回路１３５も
下から上に走査するよう対応する。なお、水平シフトレ
ジスタ１２１と検査用走査回路も同様の双方向シフトレ
ジスタにより構成されている。

【０１２５】次に、図１４を用いてリセット回路１３７
について説明する。リセット回路１３７は映像信号線１
０３とランプ電圧発生回路１１２からの出力線３４４と
を接続する機能を有している。リセット回路１３７はリ
セット信号生成回路３４９からリセット信号線３４３を
介して入力するリセット信号により、アナログスイッチ
６８をオン状態にして、映像信号線１０３と出力線３４
４とを接続する。出力線３４４では前述したようにラン
プ電圧の電圧Ｖ０または電圧Ｖ０に近い電圧が出力され
ている。そのため、映像信号線１０３はリセット回路１
３７により急速に電圧Ｖ０に近い電圧となる。なお、６
７はレベルシフト回路である。また、リセット信号線３
４３は前述した電圧バスラインリセットスイッチ３４７
にもリセット信号を供給しており、リセット信号生成回
路３４９により映像信号線１０３と同様に電圧バスライ
ンも電圧Ｖ０に近い電圧にリセットされる。

【０１２６】前述したように、階調電圧選択回路１２３
からは、階調電圧が映像信号線１０３に出力しており、
１水平走査期間１Ｈ終了時には、映像信号線１０３は階
調電圧で充電されている。次の水平走査期間に階調電圧
選択回路１２３は例えば図７に示すようなランプ電圧Ｒ
ＭＰを出力する。映像信号線１０３が階調電圧で充電さ
れている場合に、電圧発生回路１１２はランプ電圧の出
力開始時に、映像信号線１０３を出力開始時の電圧Ｖ０
に戻す必要が生じる。そこで、リセット回路１３７で１
水平走査期間１Ｈ終了時に、映像信号線１０３を急峻に
接地電位としておくことで、電圧発生回路１１２の負荷
も軽くなり、映像信号線１０３を短時間でリセットする
ことが可能である。

【０１２７】次に、反射型液晶表示装置について説明す
る。反射型液晶表示素子の一つとして電界制御複屈折モ
ード（ELECTRICALLY CONTROLLED BIREFRINGENCE MODE）
が知られている。電界制御複屈折モードでは、反射電極
と対向電極との間に電圧を印加し液晶組成物の分子配列
を変化させ、その結果として液晶パネル中の屈折率異方
性を変化させる。電界制御複屈折モードは、この屈折率
異方性の変化を光透過率の変化として利用し像を形成す
るものである。

【０１２８】図１５は、電界制御複屈折モードの１つで
ある単偏光板ツイステッドネマティックモード（ＳＰＴ
Ｎ）について説明する図である。９は偏光ビームスプリ
ッタで光源（図示せず）からの入射光Ｌ１を２つの偏光
に分割し、直線偏光となった光Ｌ２を出射する。図１５
では、液晶パネル１００に入射させる光に、偏光ビーム
スプリッタ９を透過した光（Ｐ偏光波）を用いる場合を
示しているが、偏光ビームスプリッタ９で反射した光
（Ｓ偏光波）を用いることも可能である。液晶組成物３
は液晶分子長軸が駆動回路基板１と透明基板２に対して
平行に配列し、誘電異方性が正のネマティク液晶を用い
る。また、液晶分子は配向膜７、８（図示せず）により
約９０度ねじれた状態で配向している。

【０１２９】まず図１５（ａ）に電圧が印加されていな
い場合を示す。液晶パネル１００に入射した光は液晶組
成物３の複屈折性により楕円偏光となり反射電極５面で
は円偏光となる。反射電極５で反射した光は再度液晶組
成物３中を通過し再び楕円偏光となり出射時には直線偏
光に戻り、入射光Ｌ２に対して９０度位相が回転した光
Ｌ３（Ｓ偏光波）として出射する。出射光Ｌ３は再び偏
光ビームスプリッタ９に入射するが、偏光面で反射され
出射光Ｌ４となる。この出射光Ｌ４をスクリーン等に照
射して表示を行う。この場合、電圧を印加していない場
合に光が出射する所謂ノーマリーホワイト（ノーマリオ
ープン）と呼ばれる表示方式となる。

【０１３０】対して図１５（ｂ）に液晶組成物３に電圧
が印加されている場合を示す。液晶組成物３に電圧が印
加されると、液晶分子が電界方向に配列するため、液晶
内で複屈折が起こる割合が減少する。そのため、直線偏
光で液晶パネル１００に入射した光Ｌ２はそのまま反射
電極５で反射され入射光Ｌ２と同じ偏光方向の光Ｌ５と
して出射する。出射光Ｌ５は偏光ビームスプリッタ９を
透過し光源に戻る。そのため、スクリーン等に光が照射
されないため、黒表示となる。

【０１３１】単偏光板ツイステッドネマティクモードで
は、液晶分子の配向方向が基板と平行であるため、一般
的な配向方法を用いることができ、プロセス安定性が良
い。またノーマリーホワイトで使用するため、低電圧側
でおこる表示不良に対して裕度を持たせることができ
る。すなわち、ノーマリーホワイト方式では、暗レベル
（黒表示）が高電圧を印加した状態で得られる。この高
電圧の場合には液晶分子のほとんどが基板面に垂直な電
界方向に揃っているので、暗レベルの表示は、低電圧時
の初期配向状態にあまり依存しない。さらに、人間の目
は、輝度ムラを輝度の相対的な比率として認識し、か
つ、輝度に対し対数スケールに近い反応を有する。その
ため、人間の目は暗レベルの変動には敏感である。こう
した理由から、ノーマリーホワイト方式は、初期配向状
態による輝度ムラに対して有利な表示方式である。

【０１３２】しかしながら、上述した電界制御複屈折モ
ードでは高いセルギャップの精度が求められる。すなわ
ち、電界制御複屈折モードでは、光が液晶層中を通過す
る間に生じる異常光と常光との間の位相差を利用してい
るため、透過光強度は異常光と常光との間のリタデーシ
ョンΔｎ・ｄに依存する。ここで、Δｎは屈折率異方性
で、ｄはスペーサ４によって形成される透明基板２と駆
動回路基板１との間のセルギャップである。

【０１３３】このため、本実施例の場合、表示ムラを考
慮しセルギャップ精度は、±０．０５μｍ以下とした。
また、反射型液晶表示素子では液晶に入射した光は反射
電極で反射し再度液晶層を通過するため、同じ屈折率異
方性Δｎの液晶を用いる場合、透過型液晶表示素子に対
してセルギャップｄは半分になる。一般の透過型液晶表
示素子の場合セルギャップｄは５〜６μｍ程度であるの
に対し、本実施例では約２μｍである。

【０１３４】本実施例では高いセルギャップ精度と、よ
り狭いセルギャップに対応するため、従来からあるビー
ズ分散法に代わり柱状のスペーサを駆動回路基板１上に
形成する方法を用いた。

【０１３５】図１６に駆動回路基板１上に設けられた反
射電極５とスペーサ４との配置を説明する模式平面図を
示す。一定の間隔を保つように多数のスペーサ４が駆動
回路基板全面にマトリックス状に形成されている。反射
電極５は液晶表示素子が形成する像の最小の画素であ
る。図１６では簡略化のため、符号５で示す縦４画素、
横５画素で示した。

【０１３６】図１６では縦４画素、横５画素の画素が、
有効表示領域を形成している。液晶表示素子で表示する
像はこの有効表示領域に形成される。有効表示領域の外
側にはダミー画素１１３が設けられている。このダミー
画素１１３の周辺にスペーサ４と同じ材料で周辺枠１１
が設けられている。さらに、周辺枠１１の外側にはシー
ル材１２が塗布される。１３は外部接続端子で液晶パネ
ル１００に外部からの信号を供給するのに用いられる。

【０１３７】スペーサ４と周辺枠１１の材料には、樹脂
材料を用いた。樹脂材料として例えば、株式会社ＪＳＲ
製の化学増幅型ネガタイプレジスト「ＢＰＲ−１１３」
（商品名）を用ることができる。反射電極５が形成され
た駆動回路基板１上にスピンコート法等でレジスト材を
塗布し、マスクを用いてレジストをスペーサ４と周辺枠
１１のパターンに露光する。その後除去剤を用いレジス
トを現像してスペーサ４と周辺枠１１とを形成する。

【０１３８】スペーサ４と周辺枠１１とをレジスト材等
を原料として形成すると、塗布する材料の膜厚でスペー
サ４と周辺枠１１の高さを制御でき、高い精度でスペー
サ４と周辺枠１１を形成することが可能である。また、
スペーサ４の位置はマスクパターンで決めることがで
き、希望する位置に正確にスペーサ４を設けることが可
能である。液晶プロジェクタでは画素上にスペーサ４が
存在すると、拡大投映された像にスペーサによる影が見
えてしまう問題がある。スペーサ４をマスクパターンに
よる露光、現像で形成することで、映像表示した際に、
問題とならない位置にスペーサ４を設けることができ
る。

【０１３９】また、スペーサ４と同時に周辺枠１１を形
成しているので、液晶組成物３を駆動回路基板１と透明
基板２との間に封入する方法として、液晶組成物３を駆
動回路基板１に滴下しその後透明基板２を駆動回路基板
１に貼り合せる方法を用いることができる。この液晶パ
ネル組み立て時に液晶組成物３が周辺枠１１より外側に
漏れ出し、シール材１２を充填する領域に残ってしまう
不具合がある。そのため、シール材１２充填領域の液晶
組成物３を除去する作業が必要となる。

【０１４０】液晶組成物３を駆動回路基板１と透明基板
２の間に配置し、液晶パネル１００を組立てた後は、周
辺枠１１により囲まれた領域内に液晶組成物３が保持さ
れる。また、周辺枠１１の外側にはシール材１２が塗布
され、液晶組成物３を液晶パネル１００内に封入する。
前述したように、周辺枠１１はマスクパターンを用いて
形成されるので、高い位置精度で駆動回路基板１上に形
成することができる。そのため、液晶組成物３の境界を
高い精度で定めることが可能である。また、周辺枠１１
はシール材１２の形成領域の境界も高い精度で定めるこ
とが可能である。

【０１４１】シール材１２は駆動回路基板１と透明基板
２とを固定する役目と、液晶組成物３にとって有害な物
質が進入することを阻止する役目がある。流動性がある
シール材１２を塗布した場合に、周辺枠１１はシール材
１２のストッパとなる。シール材１２のストッパとし
て、周辺枠１１を設けることで、液晶組成物３の境界や
シール材１２の境界での設計裕度を広くすることがで
き、液晶パネル１００の端辺から有効表示領域までの間
を狭く（挟額縁化）することが可能である。

【０１４２】有効表示領域を囲むように周辺枠１１が形
成されていることから、駆動回路基板１をラビング処理
する際に、周辺枠１１により周辺枠１１の近傍がうまく
ラビングできない問題がある。ラビング処理は液晶組成
物３を一定の方向に配向するための処理である。本実施
例の場合、駆動回路基板１にスペーサ４、周辺枠１１が
形成された後に、配向膜７を塗布する。その後、液晶組
成物３が一定方向に配向するよう、配向膜７が布等を用
いて擦られラビング処理が行われる。

【０１４３】ラビング処理において、周辺枠１１が駆動
回路基板１より突出しているため、周辺枠１１の近傍の
配向膜７は、周辺枠１１による段差により充分に擦られ
ない。そのため、周辺枠１１の近傍には液晶組成物３の
配向が不均一な部分が生じやすい。液晶組成物３の配向
不良による表示ムラを目立たなくするため、周辺枠１１
の内側数画素をダミー画素１１３とすることで、表示に
寄与しない画素としている。

【０１４４】ところが、ダミー画素１１３を設け、画素
５と同じように信号を供給すると、ダミー画素１１３と
透明基板２との間には液晶組成物３が存在するため、ダ
ミー画素１１３による表示も観察されてしまうという問
題が生じる。ノーマリホワイトで使用する場合、液晶組
成物３に電圧を印加しないと、ダミー画素１１３が白く
表示される。そのため、表示領域の境が明確でなくな
り、表示品質をそこなう。ダミー画素１１３を遮光する
ことも考えられるが、画素と画素の間隔は数μｍのた
め、表示領域の境に精度良く遮光枠を形成することは困
難である。そこで、ダミー画素１１３には黒表示となる
ような電圧を供給し、表示領域を囲む黒枠として観察さ
れるようにした。

【０１４５】図１７にダミー画素１１３の駆動方法につ
いて説明する。ダミー画素１１３には黒表示となるよう
な電圧を供給するために、ダミー画素が設けられた領域
は一面黒表示となる。一面黒表示となるならば、表示領
域に設けた画素と同じように個別に設ける必要がなく、
複数のダミー画素を電気的に接続して設けることができ
る。また、駆動に必要な時間を考えると、ダミー画素の
ために書き込み時間を設けることは無駄である。そこ
で、複数のダミー画素の電極を連続して設けて１つのダ
ミー画素電極とすることが可能である。しかしながら、
複数のダミー画素を接続して１つのダミー画素とすると
画素電極の面積が増加することから、液晶容量が大きく
なってしまう。前述したように液晶容量が大きくなると
画素容量を用いて画素電圧を引き下げる効率が低下す
る。

【０１４６】そこで、ダミー画素１１３も有効表示領域
の画素と同様に個別に設けることとした。しかしなが
ら、有効画素と同様に１ライン毎の書き込みを行った場
合、新たに設けた複数行のダミー行を駆動する時間が長
くなる。そして、その分有効画素に書き込みを行う時間
が短くなってしまうという問題が生じる。対して高精細
表示を行う場合には、高速の映像信号（ドットクロック
の高い信号）が入力するため、ますます画素の書き込み
時間に対する制限が生じてくる。そこで１画面の書き込
み期間中に数ライン分の書き込み時間を節約するため
に、図１７に示すようにダミー画素１１３については垂
直駆動回路１３０の垂直双方向シフトレジスタＶＳＲか
ら複数行分のタイミング信号を出力させて、複数のレベ
ルシフタ６７と出力回路６９に入力させ走査信号を出力
するようにした。また、同じく画素電極制御回路１３５
についても双方向シフトレジスタＳＲから複数行分のタ
イミング信号を出力させて、複数のレベルシフタ６７と
出力回路６９に入力させ画素電極制御信号を出力するよ
うにした。

【０１４７】なお、ダミー画素１１３を複数行同時に書
き込む場合について説明したが、ダミー画素１１３を１
行毎書き込むようにしても良い。また表示部１１０は、
有効表示領域とダミー画素１１３とを含む領域を示して
いる。

【０１４８】次に図１８を用いて、本発明による反射型
液晶表示装置ＬＣＯＳの画素部を説明する。図１８は本
発明の一実施例である反射型液晶表示装置の模式断面図
である。図１８において、１００は液晶パネル、１は第
１の基板である駆動回路基板、２は第２の基板である透
明基板、３は液晶組成物、４はスペーサである、スペー
サ４は駆動回路基板１と透明基板２との間に一定の間隔
であるセルギャップ(cell gap)ｄを形成している。この
セルギャップｄに液晶組成物３が挟持されている。５は
反射電極（画素電極）で駆動回路基板１に形成されてい
る。６は対向電極で反射電極５との間で液晶組成物３に
電圧を印加する。７、８は配向膜で液晶分子を一定方向
に配向させる。３０はアクティブ素子で反射電極５に階
調電圧を供給する。

【０１４９】３４はアクティブ素子３０のソース領域、
３５はドレイン領域、３６はゲート電極である。３８は
絶縁膜、３１は画素容量を形成する第１の電極で、４０
は画素容量を形成する第２の電極である。絶縁膜３８を
介し第１の電極３１と第２の電極４０とは容量を形成す
る。図１８では、第１の電極３１と第２の電極４０とを
画素容量を形成する代表的な電極として示しており、他
にも画素電極と電気的に接続した導体層と画素電位制御
信号線と電気的に接続した導体層とが、誘電体層を挟ん
で対向していれば画素容量を形成することが可能であ
る。

【０１５０】４１は第１の層間膜、４２は第１の導電膜
である。第１の導電膜４２はドレイン領域３５から第２
の電極４０とを電気的に接続している。４３は第２の層
間膜、４４は第１の遮光膜、４５は第３の層間膜、４６
は第２の遮光膜である。第２の層間膜４３と第３の層間
膜４５にはスルーホール４２ＣＨが形成され、第１の導
電膜４２と第２の遮光膜４６が電気的に接続されてい
る。４７は第４の層間膜、ＰＧはプラグ、４８は反射電
極５を形成する第２の導電膜である。第２の遮光膜４６
と第２の導電膜４８との間は、プラグＰＧで接続されて
いる。アクティブ素子３０のドレイン領域３５から第１
の導電膜４２、スルーホール４２ＣＨ、第２の遮光膜４
６、プラグＰＧを介して階調電圧は反射電極５に伝えら
れる。なお、プラグＰＧは１画素に複数設けることが可
能である。

【０１５１】本実施の形態の液晶表示装置は反射型であ
り、大量の光が液晶パネル１００に照射される。遮光膜
は駆動回路基板の半導体層に光が入射しないよう遮光し
ている。反射型液晶表示装置において液晶パネル１００
に照射された光は、透明基板２側（図１８中上側）から
入射し、液晶組成物３を透過し反射電極５で反射し再度
液晶組成物３、透明基板２を透過して液晶パネル１００
から出射する。しかしながら、液晶パネル１００に照射
される光の一部は、反射電極５の隙間から駆動回路基板
側に漏れ込む。第１の遮光膜４４と第２の遮光膜４６は
アクティブ素子３０に光が入射しないように設けられて
いる。本実施例では、この遮光膜を導電層で形成し、第
２の遮光膜４６を反射電極５に電気的に接続し、第１の
遮光膜４４に画素電位制御信号を供給することで、遮光
膜を画素容量の一部としても機能するようにしている。

【０１５２】なお、第１の遮光層４４に画素電位制御信
号を供給すると、階調電圧が供給される第２の遮光膜４
６と映像信号線１０３を形成する第１の導電層４２や走
査信号線１０２を形成する導電層（ゲート電極３６と同
層の導電層）との間に電気的シールド層として第１の遮
光膜４４を設けることができる。このため、第１の導電
層４２やゲート電極３６等と第２の遮光膜４６や反射電
極５との間の寄生容量成分が減少する。前述したように
液晶容量ＣＬに対して画素容量ＣＣは充分大きくする必
要があるが、第１の遮光膜４４を電気的シールド層とし
て設けると、液晶容量ＬＣと並列に接続される寄生容量
も小さくなりより効率的である。さらに信号線からの雑
音の飛び込みを減少することも可能となる。

【０１５３】また、液晶表示素子を反射型とし、駆動回
路基板１の液晶組成物３側の面に反射電極５を形成した
場合、駆動回路基板１として不透明なシリコン基板等を
用いることが可能である。また、アクティブ素子３０や
配線を反射電極５の下に設けることができ、画素となる
反射電極５を広くし、所謂高開口率を実現することがで
きる利点がある。また、液晶パネル１００に照射される
光による熱を駆動回路基板１の裏面から放熱できるとい
った利点もある。

【０１５４】次に遮光膜を画素容量の一部として利用す
ることについて説明する。第１の遮光膜４４と第２の遮
光膜４６とは第３の層間膜４５を介して対向しており、
画素容量の一部を形成している。４９は画素電位制御線
１３６の一部を形成する導電層である。導電層４９によ
り第１の電極３１と第１の遮光膜４４とは電気的に接続
されている。また、導電層４９を用いて画素電位制御回
路１３５から画素容量までの配線を形成することが可能
である。ただし、本実施例では第１の遮光膜４４を配線
として利用した。図１９に第１の遮光膜４４を画素電位
制御線１３６として利用する構成について示す。

【０１５５】図１９は第１の遮光膜４４の配置を示す平
面図である。４６は第２の遮光膜であるが、位置を示す
ために点線で示している。４２ＣＨはスルーホールで、
第１の導電膜４２と第２の遮光膜４６とを接続してい
る。なお、図１９は第１の遮光膜４４を解り易く示すた
めに、他の構成は省略している。第１の遮光膜４４は、
画素電位制御線１３６の機能を有しており図中Ｘ方向に
連続して形成されている。第１の遮光膜４４は遮光膜と
して機能するために表示領域全面を覆うように形成され
ているが、画素電位制御線１３６の機能も持たせるため
に、Ｘ方向に延在し（走査信号線１０２と並列の方
向）、Ｙ方向に並んでライン状に形成され、画素電位制
御回路１３５に接続される。また、画素容量の電極とし
ても働くために、第２の遮光膜４６となるべく広い面積
で重なるように形成されている。さらに、遮光膜として
漏れる光が少なくなるように、隣接する第１の遮光膜４
４の間隔はなるべく狭くなるよう形成されている。

【０１５６】次に、図２０、図２１を用いて駆動回路基
板１上に設けられるアクティブ素子３０とその周辺の構
成を詳細に説明する。図２０、図２１において図１８と
同じ符号は同じ構成を示す。図２２はアクティブ素子３
０周辺を示す概略平面図である。図２０は図２１のＩ−
Ｉ線における断面図であるが、図２０と図２１との各構
成間の距離は一致していない。また図２１は走査信号線
１０２とゲート電極３６、映像信号線１０３とソース領
域３４、ドレイン領域３５、画素容量を形成する第２の
電極４０、と第１の導電層４２と、コンタクトホール３
５ＣＨ、３４ＣＨ、４０ＣＨ，４２ＣＨの位置関係を示
すもので、その他の構成は省略した。

【０１５７】図２０において、１は駆動回路基板である
シリコン基板、３２はシリコン基板１にイオン打ち込み
で形成した半導体領域（ｐ型ウエル）、３３はチャネル
ストッパ、３４はｐ型ウエル３２にイオン打ち込みで導
電化し形成したソース領域、３５はｐ型ウエル３２にイ
オン打ち込みで形成したドレイン領域、３１はｐ型ウエ
ル３２にイオン打ち込みで導電化し形成した画素容量の
第１の電極である。なお、本実施例ではアクティブ素子
３０をｐ型トランジスタで示したが、ｎ型トランジスタ
とすることも可能である。

【０１５８】３６はゲート電極、３７はゲート電極端部
の電界強度を緩和するオフセット領域、３８は絶縁膜、
３９はトランジスタ間を電気的に分離するフィールド酸
化膜、４０は画素容量を形成する第２の電極で絶縁膜３
８を介しシリコン基板１に設けた第１の電極２１との間
で容量を形成する。ゲート電極３６と第２の電極４０
は、絶縁膜３８上にアクティブ素子３０のしきい値を低
くするための導電層と低抵抗の導電層とを積層した２層
膜からなっている。２層膜としては例えばポリシリコン
とタングステンシリサイドの膜を用いることができる。
４１は第１の層間膜、４２は第１の導電膜である。第１
の導電膜４２は接触不良を防止するバリアメタルと低抵
抗の導電膜の多層膜からなっている。第１の導電膜とし
て、例えばチタンタングステンとアルミの多層金属膜を
スパッタで形成して用いることができる。

【０１５９】図２１において１０２は走査信号線であ
る。走査信号線１０２は、図２１中、Ｘ方向に延在しＹ
方向に並設されていて、アクティブ素子３０をオン・オ
フする走査信号が供給される。走査信号線１０２はゲー
ト電極と同じ２層膜からなっており、例えばポリシリコ
ンとタングステンシリサイドを積層した２層膜を用いる
ことができる。映像信号線１０３はＹ方向に延在しＸ方
向に並設されていて、反射電極５に書き込まれる映像信
号が供給される。映像信号線１０３は第１の導電膜４２
と同じ多層金属膜からなっており、例えばチタンタング
ステンとアルミの多層金属膜を用いることができる。

【０１６０】映像信号は絶縁膜３８と第１の層間膜４１
に開けられたコンタクトホール３５ＣＨを通り第１の導
電膜４２によりドレイン領域３５（図２０参照）に伝わ
る。走査信号線１０２に走査信号が供給されると、アク
ティブ素子３０はオンになり、映像信号は半導体領域
（ｐ型ウエル）３２からソース領域３４に伝わり、コン
タクトホール３４ＣＨを通り第１の導電膜４２に伝わ
る。第１の導電膜４２に伝わった映像信号は、コンタク
トホール４０ＣＨを通り画素容量の第２の電極４０に伝
わる。

【０１６１】また、図２０に示すように映像信号はコン
タクトホール４２ＣＨを介して反射電極５へと伝わって
いく。コンタクトホール４２ＣＨはフィールド酸化膜３
９の上に形成されている。フィールド酸化膜３９は膜厚
が厚いため、フィールド酸化膜の上は他の構成に比較し
て高い位置となっている。コンタクトホール４２ＣＨは
フィールド酸化膜３９上に設けられることで、上層の導
電膜により近い位置とすることができ、コンタクトホー
ルの接続部の長さを短くしている。

【０１６２】さらに図２０に示すように、第２の層間膜
４３は、第１の導電膜４２と第２の導電膜４４とを絶縁
している。第２の層間膜４３は、各構成物により生じて
いる凹凸を埋める平坦化膜４３Ａとその上を覆う絶縁膜
４３Ｂとの２層で形成されている。平坦化膜４３ＡはＳ
ＯＧ（spin on grass）を塗布して形成している。絶縁
膜４３ＢはＴＥＯＳ膜であり、反応ガスとしてＴＥＯＳ
（Tetraethylorthosilicate）を用いＳｉＯ２膜をＣＶ
Ｄにより形成したものである。

【０１６３】第２の層間膜４３の形成後、ＣＭＰ（ケミ
カル・メカニカル・ポリシング）により第２の層間膜４
３は研磨される。第２の層間膜４３はＣＭＰにより研磨
することで平坦化する。平坦化された第２の層間膜の上
に第１の遮光膜４４が形成される。第１の遮光膜４４は
第１の導電膜４２と同じタングステンとアルミの多層金
属膜で形成している。

【０１６４】第１の遮光膜４４は駆動回路基板１の略全
面を被っており、開口はコンタクトホール４２ＣＨの部
分だけある。第１の遮光膜４４の上に第３の層間膜４５
がＴＥＯＳ膜で形成されている。さらに第３の層間膜４
５の上に第２の遮光膜４６が形成されている。第２の遮
光膜４６は第１の導電膜４２と同じタングステンとアル
ミの多層金属膜で形成している。第２の遮光膜４６はコ
ンタクトホール４２ＣＨで第１の導電膜４２と接続され
ている。コンタクトホール４２ＣＨでは、接続をとるた
めに第１の遮光膜４４を形成する金属膜と第２の遮光膜
４６を形成する金属膜とが積層されている。

【０１６５】第１の遮光膜４４と第２の遮光膜４６を導
電膜で形成し、間に第３の層間膜４５を絶縁膜（誘電
膜）で形成し、第１の遮光膜４４に画素電位制御信号を
供給し、第２の遮光膜４６に階調電圧を供給すると、第
１の遮光膜４４と第２の遮光膜４６とで画素容量を形成
することができる。また、階調電圧に対する第３の層間
膜４５の耐圧と、膜厚を薄くして容量を大きくすること
を考慮すると、第３の層間膜４５は１５０ｎｍから４５
０ｎｍが好ましく、より好ましくは、約３００ｎｍであ
る。

【０１６６】第２の遮光膜４６と第２の導電膜４８との
接続には、プラグＰＧを用いている。プラグＰＧは第４
の層間膜４７にスルーホールを形成し、タングステン等
を用いてスルーホールを充填して形成する。そのため、
プラグＰＧではコンタクトホール４２ＣＨ等のに比較し
て、上部に形成される膜（反射電極５）の凹凸が減少し
平坦の膜が形成される。反射電極５の凹凸は液晶パネル
１００の反射率を減少させることから、従来、反射電極
５（第２の導電膜４８）とその下の層との接続に用いら
れていたコンタクトホールは、各画素１個形成していた
が、プラグＰＧ上の反射電極５が比較的平坦であるた
め、各画素に複数のプラグＰＧを設けることが可能とな
っている。

【０１６７】次に、図２２に駆動回路基板１に透明基板
２を重ね合わせた図を示す。駆動回路基板１の周辺部に
は、周辺枠１１が形成されており、液晶組成物３は周辺
枠１１と駆動回路基板１と透明基板２とに囲まれた中に
保持さる。重ね合わされた駆動回路基板１と透明基板２
との間で周辺枠１１の外側には、シール材１２が塗布さ
れる。シール材１２により駆動回路基板１と透明基板２
とが接着固定され液晶パネル１００が形成される。１３
は外部接続端子である。

【０１６８】図２３に外部接続端子１３を拡大した概略
図を示す。図２３（ａ）は平面図で、図２３（ｂ）は図
２３（ａ）Ｂ−Ｂで示す線の断面図である。図中１３Ｂ
は接続時の位置合わせを容易にするために、他の端子よ
りも長く形成した外部接続端子である。また、１４は外
部接続端子１３の周辺に形成したダミーパターンであ
る。駆動回路基板１内において、外部接続端子１３と外
部接続端子１３の間は端子接続時のショートを防止する
ため、外部接続端子１３以外の構成を設けない。そのた
め、駆動回路基板１内の他の領域に比較してパターン密
度が粗になっている。外部接続端子１３の周辺にダミー
パターンを設けることで、パターン密度が均一になり薄
い均一な膜が研磨可能となった。

【０１６９】端子を構成する導電膜は、図２３（ｂ）に
示すように、第１の導電膜４２と第１の遮光膜４４と第
２の遮光膜４６及び、反射電極５を積み重ねて形成して
いる。接続部の第２の遮光膜４６と反射電極５との接続
はプラグＰＧを用いている。プラグＰＧを用いることで
外部接続端子１３を比較的平坦に形成することが可能に
なっている。

【０１７０】次に図２４に示すように、液晶パネル１０
０に外部からの信号を供給するフレキシブルプリント配
線板８０が外部接続端子１３に接続される。フレキシブ
ルプリント配線板８０の両外側の端子は他の端子に比較
して長く形成され、透明基板２に形成された対向電極５
に接続され、対向電極用端子８１を形成している。すな
わち、フレキシブルプリント配線板８０は、駆動回路基
板１と透明基板２の両方に接続されている。

【０１７１】従来の対向電極５への配線は駆動回路基板
１に設けられた外部接続端子にフレキシブルプリント配
線板が接続され、駆動回路基板１を経由して対向電極５
に接続されるものであった。本実施例の透明基板２には
フレキシブルプリント配線板８０との接続部８２が設け
られ、フレキシブルプリント配線板８０と対向電極５と
が直接接続される。すなわち、液晶パネル１００は透明
基板２と駆動回路基板１とが重ね合わされて形成される
が、透明基板２の一部は駆動回路基板１より外側に出て
接続部８２を形成しており、この透明基板２の外側に出
た部分でフレキシブルプリント配線板８０と接続されて
いる。

【０１７２】図２５、図２６に液晶表示装置２００の構
成を示す。図２５は液晶表示装置２００を構成する各構
成物の分解組立て図である。また図２６は液晶表示装置
２００の平面図である。

【０１７３】図２５に示すように、フレキシブルプリン
ト配線板８０が接続された液晶パネル１００は、ヒート
シンクコンパウンド７１を間に挟んで、放熱板７２に配
置される。ヒートシンクコンパウンド７１は高熱伝導性
であり、放熱板７２と液晶パネル１００との隙間を埋め
て、液晶パネル１００の熱が放熱板７２に伝わり易すく
する役目を持つ。７３はモールドで、放熱板７２に接着
固定されている。

【０１７４】また図２５に示すように、フレキシブルプ
リント配線板８０はモールド７３と放熱板７２との間を
通りモールド７３の外側に取り出されている。７５は遮
光板で、光源からの光が液晶表示装置２００を構成する
他の部材にあたることを防いでいる。７６は遮光枠で液
晶表示装置２００の表示部１１０の外枠を形成する。

【０１７５】以上、本発明者によってなされた発明を、
前記発明の実施の形態に基づき具体的に説明したが、本
発明は、前記発明の実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。

【０１７６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【０１７７】本発明によればデジタル−アナログ変換方
式の駆動回路を小型にすることができるとともに、駆動
回路に供給する階調電圧の変動を抑えた反射型液晶表示
装置を実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態の液晶表示装置の全体の概
略構成を示すブロック図である。

【図２】本発明の実施の形態の液晶表示装置の液晶パネ
ルの等価回路を示す回路図である。

【図３】本発明の実施の形態の液晶表示装置の水平駆動
回路と表示部の概略構成を示すブロック図である。

【図４】本発明の実施の形態の液晶表示装置の水平駆動
回路の概略構成を示すブロック図である。

【図５】本発明の実施の形態の液晶表示装置の電圧選択
回路の概略構成を示す回路図である。

【図６】本発明の実施の形態の液晶表示装置の動作を説
明するタイミング波形図である。

【図７】本発明の実施の形態の液晶表示装置の動作を説
明するタイミング波形図である。

【図８】本発明の実施の形態の液晶表示装置の電圧選択
回路の概略構成を示す回路図である。

【図９】本発明の実施の形態の液晶表示装置の動作を説
明するタイミング波形図である。

【図１０】本発明の実施の形態の液晶表示装置の動作を
説明するタイミング波形図である。

【図１１】本発明による液晶表示装置の画素部の構成を
示すの概略断面図である。

【図１２】本発明による液晶表示装置の画素電位を制御
する方法を説明する概略回路図である。

【図１３】本発明による液晶表示装置の画素電位制御回
路の構成を示す概略回路図である。

【図１４】本発明による液晶表示装置のリセット回路の
構成を示す概略平面図である。

【図１５】本発明の実施の形態である液晶表示装置を示
す概略図である。

【図１６】本発明による液晶表示装置の液晶パネルを示
す概略平面図である。

【図１７】本発明の実施の形態である液晶表示装置を示
す概略平面図である。

【図１８】本発明の実施の形態である液晶表示装置の画
素部を示す概略断面図である。

【図１９】遮光膜を用いて画素電位制御線を形成する構
成を示す概略平面図である。

【図２０】本発明による液晶表示装置の一実施の形態を
説明するアクティブ素子周辺の概略断面図である。

【図２１】本発明による液晶表示装置の一実施の形態を
説明するアクティブ素子周辺の概略平面図である。

【図２２】本発明による液晶表示装置の模式組立て図で
ある。

【図２３】本発明による液晶表示装置の一実施の形態を
説明する外部接続端子周辺の概略図である。

【図２４】本発明の実施の形態である液晶表示装置の液
晶パネルにフレキシブルプリント基板を接続した状態を
示す概略図である。

【図２５】本発明による液晶表示装置の模式組立て図で
ある。

【図２６】本発明の実施の形態である液晶表示装置を示
す概略図である。

【符号の説明】

１…基板（駆動回路基板、シリコン基板）、２…透明基
板、３…液晶組成物、４…スペーサ、５…反射電極、６
…対向電極、７、８…配向膜、９…偏光ビームスプリッ
タ、１０…ダミー画素、１１…周辺枠、１２…シール
材、１３、１４…外部接続端子、１６…基板外周、１７
…透明基板外周、１８…周辺枠内壁、２５…走査リセッ
ト信号入力端子、２６…走査スタート信号入力端子、２
７…走査終了信号出力端子、２８…リセット用トランジ
スタ、３０…アクティブ素子（スイッチング素子）、３
４…ソース領域、３５…ドレイン領域、３６…ゲート領
域、３８…絶縁膜、３９…フィールド酸化膜、４０…画
素容量を形成する第２の電極、４１…第１の層間膜、４
２…第１の導電膜、４３…第２の層間膜、４４…第１の
遮光膜、４５…第３の層間膜、４６…第２の遮光膜、４
７…第４の層間膜、４８…第２の導電膜、４９…導電
層、５３…第１のコンデンサ、５４…第２のコンデン
サ、５６、５７…電極、５８…節点、６１〜６２…クロ
ックドインバータ、６５〜６６…クロックドインバー
タ、６７…レベルシフタ、６８…アナログスイッチ、７
１…クッション材、７２…放熱板、７３…モールド、７
４…保護用接着材、７５…遮光板、７６…遮光枠、８０
…フレキシブル配線板、８５…パッケージ、８６…凹
部、８７…取付け穴、８９…外形基準溝、９１…透明接
着剤、９２…反射防止膜、９６…遮光パターン、１００
…液晶パネル、１０１…画素部、１０２…走査信号線、
１０３…映像信号線、１０４…スイッチング素子、１０
７…対向電極、１０８…液晶容量、１０９…画素電極、
１１０…表示部、１１１…表示制御装置、１１３…ダミ
ー画素、１１５…画素容量、１２０…水平駆動回路、１
２１…水平シフトレジスタ、１２２…表示データ保持回
路、１２３…階調電圧選択回路、１２４…デコーダ回路
列、１３０…垂直駆動回路、１３１…制御信号線、１３
２…映像信号伝送線、１３３…階調電圧線、１３４…時
間制御信号線、１３５…画素電位制御回路、１３６…画
素電位制御線、１３７…リセット回路、１３８…ランプ
電圧発生回路、１３９…ＤＡ信号発生回路、１４１…レ
ベルシフタ回路、１４２…出力ゲート回路、１５０…演
算信号供給線、１５１…電圧バスライン、１５２…演算
結果信号線、１５３〜１５７…定電圧線、１６１〜１６
３…時間制御信号線、１６５…演算結果信号線セット信
号線、１６６…演算結果信号線リセット信号線、１６７
〜１６９…転送信号線、１７１〜１７３…データ取り込
み素子、１８１〜１８３…表示データ転送素子、１９１
〜１９３…メモリ回路、２０１〜２０３…表示データ演
算素子、２１１〜２１３…時間データ演算素子、２２１
…演算結果信号線リセット素子、２２２…演算結果信号
線セット素子、２２３…演算結果信号線リセット素子、
２３０…ｎ型トランジスタ、２３１…半導体基板、２３
２…ｐ型ウエル、２３３…ｎ型半導体層、２３４…ゲー
ト電極、２３５…素子分離領域、２３６…アクティブ領
域、２４０…ｐ型トランジスタ、２４２…ｎ型ウエル、
２４３…ｐ型半導体層、２４４…ゲート電極、２４５…
素子分離領域、２４６…アクティブ領域、２４９…利用
されない領域、２６０…コンデンサ、２６１…コンデン
サアクティブ領域、２７１〜２７３…アクティブ領域、
３２１〜３２３…表示データ線、３２５…表示データ演
算回路、３２６…階調電圧出力回路、３２７…バッファ
回路、３２８…バッファ回路、３２９…タイミング信号
線、３３１〜３３３…演算伝達回路、３４０…タイミン
グ信号安定化回路、３４１…増幅トランジスタ、３４２
…定電流回路、３４５…タイミング信号参照線、３４６
…排他的論理和回路、３４７…電圧バスラインリセット
スイッチ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｆ ６２３Ｒ ６４１ ６４１Ｃ (72)発明者 竹本 一八男 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 松本 克巳 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H092 GA60 JA24 NA01 NA11 PA06 2H093 NA51 NC24 NC34 NC90 ND42 NE07 5C006 AA16 AF83 BB16 BB28 BC03 BC06 BC12 BC20 BF03 BF24 BF25 BF34 EB04 EB05 FA21 FA41 FA56 5C080 AA10 BB05 DD03 DD22 DD28 EE29 FF11 JJ02 JJ03 JJ04 JJ06

Claims (3)

【特許請求の範囲】
1. 【請求項１】液晶パネルと、 該液晶パネルを形成する第１の基板と第２の基板と、 上記第１の基板と第２の基板との間に挟まれた液晶組成
   物と、 上記第１の基板にマトリクス状に設けられた複数の画素
   と、 上記画素に映像信号を供給する駆動回路とを有し、 前記駆動回路は、電圧レベルが時間とともに変化する階
   調電圧と、表示データ信号と、時間制御信号とを入力
   し、前記表示データ信号の値に応じて、前記階調電圧か
   ら１つの電圧を選択し前記映像信号線に出力する選択回
   路を具備し、 前記選択回路には前記表示データ信号を供給する複数の
   表示データ信号線が接続され、前記表示データ信号線の
   隣り合う２本の間には演算回路が設けられ、 前記演算回路は表示データ信号が制御端子に入力する表
   示データ用スイッチング素子と、時間制御信号が制御端
   子に入力する時間信号用スイッチング素子とを有し、 前記表示データ用スイッチング素子と前記時間信号用ス
   イッチング素子とは並列に接続されて前記演算回路を形
   成し、 前記演算回路は直列に接続されて前記選択回路を形成
   し、 前記階調電圧を供給する階調電圧線に安定化回路を設け
   たことを特徴とする液晶表示装置。
2. 【請求項２】 前記表示データ用スイッチング素子と前
   記時間信号用スイッチング素子とは同じ導電型のトラン
   ジスタであることを特徴とする請求項１に記載の液晶表
   示装置。
3. 【請求項３】液晶パネルと、 該液晶パネルを形成する第１の基板と第２の基板と、 上記第１の基板と第２の基板との間に挟まれた液晶組成
   物と、 上記第１の基板にマトリクス状に設けられた複数の画素
   と、 上記画素に映像信号を供給する映像信号線と、 周期的に変化する階調電圧を、前記映像信号線に映像信
   号電圧として出力する駆動回路と、 前記駆動回路に表示データを供給するＮ本の表示データ
   線と、 前記階調電圧と同期して変化する時間制御信号を駆動回
   路に供給するＮ本の時間制御信号線と、 前記駆動回路は、前記表示データ信号の値に応じて、前
   記階調電圧から１つの電圧を選択し前記映像信号線に出
   力する電圧選択回路を備え、 前記電圧選択回路は複数の演算回路が直列に接続された
   デコーダ回路列を有し、 前記デコーダ回路列は映像信号線と接続し、 前記演算回路の各々は、Ｎ本の表示データ信号線の１本
   及び、Ｎ本の時間制御信号線の１本と結合され、隣合う
   ２本の表示データ線の間に設けられ、 各演算回路は並列接続した、表示データ用スイッチング
   素子と、時間信号用スイッチング素子とを有し、 表示データはＮ個の表示データ用スイッチング素子の中
   から、選択した数の表示データ用スイッチング素子をオ
   フ状態とし、残りの表示データ用スイッチング素子をオ
   ン状態とすることで、２のＮ乗の異なるスイッチング素
   子の組み合わせを作り、 ２のＮ乗の異なるスイッチング素子の組み合わせは、時
   間制御信号線によりオン状態とされることで、階調電圧
   の一つのレベルを選択することを特徴とする液晶表示装
   置。