JP2007052291A - 表示装置 - Google Patents

Abstract

【課題】消費電力の増加を抑え、フリッカ、クロストークの発生を防止できる表示装置を提供することにある。
【解決手段】ＴＦＴ２０１を通して映像用画素データを書き込む複数の画素回路ＰＸＬＣがマトリクス状に配置された有効画素部１０１と、各行に配列されたゲートライン１０４−１〜１０４−ｍにゲートパルスＧＰ（１〜ｍ）を印加する垂直駆動回路１０２とを有し、垂直駆動回路１０２は、ゲートパルスＧＰを印加するに際し、ゲートパルスＧＰが選択状態（電源電位ＶＶＤＤ）から非選択状態の電圧（Ｖｓｉｇ＋Ｖｔｈ）になる過程であるパルス立下り時において、ゲートライン１０４（−１〜−ｍ）の電圧が画素トラジスタであるＴＦＴ２０１画オフする電圧（Ｖｓｉｇ＋Ｖｔｈ）に至るまでの期間を中間電位Ｖｇにて一定時間確保することで、過度現象（チャージインジェクション）を飽和させる。
【選択図】図３

Description

本発明は、たとえば液晶セルを画素の表示エレメント（電気光学素子）を表示領域にマトリクス状に配列したアクティブマトリクス型の表示装置に関するものである。

表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant ：ＰＤＡ) 、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。

図１は、液晶表示装置の構成例を示すブロック図である（たとえば特許文献１，２参照）。
液晶表示装置１は、図１に示すように、有効画素部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。

有効画素部２は、複数の画素回路２１が、マトリクス状に配列されている。
各画素回路２１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃｓ２１により構成されている。
これら画素回路２１の各々に対して、ゲートライン（走査ライン）５−１〜５−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン６−１〜６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２１のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎに各々接続されている。

さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線とＣｓと液晶セルＬＣ２１の第１電極との間に保持容量Ｃｓ２１を形成するが、保持容量配線Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いる。一般的な液晶表示装置においては、有効画素部２におけるすべての画素回路２１の保持容量Ｃｓ２１は、一つの保持容量配線Ｃｓに共通に接続されている。
そして、各画素回路２１の液晶セルＬＣ２１の第２電極は、たとえば１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧Ｖｃｏｍの供給ライン７に共通に接続されている。

各ゲートライン（走査ライン）５−１〜５−ｍは、垂直駆動回路３により駆動され、各信号ライン６−１〜６−ｎは水平駆動回路４により駆動される。

垂直駆動回路３は、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン５−１〜５−ｍに接続された各画素回路２１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３からゲートライン５−１に対してゲートパルス（走査パルス）ＧＰ１が与えられたときには第１行目の各列の画素が選択され、ゲートライン５−２に対してゲートパルスＧＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、ゲートライン５−３，…，５−ｍ対してゲートパルスＧＰ３，…，ＧＰｍが順に与えられる。
特開平１１−１１９７４６号公報 特開２０００−２９８４５９号公報

ところが、通常の液晶表示装置において、ゲートライン（走査ライン）の抵抗とゲートラインにかかわる抵抗と容量によって、ゲートパルス波形に遅延が生じ、その遅延したゲート波形に応じて、画素電位ΔＶｐｉｘのばらつきが生じる。

この画素電位Ｖｐｉｘのばらつきの要因は式（１）により説明することができる。式（１）が容量再配分の式であり、第２項は再書き込みの式である。

式（１）において、ΔＶｐｉｘは実効画素電位、Ｖｇはゲートラインの電位、Ｃｃｓは保持容量、Ｃｌｃは液晶容量を、Ｃｓｉｇは信号ラインと画素との寄生容量、Ｃｇはゲートラインと画素間の寄生容量をそれぞれ示している。

式（１）の第１項を制御するためにゲートパルスＧＰの立下り部を抵抗や容量にて緩やかにする制御方式やゲートパルス出力部でスイッチングにより高電位を制御する液晶表示装置が提案されている。

これらの方式は、画素電位低下の抑制にはなったが、垂直駆動回路の論理部の増加や消費電流が増加するという不利益ある。
さらに、過度現象（チャージインジェクション現象）によりゲートパルスの出力の直後と遠端部では絶対的な画素電位のばらつきが存在していた。

図２（Ａ）〜（Ｃ）は、ゲートパルスＧＰ、映像信号電圧Ｖｓｉｇ、画素電位Ｖｐｉｘを示すタイミングチャートであり、画素電位変動要因を説明するための図である。

区間ｔ０＞ｔは映像信号Ｓｉｇの書き込み期間、区間ｔ０＜ｔ＜ｔ１は容量再配分および映像信号Ｓｉｇの書き込み期間、区間ｔ＞ｔ１は容量再配分期間である。
区間ｔ０＜ｔ＜ｔ１における容量再配分および映像信号Ｓｉｇの書き込み期間の違いによる画素電位変動分ΔＶｐｉｘにパネル面内ばらつきが生じ、結果として画素電位にばらつきが発生する。
高精細パネルにおいては、この現象が顕著に現れる。

超高精細になるに従い、開口率を保ちながらフリッカ、クロストークを抑制する必要がある。
そのためには、画素電位Ｖｐｉｘがゲートからのいわゆる突き抜け電位の影響を受けてから画素トランジスタであるＴＦＴがオフ状態になるまでの期間に受ける信号ラインからの再書き込み電荷量が飽和するまでの時間と電圧を確保し、パネル面内ばらつきを抑制する必要がある。

本発明の目的は、消費電力の増加を抑え、フリッカ、クロストークの発生を防止できる表示装置を提供することにある。

本発明の第１の観点の表示装置は、画素トラジスタを通して信号ラインを伝搬される映像用画素データを書き込む複数の画素回路がマトリクス状に配置された画素部と、上記画素回路の行配列に対応するように配置され、上記画素トランジスタの導通制御のためのゲートラインと、上記ゲートラインにゲートパルスを選択的に印加する駆動回路と、を有し、上記駆動回路は、ゲートパルスを印加するに際し、ゲートパルスが選択状態から非選択状態の電圧になる過程において、ゲートラインの電圧を画素トラジスタがオフする電圧に至るまでの期間を中間電位にて一定時間確保することで、過度現象を飽和させる。

好適には、上記駆動回路は、一定時間、一定の中間電位に保持する。

好適には、上記駆動回路は、ゲートラインの電圧を画素トラジスタがオフする電圧に至るまでの期間を中間電位にて一定時間確保する際に、中間電位を段階的に変化させる。

好適には、上記駆動回路は、ゲートラインの電圧を画素トラジスタがオフする電圧に至るまでの期間を中間電位にて一定時間確保する際に、中間電位を連続的に変化させる。

本発明によれば、消費電力の増加を抑え、フリッカ、クロストークの発生を防止でき、高画質化を実現できる利点がある。

以下、本発明の実施の形態について図面に関連付けて詳細に説明する。

図３は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。

本表示装置１００は、図３に示すように、有効画素部１０１、垂直駆動回路（ＶＤＲＶ）１０２、および水平駆動回路（ＨＤＲＶ）１０３を、主構成要素として有している。

有効画素部１０１は、図３に示すように、複数の画素回路ＰＸＬＣが、ｍ×ｎのマトリクス状に配列されている。なお、図３においては、図面の簡単化のために、４×４のマトリクス配列として示している。

各画素回路ＰＸＬＣは、図３に示すように、スイッチング素子としてＴＦＴ（薄膜トランジスタ；thin film transistor）２０１と、ＴＦＴ２０１のドレイン電極（またはソース電極）に第１画素電極が接続された液晶セルＬＣ２０１と、ＴＦＴ２０１のドレイン電極に第１電極が接続された保持容量ＣＳ２０１により構成されている。
なお、ＴＦＴ２０１のドレインと、液晶セルＬＣ２０１の第１画素電極と、保持容量ＣＳ２０１の第１電極との接続点によりノードＮＤ２０１が形成されている。

これら画素回路ＰＸＬＣの各々に対して、ゲートライン１０４−１〜１０４−ｍが各行ごとにその画素配列方向に沿って配線され、信号ライン１０５−１〜１０５−ｎが各列ごとにその画素配列方向に沿って配線されている。

そして、各画素回路ＰＸＬＣのＴＦＴ２０１のゲート電極は、各行単位で同一のゲートライン１０４−１〜１０４−ｍにそれぞれ接続されている。
各画素回路ＰＸＬＣの保持容量Ｃｓの第２電極は、各行単位で同一のストレージライン１０６−１〜１０６−ｍにそれぞれ接続されている。
また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０５−１〜１０５−ｎに各々接続されている。
そして、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極は、および保持容量ＣＳ２０１の第２電極は、各画素間で共通にＣｓラインＬ２０１に接続されている。
このＣｓラインＬ２０１には、直流電圧または水平走査期間（１Ｈ）に極性が反転するコモン電圧ＶＣＯＭが与えられる。

各ゲートライン１０４−１〜１０４−ｍは、垂直駆動回路１０２のゲートドライバにより駆動され、各信号ライン１０５−１〜１０５−ｎは水平駆動回路１０３により駆動される。

垂直駆動回路１０２は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン１０５−１〜１０５−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、ゲートライン１０４−１に対してゲートパルスＧＰ１を与えて第１行目の各列の画素が選択し、ゲートライン１０４−２に対してゲートパルスＧＰ２を与えて第２行目の各列の画素を選択する。以下同様にして、ゲートライン１０４−３，…，１０４−ｍに対してゲートパルスＧＰ３，…，ＧＰｍを順に与える。

垂直駆動回路１０２は、垂直シフトレジスタ群を含み、画素配列に対応して各行毎に配列されたゲートラインが接続されたゲートバッファに対応して設けられた複数のシフトレジスタＶＳＲを有する。各シフトレジスタＶＳＲは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスＶＳＴを、垂直クロックＶＣＫに同期にてシフト動作を行い、対応するゲートバッファに供給する。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートラインが順番に駆動されていく。

上述したように、本実施形態においては、垂直駆動回路１０２が各行に配列されたゲートライン１０４−１〜１０４−ｍにゲートパルスＧＰ（１〜ｍ）を印加するが、垂直駆動回路１０２は、ゲートパルスＧＰを印加するに際し、ゲートパルスＧＰが選択状態（本実施形態では電源電位ＶＶＤＤ）から非選択状態の電圧（Ｖｓｉｇ＋Ｖｔｈ）になる過程であるパルス立下り時において、ゲートライン１０４（−１〜−ｍ）の電圧が画素トラジスタであるＴＦＴ２０１がオフする電圧（Ｖｓｉｇ＋Ｖｔｈ）に至るまでの期間を中間電位Ｖｇにて一定時間確保することで、過度現象（チャージインジェクション）を飽和させ、これにより、フリッカ、クロストークの原因である素電位のパネル面内のばらつきを抑制するようにしている。

この垂直駆動回路１０２によるゲートパルスＧＰの立下りの電圧をチャージインジェクションが飽和するまでの期間に、ゲートライン１０４の電圧を画素トランジスタであるＴＦＴ２０１がオフしない電圧に保持する場合、たとえば図４（Ａ）〜（Ｃ）に示すような波形制御が適用可能である。

図４（Ａ）の例は、ゲートパルスＧＰの立下りから過度現象（チャージインジェクション）が飽和するまでの期間、ゲートラインの電圧をＴＦＴ２０１がオフする電圧（Ｖｓｉｇ＋Ｖｔｈ）より高く（本実施形態ではＴＦＴ２０１がｎチャネルである）、電源電位ＶＶＤＤより低い値Ｖｇ（Ｖｓｉｇ＋Ｖｔｈ＜Ｖｇ＜ＶＶＤＤ）に設定する方法である。

図４（Ｂ）の例は、ゲートパルスＧＰの立下りから過度現象（チャージインジェクション）が飽和するまでの期間、ゲートラインの電圧をＴＦＴ２０１がオフする電圧（Ｖｓｉｇ＋Ｖｔｈ）より高く（本実施形態ではＴＦＴ２０１がｎチャネルである）、電源電位ＶＶＤＤより低い値Ｖｇ（Ｖｓｉｇ＋Ｖｔｈ＜Ｖｇ＜ＶＶＤＤ）を複数選択して段階的に下げていく方法である。

図４（Ｃ）の例は、ゲートパルスＧＰの立下りから過度現象（チャージインジェクション）が飽和するまでの期間、ゲートラインの電圧をＴＦＴ２０１がオフする電圧（Ｖｓｉｇ＋Ｖｔｈ）より高く（本実施形態ではＴＦＴ２０１がｎチャネルである）、電源電位ＶＶＤＤより低い値Ｖｇ（Ｖｓｉｇ＋Ｖｔｈ＜Ｖｇ＜ＶＶＤＤ）を徐々に下げていく方法である。

次に、図４（Ａ）のパルス波形制御方法を実現する垂直駆動回路１０２の具体的な構成例について説明する。

図５は、図４（Ａ）のパルス波形制御方法を実現する垂直駆動回路の第１の構成例を示す回路図である。

この垂直駆動回路１０２Ａは、シフトレジスタ（ＶＳＲ）群３０１、各ゲートライン対応に設けられたレベルシフタ３０２−１〜３０２−ｍ、レベルシフタ３０２−１〜３０２−ｍの出力をゲートライン１０４−１〜０４−ｍに印加するゲートバッフ３０３−１〜３０３−ｍ、および電圧供給回路３０４により構成されている。

電圧供給回路３０４は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１、直列に接続された抵抗素子Ｒ１，Ｒ２、および制御パルス生成部３０４１を有する。

電源電位ＶＶＤＤとゲートバッファ３０３の電源ラインとの間にＰＭＯＳトランジスタＰＴ１が接続され、電源電位ＶＶＤＤと接地ＧＮＤとの間に抵抗素子Ｒ１，Ｒ２、およびＮＭＯＳトランジスタＮＴ１が直列に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１のゲートとＮＭＯＳトランジスタＮＴ１のゲートが制御パルスの供給ラインに接続されている。
ゲートパルスＧＰを印加する場合は、まず制御パルスがローレベルに設定され、ＰＭＯＳトランジスタＰＴ１をオンさせ、ＮＭＯＳトランジスタＮＴ１をオフさせる。
これにより、ゲートバッファ３０３には電源電圧ＶＶＤＤが供給される。
そして、所定時間経過して立ち下げるタイミングになると、制御パルスがハイレベルに設定され、ＰＭＯＳトランジスタＰＴ１をオフさせ、ＮＭＯＳトランジスタＮＴ１をオンさせる。
これにより、抵抗素子Ｒ１，Ｒ２、およびＮＭＯＳトランジスタＮＴ１のオン抵抗Ｒnonで分圧したＶｇが生成され、ゲートバッファ３０３に過度現象（チャージインジェクション）が飽和するまでの期間供給される。

図６は、図４（Ａ）のパルス波形制御方法を実現する垂直駆動回路の第２の構成例を示す回路図である。

この垂直駆動回路１０２Ｂは、電圧供給回路３０４Ｂを制御パルス生成部３０４１とスイッチ３０４２を設け、ＶＶＤＤとＶｇをスイッチで切り替えて供給する例である。

図７に、ＳＥＬ−Ｒ−ＥＮＢ期間に電圧ＶＶＤＤを下げるタイミングを設けることで、過度現象（チャージインジェクション）が飽和するまでの期間を確保するタイミングチャートを示す。

この場合、電圧Ｖｇを印加する期間は、過度現象が飽和する期間をおき、かついわゆるＦＲＰ反転ポイントマージンは十分に確保する。
電圧Ｖｇに関しては、前述したように，Ｖｓｉｇ＋Ｖｔｈ＜Ｖｇ＜ＶＶＤＤ、の条件を満たす値とする。

水平駆動回路１０３は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、信号ライン１０７−１〜１０７−ｎを介して垂直駆動回路１０２によって行単位で選択される各画素回路ＰＸＬＣに対して書き込む処理を行う。

次に、上記構成による動作を説明する。

垂直駆動回路１０２のシフトレジスタには、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタにおいては、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延される。たとえばシフトレジスタにおいては、垂直スタ−トパルスＶＳＴが、垂直クロックＶＣＫに同期にてシフト動作が行われ、対応するゲートバッファに供給される。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートライン１０４−１〜１０４−ｍが順番に駆動されていく。

このように、垂直駆動回路１０２により、たとえば第１行目から順番にゲートライン１０４−１〜１０４−ｍが駆動されていく。
このとき、ゲートパルスで一のゲートラインを駆動するに際し、ゲートパルスＧＰが選択状態（本実施形態では電源電位ＶＶＤＤ）から非選択状態の電圧（Ｖｓｉｇ＋Ｖｔｈ）になる過程であるパルス立下り時において、ゲートライン１０４（−１〜−ｍ）の電圧が画素トラジスタであるＴＦＴ２０１がオフする電圧（Ｖｓｉｇ＋Ｖｔｈ）に至るまでの期間を中間電位Ｖｇにて一定時間確保することで、過度現象（チャージインジェクション）を飽和させ、これにより、フリッカ、クロストークの原因である画素電位のパネル面内のばらつきを抑制するようにしている。

そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）を受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０５−１〜１０５−ｎに供給される。

以上説明したように、本実施形態によれば、ＴＦＴ２０１を通して映像用画素データを書き込む複数の画素回路ＰＸＬＣがマトリクス状に配置された有効画素部１０１と、各行に配列されたゲートライン１０４−１〜１０４−ｍにゲートパルスＧＰ（１〜ｍ）を印加する垂直駆動回路１０２とを有し、垂直駆動回路１０２は、ゲートパルスＧＰを印加するに際し、ゲートパルスＧＰが選択状態（本実施形態では電源電位ＶＶＤＤ）から非選択状態の電圧（Ｖｓｉｇ＋Ｖｔｈ）になる過程であるパルス立下り時において、ゲートライン１０４（−１〜−ｍ）の電圧が画素トラジスタであるＴＦＴ２０１がオフする電圧（Ｖｓｉｇ＋Ｖｔｈ）に至るまでの期間を中間電位Ｖｇにて一定時間確保することで、過度現象（チャージインジェクション）を飽和させることから、フリッカ、クロストークの原因である画素電位のパネル面内のばらつきを抑制することができ、高画質化を実現することができる。

なお、上記実施形態では、液晶表示装置にアナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、ディジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置にも、同様に適用可能である。

また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置などアクティブマトリクス型表示装置全般に適用可能である。
以上説明した実施形態に係る表示装置は、直視型映像表示装置（液晶モニタ、液晶ビューファインダ）、投射型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。

一般的な液晶表示装置の構成例を示すブロック図である。 ゲートパルスＧＰ、映像信号電圧Ｖｓｉｇ、画素電位Ｖｐｉｘを示すタイミングチャートであり、画素電位変動要因を説明するための図である。 液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。 垂直駆動回路によるゲートパルスＧＰの立下りの電圧をチャージインジェクションが飽和するまでの期間に、ゲートラインの電圧を画素トランジスタがオフしない電圧に保持する場合の波形制御方法を説明するための図である。 図４（Ａ）のパルス波形制御方法を実現する垂直駆動回路の第１の構成例を示す回路図である。 図４（Ａ）のパルス波形制御方法を実現する垂直駆動回路の第２の構成例を示す回路図である。 ＳＥＬ−Ｒ−ＥＮＢ期間に電圧ＶＶＤＤを下げるタイミングを設けることで、過度現象（チャージインジェクション）が飽和するまでの期間を確保するタイミングチャートを示す図である。

符号の説明

１００・・・液晶表示装置、１０１・・・有効画素部、１０２・・・垂直駆動回路（ＶＤＲＶ）、１０３・・・水平駆動回路（ＨＤＲＶ）、１０４・・・コモン電圧生成回路、１０５−１〜１０５−ｍ・・・ゲートライン、１０６−１〜１０６−ｍ・・・容量配線（ストレージライン）、１０７−１〜１０７−ｎ・・・信号ライン、ＰＸＬＣ…画素回路、２０１・・・ＴＦＴ（スイッチング素子）、ＬＣ２０１…液晶セル、ＣＳ２０１…保持容量。

Claims (4)

1. 画素トラジスタを通して信号ラインを伝搬される映像用画素データを書き込む複数の画素回路がマトリクス状に配置された画素部と、
   上記画素回路の行配列に対応するように配置され、上記画素トランジスタの導通制御のためのゲートラインと、
   上記ゲートラインにゲートパルスを選択的に印加する駆動回路と、を有し、
   上記駆動回路は、
   ゲートパルスを印加するに際し、ゲートパルスが選択状態から非選択状態の電圧になる過程において、ゲートラインの電圧を画素トラジスタがオフする電圧に至るまでの期間を中間電位にて一定時間確保することで、過度現象を飽和させる
   表示装置。
2. 上記駆動回路は、一定時間、一定の中間電位に保持する
   請求項１記載の表示装置。
3. 上記駆動回路は、ゲートラインの電圧を画素トラジスタがオフする電圧に至るまでの期間を中間電位にて一定時間確保する際に、中間電位を段階的に変化させる
   請求項１記載の表示装置。
4. 上記駆動回路は、ゲートラインの電圧を画素トラジスタがオフする電圧に至るまでの期間を中間電位にて一定時間確保する際に、中間電位を連続的に変化させる
   請求項１記載の表示装置。
   
   
   

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