JP2004212426A - アクティブマトリクス型液晶表示装置 - Google Patents

アクティブマトリクス型液晶表示装置 Download PDF

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Abstract

【課題】マトリクス型液晶表示装置において、選択時にゲートラインに供給するゲートパルスを階段状に変化させる際に、消費電力が少なくなるようにすると共に切換ロスをなくしてサージが発生しないようにすること。
【解決手段】選択電圧供給手段として、所定の選択電圧を供給するための第１の電源ＶＧＨ０と、前記選択電圧より所定値だけ低い電圧を供給する第２の電源ＶＡＮＡとを備え、前記選択電圧供給手段の出力部ＶＧ１に、常時前記第２の電源ＶＡＮＡからの電圧が印加されるようにし、選択期間の初めから前記選択期間より短い時間の間には前記第１の電源ＶＧＨ０からの電圧が重畳されるようにして、所定の選択されたゲートラインＸn、Ｘn+1、Ｘn+2・・・に階段状のゲートパルスＧＰn、ＧＰn+1、ＧＰn+2・・・がそれぞれ印加されるようになす。
【選択図】 図２

Description

【０００１】
【発明が属する技術分野】
本発明は、アクティブマトリックス液晶表示装置に関し、特にこの液晶画素に接続されたＴＦＴ（Thin Film Transistor）のゲートパルス供給手段を備えたアクティブマトリックス液晶表示装置に関する。
【０００２】
【従来の技術】
まず、従来のアクティブマトリクス型液晶表示装置の一般的な構成を、一画素部分の模式的な等価回路図である図５を参照して簡単に説明する。個々の液晶画素ＬＰは液晶パネル上のゲートラインＸnと信号ラインＹmの交点に設けられており、この液晶画素ＬＰは等価的に液晶容量ＣLCで表わされている。通常液晶容量ＣLCには補助容量ＣSが並列に接続されている。液晶容量ＣLCの一端は駆動用画素トランジスタＴｒに接続されているとともに、他端は対向電極に接続されて所定の基準電圧Ｖcomが印加されている。
【０００３】
画素トランジスタＴｒは絶縁ゲート電界効果型の薄膜トランジスタＴＦＴからなり、そのドレイン電極Ｄは信号ラインＹmに接続されており画像信号Ｖsigの供給を受け、また、ソース電極Ｓは液晶容量ＣLCの一端、すなわち画素電極に接続されている。さらに、画素トランジスタＴｒのゲート電極ＧはゲートラインＸnに接続されて所定のゲート電圧Ｖgateを有するゲートパルスＧＰが印加されるようになされている。液晶容量ＣLCとゲート電極Ｇとの間には結合容量ＣGSが形成される。この結合容量ＣGSは画素電極とゲートラインＸnとの間の浮遊容量成分と画素トランジスタＴｒ内部のソース領域とゲート領域との間の寄生容量成分が合わさったものであり、後者の寄生容量成分が支配的であるとともにその値は個々の画素トランジスタＴｒによってかなりのばらつきが存在している。
【０００４】
この一画素の各部分の電圧波形を図６を用いて説明する。まず、この画素の選択期間中に電圧ＶgateのゲートパルスＧＰがゲート電極Ｇに印加されると、画素トランジスタＴｒはオン状態になる。この時、信号ラインＹmから供給された画像信号Ｖsigが画素トランジスタＴｒを介して液晶画素に書き込まれて、いわゆるサンプリングが行なわれる。次にこの画素が非選択期間になるとゲートパルスＧＰの印加が停止されてローレベルゲート電圧が印加され、画素トランジスタＴrはオフ状態となるが、書き込まれた画像信号は液晶容量ＣLCに保持されている。
【０００５】
選択期間から非選択期間に移行するとき、矩形波ゲートパルスＧＰはハイレベルからローレベルに急激に立ち下がるので、このとき前述した結合容量ＣGSを介してカップリングにより液晶容量ＣLCに蓄えられた電荷が瞬間的に放電する。このため、液晶画素に書き込まれた画像信号Ｖsigに電圧シフトΔＶが生じてしまう。したがって、液晶表示素子の個々の画素ごとに結合容量ＣGSの値にばらつきがあるため、前記電圧シフトΔＶにもばらつきが生じるので、結果として液晶パネルの表示画面を周期的に変化させ、いわゆるフリッカ及び残像を生じて表示品位を著しく劣化させる。
【０００６】
なお、液晶画素には選択期間中に画像信号を書き込み、続く非選択期間中書き込まれた画像信号を保持して一フィールドが構成されるが、一フィールドにおける液晶画素の透過率はその間に液晶に印加される実効電圧によって決定される。したがって、画素トランジスタＴｒは、選択期間内に書き込みを完了するために必要なオン電流が確保できるものでなければならず、また、一フィールド期間中に液晶画素を点灯し続けるのに十分な実効電圧が得られるようにするために、非選択期間中あるいは保持期間中のリーク電流はできるだけ小さくする必要がある。実効電圧としては選択期間より遥かに長い非選択期間時の影響が大きい。このため、画素容量ＣLCを充電した後オフする時生じる前述の電圧シフトΔＶは液晶に印加される実効電圧に大きく効いてくるため、表示品位が損なわれる。
【０００７】
従来、電圧シフトΔＶの絶対量及びばらつきを抑制するため、液晶容量ＣLCに並列接続されている補助容量ＣSを大きめに形成するという対策が講じられていた。すなわち結合容量ＣGSを介して放電される電荷量を補うに足る電荷を予め補助容量ＣSに蓄えるものである。しかしながら、補助容量ＣSは液晶画素領域に形成されており、この寸法を大きく設定すると画素開口率（Aperture Ratio）が犠牲になるため、十分な表示コントラストを得ることができなくなる。
【０００８】
このような従来のアクティブマトリクス型液晶表示装置の電圧シフトΔＶの問題点を解決するための一例が下記特許文献１に開示されている。この下記特許文献に開示されている方法は、図７に示すように、選択期間から非選択期間に移行する直前に、一旦ゲート電圧の電圧レベルを第１のハイレベルゲート電圧Ｖgate１よりも低い第２のハイレベルゲート電圧Ｖgate２まで下げ、その後にゲートパルスＧＰをローレベルゲート電圧ＶＧＬまで立ち下げることにより書き込まれた画像信号Ｖsigの電圧シフトΔＶを抑制するようにしたものである。
【０００９】
このゲートパルスＧＰの電圧レベルを下げるタイミングは、選択期間中液晶画素への書き込み動作に影響を与えないように、書き込みが完了した時点でなされる。このゲートパルスＧＰを第１のハイレベルゲート電圧Ｖgate１から一旦第２のハイレベルゲート電圧Ｖgate２まで下げた後、非選択期間へ移行した際にローレベルゲート電圧ＶＧＬまで立ち下げることにより、選択期間から非選択期間への移行時点でゲートラインＸnとソース電極Ｓとの間の電位差は小さくなるため、電圧シフトΔＶを効果的に抑制できるようになる。
【００１０】
下記特許文献１で採用されているアクティブマトリクス型液晶表示装置の具体的な駆動手段を図８を用いて説明する。図８において、アクティブマトリクス型液晶表示装置は、マトリクス状に配列された液晶画素ＬＰと、個々の液晶画素ＬＰを駆動する画素トランジスタＴｒとからなる表示部を有している。なお、図８では一列分の液晶画素のみを表わしている。各画素トランジスタＴｒのゲート電極ＧにはゲートラインＸ１，Ｘ２，Ｘ３，Ｘ４，・・・を介して垂直走査回路１０１が接続されており、線順次でゲートパルスＧＰを印加して画素トランジスタＴｒの選択動作を行なう。また、各画素トランジスタＴｒのドレイン電極Ｄには信号ラインＹmを介して水平駆動回路１０２が接続されており、選択された画素トランジスタＴｒを介して画像信号Ｖsigを各液晶画素ＬＰに書き込む。
【００１１】
垂直走査回路１０１はシフトレジスタ１０３から構成されており、このシフトレジスタ１０３はＤ型フリップフロップ１０４を多段接続した構造を有し、各Ｄ型フリップフロップ１０４は出力端子が共通結線された一対のインバータ１０５，１０６から構成されている。各インバータはＰチャネル型の駆動トランジスタ１０７を介して直列接続された一対の分圧抵抗Ｒ１，Ｒ２の中点に接続されていると共に、Ｎチャネル型の駆動トランジスタ１０８を介してグランド側に接続されている。これら一対の駆動トランジスタ１０７，１０８はシフトクロックパルスＶＣＫ１，ＶＣＫ２及びこれらの反転パルスに応答して導通しインバータを駆動する。一対のインバータ１０５，１０６の共通結線された出力端子には第三のインバータ１０９の入力端子が接続されており、この第三のインバータ１０９の出力端子には各段のＤ型フリップフロップの出力パルスが現われる。この出力パルスは次段のＤ型フリップフロップの入力としても用いられる。第一段目のＤ型フリップフロップに対してスタート信号ＶＳＴを入力することにより、シフトレジスタ１０３は各段毎に順次半周期ずつ位相のずれた出力パルスを出力する。当該段の出力パルスと前段の出力パルスをナンドゲート素子１１０で論理処理した後インバータ１１１で反転することによりゲートパルスＧＰが得られる。
【００１２】
そして、前記直列接続された分圧抵抗Ｒ１，Ｒ２の一端は電源ラインＶＶＤＤに接続されており、他端はスイッチングトランジスタ１１４を介してグランド側に接続されている。スイッチングトランジスタ１１４のゲート電極には制御電圧ＶＣＫＸが周期的に印加されている。スイッチングトランジスタ１１４がオフ状態にある時には電源電圧ＶＶＤＤがそのままシフトレジスタ１０３に供給され、各ゲートパルスＧＰの電圧レベルは電源電圧と等しくなる。一方、スイッチングトランジスタ１１４がオン状態になると、Ｒ１とＲ２の比によって分圧された電圧がシフトレジスタ１０３に供給されるので、ゲートパルスＧＰの電圧レベルもそれに従って低下する。
【００１３】
この例では、スイッチングトランジスタ１１４のゲート電極に印加される制御電圧ＶＣＫＸは水平同期信号に応じてパルス状にレベル変化する。本例では水平周期は６３．５μｓに設定されておりゲートライン１本当たりの選択期間に相当する。制御電圧ＶＣＫＸは各水平周期の最終部分で６〜８μｓの間ハイレベルに変化する。この時間は選択期間内における画像信号の書き込み動作に影響を与えない様に設定されている。すなわち選択されたゲートライン上の画素に対して点順次で画像信号を書き込み終わった段階で制御電圧ＶＣＫＸがハイレベルに切り換わる。制御電圧ＶＣＫＸがハイレベルになるとスイッチングトランジスタ１１４がオン状態になるので、シフトレジスタ１０３に供給される電源電圧のレベルは、例えば第１のハイレベルゲート電圧Ｖgate１として設定されたＶＶＤＤの１３．５Ｖから８．５Ｖ程度に設定された第２のハイレベルゲート電圧Ｖgate２にまで低下する。この低下量は一対の分圧抵抗Ｒ１，Ｒ２の比を適宜決めることにより適宜設定される。
【００１４】
この電源電圧の変動に応じて、例えばｎ番目のゲートパルスＧＰnは一水平周期内においてそのレベルが１３．５Ｖから８．５Ｖに階段状に変化する。次の水平周期ではｎ＋１番目のゲートラインに対応するゲートパルスＧＰn+1が発生し同じく階段状にそのレベルが変化する。この様な動作によれば、垂直走査回路は個々のゲートパルスＧＰの印加電圧レベルを立ち下げる直前に、一旦ゲートパルスの電圧レベルを下げた後に立ち下げることにより画素に書き込まれた画像信号Ｖsigの電圧シフトを抑制することができる。このように、下記特許文献１に記載の方法では、ゲートパルスＧＰの立ち下がりを階段状とすることにより画像信号の電圧シフトΔＶを有効に抑制できるようになる。
【００１５】
【特許文献１】
特開平６−３６４７号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示されている具体例では、ゲートドライバを構成するシフトレジスタ１０３に供給する電源供給電圧をＶＶＤＤとＶＶＤＤ×Ｒ１／（Ｒ１＋Ｒ２）との間で変化させることにより階段状に立ち下がるゲートパルスＧＰを得ているため、シフトレジスタ１０３を含む回路自体が複雑で大きく、消費電流が大きくなるのでドライバの占める面積が大きくなってしまうと共に、電源として抵抗で分割したものを使用するので、その電源電圧には電流依存性があり、電圧が不安点になりやすい。加えて、シフトレジスタ１０３は通常は５Ｖ以下であるロジックレベルよりも遙かに高い電圧、例えば１３．５Ｖないしは８．５Ｖで駆動されるので、非常に高消費電力となってしまう。
【００１７】
本発明者らは、上記特許文献１に開示されているアクティブマトリクス型液晶表示素子の駆動方法の問題点を改良すべく種々検討を重ねた結果、予め第１のハイレベルゲート電圧Ｖgate１に相当する電圧を発生するための第１の電源ＶＧＨ０と、この第１のハイレベルのゲート電圧Ｖgate１から所定電圧だけ低い第２のハイレベルゲート電圧Ｖgate２に相当する電圧を発生するための第２の電源ＶＡＮＡとを設け、この第２の電源ＶＡＮＡから常時ダイオードを経て第２のハイレベルゲート電圧Ｖgate２を供給するようにし、その第２のハイレベルゲート電圧Ｖgate２に重畳するように第１のハイレベルゲート電圧Ｖgate１をオン・オフ制御する構成となすことにより、低消費電力かつ簡単な回路でありながら、切換に際してサージ電圧が発生することがなく、しかも、安定した階段状に切り替わるゲートパルスを発生させることができることを見出し、本発明を完成するに至ったのである。
【００１８】
【課題を解決するための手段】
すなわち、本発明の第１の態様によれば、
マトリクス状に配置され、各々ＴＦＴによって駆動される画素電極と、列ごとに該ＴＦＴのゲート電極に接続された複数のゲートラインと、行ごとに該ＴＦＴのソース電極に接続された複数のソースラインと、各々のゲートラインに接続され、順次所定の選択期間毎に所定のゲートラインを選択電圧供給手段の出力部に結合するゲートドライバと、ソースラインに映像信号を供給するソースドライバとを有し、
前記選択電圧供給手段は、所定の選択電圧を供給するための第１の電源と、前記所定の選択電圧より低い電圧を供給する第２の電源とを有し、前記選択電圧供給手段の出力部には、常時前記第２の電源からの電圧が供給されているとともに、前記選択期間の初めから前記選択期間の長さより短い時間の間には前記第１の電源からの電圧が供給されるようになすためのスイッチ手段を有することを特徴とするアクティブマトリクス型液晶表示装置が提供される。
【００１９】
かかる構成を採用することにより、各ゲートラインの選択期間中に階段状のゲートパルス電圧を印加することができるので、従来のアクティブマトリクス型液晶表示装置の電圧シフトΔＶの問題点を解決することができるだけでなく、選択電圧供給手段には常時所定の選択電圧より低い第２の電圧が供給されているために、各ゲートラインに供給する電圧の切換に際してタイミングがずれてもサージ電圧が発生したり電圧が印加されなくなるようなことがなく、しかも第１の電源及び第２の電源からなる独立した電源を有しているために安定した電圧が供給されるので、安定した電圧の階段状のゲートパルスを供給することができるようになる。
【００２０】
また、かかる態様においては、前記第２の電源は、ダイオードを経て前記選択電圧供給手段の出力部に接続されていることが好ましい。かかる構成を採用することにより、第２の電源の電圧よりも高い第１の電源の電圧が印加されれば直ちに出力電圧は第１の電源から供給される電圧に切り替わるので、簡単な回路で、かつ低消費電力で階段状のゲートパルスを供給することができるようになる。
【００２１】
さらに、かかる態様においては、前記第１の電源は前記スイッチ手段を経て前記選択電圧供給手段の出力部に接続されていることが好ましい。かかる構成を採用することにより、簡単な回路で、かつ低消費電力で階段状のゲートパルスを供給することができるようになる。
【００２２】
さらに、かかる態様においては、前記ＴＦＴはアモルファスシリコンから作製されていることが好ましい。このような構成を備えることにより、かかる態様においては従来の電圧シフトΔＶに起因する画質低下の問題が解決されているために、たとえアモルファスシリコンを用いることにより低温ポリシリコンから作製した場合に比して液晶表示パネルの画質が低下することがあるとしても、これを補うことができるばかりでなく製造工程を少なくすることができるので、安価に大画面の液晶表示パネルを製造することができるようになる。
【００２３】
また、かかる態様においては、前記選択電圧供給手段は、ローレベルゲート電圧電源と共にゲートドライバの外に配置されていることが好ましい。かかる態様となせば前記選択電圧供給手段に大電流が流れて発熱量が多くなっても、冷却が容易になる。
【００２４】
また、かかる態様においては、スイッチ手段はゲートラインごとに並列に設けられていることが好ましい。このような構成となすことにより、該スイッチ手段として小型のものを複数個並列に分散配置することができるので、総体的に消費電力も減少するので、ゲートドライバと一体に組み込むことができるようになる。
【００２５】
【発明の実施の形態】
（実施例１）
以下、本発明の具体例を図１〜図３を用いて詳細に説明する。なお、図１は本発明の実施例１に対応するアクティブマトリクス型液晶表示装置の駆動手段を説明する図、図２は図１の主要部分の出力波形を示す図、図３は図１の選択電圧供給手段の具体的回路図である。アクティブマトリクス型液晶表示装置の駆動手段１０は、ＣＰＵからのクロックパルス１２が入力されるタイマ回路１４及びシフトレジスタからなるゲートドライバ１６とを有し、更に各画素トランジスタのゲート電極に接続されているゲートラインＸn、Ｘn+1、Ｘn+2・・・を有している。なお、各画素トランジスタのドレイン電極に接続される信号ラインは、上記の従来技術と同様であるので、省略している。
【００２６】
タイマ回路１４は、図２に示したように、ＣＰＵからのクロックパルス１２の立ち上がりに応じてカウントを開始し、このクロックパルスの立ち下がり時よりは長いが、次のクロックパルスの立ち上がり時よりも短い周期でカウントを終了するようになされ、このタイマ回路１４の出力により選択電圧供給手段１８のスイッチ手段２０を制御して、その出力電圧ＶＧ１を第１のハイレベルゲート電圧Ｖgate１とそれよりも低い第２のハイレベルゲート電圧Ｖgate２とに切り替えるようになされている。
【００２７】
ここで、図３を参照すると、第２のハイレベルゲート電圧Ｖgate２を供給する第２の電源ＶＡＮＡはダイオード２２を経て選択電圧供給手段１８の出力ＶＧ１へ接続され、また、第１のハイレベルゲート電圧Ｖgate１を供給する第１の電源ＶＧＨ０は、タイマ１４の出力がレベルシフト回路２６を経て接続されているスイッチ手段２０を経て同じく出力ＶＧ１へ接続されている。すなわち、この選択電圧供給手段１８の出力ＶＧ１に表れる電圧は、常時第２の電源ＶＡＮＡがダイオード２２を経て出力ＶＧ１に接続されているため、スイッチ手段２０がオフ状態の場合は第２の電源ＶＡＮＡの電圧、すなわちＶgate２が出力され、スイッチ手段２０がオン状態の場合は第１の電源ＶＧＨ０の電圧、すなわちＶgate１が出力されるようになっている。
【００２８】
したがって、タイマ回路１４がカウント中はスイッチ手段２０がオン状態となるので、選択電圧供給手段１８の出力ＶＧ１に表れる電圧は第１のハイレベルゲート電圧Ｖgate１となり、タイマ回路１４がカウントを停止するスイッチ手段２０がオフ状態となるので、選択電圧供給手段１８の出力ＶＧ１に表れる電圧は第２のハイレベルゲート電圧Ｖgate２となる。
【００２９】
一方、図１に戻ると、ＣＰＵからのクロックパルス１２はシフトレジスタからなるゲートドライバ１６にも導入されており、このゲートドライバ１６により、一フィールド期間中に前記ＣＰＵからのクロックパルス１２の立ち上がりに同期して、各ゲートラインＸn、Ｘn+1、Ｘn+2・・・がゲートパルス制御スイッチ２４n、２４n+1、２４n+2・・・により順次線順序で所定時間選択され、その選択期間に当たるゲートライン（図１ではＸnが選択されているものが示されている。）が選択電圧供給手段の出力部ＶＧ１に接続され、他のゲートラインは全てローレベルゲート電圧源ＶＧＬに接続されるようになされている。
【００３０】
したがって、図２に示すように、一フィールド期間中に選択期間に至ったゲートラインＸnに印加されるゲートパルスＧＰnは、最初に低レベル電圧源ＶＧＬから供給される電圧より急速に第１のハイレベルゲート電圧Ｖgate１まで立ち上がり、その後所定の期間後に第２のハイレベルゲート電圧Ｖgate２に下がり、その後選択期間の終了とともに低レベル電圧電源ＶＧＬから供給される電圧まで急速に立ち下がり、次のフィールドの選択期間になるまでこの状態が維持される。次いで順次選択期間になるゲートラインＸn+1、Ｘn+2・・・にもＧＰｎと同様の階段状のゲートパルスＧＰn+1、ＧＰn+2・・・が印加される。なお、本実施例においては、例えば選択期間は１３．５μｓ、ＶＧＨ０は２５Ｖ１１μｓ、ＶＡＮＡは１３Ｖ２．５μｓづつ与えられるようになされている。
【００３１】
このように、本実施例によれば、常時第２の電源ＶＡＮＡからＶgate２に相当する電圧をダイオード２２を経て選択電圧供給手段１８の出力部ＶＧ１に供給するとともに、タイマ回路１４がカウントをしている間にスイッチ手段２０をオンにすることにより第１の電源ＶＧＨ０から第１のハイレベルゲート電圧Ｖgate１に相当する電圧を前記選択電圧供給手段１８の出力部ＶＧ１に供給されるようになしてあるので、ハイレベルゲート電圧の切換の際にロスがなく、サージ電圧が発生することはなくなる。さらに、カウンタ１４、ゲートドライバ１６等のロジック回路は５Ｖ以下の電圧で作動させることができるので、消費電力を少なくすることができる。
（実施例２）
なお、上記の実施例１においては、選択電圧供給手段１８において一つのスイッチ手段２０を使用したが、このような構成ではスイッチ手段２０に大電流が流れるため、発熱の問題を考慮すると前記選択電圧供給手段１８はゲートドライバ１６とは別体に設けることが好ましい。
【００３２】
このような発熱の問題点を解決して選択電圧供給手段１８をゲートドライバに組み込めるようになした変形例を実施例２として図４に示す。図４に記載のものにおいて図１に記載のものと相違している点は、レベルシフト回路をタイマ回路１４内に組み込み、ゲートドライバ１６と共に複数個のスイッチングトランジスタ２０を各ゲートラインごとに並列に接続して分散配置し、該スイッチングトランジスタ２０のベースを前記タイマ回路１４内のレベルシフト回路の出力に、同じくコレクタを第１の電源ＶＧＨ０に、同じくエミッタを第２の電源ＶＡＮＡからダイオード２２を経て接続されている選択電圧供給手段の出力部ＶＧ１に接続した点である。
【００３３】
この実施例２においては、選択電圧供給手段の出力部ＶＧ１には常時ダイオード２２を経て第２電源ＶＡＮＡから第２のハイレベルゲート電圧Ｖgate２に相当する電圧が印加されており、タイマ回路１４がカウントを続けている間にレベルシフト回路からの出力により複数個のスイッチングトランジスタ２０がオン状態となり、第１の電源ＶＧＨ０のから第１のハイレベルゲート電圧Ｖgate１が選択電圧供給手段の出力部ＶＧ１に印加されるようになっている。
【００３４】
この実施例２においては、複数個のスイッチングトランジスタ２０が並列に配置されているため、個々のスイッチングトランジスタ２０に流れる電流値はその個数に反比例して小さくなり、その発熱量も小さくなるので、ゲートドライバ１６と一体に組み込むことができるようになる。
【００３５】
なお、前記スイッチングトランジスタ２０の数は、図４では各ゲートラインＸn、Ｘn+1、Ｘn+2・・・に対応するように設けられているが、必ずしもこのような構成とする必要はなく、この複数個のスイッチングトランジスタ２０をゲートドライバ１６と一体に配置した際に発熱による影響が無視できるような個数となせばよい。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、各ゲートラインの選択期間中に階段状のゲートパルス電圧を印加することができるので、従来のアクティブマトリクス型液晶表示装置の電圧シフトΔＶの問題点を解決することができるだけでなく、この階段状のゲートパルス電圧を、常時第２の電源ＶＡＮＡからダイオード２２を経て選択電圧供給手段の出力部ＶＧ１に供給するとともに、タイマ回路１４がカウントをしている間にスイッチ手段２０をオンにすることにより第１の電源ＶＧＨ０から第１のハイレベルゲート電圧Ｖgate１に相当する電圧を前記選択電圧供給手段の出力部ＶＧ１に供給するようになしたので、ハイレベルゲート電圧の切換の際にロスがなく、サージ電圧が発生せず、しかも、ロジック回路は通常の５Ｖ以下の電圧で駆動できるために上記特許文献１に記載されているものと比すると非常に消費電力を低くすることができるという効果も奏する。
【図面の簡単な説明】
【図１】図１は、本発明の実施例１にかかるアクティブマトリクス型液晶表示装置の駆動手段を示す図である。
【図２】図２は、図１の主要部分の出力波形を示す図である。
【図３】図３は、図１の選択電圧供給手段の具体的回路の一例を示す図である。
【図４】図４は、本発明の実施例２にかかるアクティブマトリクス型液晶表示装置の駆動手段を示す図である。
【図５】従来のアクティブマトリクス型液晶表示装置の一般的な構成を、一画素部分の模式的な等価回路図である。
【図６】従来のアクティブマトリクス型液晶表示装置の一画素の各部分の電圧波形を示す図である。
【図７】従来の従来のアクティブマトリクス型液晶表示装置のΔＶの問題点の解決するための方法を示す図である。
【図８】図７の方法を実施するための具体的な駆動手段を示す図である。
【符号の説明】
ＶＧＨ０ 第１の電源
ＶＡＮＡ 第２の電源
ＶＧＬ ローレベルゲート電圧電源
ＶＧ１ 選択電圧供給手段の出力部
１０ アクティブマトリクス型液晶表示装置の駆動手段
１２ ＣＰＵのクロックパルス
１４ タイマ回路
１６ ゲートドライバ
１８ 選択電圧供給手段
２０ スイッチ手段
２２ ダイオード
２４n、２４n+1、２４n+3、・・・ ゲートパルス制御スイッチ
２６ レベルシフト回路

Claims (6)

  1. マトリクス状に配置され、各々ＴＦＴによって駆動される画素電極と、列ごとに該ＴＦＴのゲート電極に接続された複数のゲートラインと、行ごとに該ＴＦＴのソース電極に接続された複数のソースラインと、各々のゲートラインに接続され、順次所定の選択期間毎に所定のゲートラインを選択電圧供給手段の出力部に結合するゲートドライバと、ソースラインに映像信号を供給するソースドライバとを有し、
    前記選択電圧供給手段は、所定の選択電圧を供給するための第１の電源と、前記所定の選択電圧より低い電圧を供給する第２の電源とを有し、前記選択電圧供給手段の出力部には、常時前記第２の電源からの電圧が供給されているとともに、前記選択期間の初めから前記選択期間の長さより短い時間の間には前記第１の電源からの電圧が供給されるようになすためのスイッチ手段が設けられていることを特徴とするアクティブマトリクス型液晶表示装置。
  2. 前記第２の電源は、ダイオードを経て前記選択電圧供給手段の出力部に接続されていることを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
  3. 前記第１の電源は、前記スイッチ手段を経て前記選択電圧供給手段の出力部に接続されていることを特徴とする請求項２に記載のアクティブマトリクス型液晶表示装置。
  4. 前記ＴＦＴは、アモルファスシリコンから作製されたものであることを特徴とする請求項１〜３のいずれかに記載のアクティブマトリクス型液晶表示装置。
  5. 前記選択電圧供給手段は、ローレベルゲート電圧電源と共にゲートドライバの外に配置されていることを特徴とする請求項１〜３のいずれかに記載のアクティブマトリクス型液晶表示装置
  6. 前記スイッチ手段は、各ゲートラインごとに並列に設けられていることを特徴とする請求項１〜３のいずれかに記載のアクティブマトリクス型液晶表示装置。
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