JP2007199721A - 表示装置の駆動装置及びこれを有する表示装置 - Google Patents

Abstract

【課題】キックバック電圧を下げることができる表示装置の駆動装置及びこれを有する表示装置を提供する。
【解決手段】スイッチング素子を各々有する複数の画素を含む表示装置の駆動装置であって、前記スイッチング素子に接続されるゲート線と、前記ゲート線に第１電圧、第２電圧、及び第３電圧を含むゲート信号を出力するゲート駆動部と、前記第１及び第３電圧を生成する第１電圧生成部と、前記第２電圧を生成する第２電圧生成部とを有し、前記第１及び第２電圧は、前記スイッチング素子を導通させ、前記第３電圧は前記スイッチング素子を遮断させ、第２電圧は、第１電圧より小さい。
【選択図】 図４

Description

本発明は、表示装置の駆動装置及びこれを有する表示装置に関し、特に、キックバック電圧を下げることができる表示装置の駆動装置及びこれを有する表示装置に関する。

表示装置の１つである液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ、ＬＣＤ）は、画素電極及び共通電極が形成されている二つの表示板、及びその間に注入されている誘電率異方性（ｄｉｅｌｅｃｔｒｉｃ ａｎｉｓｏｔｒｏｐｙ）を有する液晶層を含む。画素電極は、行列形態に配列されていて、薄膜トランジスタ（ＴＦＴ）などのスイッチング素子に接続されて、１行ずつ順次にデータ電圧の印加を受ける。共通電極は、表示板の全面に形成されていて、共通電圧の印加を受ける。画素電極及び共通電極、そしてその間の液晶層は、回路的に見る時、液晶キャパシタを構成し、液晶キャパシタは、これに接続されているスイッチング素子と共に画素を構成する基本単位となる。

このような液晶表示装置では、二つの電極に電圧を印加して液晶層に電界を生成し、この電界の強さを調節して液晶層を通過する光の透過率を調節することによって、所望の画像を表示する。この時、液晶層に一方向の電界が長時間印加されることによって発生する劣化現象を防止するために、フレーム別、行別、または画素別に共通電圧に対するデータ電圧の極性を反転させる。

このような液晶表示装置は、ゲートオン電圧及びゲートオフ電圧の差に比例するキックバック電圧（ｋｉｃｋｂａｃｋ ｖｏｌｔａｇｅ）が発生し、このようなキックバック電圧は、画素電圧に影響を与えて、画面がチカチカするいわゆるフリッカー（ｆｌｉｃｋｅｒ）現象などを誘発するという問題があった。

そこで、本発明は上記従来の液晶表示装置における問題点に鑑みてなされたものであって、本発明の目的は、キックバック電圧を下げることができる表示装置の駆動装置及びこれを有する表示装置を提供することにある。

上記目的を達成するためになされた本発明による表示装置の駆動装置は、スイッチング素子を各々有する複数の画素を含む表示装置の駆動装置であって、前記スイッチング素子に接続されるゲート線と、前記ゲート線に第１電圧、第２電圧、及び第３電圧を含むゲート信号を出力するゲート駆動部と、前記第１及び第３電圧を生成する第１電圧生成部と、前記第２電圧を生成する第２電圧生成部とを有し、前記第１及び第２電圧は、前記スイッチング素子を導通させ、前記第３電圧は前記スイッチング素子を遮断させ、第２電圧は、第１電圧より小さいことを特徴とする。

この時、第１及び第２制御信号を生成して、前記ゲート駆動部を制御する信号制御部をさらに有することが好ましい。
前記ゲート駆動部は、前記第１制御信号によって前記第１及び第２電圧を各々出力する第１及び第２トランジスタと、前記第２制御信号によって前記第２及び第３電圧を各々出力する第３及び第４トランジスタとを含むことが好ましい。
この時、前記第１及び第４トランジスタはＮ型トランジスタであり、前記第２及び第３トランジスタはＰ型トランジスタであることが好ましい。
また、前記ゲート駆動部は、前記第１、第３、及び第４トランジスタの出力端子が接続される出力端をさらに含むことが好ましい。
前記第１電圧の印加時間と前記第２電圧の印加時間は同一であることが好ましい。
あるいは、前記第１電圧の印加時間と前記第２電圧の印加時間は互いに異なることが好ましい。
前記第２電圧生成部は、所定の基準電圧に接続される非反転端子と、第１抵抗及び第２抵抗を通じて前記出力端及び接地電圧に各々接続される反転端子とを有する演算増幅器を含むことが好ましい。
前記演算増幅器は、前記第１電圧をバイアス電圧（ｂｉａｓ ｖｏｌｔａｇｅ）とすることが好ましい。
この時、前記第１抵抗は、可変抵抗であることが好ましい。
前記可変抵抗は、ＤＶＲ（Ｄｉｇｉｔａｌ Ｖａｒｉａｂｌｅ Ｒｅｓｉｓｔｏｒ）であることが好ましい。

上記目的を達成するためになされた本発明による表示装置は、スイッチング素子を各々含む複数の画素と、前記スイッチング素子に接続されるゲート線と、前記ゲート線に第１電圧、第２電圧、及び第３電圧を含むゲート信号を出力するゲート駆動部と、前記第１及び第３電圧を生成する第１電圧生成部と、前記第２電圧を生成する第２電圧生成部と、複数の制御信号を生成して、前記ゲート駆動部を制御する信号制御部とを有し、前記第１及び第２電圧は、前記スイッチング素子を導通させ、前記第３電圧は前記スイッチング素子を遮断させ、第２電圧は、第１電圧より小さいことを特徴とする。

この時、前記ゲート駆動部は、前記制御信号のうちの第１制御信号によって前記第１及び第２電圧を各々出力する第１及び第２トランジスタと、前記制御信号のうちの第２制御信号によって前記第２及び第３電圧を各々出力する第３及び第４トランジスタとを含むことが好ましい。
また、前記第１及び第４トランジスタはＮ型トランジスタであり、前記第２及び第３トランジスタはＰ型トランジスタであることが好ましい。
前記ゲート駆動部は、前記第１、第３及び第４トランジスタの出力端子が接続される出力端をさらに含むことが好ましい。
一方、前記第１電圧の印加時間と前記第２電圧の印加時間は同一であることが好ましい。
あるいは、前記第１電圧の印加時間と前記第２電圧の印加時間は互いに異なることが好ましい。
前記第２電圧生成部は、所定の基準電圧に接続される非反転端子と、第１抵抗及び第２抵抗を通じて前記出力端及び接地電圧に各々接続される反転端子とを有する演算増幅器を含むことが好ましい。
この時、前記演算増幅器は、前記第１電圧をバイアス電圧とすることが好ましい。
前記第１抵抗は、可変抵抗であることが好ましい。
前記可変抵抗は、ＤＶＲであることが好ましい。

本発明に係る表示装置の駆動装置及びこれを有する表示装置によれば、第２電圧を生成する第２電圧生成部及び複数のトランジスタを含むゲート駆動部を含んで、階段形状のゲート出力信号を生成することによって、キックバック電圧を下げて、フリッカー現象などを防止することができるという効果がある。

次に、本発明に係る表示装置の駆動装置及びこれを有する表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。

図面では、各層及び領域を明確に表現するために厚さを拡大して示した。明細書全体を通して類似した部分には、同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるとする時、これは他の部分の「真上」にある場合だけでなく、その中間に他の部分がある場合も意味する。反対に、ある部分が他の部分の「真上」にあるとする時、これはその中間に他の部分がない場合を意味する。

まず、図１及び図２を参照して、本発明の一実施形態による表示装置について詳細に説明する。ここでは、液晶表示装置を一例として説明する。
図１は本発明の一実施形態による液晶表示装置のブロック図であり、図２は本発明の一実施形態による液晶表示装置の１つの画素に対する等価回路図である。

図１に示すように、本発明の一実施形態による液晶表示装置は、液晶表示板組立体（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐａｎｅｌ ａｓｓｅｍｂｌｙ）３００、及びこれに接続されているゲート駆動部４００及びデータ駆動部５００、データ駆動部５００に接続されている階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。
液晶表示板組立体３００は、等価回路で見る時、複数の信号線（Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍ）、及びこれに接続されていて、ほぼ行列形態に配列されている複数の画素（ｐｉｘｅｌ）（ＰＸ）を含む。一方、液晶表示板組立体３００は、構造で見る時、図２に示すように、互いに対向する下部表示板１００及び上部表示板２００、及びその間に注入されている液晶層３を含む。

信号線（Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍ）は、ゲート信号（走査信号ともいう）を伝達する複数のゲート線（Ｇ_１−Ｇ_ｎ）及びデータ信号を伝達する複数のデータ線（Ｄ_１−Ｄ_ｍ）を含む。ゲート線（Ｇ_１−Ｇ_ｎ）は、ほぼ行方向にのびて、互いにほぼ平行であり、データ線（Ｄ_１−Ｄ_ｍ）は、ほぼ列方向にのびて、互いにほぼ平行である。
各画素（ＰＸ）、例えばｉ番目（ｉ＝１、２、…、ｎ）のゲート線（Ｇ_ｉ）及びｊ番目（ｊ＝１、２、…、ｍ）のデータ線（Ｄ_ｊ）に接続されている画素（ＰＸ）は、信号線（Ｇ_ｉ、Ｄ_ｊ）に接続されているスイッチング素子（Ｑ）、及びこれに接続されている液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ）（Ｃｌｃ）及びストレージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）（Ｃｓｔ）を含む。ストレージキャパシタ（Ｃｓｔ）は、必要に応じて省略することができる。

スイッチング素子（Ｑ）は、下部表示板１００に形成されている薄膜トランジスタなどの３端子素子であって、その制御端子はゲート線（Ｇ_ｉ）に接続されており、入力端子はデータ線（Ｄ_ｊ）に接続されており、出力端子は液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）に接続されている。
液晶キャパシタ（Ｃｌｃ）は、下部表示板１００の画素電極１９１及び上部表示板２００の共通電極２７０を２つの端子とし、２つの電極（１９１、２７０）の間の液晶層３は、誘電体として機能する。画素電極１９１は、スイッチング素子（Ｑ）に接続され、共通電極２７０は、上部表示板２００の全面に形成されていて、共通電圧（Ｖｃｏｍ）の印加を受ける。図２とは異なって、共通電極２７０は、下部表示板１００に形成することもでき、この場合には、２つの電極（１９１、２７０）のうちの少なくとも１つが線形状または棒形状に形成される。

液晶キャパシタ（Ｃｌｃ）の補助的な機能をするストレージキャパシタ（Ｃｓｔ）は、下部表示板１００に形成された別個の信号線（図示せず）及び画素電極１９１が絶縁体を間においてオーバーラップして構成され、別個の信号線には、共通電圧（Ｖｃｏｍ）などの予め設定された電圧が印加される。しかし、ストレージキャパシタ（Ｃｓｔ）は、画素電極１９１と真上の前段ゲート線が絶縁体を間においてオーバーラップして構成することもできる。

一方、色表示を実現するためには、各画素（ＰＸ）が基本色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）のうちの１つを固有に表示したり（空間分割）、各画素（ＰＸ）が時間によって交互に基本色を表示するようにして（時間分割）、これら基本色の空間的、時間的合計によって所望の色相が認識されるようにする。基本色の例としては、赤色、緑色、青色などの３原色がある。図２は空間分割の一例として、各画素（ＰＸ）が画素電極１９１に対応する上部表示板２００の領域に基本色のうちの１つを表示するカラーフィルタ２３０を形成することを示している。図２とは異なって、カラーフィルタ２３０を下部表示板１００の画素電極１９１上または下に形成することもできる。
液晶表示板組立体３００の外側面には、光を偏光させる少なくとも１つの偏光パネル（図示せず）が重着されている。

再び図１を参照すれば、階調電圧生成部８００は、画素（ＰＸ）の透過率に関する２組の階調電圧の集合（または基準階調電圧の集合）を生成する。２組のうちの１組は共通電圧（Ｖｃｏｍ）に対して正の値を有し、他の１組は負の値を有する。
ＤＣ／ＤＣコンバータ７００は、外部からの所定の電圧に基づいて、ゲートオン電圧（Ｖｏｎ１）及びゲートオフ電圧（Ｖｏｆｆ）を生成する。

電圧生成部７１０は、ＤＣ／ＤＣコンバータ７００からゲートオン電圧（Ｖｏｎ１）の印加を受けて、ゲートオン電圧（Ｖｏｎ２）を生成する。
ゲート駆動部４００は、液晶表示板組立体３００のゲート線（Ｇ_１−Ｇ_ｎ）に接続されていて、ＤＣ／ＤＣコンバータ７００及び電圧生成部７１０からのゲートオン電圧（Ｖｏｎ１、Ｖｏｎ２）及びゲートオフ電圧（Ｖｏｆｆ）の組み合わせからなるゲート信号をゲート線（Ｇ_１−Ｇ_ｎ）に印加する。

データ駆動部５００は、液晶表示板組立体３００のデータ線（Ｄ_１−Ｄ_ｍ）に接続されていて、階調電圧生成部８００からの階調電圧を選択し、これをデータ信号としてデータ線（Ｄ_１−Ｄ_ｍ）に印加する。しかし、階調電圧生成部８００が全ての階調に対する電圧を提供せずに予め設定された数の基準階調電圧のみを提供する場合には、データ駆動部５００は、基準階調電圧を分圧して全ての階調に対する階調電圧を生成し、その中からデータ信号を選択する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などを制御する。

このような駆動装置（４００、５００、６００、８００）の各々は、少なくとも１つの集積回路チップの形態で液晶表示板組立体３００上に直接装着されたり、フレキシブル印刷回路フィルム（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（図示せず）上に装着されてＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で液晶表示板組立体３００に付着されたり、別途の印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）（図示せず）上に装着される。これとは異なって、これら駆動装置（４００、５００、６００、８００）は、信号線（Ｇ_１−Ｇ_ｎ、Ｄ_１−Ｄ_ｍ）及び薄膜トランジスタであるスイッチング素子（Ｑ）などと共に液晶表示板組立体３００に集積することもできる。また、駆動装置（４００、５００、６００、８００）は、単一チップに集積することもでき、この場合には、これらのうちの少なくとも１つまたはこれらを構成する少なくとも１つの回路素子が単一チップの外側に位置する。

次に、このような液晶表示装置の動作について詳細に説明する。
信号制御部６００は、外部のグラフィック制御器（図示せず）から入力画像信号（Ｒ、Ｇ、Ｂ）及びその表示を制御する入力制御信号の印加を受ける。入力制御信号の例としては、垂直同期信号（Ｖｓｙｎｃ）及び水平同期信号（Ｈｓｙｎｃ）、メインクロック信号（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などがある。

信号制御部６００は、入力画像信号（Ｒ、Ｇ、Ｂ）及び入力制御信号に基づいて入力画像信号（Ｒ、Ｇ、Ｂ）を液晶表示板組立体３００の動作条件に合うように適切に処理して、ゲート制御信号（ＣＯＮＴ１、ＣＯＮＴ３）及びデータ制御信号（ＣＯＮＴ２）などを生成した後、ゲート制御信号（ＣＯＮＴ１、ＣＯＮＴ３）をゲート駆動部４００に出力し、データ制御信号（ＣＯＮＴ２）及び処理したデジタル画像信号（ＤＡＴ）をデータ駆動部５００に出力する。
ゲート制御信号（ＣＯＮＴ１）は、走査開始を指示する走査開始信号（ＳＴＶ）、ゲートオン電圧（Ｖｏｎ）の出力周期を制御する少なくとも１つのクロック信号、そしてゲートオン電圧（Ｖｏｎ２）の持続時間を限定する出力イネーブル信号（ＯＥ）を含む。また、ゲート制御信号（ＣＯＮＴ３）は、スイッチング素子を制御するスイッチング制御信号である。

データ制御信号（ＣＯＮＴ２）は、１行［束］の画素（ＰＸ）に対する画像データの出力開始を知らせる水平同期開始信号（ＳＴＨ）、データ線（Ｄ_１−Ｄ_ｍ）にデータ信号を印加するように指示するロード信号（ＬＯＡＤ）、及びデータクロック信号（ＨＣＬＫ）を含む。データ制御信号（ＣＯＮＴ２）は、また、共通電圧（Ｖｃｏｍ）に対するデータ信号の電圧極性（以下、「共通電圧に対するデータ信号の電圧極性」を略して「データ信号の極性」とする）を反転させる反転信号（ＲＶＳ）をさらに含む。
データ駆動部５００は、信号制御部６００からのデータ制御信号（ＣＯＮＴ２）によって、１行［束］の画素（ＰＸ）に対するデジタル画像信号（ＤＡＴ）の印加を受け、各デジタル画像信号（ＤＡＴ）に対応する階調電圧を選択することによって、デジタル画像信号（ＤＡＴ）をアナログデータ信号に変換した後、これを該当するデータ線（Ｄ_１−Ｄ_ｍ）に印加する。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号（ＣＯＮＴ１、ＣＯＮＴ３）によって、ゲートオン電圧（Ｖｏｎ１、Ｖｏｎ２）をゲート線（Ｇ_１−Ｇ_ｎ）に印加して、このゲート線（Ｇ_１−Ｇ_ｎ）に接続されているスイッチング素子（Ｑ）を導通させる。そうすると、データ線（Ｄ_１−Ｄ_ｍ）に印加されたデータ信号が導通したスイッチング素子（Ｑ）を通じて該当する画素（ＰＸ）に印加される。
画素（ＰＸ）に印加されたデータ信号の電圧及び共通電圧（Ｖｃｏｍ）の差は、液晶キャパシタ（Ｃｌｃ）の充電電圧、つまり画素電圧として現れる。液晶分子は、画素電圧の大きさによって配向が異なり、それによって液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板組立体３００に重着された偏光パネルによって、光の透過率の変化として現れる。

１水平周期（「１Ｈ」ともいい、水平同期信号（Ｈｓｙｎｃ）及びデータイネーブル信号（ＤＥ）の１周期と同一である）を単位にしてこのような過程を繰返すことによって、全てのゲート線（Ｇ_１−Ｇ_ｎ）に対して順次にゲートオン電圧（Ｖｏｎ１、Ｖｏｎ２）を印加し、全ての画素（ＰＸ）に対してデータ信号を印加して、１つのフレーム（ｆｒａｍｅ）の画像を表示する。
１つのフレームが終わると次のフレームが始まって、各画素（ＰＸ）に印加されるデータ信号の極性が直前のフレームで各画素に印加されるデータ信号の極性と反対になるように、データ駆動部５００に印加される反転信号（ＲＶＳ）の状態が制御される（フレーム反転）。この時、１つのフレーム内でも反転信号（ＲＶＳ）の特性によって１つのデータ線を通じて流れるデータ信号の極性が反転したり（例：行反転、点反転）、１行の画素に印加されるデータ信号の極性が互いに反転することもある（例：列反転、点反転）。

次に、本発明の一実施形態による液晶表示装置の駆動装置について、図３〜図５を参照して詳細に説明する。
図３は図１に示した電圧生成部の回路図の一例であり、図４は図１に示したゲート駆動部の回路図の一例であり、図５は図４に示したゲート駆動部の信号波形図である。

図３を参照すると、本発明の一実施形態による電圧生成部７１０は、非反転端子（＋）が基準電圧（Ｖｒｅｆ）に接続されており、反転端子（−）が可変抵抗（Ｒ１）及び抵抗（Ｒ２）を通じて各々出力端及び接地電圧に接続されており、ゲートオン電圧（Ｖｏｎ１）がバイアス電圧（ｂｉａｓｖｏｌｔａｇｅ）に接続されている演算増幅器（ＯＰ）を含む。

演算増幅器（ＯＰ）は、実質的に非反転増幅器であって、ゲートオン電圧（Ｖｏｎ２）を生成し、ゲートオン電圧（Ｖｏｎ２）の大きさは可変抵抗（Ｒ１）によって調節される。この時、可変抵抗（Ｒ１）は、単純な受動素子（ｐａｓｓｉｖｅ ｅｌｅｍｅｎｔ）であったり、ソフトウェア的に調節可能なＤＶＲ（Ｄｉｇｉｔａｌ Ｖａｒｉａｂｌｅ Ｒｅｓｉｓｔｏｒ）である。また、ゲートオン電圧（Ｖｏｎ２）の大きさは、バイアス電圧（Ｖｏｎ１）の範囲で生成されるので、ゲートオン電圧（Ｖｏｎ１）より大きくならない。

図４を参照すると、本発明の一実施形態によるゲート駆動部４００は、複数のトランジスタ（Ｍ１〜Ｍ４）を含む。
この時、トランジスタ（Ｍ１、Ｍ４）はＮ型トランジスタであり、トランジスタ（Ｍ２、Ｍ３）はＰ型トランジスタであるが、トランジスタ（Ｍ１〜Ｍ４）は、ＭＯＳトランジスタまたはＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。

トランジスタ（Ｍ１、Ｍ２）の制御端子はスイッチング制御信号（ＣＯＮＴ３）に接続されており、トランジスタ（Ｍ１）の入力端子はゲートオン電圧（Ｖｏｎ１）に接続され、出力端子は出力端（ＯＵＴ）に接続されており、トランジスタ（Ｍ２）の入力端子はゲートオン電圧（Ｖｏｎ２）に接続されている。
トランジスタ（Ｍ３、Ｍ４）の制御端子は出力イネーブル信号（ＯＥ）に接続されており、トランジスタ（Ｍ３）の入力端子はトランジスタ（Ｍ２）の出力端子に接続され、出力端子は出力端（ＯＵＴ）に接続されており、トランジスタ（Ｍ４）の入力端子はゲートオフ電圧（Ｖｏｆｆ）に接続され、出力端子は出力端（ＯＵＴ）に接続されている。

次に、このような構造からなるゲート駆動部４００の動作について、図５に示すタイミング図を参照して説明する。
図５に示すゲートクロック信号（ＣＰＶ）は、周期が２Ｈである周期信号であり、その半分は１Ｈに該当する。

また、前述のように、ゲートオン電圧（Ｖｏｎ２）の大きさは、ゲートオン電圧（Ｖｏｎ１）の大きさに比べて小さいが、スイッチング素子（Ｑ）を導通させるのに十分な大きさである。ゲートオン電圧（Ｖｏｎ２）は、スイッチング素子（Ｑ）のゲート及びドレインの間の電圧、つまりしきい電圧及び入力端子に入力されるデータ電圧の最高値を合せた値より大きい値を有する。例えば、スイッチング素子（Ｑ）のしきい電圧は通常０．７Ｖであり、データ電圧は０Ｖ〜１０Ｖの間であるので、１０．７Ｖより大きい値を有する。

まず、スイッチング制御信号（ＣＯＮＴ３）がハイ（ｈｉｇｈ）になり、出力イネーブル信号（ＯＥ）がロー（ｌｏｗ）になると、これに制御端子が接続されているトランジスタ（Ｍ１、Ｍ２）のうちのＮ型であるトランジスタ（Ｍ１）が導通する。それによって、ゲートオン電圧（Ｖｏｎ１）が出力端（ＯＵＴ）を通じて出力される。この時、出力イネーブル信号（ＯＥ）がローであるので、トランジスタ（Ｍ３）は導通するが、トランジスタ（Ｍ２）が遮断された状態であるので、出力端（ＯＵＴ）を通じて何も出力されない。

次に、スイッチング制御信号（ＣＯＮＴ３）はローになり、出力イネーブル信号（ＯＥ）は依然としてローであると、トランジスタ（Ｍ１）は遮断され、トランジスタ（Ｍ２）は導通する。それによって、導通した二つのトランジスタ（Ｍ２、Ｍ３）を通じてゲートオン電圧（Ｖｏｎ２）が出力端（ＯＵＴ）に出力される。

次に、出力イネーブル信号（ＯＥ）がハイになると、トランジスタ（Ｍ３）は遮断され、トランジスタ（Ｍ４）は導通するので、ゲートオフ電圧（Ｖｏｆｆ）が出力されて、図５に示すような階段形状のゲート出力信号［Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｎ）］が生成される。つまり、出力イネーブル信号（ＯＥ）を使用して、ゲートオン電圧（Ｖｏｎ２）の出力時間を調節することができる。
このように、生成されたゲート出力信号［Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｎ）］は、ゲート駆動部４００に接続されているデマルチプレクサ（ｄｅｍｕｌｔｉｐｌｅｘｅｒ）（図示せず）などを経て各ゲート線（Ｇ_１−Ｇ_ｎ）に順次に印加される。
一方、ゲートオン電圧（Ｖｏｎ１）の出力時間（ｔ１）及びゲートオン電圧（Ｖｏｎ２）の出力時間（ｔ２）は、各々１Ｈの半分程度であるのが好ましいが、そうでなくてもよい。

上記のように、キックバック電圧は、ゲートオン電圧及びゲートオフ電圧の差に比例するが、より正確には、ゲートオン電圧及びゲートオフ電圧からなる四角形の面積に比例する。したがって、このような階段形状のゲート信号［Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｎ）］は、面積が減少して、結局、キックバック電圧を下げる機能をし、低下したキックバック電圧は、画素（ＰＸ）に印加される画素電圧の変化を減少させて、フリッカー現象を防止する。
このように、ゲートオン電圧（Ｖｏｎ２）を生成する第２電圧生成部７１０及び複数のトランジスタ（Ｍ１〜Ｍ４）を含むゲート駆動部４００を含んで、階段形状のゲート出力信号［Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｎ）］を生成することによって、キックバック電圧を下げて、フリッカー現象などを防止することができる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明の一実施形態による液晶表示装置のブロック図である。 本発明の一実施形態による液晶表示装置の１つの画素に対する等価回路図である。 図１に示した電圧生成部の回路図の一例である。 図１に示したゲート駆動部の回路図の一例である。 図４に示したゲート駆動部の信号波形図である。

符号の説明

３ 液晶層
１００ 下部表示板
１９１ 画素電極
２００ 上部表示板
２３０ カラーフィルタ
２７０ 共通電極
３００ 液晶表示板組立体
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
７００ ＤＣ／ＤＣコンバータ
７１０ 電圧生成部
８００ 階調電圧生成部
Ｒ、Ｇ、Ｂ 入力画像信号
ＤＥ データイネーブル信号
ＭＣＬＫ メインクロック信号
Ｈｓｙｎｃ 水平同期信号
Ｖｓｙｎｃ 垂直同期信号
ＣＯＮＴ１ ゲート制御信号
ＣＯＮＴ２ データ制御信号
ＣＯＮＴ３ ゲート制御信号（スイッチング制御信号）
ＯＥ 出力イネーブル信号
ＤＡＴ デジタル画像信号
Ｃｌｃ 液晶キャパシタ
Ｃｓｔ ストレージキャパシタ
Ｑ スイッチング素子

Claims (21)

1. スイッチング素子を各々有する複数の画素を含む表示装置の駆動装置であって、
   前記スイッチング素子に接続されるゲート線と、
   前記ゲート線に第１電圧、第２電圧、及び第３電圧を含むゲート信号を出力するゲート駆動部と、
   前記第１及び第３電圧を生成する第１電圧生成部と、
   前記第２電圧を生成する第２電圧生成部とを有し、
   前記第１及び第２電圧は、前記スイッチング素子を導通させ、前記第３電圧は前記スイッチング素子を遮断させ、第２電圧は、第１電圧より小さいことを特徴とする表示装置の駆動装置。
2. 第１及び第２制御信号を生成して、前記ゲート駆動部を制御する信号制御部をさらに有することを特徴とする請求項１に記載の表示装置の駆動装置。
3. 前記ゲート駆動部は、前記第１制御信号によって前記第１及び第２電圧を各々出力する第１及び第２トランジスタと、
   前記第２制御信号によって前記第２及び第３電圧を各々出力する第３及び第４トランジスタとを含むことを特徴とする請求項２に記載の表示装置の駆動装置。
4. 前記第１及び第４トランジスタはＮ型トランジスタであり、前記第２及び第３トランジスタはＰ型トランジスタであることを特徴とする請求項３に記載の表示装置の駆動装置。
5. 前記ゲート駆動部は、前記第１、第３、及び第４トランジスタの出力端子が接続される出力端をさらに含むことを特徴とする請求項４に記載の表示装置の駆動装置。
6. 前記第１電圧の印加時間と前記第２電圧の印加時間は同一であることを特徴とする請求項５に記載の表示装置の駆動装置。
7. 前記第１電圧の印加時間と前記第２電圧の印加時間は互いに異なることを特徴とする請求項５に記載の表示装置の駆動装置。
8. 前記第２電圧生成部は、所定の基準電圧に接続される非反転端子と、第１抵抗及び第２抵抗を通じて前記出力端及び接地電圧に各々接続される反転端子とを有する演算増幅器を含むことを特徴とする請求項５に記載の表示装置の駆動装置。
9. 前記演算増幅器は、前記第１電圧をバイアス電圧（ｂｉａｓ ｖｏｌｔａｇｅ）とすることを特徴とする請求項８に記載の表示装置の駆動装置。
10. 前記第１抵抗は、可変抵抗であることを特徴とする請求項９に記載の表示装置の駆動装置。
11. 前記可変抵抗は、ＤＶＲ（Ｄｉｇｉｔａｌ Ｖａｒｉａｂｌｅ Ｒｅｓｉｓｔｏｒ）であることを特徴とする請求項１０に記載の表示装置の駆動装置。
12. スイッチング素子を各々含む複数の画素と、
    前記スイッチング素子に接続されるゲート線と、
    前記ゲート線に第１電圧、第２電圧、及び第３電圧を含むゲート信号を出力するゲート駆動部と、
    前記第１及び第３電圧を生成する第１電圧生成部と、
    前記第２電圧を生成する第２電圧生成部と、
    複数の制御信号を生成して、前記ゲート駆動部を制御する信号制御部とを有し、
    前記第１及び第２電圧は、前記スイッチング素子を導通させ、前記第３電圧は前記スイッチング素子を遮断させ、第２電圧は、第１電圧より小さいことを特徴とする表示装置。
13. 前記ゲート駆動部は、前記制御信号のうちの第１制御信号によって前記第１及び第２電圧を各々出力する第１及び第２トランジスタと、
    前記制御信号のうちの第２制御信号によって前記第２及び第３電圧を各々出力する第３及び第４トランジスタとを含むことを特徴とする請求項１２に記載の表示装置。
14. 前記第１及び第４トランジスタはＮ型トランジスタであり、前記第２及び第３トランジスタはＰ型トランジスタであることを特徴とする請求項１３に記載の表示装置。
15. 前記ゲート駆動部は、前記第１、第３及び第４トランジスタの出力端子が接続される出力端をさらに含むことを特徴とする請求項１４に記載の表示装置。
16. 前記第１電圧の印加時間と前記第２電圧の印加時間は同一であることを特徴とする請求項１５に記載の表示装置。
17. 前記第１電圧の印加時間と前記第２電圧の印加時間は互いに異なることを特徴とする請求項１５に記載の表示装置。
18. 前記第２電圧生成部は、所定の基準電圧に接続される非反転端子と、第１抵抗及び第２抵抗を通じて前記出力端及び接地電圧に各々接続される反転端子とを有する演算増幅器を含むことを特徴とする請求項１５に記載の表示装置。
19. 前記演算増幅器は、前記第１電圧をバイアス電圧とすることを特徴とする請求項１８に記載の表示装置。
20. 前記第１抵抗は、可変抵抗であることを特徴とする請求項１９に記載の表示装置。
21. 前記可変抵抗は、ＤＶＲであることを特徴とする請求項２０に記載の表示装置。

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