JP6588344B2 - トランジスタ基板及び表示装置 - Google Patents

Description

本発明は、ゲート電圧生成回路、トランジスタ基板及び表示装置に関し、例えば、表示装置の画素トランジスタにゲート電圧を供給するゲート電圧生成回路、このゲート電圧生成回路を備えたトランジスタ基板、及び、このトランジスタ基板を備えた表示装置に適用して有効な技術に関する。

表示領域に設けられた複数の画素に、複数のゲート線を介して走査信号を供給し、複数のソース線を介して画素信号を供給し、画像を表示させる表示装置がある。このような表示装置では、表示装置を小型化し、かつ、表示領域を大きくすることが求められている。このため、トランジスタ及び回路サイズを小型化し、表示領域の外側にある周辺領域の幅を縮小することが求められる。

表示装置の表示領域において、複数の画素は、画素トランジスタを含み、複数のゲート線と複数のソース線とが交差することによって形成されている。また、表示装置の周辺領域には、複数の画素に走査信号を供給するゲートドライバや、複数の画素に画素信号を供給するソースドライバなどが配置されている。

例えば、表示装置のゲートドライバに関する技術として、特許文献１や特許文献２がある。特許文献１には、ゲートドライバのシフトレジスタ回路において、ハイ電圧、ロー電圧の切り替えの間に中間電圧である接地電圧を印加する技術が記載されている。特許文献２には、ゲートパルスを印加するに際し、ゲートパルスが選択状態から非選択状態の電圧になる過程であるパルス立ち下がり時において、ゲートラインの電圧が、画素トランジスタがオフする電圧に至るまでの期間を中間電位にて一定時間確保する技術が記載されている。

特開２０１２−５８５０２号公報 特開２００７−５２２９１号公報

前述した表示装置においては、表示領域の外側にある周辺領域（あるいは額縁領域とも呼ばれる）の幅を縮小する狭額縁化に伴い、ゲートドライバのレイアウト面積が額縁サイズに占める影響が大きくなっている。特に、ゲート線を直接ドライブする出力部のトランジスタサイズの影響が大きく、その対策が望まれている。

本発明の目的は、トランジスタサイズを小型化し、回路面積を縮小する技術を提供することにある。

本発明の一態様に係わるゲート電圧生成回路は、表示装置の画素トランジスタにゲート電圧を供給するゲート電圧生成回路であって、第１電圧と第２電圧と第３電圧を有するゲート電圧を生成するものである。第１電圧は、画素トランジスタを開ける電圧である。第２電圧は、第１電圧よりも電圧が低く、画素トランジスタを閉じる電圧である。第３電圧は、第１電圧と第２電圧との間の中間電圧である。そして、第２電圧から第１電圧へ昇圧する際に、中間電圧を経由させるものである。

また、他の一態様として、前述したゲート電圧生成回路を備えたトランジスタ基板であってもよい。トランジスタ基板は、表示領域に形成された複数のソース線と複数のゲート線と、ソース線とゲート線が交差することによって形成された画素領域と、表示領域の外側にある周辺領域と、を備える。さらに、周辺領域に形成され、画素トランジスタのゲート線に接続されたゲート選択回路と、ゲート選択回路を構成する第１トランジスタと、第１トランジスタを構成する、第１ソース電極と第１ドレイン電極と、を備える。そして、画素トランジスタは画素領域に形成され、ゲート電圧生成回路は周辺領域に形成され、第１ソース電極はゲート電圧生成回路に電気的に接続され、第１ドレイン電極はゲート線に電気的に接続されるものである。

また、他の一態様として、前述したトランジスタ基板を備えた表示装置であってもよい。

一実施の形態の表示装置の一例を示す平面図である。 図１のＡ−Ａ線に沿った断面図である。 図２のＢ部の拡大断面図である。 図２のＣ部の拡大断面図である。 一実施の形態の表示装置の等価回路の一例を示す図である。 一実施の形態のゲート選択回路の一例を示す回路図である。 一実施の形態のゲート選択回路の動作の一例を示すタイミングチャートである。 一実施の形態のゲート電圧生成回路の一例を示す回路図である。 一実施の形態のゲート電圧生成回路の動作の一例を示すタイミングチャートである。 一実施の形態のゲート選択回路及びゲート電圧生成回路の一例を示すレイアウト図である。 一実施の形態に対する比較例のゲート選択回路及びゲート電圧生成回路の一例を示すレイアウト図である。 一実施の形態と一実施の形態に対する比較例において、トランジスタのソース−ドレイン間にかかる電圧の耐圧比較を説明するための説明図である。 一実施の形態において、ゲート線立ち下がり時の画素の突き抜け電圧による面内分布の補償を説明するための説明図である。

以下に、本発明の実施の形態について、図面を参照しつつ説明する。

なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実施の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。

以下の実施の形態で説明する技術は、表示機能層が設けられた表示領域に設けられた複数の素子に、表示領域の周囲から信号を供給する機構を備える表示装置に広く適用可能である。上記のような表示装置には、例えば、液晶表示装置、あるいは有機ＥＬ（Electro-Luminescence）表示装置など、種々の表示装置が例示できる。以下の実施の形態では、表示装置の代表例として、液晶表示装置を取り上げて説明する。

また、液晶表示装置は、表示機能層である液晶層の液晶分子の配向を変化させるための電界の印加方向により、大きくは以下の２通りに分類される。すなわち、第１の分類として、表示装置の厚さ方向（あるいは面外方向）に電界が印加される、いわゆる縦電界モードがある。縦電界モードには、例えばＴＮ（Twisted Nematic）モードや、ＶＡ（Vertical Alignment）モードなどがある。また、第２の分類として、表示装置の平面方向（あるいは面内方向）に電界が印加される、いわゆる横電界モードがある。横電界モードには、例えばＩＰＳ（In-Plane Switching）モードや、ＩＰＳモードの一つであるＦＦＳ（Fringe Field Switching）モードなどがある。なお、上述の縦電界モードには、表示装置の厚さ方向と平面方向との間である斜め方向に電界を発生させる場合も含まれる。以下で説明する技術は、縦電界モード及び横電界モードのいずれにも適用できるが、以下で説明する実施の形態では、一例として、横電界モードの表示装置を取り上げて説明する。

（一実施の形態）
＜表示装置の構成＞
まず、表示装置の構成について説明する。図１は、一実施の形態の表示装置の一例を示す平面図である。図２〜図４は、一実施の形態の表示装置の一例を示す断面図である。図２は、図１のＡ−Ａ線に沿った断面図である。図３は、図２のＢ部の拡大断面図である。図４は、図２のＣ部の拡大断面図である。

なお、図１では、平面視における表示領域ＤＰＡと額縁領域（周辺領域）ＦＬＡの境界を見易くするため、表示領域ＤＰＡの輪郭を二点鎖線で示している。また、図１に示す複数のソース線ＳＬは、額縁領域ＦＬＡから表示領域ＤＰＡまで延びている。しかし、図１では見易さのため、表示領域ＤＰＡでは、ソース線ＳＬの図示を省略している。また、図２は、断面であるが、見易さのためにハッチングは省略している。

図１に示すように、本実施の形態の表示装置ＬＣＤは、画像を表示する表示部ＤＰを有する。基板ＢＳの表示面側である前面ＢＳｆ（図２参照）側の領域であって、表示部ＤＰが設けられた領域が、表示領域ＤＰＡである。また、表示装置ＬＣＤは、平面視において、表示部ＤＰの周囲の枠状の部分であって、画像を表示しない額縁部（周辺部）ＦＬを有する。額縁部ＦＬが設けられた領域が、額縁領域ＦＬＡである。すなわち、額縁領域ＦＬＡは、表示領域ＤＰＡの周囲の枠状の領域であるが、枠状に限定されるものではない。

なお、本願明細書において、「平面視において」とは、基板ＢＳの前面ＢＳｆに垂直な方向から視た場合を意味する。

また、表示装置ＬＣＤは、対向配置される一対の基板の間に、表示機能層である液晶層が形成された構造を備える。すなわち、図２に示すように、表示装置ＬＣＤは、表示面側の基板ＦＳと、表示面側と反対側の基板ＢＳと、基板ＦＳと基板ＢＳとの間に配置された液晶層ＬＣＬ（図３参照）と、を有する。液晶層ＬＣＬは、表示領域ＤＰＡと対向している。

基板ＢＳの前面ＢＳｆ（図２参照）内で、互いに交差、好適には直交する２つの方向を、Ｙ軸方向及びＸ軸方向とする。このとき、図１に示す基板ＢＳは、平面視において、Ｘ軸方向に沿って延びる辺ＢＳｓ１、辺ＢＳｓ１に平行してＸ軸方向に沿って延びる辺ＢＳｓ２、Ｘ軸方向に対して交差、好適には直交するＹ軸方向に沿って延びる辺ＢＳｓ３、及び、辺ＢＳｓ３に平行してＹ軸方向に沿って延びる辺ＢＳｓ４を有する。図１に示す基板ＢＳが有する辺ＢＳｓ２、辺ＢＳｓ３、及び辺ＢＳｓ４のそれぞれから表示部ＤＰまでの距離は、同程度であって、辺ＢＳｓ１から表示部ＤＰまでの距離よりも短い。

以下、本願明細書において、基板ＢＳの周縁部と記載した場合には、基板ＢＳの外縁を構成する辺ＢＳｓ１、辺ＢＳｓ２、辺ＢＳｓ３、及び、辺ＢＳｓ４のうちのいずれかを意味する。また、単に周縁部と記載した場合には、基板ＢＳの周縁部を意味する。また、基板ＢＳの周縁部を、基板ＢＳの端部と称する場合がある。

表示部ＤＰは、複数の表示素子としての画素Ｐｘ（後述する図５参照）を有する。すなわち、複数の画素Ｐｘは、表示領域ＤＰＡに設けられている。複数の画素Ｐｘは、Ｘ軸方向及びＹ軸方向にマトリクス状に配列されている。本実施の形態では、複数の画素Ｐｘの各々は、基板ＢＳの前面ＢＳｆ側の表示領域ＤＰＡに形成された薄膜トランジスタ（ＴＦＴ、画素トランジスタ）を有する。なお、画素トランジスタとは、画素領域内に形成されたトランジスタを示す。画素領域内に複数のトランジスタがある場合は、いずれかのトランジスタを示す。

表示装置ＬＣＤの基板ＢＳは、後述する図５を用いて説明するように、複数のゲート線ＧＬ１〜ＧＬｍ（ＧＬ）と、複数のソース線ＳＬ１〜ＳＬｎ（ＳＬ）と、を有する。後述する図５を用いて説明するように、複数のゲート線ＧＬの各々は、Ｘ軸方向に配列された複数の画素Ｐｘと電気的に接続され、複数のソース線ＳＬの各々は、Ｙ軸方向に配列された複数の画素Ｐｘと電気的に接続されている。

また、表示装置ＬＣＤは、回路部ＣＣを有する。回路部ＣＣは、ゲートドライバＧＤと、ソースドライバＳＤと、を含む。ゲートドライバＧＤは、複数のゲート線ＧＬを介して、複数の画素Ｐｘと電気的に接続され、ソースドライバＳＤは、複数のソース線ＳＬを介して、複数の画素Ｐｘと電気的に接続されている。

また、図１に示す例では、額縁領域ＦＬＡのうち、基板ＢＳの辺ＢＳｓ１と表示部ＤＰとの間の部分である、額縁領域ＦＬＡ１には、半導体チップＣＨＰが設けられている。半導体チップＣＨＰ内には、ソースドライバＳＤが設けられている。したがって、ソースドライバＳＤは、基板ＢＳの前面ＢＳｆ側の領域であって、表示領域ＤＰＡに対して、Ｙ軸方向における負側に配置された領域である額縁領域ＦＬＡ１に設けられている。

なお、本願明細書における「Ｙ軸方向における負側」とは、図中のＹ軸方向を示す矢印が延びる側と反対側を示す。

また、半導体チップＣＨＰは、いわゆるＣＯＧ（Chip On Glass）技術を用いて額縁領域ＦＬＡ１に設けられてもよく、あるいは、基板ＢＳの外部に設けられ、ＦＰＣ（Flexible Printed Circuits）を介して表示装置ＬＣＤと接続されてもよい。また、ソース線ＳＬの配置の詳細については、後述する図５を用いて説明する。

表示装置ＬＣＤは、図４に示すように、額縁部ＦＬにおいて、液晶層ＬＣＬの周縁部側に形成されたシール部ＳＬを有する。シール部ＳＬは、表示部ＤＰの周囲を連続的に囲むように形成され、基板ＦＳと基板ＢＳとは、シール部ＳＬに設けられるシール材ＳＬｐにより接着固定される。このように、表示部ＤＰの周囲にシール部ＳＬを設けることで、表示機能層である液晶層ＬＣＬを封止することができる。なお、表示機能層はこれに限らず、上述のような有機ＥＬ層や、Micro Electro Mechanical System（ＭＥＭＳ）シャッターで光透過量を制御するものであってもよい。

また、図３に示すように、表示装置ＬＣＤは、基板ＦＳと基板ＢＳの間に配置される複数の画素電極ＰＥと、共通電極ＣＥと、を有する。本実施の形態の表示装置ＬＣＤは、上記したように横電界モードの表示装置なので、複数の画素電極ＰＥ及び共通電極ＣＥは、それぞれ基板ＢＳに形成されている。

図３に示す、基板ＢＳは、ガラス基板などからなる絶縁性の基材ＢＳｇを含み、主として画像表示用の回路が基材ＢＳｇに形成されている。基板ＢＳは、基板ＦＳ側に位置する前面ＢＳｆ及びその反対側に位置する背面ＢＳｂ（図２参照）を有する。また、基板ＢＳの前面ＢＳｆ側には、ＴＦＴ（薄膜トランジスタ）などの表示素子と、複数の画素電極ＰＥがマトリクス状に形成されている。基板ＢＳは、ＴＦＴが形成されているので、ＴＦＴ基板やトランジスタ基板などと呼ばれる。

図３に示す例は、横電界モード（詳しくはＦＦＳモード）の表示装置ＬＣＤを示しているので、共通電極ＣＥは、基板ＢＳが備える基材ＢＳｇの前面側に形成され、絶縁膜ＩＦ２に覆われる。また、複数の画素電極ＰＥは、絶縁膜ＩＦ２を介して共通電極ＣＥと対向するように絶縁膜ＩＦ２の基板ＦＳ側に形成される。

また、図３に示す基板ＦＳは、ガラス基板などからなる基材ＦＳｇに、カラー表示の画像を形成するカラーフィルタＣＦが形成された基板であって、表示面側である前面ＦＳｆ（図２参照）及び前面ＦＳｆの反対側に位置する背面ＦＳｂを有する。基板ＦＳのように、カラーフィルタＣＦが形成された基板は、上記したＴＦＴが形成されたＴＦＴ基板としての基板ＢＳと区別する際に、カラーフィルタ基板、あるいは、液晶層を介してＴＦＴ基板と対向するため、対向基板と呼ばれる。なお、図３に対する変形例としては、カラーフィルタＣＦをＴＦＴ基板としての基板ＢＳに設ける構成を採用してもよい。

また、基板ＦＳと基板ＢＳの間には、画素電極ＰＥと共通電極ＣＥとの間に表示用電圧が印加されることで表示画像を形成する液晶層ＬＣＬが設けられる。液晶層ＬＣＬは、印加された電界の状態に応じてそこを通過する光を変調するものである。

＜表示装置の等価回路＞
次に、図５を参照し、表示装置の等価回路について説明する。図５は、一実施の形態の表示装置の等価回路の一例を示す図である。

図５に示すように、表示装置ＬＣＤの表示部ＤＰは、複数の画素Ｐｘを有する。複数の画素Ｐｘは、平面視において、表示領域ＤＰＡ内で、基板ＢＳに設けられ、Ｘ軸方向及びＹ軸方向にマトリクス状に配列されている。

また、表示装置ＬＣＤの基板ＢＳ（トランジスタ基板）は、複数のゲート線ＧＬ１〜ＧＬｍと、複数のソース線ＳＬ１〜ＳＬｎと、を有する。複数のゲート線ＧＬ１〜ＧＬｍは、表示領域ＤＰＡで、基板ＢＳ（例えば図２参照）に設けられ、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。複数のソース線ＳＬ１〜ＳＬｎは、表示領域ＤＰＡで、基板ＢＳに設けられ、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。複数のゲート線ＧＬ１〜ＧＬｍと、複数のソース線ＳＬ１〜ＳＬｎとは、互いに交差する。なお、ゲート線ＧＬ１〜ＧＬｍは走査線とも呼び、また、ソース線ＳＬ１〜ＳＬｎは信号線とも呼ぶ。ゲート線ＧＬ１〜ＧＬｍを総称するときはゲート線ＧＬとも記載し、また、ソース線ＳＬ１〜ＳＬｎを総称するときはソース線ＳＬとも記載する。

複数の画素Ｐｘの各々は、Ｒ（赤）、Ｇ（緑）及びＢ（青）の各々の色を表示する副画素Ｓｘを含む。副画素Ｓｘの各々は、隣り合う２本のゲート線ＧＬと、隣り合う２本のソース線ＳＬとに囲まれた領域に設けられているが、他の構成であってもよい。

各副画素Ｓｘは、薄膜トランジスタからなる画素トランジスタＴｒｄと、画素トランジスタＴｒｄのドレイン電極に接続される画素電極ＰＥと、画素電極ＰＥと液晶層を挟んで対向する共通電極ＣＥと、を有する。図５では、液晶層を等価的に示す液晶容量と、共通電極ＣＥと画素電極ＰＥとの間に形成される保持容量とを、容量Ｃｌｃとして示す。なお、薄膜トランジスタのドレイン電極とソース電極とは電位の極性によって適宜入れ替わる。

副画素Ｓｘが形成される領域を画素領域ＰＡ１とすると、表示領域ＤＰＡは、複数の画素領域ＰＡ１を含む。画素領域ＰＡ１は、複数のゲート線ＧＬ１〜ＧＬｍと複数のソース線ＳＬ１〜ＳＬｎとが互いに交差することによって形成されている。

表示装置ＬＣＤの回路部ＣＣ（図１参照）は、ソースドライバＳＤと、ゲートドライバＧＤと、制御回路ＣＴＬと、共通電極駆動回路ＣＤと、を有する。

Ｙ軸方向に配列された複数の副画素Ｓｘの画素トランジスタＴｒｄの各々のソース電極は、ソース線ＳＬ１〜ＳＬｎに接続されている。また、複数のソース線ＳＬ１〜ＳＬｎの各々は、ソースドライバＳＤに接続されている。

また、Ｘ軸方向に配列された複数の副画素Ｓｘの画素トランジスタＴｒｄの各々のゲート電極は、ゲート線ＧＬ１〜ＧＬｍに接続されている。また、各ゲート線ＧＬ１〜ＧＬｍは、ゲートドライバＧＤに接続されている。

制御回路ＣＴＬは、表示装置の外部から送信されてくる表示データ、クロック信号及びディスプレイタイミング信号等の表示制御信号に基づいて、ソースドライバＳＤ、ゲートドライバＧＤ及び共通電極駆動回路ＣＤを、制御する。

制御回路ＣＴＬは、表示装置の副画素の配列や、表示方法、ＲＧＢスイッチ（図示は省略）の有無、あるいはタッチパネル（図示は省略）の有無等によって、外部から供給される表示データや表示制御信号を適宜変換してソースドライバＳＤ、ゲートドライバＧＤ及び共通電極駆動回路ＣＤに出力する。

図５に示すように、表示装置ＬＣＤにおいて、表示領域ＤＰＡには、複数のソース線ＳＬ１〜ＳＬｎと複数のゲート線ＧＬ１〜ＧＬｍとが形成され、各ソース線ＳＬ１〜ＳＬｎと各ゲート線ＧＬ１〜ＧＬｍとの交差部分に画素トランジスタＴｒｄが配置されている。表示領域ＤＰＡにおいて、各ソース線ＳＬ１〜ＳＬｎと各ゲート線ＧＬ１〜ＧＬｍとが交差することによって形成された領域を画素領域とも呼ぶ。表示領域ＤＰＡの外側には周辺領域（額縁領域ＦＬＡ）がある。周辺領域には、画素トランジスタＴｒｄのゲート線ＧＬ１〜ＧＬｍに接続されたゲートドライバＧＤが配置されている。ゲートドライバＧＤには、以下において説明する、ゲート選択回路ＧＳＣとゲート電圧生成回路ＧＶＧＣとを有する。

＜ゲート選択回路＞
次に、図６及び図７を参照し、ゲート選択回路の回路構成及び動作について説明する。図６は、一実施の形態のゲート選択回路の一例を示す回路図である。図７は、一実施の形態のゲート選択回路の動作の一例を示すタイミングチャートである。

ゲート選択回路ＧＳＣは、ゲートドライバＧＤに含まれる回路であり、表示装置の画素トランジスタＴｒｄのゲート線ＧＬ（ＧＬ１〜ＧＬｍ）に接続され、画素トランジスタＴｒｄにゲート線ＧＬを介して走査信号（ゲート電圧）を供給する回路である。

ゲート選択回路ＧＳＣは、画素トランジスタＴｒｄのゲート線ＧＬに接続されるゲートスイッチ回路ＧＳＷと、ゲートスイッチ回路ＧＳＷを順次走査するシフトレジスタ回路ＳＲと、を含む。

ゲートスイッチ回路ＧＳＷは、第１ａトランジスタＴ１ａと、第１ｂトランジスタＴ１ｂと、第１ｃトランジスタＴ１ｃとを１組とする複数組（ゲート線の本数分）のトランジスタ群を備える。例えば、１組目のトランジスタ群は１本目のゲート線ＧＬ１に対応し、２組目のトランジスタ群は２本目のゲート線ＧＬ２に対応し、以降順に、ｍ組目のトランジスタ群はｍ本目のゲート線ＧＬｍに対応する。

第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃのうち、第１ａトランジスタＴ１ａ及び第１ｃトランジスタＴ１ｃはｎチャネル型のＭＯＳＦＥＴであり、第１ｂトランジスタＴ１ｂはｐチャネル型のＭＯＳＦＥＴである。第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃは、それぞれ、ゲート電極、ソース電極及びドレイン電極を備え、かつ、ゲート電極と対向するチャネルを備える。第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃは、総称して第１トランジスタとも呼ぶ。

例えば、１組目のトランジスタ群において、第１ａトランジスタＴ１ａは、ゲート電極がシフトレジスタ回路ＳＲの出力端子（ｏｕｔ１）に接続され、ソース電極がゲート電圧生成回路ＧＶＧＣのゲート信号ＥＮＢ２に接続され、ドレイン電極が第１ｃトランジスタＴ１ｃのドレイン電極に接続されている。第１ｂトランジスタＴ１ｂは、ゲート電極がシフトレジスタ回路ＳＲの出力端子（／ｏｕｔ１）に接続され、ソース電極がゲート電圧生成回路ＧＶＧＣのゲート信号ＥＮＢ２に接続され、ドレイン電極が第１ｃトランジスタＴ１ｃのドレイン電極に接続されている。第１ｃトランジスタＴ１ｃは、ゲート電極がシフトレジスタ回路ＳＲの出力端子（／ｏｕｔ１）に接続され、ソース電極が第２電圧ＶＧＬに接続され、ドレイン電極が第１ａトランジスタＴ１ａのドレイン電極に接続されている。第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃのドレイン電極は、ゲート選択回路ＧＳＣの出力であるゲート選択信号Ｇａｔｅ１の出力端子となり、１本目のゲート線ＧＬ１に電気的に接続される。

２組目のトランジスタ群においても、同様に、第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃが接続され、さらに、シフトレジスタ回路ＳＲ及びゲート電圧生成回路ＧＶＧＣと接続されている。ただし、２組目のトランジスタ群においては、第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃのゲート電極がシフトレジスタ回路ＳＲの出力端子（ｏｕｔ２、／ｏｕｔ２）に接続され、また、第１ａトランジスタＴ１ａ及び第１ｂトランジスタＴ１ｂのソース電極がゲート電圧生成回路ＧＶＧＣのゲート信号ＥＮＢ１に接続されている。そして、第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃのドレイン電極は、ゲート選択回路ＧＳＣの出力であるゲート選択信号Ｇａｔｅ２の出力端子となり、２本目のゲート線ＧＬ２に電気的に接続される。

同様に、３組目〜ｍ組目のトランジスタ群においても、第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃのドレイン電極は、ゲート選択回路ＧＳＣの出力であるゲート選択信号Ｇａｔｅ３〜Ｇａｔｅｍの出力端子となり、３本目〜ｍ本目のゲート線ＧＬ３〜ＧＬｍに電気的に接続される。

シフトレジスタ回路ＳＲは、４個の論理否定回路ＮＯＴ１、ＮＯＴ２、ＮＯＴ３、ＮＯＴ４と、２個のスイッチ回路ＳＷ１、ＳＷ２とを１組とする複数組（ゲート線の本数分）の回路群を備える。例えば、１組目の回路群は１本目のゲート線ＧＬ１に対応し、入力信号ｉｎ１に対して出力信号ｏｕｔ１、／ｏｕｔ１を出力し、２組目の回路群は２本目のゲート線ＧＬ２に対応し、入力信号ｉｎ２に対して出力信号ｏｕｔ２、／ｏｕｔ２を出力し、以降順に、ｍ組目の回路群はｍ本目のゲート線ＧＬｍに対応し、入力信号ｉｎｍに対して出力信号ｏｕｔｍ、／ｏｕｔｍを出力する。

例えば、１組目の回路群において、論理否定回路ＮＯＴ１は、入力端子に入力信号ｉｎ１が入力され、出力端子がスイッチ回路ＳＷ１の一方の端子に接続されている。論理否定回路ＮＯＴ２は、入力端子にスイッチ回路ＳＷ１の他方の端子が接続され、出力端子が論理否定回路ＮＯＴ３の入力端子に接続されている。論理否定回路ＮＯＴ３は、入力端子に論理否定回路ＮＯＴ２の出力端子が接続され、出力端子がゲートスイッチ回路ＧＳＷを構成する第１ｂトランジスタＴ１ｂのゲート電極に接続されている。論理否定回路ＮＯＴ４は、入力端子に論理否定回路ＮＯＴ２の出力端子が接続され、出力端子がスイッチ回路ＳＷ２の他方の端子に接続されている。

スイッチ回路ＳＷ１は、一方の端子が論理否定回路ＮＯＴ１の出力端子に接続され、他方の端子が論理否定回路ＮＯＴ２の入力端子に接続されている。このスイッチ回路ＳＷ１は、クロック信号ＣＫ１によりオン／オフが制御される。スイッチ回路ＳＷ２は、一方の端子がスイッチ回路ＳＷ１の他方の端子に接続され、他方の端子が論理否定回路ＮＯＴ４の出力端子に接続されている。このスイッチ回路ＳＷ２は、クロック信号ＣＫ２によりオン／オフが制御される。

この１組目の回路群においては、入力信号ｉｎ１に対して出力信号ｏｕｔ１、／ｏｕｔ１を出力し、この出力信号ｏｕｔ１、／ｏｕｔ１がゲートスイッチ回路ＧＳＷの１組目の第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃの各ゲート電極を制御する制御信号となる。

２組目の回路群においても、同様に、論理否定回路ＮＯＴ１、ＮＯＴ２、ＮＯＴ３、ＮＯＴ４とスイッチ回路ＳＷ１、ＳＷ２が接続されている。ただし、２組目の回路群においては、スイッチ回路ＳＷ１がクロック信号ＣＫ２によりオン／オフが制御され、スイッチ回路ＳＷ２がクロック信号ＣＫ１によりオン／オフが制御される。そして、１組目の回路群の出力信号ｏｕｔ１を入力とする入力信号ｉｎ２に対して出力信号ｏｕｔ２、／ｏｕｔ２を出力し、この出力信号ｏｕｔ２、／ｏｕｔ２がゲートスイッチ回路ＧＳＷの２組目の第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃの各ゲート電極を制御する制御信号となる。

同様に、３組目〜ｍ組目の回路群においても、前段の回路群の出力信号ｏｕｔ２〜ｏｕｔ（ｍ−１）を入力とする入力信号ｉｎ３〜ｉｎｍに対して出力信号ｏｕｔ３〜ｏｕｔｍ、／ｏｕｔ３〜／ｏｕｔｍを出力し、この出力信号ｏｕｔ３〜ｏｕｔｍ、／ｏｕｔ３〜／ｏｕｔｍがゲートスイッチ回路ＧＳＷの３組目〜ｍ組目の第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃの各ゲート電極を制御する制御信号となる。

以上のようなゲート選択回路ＧＳＣの接続において、入力信号ＩＮ（ｉｎ１）、クロック信号ＣＫ１、ＣＫ２、ゲート信号ＥＮＢ１、ＥＮＢ２の入力に対して、ゲート選択信号Ｇａｔｅ１〜Ｇａｔｅｍの出力は、図７のようなタイミングとなる。入力信号ＩＮ（ｉｎ１）は、走査開始信号であり、この走査開始信号が１段目のシフトレジスタ回路ＳＲに入力されると、順次位相シフトして、前段の出力信号（ｏｕｔ）が次段の入力信号となる。クロック信号ＣＫ１、ＣＫ２は、ＨｉとＬｏとの電圧レベルの繰り返しによるパルス信号であり、互いに１／２周期ずれた波形となっている。ゲート信号ＥＮＢ１、ＥＮＢ２は、ゲート電圧生成回路ＧＶＧＣにより生成され、立ち上がりのときは第２電圧ＶＧＬから第３電圧ＧＮＤを経由して第１電圧ＶＧＨへ昇圧し、立ち下がりのときは第１電圧ＶＧＨから第３電圧ＧＮＤを経由して第２電圧ＶＧＬへ降圧するパルス信号であり、互いに１／２周期ずれた波形となっている。ゲート選択信号Ｇａｔｅ１〜Ｇａｔｅｍは、複数の画素トランジスタの各ゲート線ＧＬ１〜ＧＬｍに供給する走査信号である。

例えば、１本目のゲート線ＧＬ１に対して、ゲート選択信号Ｇａｔｅ１として、シフトレジスタ回路ＳＲの出力信号ｏｕｔ１がＨｉの電圧レベルの期間に、ゲート信号ＥＮＢ２を出力する。続いて、２本目のゲート線ＧＬ２に対して、ゲート選択信号Ｇａｔｅ２として、シフトレジスタ回路ＳＲの出力信号ｏｕｔ２がＨｉの電圧レベルの期間に、ゲート信号ＥＮＢ１を出力する。以降同様にして順に、奇数本目のゲート線に対してゲート信号ＥＮＢ２を出力し、偶数本目のゲート線に対してゲート信号ＥＮＢ１を出力する。最後に、ｍ本目のゲート線ＧＬｍに対して、ゲート選択信号Ｇａｔｅｍとして、シフトレジスタ回路ＳＲの出力信号ｏｕｔ２がＨｉの電圧レベルの期間に、ゲート信号ＥＮＢ１を出力する。

ゲート選択回路ＧＳＣにおいて、例えば、論理否定回路ＮＯＴ１、ＮＯＴ２、ＮＯＴ３、ＮＯＴ４は、図６（ｂ）に示すように、それぞれＣＭＯＳインバータであり、ｐチャネル型のＭＯＳＦＥＴと、ｎチャネル型のＭＯＳＦＥＴとで構成される。論理否定回路ＮＯＴ１〜ＮＯＴ４を構成するｎチャネル型のＭＯＳＦＥＴは第２ａトランジスタＴ２ａとし、ｐチャネル型のＭＯＳＦＥＴは第２ｂトランジスタＴ２ｂとする。第２ａトランジスタＴ２ａ及び第２ｂトランジスタＴ２ｂは、それぞれ、ゲート電極、ソース電極及びドレイン電極を備え、かつ、ゲート電極と対向するチャネルを備える。第２ａトランジスタＴ２ａ及び第２ｂトランジスタＴ２ｂは、総称して第２トランジスタとも呼ぶ。

ゲート選択回路ＧＳＣにおいて、第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃはゲート選択回路ＧＳＣの出力部の回路（ゲートスイッチ回路ＧＳＷ）を構成し、第２ａトランジスタＴ２ａ及び第２ｂトランジスタＴ２ｂは出力部以外の回路（シフトレジスタ回路ＳＲ）を構成する。出力部の回路であるゲートスイッチ回路ＧＳＷは、第１電圧ＶＧＨと第２電圧ＶＧＬと第３電圧ＧＮＤとの３値駆動の回路構成となっている。出力部以外の回路であるシフトレジスタ回路ＳＲは、第１電圧ＶＧＨと第２電圧ＶＧＬとの２値駆動の回路構成となっている。

第１ａトランジスタＴ１ａ、第１ｃトランジスタＴ１ｃ及び第２ａトランジスタＴ２ａはｎチャネル型のＭＯＳＦＥＴであり、これらの各トランジスタのチャネル長を比較した場合に、出力部の第１ａトランジスタＴ１ａ及び第１ｃトランジスタＴ１ｃのチャネル長Ｌ１は、出力部以外の第２ａトランジスタＴ２ａのチャネル長Ｌ２よりも短い（後述する図１０参照）。

また、第１ｂトランジスタＴ１ｂ及び第２ｂトランジスタＴ２ｂはｐチャネル型のＭＯＳＦＥＴであり、これらの各トランジスタのチャネル長を比較した場合に、出力部の第１ｂトランジスタＴ１ｂのチャネル長Ｌ１は、出力部以外の第２ｂトランジスタＴ２ｂのチャネル長Ｌ２よりも短い（後述する図１０参照）。

各トランジスタのチャネル長は、ゲート電極幅である。また、各トランジスタにおいて、ｐチャネル型のＭＯＳＦＥＴとｎチャネル型のＭＯＳＦＥＴとを比較した場合に、一般的にはｎチャネル型のＭＯＳＦＥＴの方が構造的に大きいので、チャネル長が長い。これは、ｎチャネル型のＭＯＳＦＥＴの方が、オンしているときの電流が大きいので、それに伴ってサイズも大きい構造になっている。しかしながら、本実施の形態においては、ｐチャネル型のＭＯＳＦＥＴとｎチャネル型のＭＯＳＦＥＴとを、同じ大きさで図示している。

＜ゲート電圧生成回路＞
次に、図８及び図９を参照し、ゲート電圧生成回路の回路構成及び動作について説明する。図８は、一実施の形態のゲート電圧生成回路の一例を示す回路図である。図９は、一実施の形態のゲート電圧生成回路の動作の一例を示すタイミングチャートである。

ゲート電圧生成回路ＧＶＧＣは、ゲートドライバＧＤに含まれる回路であり、ゲート選択回路ＧＳＣに供給するゲート信号ＥＮＢ（ＥＮＢ１、ＥＮＢ２）を生成する回路である。ゲート電圧生成回路ＧＶＧＣは、表示装置の画素トランジスタＴｒｄにゲート電圧を供給する回路であって、第１電圧ＶＧＨと第２電圧ＶＧＬと第３電圧ＧＮＤを有するゲート電圧（ゲート信号ＥＮＢ）を生成するものである。第１電圧ＶＧＨは、画素トランジスタＴｒｄを開ける電圧である。第２電圧ＶＧＬは、第１電圧ＶＧＨよりも電圧が低く、画素トランジスタＴｒｄを閉じる電圧である。第３電圧ＧＮＤは、第１電圧ＶＧＨと第２電圧ＶＧＬとの間の中間電圧である。

画素トランジスタＴｒｄにゲート電圧として供給するゲート信号ＥＮＢは、第２電圧ＶＧＬから第１電圧ＶＧＨへ昇圧する際に、中間電圧（第３電圧ＧＮＤ）を経由させる。また、第１電圧ＶＧＨから第２電圧ＶＧＬへ降圧する際に、中間電圧（第３電圧ＧＮＤ）を経由させる。

ゲート電圧生成回路ＧＶＧＣは、第１電圧ＶＧＨを供給する第１電圧線に接続された第５トランジスタＴ５と、第２電圧ＶＧＬを供給する第２電圧線に接続された第４トランジスタＴ４と、第３電圧ＧＮＤを供給する第３電圧線に接続された第３トランジスタＴ３と、第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５の中から選択した、一つのトランジスタのゲートを開ける論理回路と、を備える。論理回路は、３個の論理否定回路ＮＯＴ１１、ＮＯＴ１２、ＮＯＴ１３と、２個の論理積否定回路ＮＡＮＤ１１、ＮＡＮＤ１２と、を備える。

ゲート電圧生成回路ＧＶＧＣは、グランド期間制御信号ＣＩＣと、ゲートオン期間制御信号ＥＮＢｇｅｎとを入力として、論理否定回路ＮＯＴ１１、ＮＯＴ１２、ＮＯＴ１３及び論理積否定回路ＮＡＮＤ１１、ＮＡＮＤ１２による論理演算によって第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５をゲート制御して、ゲート信号ＥＮＢを出力する回路である。

第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５のうち、第３トランジスタＴ３及び第４トランジスタＴ４はｎチャネル型のＭＯＳＦＥＴであり、第５トランジスタＴ５はｐチャネル型のＭＯＳＦＥＴである。第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５は、それぞれ、ゲート電極、ソース電極及びドレイン電極を備え、かつ、ゲート電極と対向するチャネルを備える。

第５トランジスタＴ５は、ゲート電極が論理積否定回路ＮＡＮＤ１１の出力端子に接続され、ソース電極が第１電圧ＶＧＨに接続され、ドレイン電極が第３トランジスタＴ３のドレイン電極に接続されている。第３トランジスタＴ３は、ゲート電極が論理否定回路ＮＯＴ１３の出力端子に接続され、ソース電極が第３電圧ＧＮＤに接続され、ドレイン電極が第５トランジスタＴ５のドレイン電極に接続されている。第４トランジスタＴ４は、ゲート電極が論理否定回路ＮＯＴ１２の出力端子に接続され、ソース電極が第２電圧ＶＧＬに接続され、ドレイン電極が第３トランジスタＴ３のドレイン電極に接続されている。第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５のドレイン電極は、ゲート電圧生成回路ＧＶＧＣの出力であるゲート信号ＥＮＢの出力端子となる。

論理否定回路ＮＯＴ１１は、入力端子にグランド期間制御信号ＣＩＣが入力され、出力端子が論理積否定回路ＮＡＮＤ１１の一方の入力端子に接続されている。論理否定回路ＮＯＴ１２は、入力端子にゲートオン期間制御信号ＥＮＢｇｅｎが入力され、出力端子が第４トランジスタＴ４のゲート電極に接続されている。論理否定回路ＮＯＴ１３は、入力端子に論理積否定回路ＮＡＮＤ１２の出力端子が接続され、出力端子が第３トランジスタＴ３のゲート電極に接続されている。

論理積否定回路ＮＡＮＤ１１は、一方の入力端子に論理否定回路ＮＯＴ１１の出力端子が接続され、他方の入力端子にゲートオン期間制御信号ＥＮＢｇｅｎが入力され、出力端子が第５トランジスタＴ５のゲート電極に接続されている。論理積否定回路ＮＡＮＤ１２は、一方の入力端子にグランド期間制御信号ＣＩＣが入力され、他方の入力端子にゲートオン期間制御信号ＥＮＢｇｅｎが入力され、出力端子が論理否定回路ＮＯＴ１３の入力端子に接続されている。

以上のようなゲート電圧生成回路ＧＶＧＣの接続において、グランド期間制御信号ＣＩＣとゲートオン期間制御信号ＥＮＢｇｅｎとの入力に対して、ゲート信号ＥＮＢの出力は、図９のようなタイミングとなる。グランド期間制御信号ＣＩＣは、ゲート信号ＥＮＢのグランド期間を制御する信号であり、ＨｉとＬｏとの電圧レベルの繰り返しによるパルス信号である。ゲートオン期間制御信号ＥＮＢｇｅｎは、ゲート信号ＥＮＢのゲートオン期間を制御する信号であり、ＨｉとＬｏとの電圧レベルの繰り返しによるパルス信号である。

グランド期間制御信号ＣＩＣがＨｉの電圧レベルで、ゲートオン期間制御信号ＥＮＢｇｅｎがＬｏの電圧レベルのときは、ゲート信号ＥＮＢは第２電圧ＶＧＬの電圧レベルとなる。グランド期間制御信号ＣＩＣがＨｉの電圧レベルで、ゲートオン期間制御信号ＥＮＢｇｅｎがＨｉの電圧レベルのときは、ゲート信号ＥＮＢは第３電圧ＧＮＤの電圧レベルとなる。グランド期間制御信号ＣＩＣがＬｏの電圧レベルで、ゲートオン期間制御信号ＥＮＢｇｅｎがＨｉの電圧レベルのときは、ゲート信号ＥＮＢは第１電圧ＶＧＨの電圧レベルとなる。

ゲート信号ＥＮＢは、立ち上がりのときに、第２電圧ＶＧＬから第３電圧ＧＮＤを経由して第１電圧ＶＧＨとなり、また、立ち下がりのときに、第１電圧ＶＧＨから第３電圧ＧＮＤを経由して第２電圧ＶＧＬとなる。このように、ゲート信号ＥＮＢは、立ち上がりのときの第２電圧ＶＧＬから第１電圧ＶＧＨへ昇圧する際に、中間電圧である第３電圧ＧＮＤを経由させる。また、ゲート信号ＥＮＢは、立ち下がりのときの第１電圧ＶＧＨから第２電圧ＶＧＬへ降圧する際に、中間電圧である第３電圧ＧＮＤを経由させる。

例えば、論理否定回路ＮＯＴ１１、ＮＯＴ１２、ＮＯＴ１３は、図８（ｂ）に示すように、それぞれＣＭＯＳインバータであり、ｐチャネル型のＭＯＳＦＥＴと、ｎチャネル型のＭＯＳＦＥＴとで構成される。論理否定回路ＮＯＴ１１〜ＮＯＴ１３を構成するｎチャネル型のＭＯＳＦＥＴは第６ａトランジスタＴ６ａとし、ｐチャネル型のＭＯＳＦＥＴは第６ｂトランジスタＴ６ｂとする。第６ａトランジスタＴ６ａ及び第６ｂトランジスタＴ６ｂは、それぞれ、ゲート電極、ソース電極及びドレイン電極を備え、かつ、ゲート電極と対向するチャネルを備える。第６ａトランジスタＴ６ａ及び第６ｂトランジスタＴ６ｂは、総称して第６トランジスタとも呼ぶ。

ゲート電圧生成回路ＧＶＧＣにおいて、第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５はゲート電圧生成回路ＧＶＧＣの出力部の回路を構成し、第６ａトランジスタＴ６ａ及び第６ｂトランジスタＴ６ｂは出力部以外の回路を構成する。出力部の回路は、第１電圧ＶＧＨと第２電圧ＶＧＬと第３電圧ＧＮＤとの３値駆動の回路構成となっている。出力部以外の回路は、第１電圧ＶＧＨと第２電圧ＶＧＬとの２値駆動の回路構成となっている。

第３トランジスタＴ３、第４トランジスタＴ４及び第６ａトランジスタＴ６ａはｎチャネル型のＭＯＳＦＥＴであり、これらの各トランジスタのチャネル長を比較した場合に、出力部の第３トランジスタＴ３及び第４トランジスタＴ４のチャネル長Ｌ３は、出力部以外の第６ａトランジスタＴ６ａのチャネル長Ｌ６よりも短い（後述する図１０参照）。

また、第５トランジスタＴ５及び第６ｂトランジスタＴ６ｂはｐチャネル型のＭＯＳＦＥＴであり、これらの各トランジスタのチャネル長を比較した場合に、出力部の第５トランジスタＴ５のチャネル長Ｌ３は、出力部以外の第６ｂトランジスタＴ６ｂのチャネル長Ｌ６よりも短い（後述する図１０参照）。

＜ゲート選択回路及びゲート電圧生成回路のレイアウト＞
次に、図１０〜図１３を参照し、ゲート選択回路及びゲート電圧生成回路のレイアウトについて説明する。図１０は、一実施の形態のゲート選択回路及びゲート電圧生成回路の一例を示すレイアウト図である。図１１は、一実施の形態に対する比較例のゲート選択回路及びゲート電圧生成回路の一例を示すレイアウト図である。図１２は、トランジスタのソース−ドレイン間にかかる電圧の耐圧比較を説明するための説明図である。図１３は、ゲート線立ち下がり時の画素の突き抜け電圧による面内分布の補償を説明するための説明図である。

前述したように、本実施の形態のゲート選択回路ＧＳＣにおいて、ゲート信号ＥＮＢ（ＥＮＢ１、ＥＮＢ２）は、立ち上がりのときは第２電圧ＶＧＬから中間電圧である第３電圧ＧＮＤを経由して第１電圧ＶＧＨへ昇圧し、立ち下がりのときは第１電圧ＶＧＨから中間電圧である第３電圧ＧＮＤを経由して第２電圧ＶＧＬへ降圧するパルス信号である。

これにより、図１２に実線（一点鎖線は本実施の形態に対する比較例）で示すように、ゲート信号ＥＮＢは、立ち上がり／立ち下がりとも必ず中間電圧を経由させることで、ゲート線ＧＬを直接ドライブするゲート選択回路ＧＳＣの出力部の第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃにかかるソース−ドレイン間電圧を半減することができる。この結果、出力部の第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃに、ソース−ドレイン間にかかる電圧が低耐圧のトランジスタを採用することが可能となる。低耐圧のトランジスタは、面積が小さく、かつ、電流能力を向上できる利点がある。

一方、出力部の第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃを駆動するシフトレジスタ回路ＳＲの第２ａトランジスタＴ２ａ及び第２ｂトランジスタＴ２ｂは、第２電圧ＶＧＬから第１電圧ＶＧＨへ、または、第１電圧ＶＧＨから第２電圧ＶＧＬへのフル振幅がかかるため、ソース−ドレイン間にかかる電圧が従来技術と同じ耐圧のトランジスタを使用する。

このようにして、本実施の形態のゲート選択回路ＧＳＣにおいては、シフトレジスタ回路ＳＲの第２ａトランジスタＴ２ａ及び第２ｂトランジスタＴ２ｂは従来技術と同じ耐圧のトランジスタを使用するが、出力部の第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃに低耐圧のトランジスタを採用することができる。

これに対して、本実施の形態に対する比較例のゲート選択回路ＧＳＣでは、図１１に示すように、シフトレジスタ回路ＳＲの第２ａトランジスタＴ２ａ及び第２ｂトランジスタＴ２ｂに加え、出力部の第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃにも、従来技術と同じ耐圧のトランジスタを使用しているので、面積が大きくなっていた。

図１１において、例えば、ｎチャネル型のＭＯＳＦＥＴである各トランジスタを比較した場合に、出力部の第１ａトランジスタＴ１ａ及び第１ｃトランジスタＴ１ｃのチャネル長Ｌ１は、出力部以外の第２ａトランジスタＴ２ａのチャネル長Ｌ２と同じである。また、例えば、ｐチャネル型のＭＯＳＦＥＴである各トランジスタを比較した場合に、出力部の第１ｂトランジスタＴ１ｂのチャネル長Ｌ１は、出力部以外の第２ｂトランジスタＴ２ｂのチャネル長Ｌ２と同じである。

本実施の形態に対する比較例に対して、本実施の形態のゲート選択回路ＧＳＣにおいては、出力部の第１ａトランジスタＴ１ａ、第１ｂトランジスタＴ１ｂ及び第１ｃトランジスタＴ１ｃに低耐圧のトランジスタを採用することができるので、図１０に示すように、回路面積を縮小することができる。

図１０において、例えば、ｎチャネル型のＭＯＳＦＥＴである各トランジスタを比較した場合に、出力部の第１ａトランジスタＴ１ａ及び第１ｃトランジスタＴ１ｃのチャネル長Ｌ１は、出力部以外の第２ａトランジスタＴ２ａのチャネル長Ｌ２よりも短い。具体的には、出力部の第１ａトランジスタＴ１ａ及び第１ｃトランジスタＴ１ｃのチャネル長Ｌ１は、出力部以外の第２ａトランジスタＴ２ａのチャネル長Ｌ２の２／３以下であり、１／４以上である。また、例えば、ｐチャネル型のＭＯＳＦＥＴである各トランジスタを比較した場合に、出力部の第１ｂトランジスタＴ１ｂのチャネル長Ｌ１は、出力部以外の第２ｂトランジスタＴ２ｂのチャネル長Ｌ２よりも短い。具体的には、出力部の第１ｂトランジスタＴ１ｂのチャネル長Ｌ１は、出力部以外の第２ｂトランジスタＴ２ｂのチャネル長Ｌ２の２／３以下であり、１／４以上である。

また、ゲート電圧生成回路ＧＶＧＣにおいても、ゲート信号ＥＮＢは、立ち上がりのときの第２電圧ＶＧＬから第１電圧ＶＧＨへ昇圧する際に、中間電圧である第３電圧ＧＮＤを経由させ、また、立ち下がりのときの第１電圧ＶＧＨから第２電圧ＶＧＬへ降圧する際に、中間電圧である第３電圧ＧＮＤを経由させる。

これにより、同様に、ゲート信号ＥＮＢは、立ち上がり／立ち下がりとも必ず中間電圧を経由させることで、ゲート電圧生成回路ＧＶＧＣの出力部の第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５にかかるソース−ドレイン間電圧を半減することができる。この結果、出力部の第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５に、ソース−ドレイン間にかかる電圧が低耐圧のトランジスタを採用することが可能となる。低耐圧のトランジスタは、面積が小さく、かつ、電流能力を向上できる利点がある。

一方、出力部の第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５を駆動する論理回路の第６ａトランジスタＴ６ａ及び第６ｂトランジスタＴ６ｂは、第２電圧ＶＧＬから第１電圧ＶＧＨへ、または、第１電圧ＶＧＨから第２電圧ＶＧＬへのフル振幅がかかるため、ソース−ドレイン間にかかる電圧が従来技術と同じ耐圧のトランジスタを使用する。

このようにして、本実施の形態のゲート電圧生成回路ＧＶＧＣにおいては、論理回路の第６ａトランジスタＴ６ａ及び第６ｂトランジスタＴ６ｂは従来技術と同じ耐圧のトランジスタを使用するが、出力部の第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５に低耐圧のトランジスタを採用することができる。

これに対して、本実施の形態に対する比較例のゲート電圧生成回路ＧＶＧＣでは、図１１に示すように、論理回路の第６ａトランジスタＴ６ａ及び第６ｂトランジスタＴ６ｂに加え、出力部の第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５にも、従来技術と同じ耐圧のトランジスタを使用しているので、面積が大きくなっていた。

図１１において、例えば、ｎチャネル型のＭＯＳＦＥＴである各トランジスタを比較した場合に、出力部の第３トランジスタＴ３及び第４トランジスタＴ４のチャネル長Ｌ３は、出力部以外の第６ａトランジスタＴ６ａのチャネル長Ｌ６と同じである。また、例えば、ｐチャネル型のＭＯＳＦＥＴである各トランジスタを比較した場合に、出力部の第５トランジスタＴ５のチャネル長Ｌ３は、出力部以外の第６ｂトランジスタＴ６ｂのチャネル長Ｌ６と同じである。

本実施の形態に対する比較例に対して、本実施の形態のゲート電圧生成回路ＧＶＧＣにおいては、出力部の第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５に低耐圧のトランジスタを採用することができるので、図１０に示すように、回路面積を縮小することができる。

図１０において、例えば、ｎチャネル型のＭＯＳＦＥＴである各トランジスタを比較した場合に、出力部の第３トランジスタＴ３及び第４トランジスタＴ４のチャネル長Ｌ３は、出力部以外の第６ａトランジスタＴ６ａのチャネル長Ｌ６よりも短い。具体的には、出力部の第３トランジスタＴ３及び第４トランジスタＴ４のチャネル長Ｌ３は、出力部以外の第６ａトランジスタＴ６ａのチャネル長Ｌ６の２／３以下であり、１／４以上である。また、例えば、ｐチャネル型のＭＯＳＦＥＴである各トランジスタを比較した場合に、出力部の第５トランジスタＴ５のチャネル長Ｌ３は、出力部以外の第６ｂトランジスタＴ６ｂのチャネル長Ｌ６よりも短い。具体的には、出力部の第５トランジスタＴ５のチャネル長Ｌ３は、出力部以外の第６ｂトランジスタＴ６ｂのチャネル長Ｌ６の２／３以下であり、１／４以上である。

前述したように、本実施の形態におけるゲート信号ＥＮＢは、立ち下がりのときに、第１電圧ＶＧＨから中間電圧である第３電圧ＧＮＤを経由して第２電圧ＶＧＬへ降圧するパルス信号である。これに類似する技術が、前述した特許文献２に記載されている。特許文献２には、ゲート線ＧＬに供給する信号において、立ち下がりのときに、高電圧から低電圧へ降圧する際に、中間電圧を経由させる技術が記載されている。この目的は、ゲート線立ち下がり時の画素の突き抜け電圧による面内分布を補償するためである。

例えば、図１３（ａ）に示すように、各ゲート線ＧＬと各ソース線ＳＬとの交点にマトリクス状に配置された複数の画素Ｐｘにおいて、各ゲート線ＧＬ（例えばゲート線ＧＬ１を図示）に一方側から電圧を供給する構成では、ゲート線ＧＬに繋がる近端の画素Ｐｘ１と遠端の画素Ｐｘｎとの間で、ソース線ＳＬの電位を突き抜ける電圧に差分が発生する。

図１３（ｂ）は、ゲート線ＧＬに供給する信号の立ち下がりのときに、高電圧から低電圧へ降圧する際に中間電圧を経由させない技術であり、この場合には、近端の画素Ｐｘ１と遠端の画素Ｐｘｎとの間で、ソース線ＳＬの電位を突き抜ける電圧の差分が大きい。これに対して、ゲート線ＧＬに供給する信号の立ち下がりのときに、高電圧から低電圧へ降圧する際に中間電圧（ＧＮＤ）を経由させる技術では、図１３（ｃ）に示すように、近端の画素Ｐｘ１と遠端の画素Ｐｘｎとの間で、ソース線ＳＬの電位を突き抜ける電圧の差分を小さくすることができる。この差分は、ゲート線ＧＬに供給する電圧の面内分布に影響するために、小さいことが望ましい。

本実施の形態のゲート選択回路ＧＳＣ及びゲート電圧生成回路ＧＶＧＣにおいても、ゲート線ＧＬに供給するゲート信号ＥＮＢの立ち下がりのときに、高電圧である第１電圧ＶＧＨから低電圧である第２電圧ＶＧＬへ降圧する際に中間電圧である第３電圧ＧＮＤを経由させることで、ゲート線立ち下がり時の画素の突き抜け電圧による面内分布を補償することができる。よって、本実施の形態のゲート選択回路ＧＳＣ及びゲート電圧生成回路ＧＶＧＣは、画素トランジスタＴｒｄのゲート線ＧＬに一方側から電圧を供給する片側給電の構成に好適である。

＜変形例＞
本実施の形態の表示装置における変形例について説明する。前述した実施の形態において、ゲート選択回路ＧＳＣの出力部の回路及びゲート電圧生成回路ＧＶＧＣの出力部の回路は、第１電圧ＶＧＨと第２電圧ＶＧＬとこれらの中間電圧の第３電圧ＧＮＤとの３値駆動の回路構成となっているが、４値駆動の回路構成とすることも可能である。

この場合には、電圧レベルが、電圧ＶＧＬ２＜電圧ＶＧＬ１＜電圧ＶＧＨ１＜電圧ＶＧＨ２との関係において、ゲート信号ＥＮＢの立ち上がりのときは、電圧ＶＧＬ２から電圧ＶＧＬ１と電圧ＶＧＨ１とを経由して電圧ＶＧＨ２へ昇圧し、立ち下がりのときは、電圧ＶＧＨ２から電圧ＶＧＨ１と電圧ＶＧＬ１とを経由して電圧ＶＧＬ２へ降圧するパルス信号とする。

これにより、変形例におけるゲート選択回路ＧＳＣの出力部の回路及びゲート電圧生成回路ＧＶＧＣの出力部の回路は、より一層、低耐圧のトランジスタを採用することができるので、前述した実施の形態に比べて、より一層、回路面積を縮小することができる。

＜一実施の形態の効果＞
以上説明した本実施の形態の表示装置によれば、ゲートドライバＧＤの回路の中で、額縁インパクトが大きい、出力部のトランジスタに、ソース−ドレイン間にかかる電圧が低耐圧のトランジスタを採用することで、トランジスタサイズを小型化し、回路面積を縮小することができる。また、表示装置の表示領域においては、より多数の画素を配置することにより、表示画像の高解像度化を実現することができる。しかしながら、表示画像の高解像度化に伴い、ゲート線ＧＬの立ち下がりに必要な時間が、その他のタイミングマージンを圧迫しているが、本実施の形態では、ゲート線ＧＬの立ち下がりに必要な時間を短縮できる効果もある。この結果、本実施の形態の表示装置によれば、回路面積の縮小によって額縁を小さくしつつ、かつ、ゲート線ＧＬの立ち下がりに必要な時間を短縮することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、特に、表示装置の画素トランジスタにゲート電圧を供給するゲート電圧生成回路、このゲート電圧生成回路を備えたトランジスタ基板、及び、このトランジスタ基板を備えた表示装置に適用して有効である。

また、前記実施の形態においては、開示例として液晶表示装置の場合を例示したが、その他の適用例として、有機ＥＬ表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能であることはいうまでもない。

本発明の思想の範疇において、当業者であれば、各種の変形例及び修正例に想到し得るものであり、それら変形例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

また、本実施の形態において述べた態様によりもたらされる他の作用効果について本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

ＡＦ１、ＡＦ２ 配向膜
ＢＳ 基板（トランジスタ基板）
ＢＳｂ 背面
ＢＳｆ 前面
ＢＳｇ 基材
ＢＳｓ１、ＢＳｓ２、ＢＳｓ３、ＢＳｓ４ 辺
Ｃｌｃ 容量
ＣＣ 回路部
ＣＤ 共通電極駆動回路
ＣＥ 共通電極
ＣＦ カラーフィルタ
ＣＦｒ、ＣＦｇ、ＣＦｂ カラーフィルタ画素
ＣＨＰ 半導体チップ
ＣＩＣ グランド期間制御信号
ＣＫ１、ＣＫ２ クロック信号
ＣＴＬ 制御回路
ＤＰ 表示部
ＤＰＡ 表示領域
ＥＮＢ、ＥＮＢ１、ＥＮＢ２ ゲート信号
ＥＮＢｇｅｎ ゲートオン期間制御信号
ＦＬ 額縁部
ＦＬＡ、ＦＬＡ１ 額縁領域（周辺領域）
ＦＳ 基板
ＦＳｂ 背面
ＦＳｆ 前面
ＦＳｇ 基材
Ｇａｔｅ１〜Ｇａｔｅｍ ゲート選択信号
ＧＤ ゲートドライバ
ＧＬ（ＧＬ１〜ＧＬｍ） ゲート線
ＧＮＤ 第３電圧
ＧＳＣ ゲート選択回路
ＧＳＷ ゲートスイッチ回路
ＧＶＧＣ ゲート電圧生成回路
ＩＮ 入力信号
ｉｎ１〜ｉｎｍ 入力信号
ＩＦ２ 絶縁膜
Ｌ１、Ｌ２、Ｌ３、Ｌ６ チャネル長
ＬＣＤ 表示装置
ＬＣＬ 液晶層
ＬＳ 光源
ＮＡＮＤ１１、ＮＡＮＤ１２ 論理積否定回路
ＮＯＴ１〜ＮＯＴ４、ＮＯＴ１１〜ＮＯＴ１３ 論理否定回路
ｏｕｔ１〜ｏｕｔｍ 出力信号
ＯＣ１ 樹脂層
ＰＡ１ 画素領域
ＰＥ 画素電極
ＰＬ１、ＰＬ２ 偏光板
ＰＳ 部材
Ｐｘ、Ｐｘ１、Ｐｘｎ 画素
ＳＤ ソースドライバ
ＳＦ１ 遮光膜
ＳＬ（ＳＬ１〜ＳＬｎ） ソース線
ＳＬｐ シール材
ＳＬ シール部
ＳＲ シフトレジスタ回路
Ｓｘ 副画素
ＳＷ１、ＳＷ２ スイッチ回路
Ｔ１ａ 第１ａトランジスタ（第１トランジスタ）
Ｔ１ｂ 第１ｂトランジスタ（第１トランジスタ）
Ｔ１ｃ 第１ｃトランジスタ（第１トランジスタ）
Ｔ２ａ 第２ａトランジスタ（第２トランジスタ）
Ｔ２ｂ 第２ｂトランジスタ（第２トランジスタ）
Ｔ３ 第３トランジスタ
Ｔ４ 第４トランジスタ
Ｔ５ 第５トランジスタ
Ｔ６ａ 第６ａトランジスタ（第６トランジスタ）
Ｔ６ｂ 第６ｂトランジスタ（第６トランジスタ）
Ｔｒｄ 画素トランジスタ
ＶＧＨ 第１電圧
ＶＧＬ 第２電圧
ＧＮＤ 第３電圧
ＶＷ 観者

Claims (8)

1. 表示装置の画素トランジスタにゲート電圧を供給するゲート電圧生成回路と、
   表示領域に形成された複数のソース線と複数のゲート線と、
   前記ソース線と前記ゲート線が交差することによって形成された画素領域と、
   前記表示領域の外側にある周辺領域と、
   前記周辺領域に形成され、前記画素トランジスタの前記ゲート線に接続されたゲート選択回路と、
   前記ゲート選択回路を構成する第１トランジスタと、
   前記第１トランジスタを構成する、第１ソース電極と第１ドレイン電極と、
   を備え、
   前記画素トランジスタは前記画素領域に形成され、
   前記ゲート電圧生成回路は前記周辺領域に形成され、
   前記第１ソース電極は前記ゲート電圧生成回路に電気的に接続され、前記第１ドレイン電極は前記ゲート線に電気的に接続され、
   前記ゲート電圧生成回路は、第１電圧と第２電圧と第３電圧を有するゲート電圧を生成するものであり、
   前記第１電圧は前記画素トランジスタを開ける電圧であり、
   前記第２電圧は前記第１電圧よりも電圧が低く、前記画素トランジスタを閉じる電圧であり、
   前記第３電圧は前記第１電圧と前記第２電圧との間の中間電圧であり、
   前記第２電圧から前記第１電圧へ昇圧する際に、前記中間電圧を経由させる、トランジスタ基板。
2. 請求項１に記載のトランジスタ基板において、
   前記第１電圧から前記第２電圧へ降圧する際に、前記中間電圧を経由させる、トランジスタ基板。
3. 請求項１に記載のトランジスタ基板において、
   前記ゲート選択回路を構成する第２トランジスタと、
   前記第１トランジスタを構成する、第１ゲート電極と、前記第１ゲート電極と対向する第１チャネルと、
   前記第２トランジスタを構成する、第２ゲート電極と、前記第２ゲート電極と対向する第２チャネルと、
   を備え、
   前記第１チャネルのチャネル長は、前記第２チャネルのチャネル長よりも短い、トランジスタ基板。
4. 請求項１又は３に記載のトランジスタ基板において、
   前記第３電圧を供給する第３電圧線に接続された第３トランジスタと、
   前記第３トランジスタを構成する第３ゲート電極と、前記第３ゲート電極と対向した第３チャネルと、
   前記ゲート電圧生成回路を構成する第６トランジスタと、
   前記第６トランジスタを構成する第６ゲート電極と、前記第６ゲート電極と対向した第６チャネルと、
   を備え、
   前記第３チャネルのチャネル長は、前記第６チャネルのチャネル長よりも短い、トランジスタ基板。
5. 請求項４に記載のトランジスタ基板において、
   前記第２電圧を供給する第２電圧線に接続された第４トランジスタと、
   前記第１電圧を供給する第１電圧線に接続された第５トランジスタと、
   前記第４トランジスタを構成する第４ゲート電極と、前記第４ゲート電極と対向した第４チャネルと、
   前記第５トランジスタを構成する第５ゲート電極と、前記第５ゲート電極と対向した第５チャネルと、
   を備え、
   前記第５チャネル及び前記第４チャネルのチャネル長は、前記第６チャネルのチャネル長よりも短い、トランジスタ基板。
6. 請求項３に記載のトランジスタ基板において、
   前記第１チャネルのチャネル長は、前記第２チャネルのチャネル長の２／３以下である、トランジスタ基板。
7. 請求項１〜６のいずれか一項に記載のトランジスタ基板において、
   前記ゲート選択回路は、前記画素トランジスタの前記ゲート線に一方側から電圧を供給する、トランジスタ基板。
8. 請求項１〜７のいずれか一項に記載のトランジスタ基板を備えた、表示装置。

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