JP2023112303A - 液晶表示装置 - Google Patents

Abstract

【課題】額縁領域の増大を抑制しつつ充分な開口率を得ることのできる液晶表示装置を実現する。【解決手段】表示領域１０の内部には、複数の画素電極が設けられる。複数の画素電極と１対１で対応する複数の画素トランジスタ３０が表示領域１０の外側の領域に設けられる。各画素トランジスタ３０は、それに対応する画素電極と画素配線１１によって接続される。複数の画素トランジスタ３０を駆動するための駆動信号群が入力される入力パッド群２０がＴＦＴ基板５上に設けられる。ここで、複数の画素トランジスタ３０は、ＴＦＴ基板５上の領域のうち入力パッド群２０と表示領域１０との間の領域以外の領域のみに設けられる。【選択図】図１

Description

以下の開示は、液晶表示装置に関し、特に表示領域内の画素を個別に駆動する液晶表示装置に関する。

液晶表示装置は、表示部の背面に設けられたバックライトからの出射光を利用する透過型液晶表示装置と外光の反射光を利用する反射型液晶表示装置とに大別できる。なお、バックライトからの出射光および外光の反射光の双方を利用する半透過型液晶表示装置も知られている。反射型液晶表示装置は、バックライトを必要としないので、透過型液晶表示装置に比べて低消費電力化や薄型化を容易に実現することができる。また、近年、そのような反射型液晶表示装置の背面に有機ＥＬ表示装置を設けた２層構造の表示装置（以下、「２層ディスプレイ」という。）も開発されている。２層ディスプレイは典型的には腕時計に採用されており、例えば、高精細表示を行う際には有機ＥＬ表示装置による画像表示が行われ、文字情報の表示など簡易な表示を行う際には反射型液晶表示装置による画像表示が行われる。

ところで、反射型液晶表示装置については、外光の反射光を利用するため、表示領域の開口率が低いと充分な表示品位が得られない。それ故、できるだけ開口率を高くすることが好ましい。そこで、国際公開２０１１／０２７６００号パンフレットには、開口率を低下させることなく低消費電力の効果が得られる画素回路の構成が開示されている。

また、近年、消費電力の低減を図るために、画素回路内にメモリ回路を備えた液晶表示装置が開発されている。これに関し、国際公開２０２０／２５５５３６号パンフレットには、システム制御回路を用いて極性信号を制御する信号を出力する仕組みを設けることによってメモリモード（メモリ回路に記録された信号を用いる駆動モード）時に映像信号制御回路の動作を停止することを可能にした液晶表示装置が開示されている。その液晶表示装置によれば、メモリモード時に映像信号制御回路の動作を停止することができるので、顕著な低消費電力化が実現される。

国際公開２０１１／０２７６００号パンフレット 国際公開２０２０／２５５５３６号パンフレット

ところが、国際公開２０１１／０２７６００号パンフレットに開示された構成によれば、表示領域内に画素トランジスタやメモリ回路が存在するため、充分な開口率が得られない。これに関し、表示領域内に設けられている構成要素の一部を表示領域外に設けることが考えられるが、額縁領域が広くなることが懸念される。近年、特に腕時計などのウェアラブル端末に関して小型化の要求が強いので、額縁領域の増大は好ましくない。

また、国際公開２０２０／２５５５３６号パンフレットに開示された構成によれば、入力パッド群と表示領域との間に駆動回路（映像信号出力部）が設けられているため（国際公開２０２０／２５５５３６号パンフレットの図１および図２を参照）、表示領域を基準として入力パッド群側の額縁領域が必然的に広くなる。

そこで、以下の開示は、額縁領域の増大を抑制しつつ充分な開口率を得ることのできる液晶表示装置を実現することを目的とする。

（１）本発明のいくつかの実施形態による液晶表示装置は、複数の画素電極を含む表示領域が設けられたパネル基板を有する液晶表示装置であって、
前記複数の画素電極と１対１で対応する、前記表示領域の外側の領域に設けられた複数の画素トランジスタと、
前記複数の画素電極と前記複数の画素トランジスタとをそれぞれ接続する複数の画素配線と、
前記複数の画素トランジスタを駆動するための駆動信号群が入力される、前記パネル基板上に設けられた入力パッド群と
を備え、
前記複数の画素トランジスタは、前記パネル基板上の領域のうち前記入力パッド群と前記表示領域との間以外の領域のみに設けられている。

（２）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記パネル基板は、第１辺と、前記第１辺に対向する第２辺と、前記第１辺の一端と前記第２辺の一端とを結ぶ第３辺と、前記第１辺の他端と前記第２辺の他端とを結ぶ第４辺とからなる矩形の形状を有し、
前記入力パッド群は、前記パネル基板上において前記第１辺に沿った額縁領域に設けられ、
前記複数の画素トランジスタは、前記第１辺に沿った額縁領域には設けられず、前記第２辺に沿った額縁領域、前記第３辺に沿った額縁領域、および前記第４辺に沿った額縁領域の少なくともいずれかに設けられている。

（３）また、本発明のいくつかの実施形態による液晶表示装置は、上記（２）の構成を含み、
前記複数の画素配線の全てについて画素トランジスタから画素電極へと延びる方向が同じになるように、前記複数の画素トランジスタが配置されている。

（４）また、本発明のいくつかの実施形態による液晶表示装置は、上記（３）の構成を含み、
前記複数の画素トランジスタは、前記第２辺に沿った額縁領域のみに設けられている。

（５）また、本発明のいくつかの実施形態による液晶表示装置は、上記（３）の構成を含み、
前記複数の画素トランジスタは、前記第３辺に沿った額縁領域または前記第４辺に沿った額縁領域のいずれか一方のみに設けられている。

（６）また、本発明のいくつかの実施形態による液晶表示装置は、上記（２）の構成を含み、
前記複数の画素トランジスタは、前記第３辺に沿った額縁領域と前記第４辺に沿った額縁領域とに設けられ、
前記複数の画素配線は、前記第３辺に沿った額縁領域に設けられた画素トランジスタとそれに対応する画素電極とを接続する複数の第１タイプの画素配線と、前記第４辺に沿った額縁領域に設けられた画素トランジスタとそれに対応する画素電極とを接続する複数の第２タイプの画素配線とからなる。

（７）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記パネル基板は、円形の形状を有し、
前記表示領域と前記入力パッド群とを結ぶ最短の仮想的なラインである第１仮想ラインと前記表示領域との接続点を通過し前記第１仮想ラインに直交する仮想的なラインである第２仮想ラインを基準として、前記表示領域が存在する側の額縁領域のみに前記複数の画素トランジスタが設けられている。

（８）また、本発明のいくつかの実施形態による液晶表示装置は、上記（７）の構成を含み、
前記複数の画素配線の全てについて画素トランジスタから画素電極へと延びる方向が同じになるように、前記複数の画素トランジスタが配置されている。

（９）また、本発明のいくつかの実施形態による液晶表示装置は、上記（８）の構成を含み、
前記表示領域の中心を通過し前記第２仮想ラインに平行な仮想的なラインである第３仮想ラインを基準として、前記入力パッド群が存在しない側の額縁領域のみに前記複数の画素トランジスタが設けられている。

（１０）また、本発明のいくつかの実施形態による液晶表示装置は、上記（８）の構成を含み、
前記第１仮想ラインと前記表示領域との接続点と前記表示領域の中心とを通過する仮想的なラインである第４仮想ラインを基準として一方の側の額縁領域のみに前記複数の画素トランジスタが設けられている。

（１１）また、本発明のいくつかの実施形態による液晶表示装置は、上記（７）の構成を含み、
前記複数の画素トランジスタは、前記第１仮想ラインと前記表示領域との接続点と前記表示領域の中心とを通過する仮想的なラインである第４仮想ラインを基準として一方の側の額縁領域および他方の側の額縁領域の双方に設けられ、
前記複数の画素配線は、前記第４仮想ラインを基準として一方の側の額縁領域に設けられた画素トランジスタとそれに対応する画素電極とを接続する複数の第１タイプの画素配線と、前記第４仮想ラインを基準として他方の側の額縁領域に設けられた画素トランジスタとそれに対応する画素電極とを接続する複数の第２タイプの画素配線とからなる。

（１２）また、本発明のいくつかの実施形態による液晶表示装置は、上記（６）または上記（１１）の構成を含み、
前記複数の第１タイプの画素配線の本数と前記複数の第２タイプの画素配線の本数とが同じである。

（１３）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）から上記（１２）までのいずれかの構成に加え、
前記駆動信号群に基づいて前記複数の画素トランジスタを駆動する駆動回路を備え、
前記駆動回路は、前記複数の画素トランジスタが前記駆動回路と前記表示領域との間の領域に配置されるように、前記パネル基板上の領域のうち前記入力パッド群と前記表示領域との間以外の領域に設けられている。

（１４）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１３）の構成を含み、
前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、前記駆動信号群に含まれる複数のデータ信号の取り込みが行われる。

（１５）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１３）の構成を含み、
前記駆動回路は、複数の出力部を有する復号化回路を含み、
前記複数の出力部は、順次にアクティブとなる複数の復号化信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、前記駆動信号群に含まれる複数のデータ信号の取り込みが行われる。

（１６）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１４）または上記（１５）の構成を含み、
Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力する。

（１７）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１６）の構成に加え、
前記複数の画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記複数の画素トランジスタを含む極性切替回路を備え、
前記極性切替回路は、前記複数の画素配線にそれぞれ対応する複数の極性制御部からなり、
各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
前記第１画素トランジスタがオン状態であれば、対応する画素配線を介して、対応する画素電極に前記第１電圧が印加され、
前記第２画素トランジスタがオン状態であれば、対応する画素配線を介して、対応する画素電極に前記第２電圧が印加される。

（１８）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１４）または上記（１５）の構成に加え、
前記複数の画素トランジスタを含むサンプリング回路を備え、
Ｋを２以上の整数として、Ｋ個の画素トランジスタによって１つのグループが形成されるよう前記複数の画素トランジスタはグループ化され、
各画素トランジスタは、対応するタイミング信号が与えられる制御端子と、対応するデータ信号が与えられる第１導通端子と、対応する画素配線に接続された第２導通端子とを有し、
同じグループを形成するＫ個の画素トランジスタの制御端子には、同じタイミング信号が与えられ、
同じグループを形成するＫ個の画素トランジスタの第１導通端子には、互いに異なるデータ信号が与えられる。

（１９）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）から上記（１２）までのいずれかの構成を含み、
各画素トランジスタは、前記駆動信号群に含まれるスイッチ制御信号が与えられる制御端子と、前記駆動信号群に含まれるデータ信号が与えられる第１導通端子と、対応する画素配線に接続された第２導通端子とを有し、
前記複数の画素トランジスタの制御端子には、同じスイッチ制御信号が与えられ、
前記複数の画素トランジスタの第１導通端子には、互いに異なるデータ信号が与えられる。

（２０）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）から上記（１２）までのいずれかの構成を含み、
Ｚを２以上の整数として、Ｚ個の画素トランジスタによって１つのグループが形成されるよう前記複数の画素トランジスタはグループ化され、
各画素トランジスタは、前記駆動信号群に含まれるスイッチ制御信号が与えられる制御端子と、前記駆動信号群に含まれるデータ信号が与えられる第１導通端子と、対応する画素配線に接続された第２導通端子とを有し、
同じグループを形成するＺ個の画素トランジスタの制御端子には、前記スイッチ制御信号として互いに異なる信号が与えられ、
同じグループを形成するＺ個の画素トランジスタの第１導通端子には、１つのデータ信号が時分割で与えられる。

本発明のいくつかの実施形態による液晶表示装置によれば、画素トランジスタは、表示領域の外側の領域に設けられる。すなわち、表示領域内に画素トランジスタは存在しない。これにより、表示領域において、充分な開口率が得られる。また、画素トランジスタは、パネル基板上の領域のうち入力パッド群と表示領域との間以外の領域のみに設けられる。これにより、入力パッド群と表示領域との間に画素トランジスタを設ける構成に比べて、全体として額縁領域のサイズを小さくすることができる。以上より、額縁領域の増大を抑制しつつ充分な開口率を得ることのできる液晶表示装置が実現される。

全ての実施形態に関し、ＴＦＴ基板上における各構成要素の配置に関する第１の例を示す図である。 全ての実施形態に関し、表示装置（２層ディスプレイ）の概略構成について説明するための図である。 全ての実施形態に関し、ＴＦＴ基板上における各構成要素の配置に関する第２の例を示す図である。 全ての実施形態に関し、ＴＦＴ基板上における各構成要素の配置に関する第３の例を示す図である。 全ての実施形態に関し、上記第３の例の詳細について説明するための図である。 全ての実施形態に関し、ＴＦＴ基板上における各構成要素の配置に関する第４の例を示す図である。 全ての実施形態に関し、ＴＦＴ基板上における各構成要素の配置に関する第５の例を示す図である。 全ての実施形態に関し、ＴＦＴ基板上における各構成要素の配置に関する第６の例を示す図である。 全ての実施形態に関し、ＴＦＴ基板上における各構成要素の配置に関する第７の例を示す図である。 全ての実施形態における表示領域の概略構成について説明するための図である。 全ての実施形態に関し、画素の構造について説明するための模式図である。 全ての実施形態に関し、効果について説明するための図である。 全ての実施形態に関し、効果について説明するための図である。 全ての実施形態に関し、効果について説明するための図である。 第１の実施形態において、画素配線の駆動に関わる構成について説明するための機能ブロック図である。 上記第１の実施形態において、シフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、シフトレジスタの動作について説明するための信号波形図である。 上記第１の実施形態において、ラッチ部の構成を示すブロック図である。 上記第１の実施形態において、１つのラッチ回路の概略について説明するための図である。 上記第１の実施形態において、１つのラッチ回路の詳細な構成を示す回路図である。 上記第１の実施形態において、極性切替回路の概略構成を示すブロック図である。 上記第１の実施形態において、極性制御部の概略構成を示す回路図である。 上記第１の実施形態において、片チャネルのスイッチを用いた極性制御部の詳細な構成を示す回路図である。 上記第１の実施形態において、ＣＭＯＳスイッチを用いた極性制御部の詳細な構成を示す回路図である。 上記第１の実施形態において、液晶印加電圧の極性の切り替えについて説明するための信号波形図である。 第２の実施形態において、画素配線の駆動に関わる構成について説明するための機能ブロック図である。 上記第２の実施形態において、サンプリング回路の概略構成を示すブロック図である。 上記第２の実施形態において、単位サンプリング部の詳細な構成を示す回路図である。 第３の実施形態において、画素配線の駆動に関わる構成について説明するための機能ブロック図である。 上記第３の実施形態において、デコーダの詳細な構成を示す回路図である。 上記第３の実施形態において、デコーダに関し、１出力分の詳細な構成を示す回路図である。 上記第３の実施形態において、アドレス設定のためのブロック分けについて説明するための図である。 上記第３の実施形態において、アドレスマップの一例を示す図である。 上記第３の実施形態において、アドレスマップの一例を示す図である。 上記第３の実施形態において、アドレスマップの一例を示す図である。 上記第３の実施形態において、アドレスマップの一例を示す図である。 上記第３の実施形態において、ラッチ部の構成を示すブロック図である。 第４の実施形態において、画素配線の駆動に関わる構成について説明するための機能ブロック図である。 第５の実施形態におけるサンプリング回路の構成を示す回路図である。 上記第５の実施形態において、サンプリング回路の動作について説明するための信号波形図である。 第６の実施形態におけるサンプリング回路の構成を示す回路図である。 上記第６の実施形態において、サンプリング回路の動作について説明するための信号波形図である。 入力パッド群の近傍に駆動回路および画素トランジスタを配置した場合について説明するための図である。

＜０．全ての実施形態に関わる事項＞
まず、全ての実施形態に関わる事項について説明する。

＜０．１ 表示装置の概略構成＞
図２は、全ての実施形態における表示装置１００の概略構成について説明するための模式図である。なお、この表示装置１００は２つの表示パネルを備えた２層ディスプレイである。図２に示すように、この表示装置１００は、偏光板１４０と位相差板１３０と液晶表示装置１２０と有機ＥＬ表示装置１１０とによって構成されている。それらの構成要素は、図２に示すように、視聴者側から偏光板１４０、位相差板１３０、液晶表示装置１２０、有機ＥＬ表示装置１１０の順で配置されている。偏光板１４０については、吸収型であっても良いし、反射型であっても良い。液晶表示装置１２０は反射型液晶表示装置であって、そのセル厚は一般的な透過型液晶表示装置に比べて約２分の１である。有機ＥＬ表示装置１１０は、反射層を有している。なお、位相差板１３０は光学補償や視野角拡大のために設けられているが、位相差板１３０を設けない構成を採用することもできる。

以上のような構成において、高精細表示を行う際には、液晶表示装置１２０の全ての画素を透過状態にして有機ＥＬ表示装置１１０による画像表示が行われる。一方、文字情報の表示など簡易な表示を行う際には、液晶表示装置１２０によって、有機ＥＬ表示装置１１０の反射層による外光の反射光を利用した画像表示が行われる。

なお、上述したように、本開示は、額縁領域の増大を抑制しつつ充分な開口率が得られる液晶表示装置を実現することを目的としている。そこで、以下においては、液晶表示装置１２０に関する説明のみを行う。

＜０．２ ＴＦＴ基板上の構成＞
液晶表示装置１２０は、互いに対向する２枚の基板（ＴＦＴ基板および対向基板）からなる。ＴＦＴ基板には、画素電極、画素配線、画素トランジスタなどが形成される。対向基板には、全ての画素に共通の共通電極が形成される。以下、ＴＦＴ基板上の構成について詳しく説明する。

ＴＦＴ基板上の構成（各構成要素の配置）に関し、各実施形態で採用され得る構成について説明する前に、参考例としての構成（図４３参照）について説明する。参考例に係る構成では、ＴＦＴ基板９５上の表示領域９１０は複数の単位表示エリア９１９に分割されている。表示領域９１０には各単位表示エリア９１９に対応するように画素電極が形成されており、各画素電極に対応する画素トランジスタ９３０が表示領域９１０の外側に設けられている。より詳しくは、ＴＦＴ基板９５上において、表示領域９１０を形成する４辺のうちの１辺に沿って複数の画素トランジスタ９３０が設けられている。また、画素トランジスタ９３０とそれに対応する画素電極とを接続する画素配線９１１がＴＦＴ基板９５上に形成されている。以上のような構成により、表示領域９１０内の画素は個別に駆動される。ここで、複数の画素トランジスタ９３０の近傍には、それら複数の画素トランジスタ９３０を駆動する駆動回路９４０が形成されている。また、駆動回路９４０の近傍には、複数の画素トランジスタ９３０を駆動するための駆動信号群が入力される入力パッド群９２０が設けられている。さらに、ＴＦＴ基板９５上には、入力パッド群９２０に入力された駆動信号群を駆動回路９４０に伝達するための信号配線群９５１が形成されている。なお、図４３では、１つの入力パッドに符号９２１を付している。

以上のように、参考例に係る構成によれば、入力パッド群９２０と表示領域９１０との間に、駆動回路９４０と画素トランジスタ９３０とが設けられている。それ故、国際公開２０２０／２５５５３６号パンフレットに開示された構成と同様、表示領域９１０を基準として入力パッド群９２０側の額縁領域が必然的に広くなってしまう。そこで、以下、後述する実施形態で採用され得る構成（ＴＦＴ基板９５上における各構成要素の配置）について説明する。

＜０．２．１ 第１の例＞
図１は、ＴＦＴ基板５上における各構成要素の配置に関する第１の例を示す図である。図１に示すように、ＴＦＴ基板５は矩形の形状を有している。第１の例では、参考例と同様、ＴＦＴ基板５上の表示領域１０は複数の単位表示エリア１９に分割されていて、表示領域１０には各単位表示エリア１９に対応するように画素電極が形成されている（後述する第２～第７の例も同様である）。また、参考例と同様、画素電極と画素トランジスタ３０とを接続する画素配線１１がＴＦＴ基板５上に形成されている。このような構成により、表示領域１０内の画素は個別に駆動される。

第１の例では、参考例とは異なり、画素トランジスタ３０および駆動回路４０と入力パッド群２０とは表示領域１０を挟んで互いに反対側の額縁領域に設けられている。ここで、以下、ＴＦＴ基板５に関し、説明の便宜上、図面（図１など）上で下方に位置する辺を「第１辺」といい、図面上で上方に位置する辺（第１辺に対向する辺）を「第２辺」といい、図面上で左方に位置する辺（第１辺の一端と第２辺の一端とを結ぶ辺）を「第３辺」といい、図面上で右方に位置する辺（第１辺の他端と第２辺の他端とを結ぶ辺）を「第４辺」という。そうすると、第１の例では、入力パッド群２０は第１辺に沿った額縁領域に設けられ、画素トランジスタ３０および駆動回路４０は第２辺に沿った額縁領域のみに設けられている。第２辺に沿った額縁領域に着目すると、画素トランジスタ３０は駆動回路４０と表示領域１０との間の領域に配置されている。

なお、図１では、入力パッド群２０に入力された駆動信号群を駆動回路４０に伝達するための信号配線群に符号５１を付し、入力パッド群２０に含まれる１つの入力パッドに符号２１を付している（図３～図９も同様）。

ところで、第１の例では、「片側駆動」と呼ばれる駆動が行われるように、複数の画素トランジスタ３０および複数の画素配線１１が配置されている。換言すれば、複数の画素配線１１の全てについて画素トランジスタ３０から画素電極へと延びる方向が同じになるように、複数の画素トランジスタ３０が配置されている。

＜０．２．２ 第２の例＞
図３は、ＴＦＴ基板５上における各構成要素の配置に関する第２の例を示す図である。図３に示すように、ＴＦＴ基板５は矩形の形状を有している。第２の例では、入力パッド群２０は第１辺に沿った額縁領域に設けられ、画素トランジスタ３０および駆動回路４０は第４辺に沿った額縁領域のみに設けられている。第４辺に沿った額縁領域に着目すると、画素トランジスタ３０は駆動回路４０と表示領域１０との間の領域に配置されている。なお、画素トランジスタ３０および駆動回路４０が第３辺に沿った額縁領域のみに設けられていても良い。第１の例と同様、「片側駆動」と呼ばれる駆動が行われるように、複数の画素トランジスタ３０および複数の画素配線１１が配置されている。

＜０．２．３ 第３の例＞
図４は、ＴＦＴ基板５上における各構成要素の配置に関する第３の例を示す図である。図４に示すように、第１の例や第２の例とは異なり、ＴＦＴ基板５は円形の形状を有している。第３の例では、入力パッド群２０は図４における表示領域１０の下方に設けられ、画素トランジスタ３０および駆動回路４０は図４における表示領域１０の右方に設けられている。図４における表示領域１０の右方に着目すると、画素トランジスタ３０は駆動回路４０と表示領域１０との間の領域に配置されている。第１の例や第２の例と同様、「片側駆動」と呼ばれる駆動が行われるように、複数の画素トランジスタ３０および複数の画素配線１１が配置されている。なお、画素トランジスタ３０および駆動回路４０が図４における表示領域１０の左方に設けられていても良い。

図５を参照しつつ、入力パッド群２０と画素トランジスタ３０との位置関係について更に詳しく説明する。ここでは、表示領域１０と入力パッド群２０とを結ぶ最短の仮想的なラインを「第１仮想ライン」という。第１仮想ラインには符号５３を付す。第１仮想ライン５３と表示領域１０との接続点には符号５４を付す。また、第１仮想ライン５３と表示領域１０との接続点５４を通過し第１仮想ライン５３に直交する仮想的なライン（上記接続点５４を通過する接線）を「第２仮想ライン」という。第２仮想ラインには符号５５を付す。以上のような前提下、第２仮想ライン５５を基準として表示領域１０が存在する側の額縁領域のみに画素トランジスタ３０が設けられている。

＜０．２．４ 第４の例＞
図６は、ＴＦＴ基板５上における各構成要素の配置に関する第４の例を示す図である。図６に示すように、ＴＦＴ基板５は円形の形状を有している。第４の例では、入力パッド群２０は図６における表示領域１０の下方に設けられ、画素トランジスタ３０および駆動回路４０は図６における表示領域１０の上方に設けられている。詳しくは、表示領域１０の中心を通過し上記第２仮想ライン５５に平行な仮想的なラインを「第３仮想ライン」とすると（第３仮想ラインには符号５６を付す）、第３仮想ライン５６を基準として入力パッド群２０が存在しない側の額縁領域（図６で符号５７を付した範囲内の額縁領域）のみに画素トランジスタ３０が設けられている。なお、この第４の例においても、画素トランジスタ３０は駆動回路４０と表示領域１０との間の領域に配置されている。また、「片側駆動」と呼ばれる駆動が行われるように、複数の画素トランジスタ３０および複数の画素配線１１が配置されている。

＜０．２．５ 第５の例＞
図７は、ＴＦＴ基板５上における各構成要素の配置に関する第５の例を示す図である。図７に示すように、ＴＦＴ基板５は矩形の形状を有している。第５の例では、第１～第４の例とは異なり、「両側駆動」と呼ばれる駆動が行われるように、複数の画素トランジスタ３０および複数の画素配線１１が配置されている。入力パッド群２０は第１辺に沿った額縁領域に設けられ、画素トランジスタ３０および駆動回路４０は第３辺に沿った額縁領域と第４辺に沿った額縁領域とに設けられている。例えば、全ての画素トランジスタ３０のうちの半数の画素トランジスタ３０が第３辺に沿った額縁領域に設けられ、残りの画素トランジスタ３０が第４辺に沿った額縁領域に設けられている。このように画素トランジスタ３０が第３辺に沿った額縁領域と第４辺に沿った額縁領域とに設けられていることから、画素電極から第３辺に沿った額縁領域へと延びる画素配線１１と画素電極から第４辺に沿った額縁領域へと延びる画素配線１１とが存在する。これらの画素配線１１は、例えば櫛歯状に形成されている。

第５の例では、「両側駆動」と呼ばれる駆動を実現するために、表示領域１０内の複数の画素電極にそれぞれ接続された複数の画素配線１１は、第３辺に沿った額縁領域に設けられた画素トランジスタ３０とそれに対応する画素電極とを接続する複数の第１タイプの画素配線と、第４辺に沿った額縁領域に設けられた画素トランジスタ３０とそれに対応する画素電極とを接続する複数の第２タイプの画素配線とからなる。複数の第１タイプの画素配線に接続された画素トランジスタ３０は第３辺に沿った額縁領域のみに設けられ、複数の第２タイプの画素配線に接続された画素トランジスタ３０は第４辺に沿った額縁領域のみに設けられている。

＜０．２．６ 第６の例＞
図８は、ＴＦＴ基板５上における各構成要素の配置に関する第６の例を示す図である。図８に示すように、ＴＦＴ基板５は円形の形状を有している。第６の例では、第５の例と同様、「両側駆動」と呼ばれる駆動が行われるように、複数の画素トランジスタ３０および複数の画素配線１１が配置されている。入力パッド群２０は図８における表示領域１０の下方に設けられ、画素トランジスタ３０および駆動回路４０は図８における表示領域１０の左方および表示領域１０の右方の双方に設けられている。例えば、全ての画素トランジスタ３０のうちの半数の画素トランジスタ３０が表示領域１０の左方の額縁領域に設けられ、残りの画素トランジスタ３０が表示領域１０の右方の額縁領域に設けられている。このように画素トランジスタ３０が表示領域１０の左方の額縁領域と表示領域１０の右方の額縁領域とに設けられていることから、画素電極から表示領域１０の左方の額縁領域へと延びる画素配線１１と画素電極から表示領域１０の右方の額縁領域へと延びる画素配線１１とが存在する。これらの画素配線１１は、例えば櫛歯状に形成されている。

なお、第３の例と同様、上述した第２仮想ライン５５を基準として表示領域１０が存在する側の額縁領域のみに画素トランジスタ３０が設けられている。ここで、上述した第１仮想ライン５３と表示領域１０との接続点５４（図５参照）と表示領域１０の中心とを通過する仮想的なラインを「第４仮想ライン」とすると（第４仮想ラインには符号５８を付す）、第３の例では、第４仮想ライン５８を基準として一方の側の領域のみに画素トランジスタ３０が設けられていた（図４参照）。これに対して、この第６の例では、第４仮想ライン５８を基準として一方の側の額縁領域および他方の側の額縁領域の双方に画素トランジスタ３０が設けられている。

第６の例では、「両側駆動」と呼ばれる駆動を実現するために、表示領域１０内の複数の画素電極にそれぞれ接続された複数の画素配線１１は、第４仮想ライン５８を基準として一方の側の額縁領域に設けられた画素トランジスタ３０とそれに対応する画素電極とを接続する複数の第１タイプの画素配線と、第４仮想ライン５８を基準として他方の側の額縁領域に設けられた画素トランジスタ３０とそれに対応する画素電極とを接続する複数の第２タイプの画素配線とからなる。複数の第１タイプの画素配線に接続された画素トランジスタ３０は第４仮想ライン５８を基準として一方の側の額縁領域のみに設けられ、複数の第２タイプの画素配線に接続された画素トランジスタ３０は第４仮想ライン５８を基準として他方の側の額縁領域のみに設けられている。

＜０．２．７ 第７の例＞
第１～第６の例では画素トランジスタ３０を駆動するための駆動回路４０がＴＦＴ基板５上に形成されていたが、これには限定されず、入力パッド群２０に接続された基板（ＴＦＴ基板５以外の基板）上に駆動回路が設けられていても良い。そこで、画素トランジスタ３０を駆動するための駆動回路４０がＴＦＴ基板５上に設けられていない構成を第７の例として説明する（図９参照）。第７の例では、入力パッド群２０が第１辺に沿った額縁領域に設けられ、画素トランジスタ３０を含むサンプリング回路６０が第２辺に沿った額縁領域に設けられている。なお、図９に示した構成は第１の例に関して画素トランジスタ３０および駆動回路４０を画素トランジスタ３０を含むサンプリング回路６０に置き換えた構成となっているが、第２～第６のそれぞれの例に関して画素トランジスタ３０および駆動回路４０を画素トランジスタ３０を含むサンプリング回路６０に置き換えた構成を採用することもできる。

＜０．２．８ まとめ＞
以上のように、第１～第７の例のいずれについても、表示領域１０内の複数の画素電極にそれぞれ対応する複数の画素トランジスタ３０を駆動するための駆動信号群が入力される入力パッド群２０がＴＦＴ基板（パネル基板）５上の一端部に設けられ、それら複数の画素トランジスタ３０はＴＦＴ基板５（パネル基板）上の領域のうち入力パッド群２０と表示領域１０との間以外の領域のみに設けられている。

＜０．３ 表示領域の構成＞
次に、図１０を参照しつつ、全ての実施形態における表示領域１０の概略構成について説明する。表示領域１０には、上述した複数の単位表示エリア１９と１対１で対応するように複数の画素電極１２が形成されている。なお、以下の各実施形態では、表示領域１０に９６０個の画素電極１２（３２行×３０列の画素電極１２：図１０参照）が形成されているものと仮定する。

一般的な液晶表示装置では表示領域内に画素トランジスタが設けられているが、ここで説明する全ての実施形態における液晶表示装置では画素トランジスタ３０は表示領域１０内には設けられず表示領域１０の外側に設けられている。図１０に示すように、表示領域１０の外側に設けられた９６０個の画素トランジスタ３０と表示領域１０に形成された９６０個の画素電極１２とを接続する９６０本の画素配線１１がＴＦＴ基板５上に配設されている。

図１１は、全ての実施形態における画素の構造を示す模式図である。図１１に示すように、ＴＦＴ基板５上に形成された画素電極１２と対向基板上に形成された共通電極１３とが対向しており、画素電極１２と共通電極１３とによって挟持されるように液晶層１４が設けられている。共通電極１３は全ての画素で共通的に用いられる１つの電極であって、液晶の劣化を抑制するために、電圧レベルがハイレベルとローレベルとの間で所定期間ごとに変化する共通電極駆動信号ＶＣＯＭが共通電極１３に与えられる。

＜０．４ 効果＞
上記のような構成によれば、表示領域１０内の複数の画素電極１２にそれぞれ対応する複数の画素トランジスタ３０は、ＴＦＴ基板５上の領域のうち入力パッド群２０と表示領域１０との間以外の領域のみに設けられている。

例えば、第１の例では、入力パッド群２０は第１辺に沿った額縁領域に設けられ、画素トランジスタ３０および駆動回路４０は第２辺に沿った額縁領域のみに設けられている（図１参照）。参考例に係る構成（図４３参照）と第１の例に係る構成とを比較すると、図１２に示すように、第２辺に沿った額縁領域の幅（図面上での上下方向についての長さ）については参考例よりも第１の例の方がＷ１だけ長くなるが、第１辺に沿った額縁領域の幅（図面上での上下方向についての長さ）については参考例よりも第１の例の方がＷ２だけ短くなる。ここで、Ｗ２はＷ１よりも長い。それ故、第１の例によれば、全体として額縁領域のサイズを参考例よりも小さくすることができる。第４の例（図６参照）についても同様である。

また、例えば、第２の例では、入力パッド群２０は、第１辺に沿った額縁領域に設けられ、画素トランジスタ３０および駆動回路４０は第４辺に沿った額縁領域のみに設けられている（図３参照）。参考例に係る構成と第２の例に係る構成とを比較すると、図１３に示すように、第４辺に沿った額縁領域の幅（図面上での左右方向についての長さ）については参考例よりも第２の例の方がＷ３だけ長くなるが、図１４に示すように、第１辺に沿った額縁領域の幅（図面上での上下方向についての長さ）については参考例よりも第２の例の方がＷ４だけ短くなる。ここで、Ｗ４はＷ３よりも長い。それ故、第２の例によれば、全体として額縁領域のサイズを参考例よりも小さくすることができる。第３の例（図４参照）、第５の例（図７参照）、および第６の例（図８参照）についても同様である。

さらに、第７の例（図９参照）によれば、画素トランジスタ３０を駆動するための駆動回路４０がＴＦＴ基板５上に設けられないので、額縁領域のサイズを参考例よりも顕著に小さくすることができる。

以上のように、表示領域１０の外側に画素トランジスタ３０を設けるという構成に関し、第１～第７の例のいずれについても参考例よりも額縁領域のサイズを小さくすることができる。また、表示領域１０内には画素トランジスタ３０は存在しないので、充分な開口率を得ることが可能となる。以上より、全ての実施形態において、額縁領域の増大を抑制しつつ充分な開口率を得ることのできる液晶表示装置が実現される。

＜１．第１の実施形態＞
第１の実施形態について説明する。本実施形態においては、上記第１～第６の例のように、表示領域１０と駆動回路４０との間の領域に複数の画素トランジスタ３０が設けられている。

＜１．１ 画素配線の駆動に関わる構成＞
図１５を参照しつつ、画素配線１１の駆動に関わる構成について説明する。図１５に示すように、画素配線１１の駆動に関わる構成要素として、表示領域１０の外側の領域に駆動回路４０と極性切替回路７０とが設けられている。駆動回路４０は、シフトレジスタ４１とラッチ部４２とによって構成されている。なお、画素トランジスタ３０は極性切替回路７０に含まれている。

シフトレジスタ４１には、信号配線群５１を介して、制御クロック信号ＢＣＫと制御クロック信号ＢＣＫＢとスタートパルス信号ＢＳＰと初期化信号ＩＮＩとが与えられる。シフトレジスタ４１の内部の状態は、初期化信号ＩＮＩに基づいて初期化される。シフトレジスタ４１は、制御クロック信号ＢＣＫと制御クロック信号ＢＣＫＢとスタートパルス信号ＢＳＰとに基づいてシフト動作を行う。そして、そのシフト動作に基づいて、後述する各単位回路からの出力信号がデータ信号の取り込みタイミングを表すタイミング信号として出力される。

ラッチ部４２には、信号配線群５１を介して、バイナリデータを表すデータ信号ＢＤＡＴ＜０：７＞が与えられる。なお、データ信号ＢＤＡＴ＜０：７＞は、８ビットのデータである。ラッチ部４２には複数のラッチ回路が含まれており、各ラッチ回路は、対応するタイミング信号（シフトレジスタ４１から出力されたタイミング信号）に基づいて対応するデータ信号を取り込み、その取り込んだデータ信号を出力する。

極性切替回路７０には、信号配線群５１を介して、白色表示用電圧ＶＡと黒色表示用電圧ＶＢとが与えられる。白色表示用電圧ＶＡと黒色表示用電圧ＶＢとに関し、それらの電圧レベルはハイレベル（第１レベル）とローレベル（第２レベル）との間で所定期間ごとに相反的に変化する。極性切替回路には表示領域１０内の複数の画素配線１１にそれぞれ対応する複数の極性制御部が含まれており、各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいて、白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢのいずれかを対応する画素配線に印加する。なお、本実施形態においては、白色表示用電圧ＶＡによって第１電圧が実現され、黒色表示用電圧ＶＢによって第２電圧が実現されている。

以上のようにして各画素電極１２にデータ信号ＢＤＡＴ＜０：７＞に応じた電圧（白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢ）が印加されることにより、表示領域１０に所望の画像が表示される。

＜１．２ 駆動回路の詳細な構成＞
図１６は、シフトレジスタ４１の詳細な構成を示す回路図である。図１６に示すように、シフトレジスタ４１は、直列に接続された１２０個の単位回路４１１（１）～４１１（１２０）と、リセット信号生成回路４１２と、複数のバッファ４１３とによって構成されている。各単位回路４１１は、フリップフロップ回路である。上述したように、シフトレジスタ４１には、制御クロック信号ＢＣＫと制御クロック信号ＢＣＫＢとスタートパルス信号ＢＳＰと初期化信号ＩＮＩとが与えられる。単位回路４１１（１）～４１１（１２０）の状態は、初期化信号ＩＮＩに基づいて初期化される。各単位回路４１１には、前段の単位回路４１１からの出力信号Ｑがセット信号ＳＢとして与えられ、次段の単位回路４１１からの出力信号Ｑがリセット信号Ｒとして与えられる。但し、１段目の単位回路４１１（１）についてはスタートパルス信号ＢＳＰがセット信号ＳＢとして与えられ、１２０段目の単位回路４１１（１２０）についてはリセット信号生成回路４１２によって生成された信号がリセット信号Ｒとして与えられる。各単位回路４１１では、セット信号ＳＢがハイレベルになった後、制御クロック信号ＢＣＫ，ＢＣＫＢに基づいて出力信号Ｑがハイレベルとなる（すなわち、シフトパルスが出力される）。そして、リセット信号Ｒがハイレベルになることによって、出力信号Ｑはローレベルとなる。

単位回路４１１が上述のように動作するので、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫ，ＢＣＫＢに基づいて、１段ずつ単位回路４１１からの出力信号Ｑがハイレベルとなる。すなわち、各単位回路４１１から出力されるハイレベルの出力信号Ｑがシフトパルスとして１段目から１２０段目へと順次に転送される。また、各単位回路４１１からの出力信号Ｑは、次段および前段の単位回路４１１に与えられる他、タイミング信号ＳＲとしてラッチ回路に与えられる。以上より、図１７に示すように、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫ，ＢＣＫＢに基づいて、「タイミング信号ＳＲ（１）、タイミング信号ＳＲ（２）、・・・、タイミング信号ＳＲ（１１９）、タイミング信号ＳＲ（１２０）」の順序でタイミング信号が所定期間ずつハイレベル（アクティブ）となる。

図１８は、ラッチ部４２の構成を示すブロック図である。図１８に示すように、ラッチ部４２は、１２０個のラッチ回路群４２１（１）～４２１（１２０）によって構成されている。各ラッチ回路群４２１には８個のラッチ回路が含まれている。従って、全体では９６０個のラッチ回路が設けられている。各ラッチ回路群４２１には、データ信号ＢＤＡＴ＜０：７＞と、シフトレジスタ４１から出力されたタイミング信号ＳＲとが与えられる。各ラッチ回路群４２１は、入力されたタイミング信号ＳＲがローレベルからハイレベルに変化すると、データ信号ＢＤＡＴ＜０：７＞を取り込み、その取り込んだデータ信号を出力する。なお、ラッチ回路から出力されるデータ信号には符号ＢＯＵＴを付している。タイミング信号は上述したように「タイミング信号ＳＲ（１）、タイミング信号ＳＲ（２）、・・・、タイミング信号ＳＲ（１１９）、タイミング信号ＳＲ（１２０）」の順序でハイレベルとなるので（図１７参照）、「ラッチ回路群４２１（１）、ラッチ回路群４２１（２）、・・・、ラッチ回路群４２１（１１９）、ラッチ回路群４２１（１２０）」の順序でラッチ回路群でのデータ信号ＢＤＡＴ＜０：７＞の取り込みが行われる。

以上より、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫおよび制御信号ＢＣＫＢの論理レベルが反転する毎に、ラッチ回路群４２１によるデータ信号ＢＤＡＴ＜０：７＞の取り込みが行われる。すなわち、制御クロック信号ＢＣＫおよび制御信号ＢＣＫＢの論理レベルが１回反転すると、８ビット分のデータがラッチ回路群４２１に取り込まれる。従って、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫおよび制御信号ＢＣＫＢの論理レベルの反転が１２０回行われた時点で、全ての画素電極１２に対応するデータについてのラッチ回路への取り込みが終了する。

図１９は、１つのラッチ回路（１ビット分のデータに対応するラッチ回路）４２２の概略について説明するための図である。ラッチ回路４２２には、１ビット分のデータ信号ＢＤＡＴが入力信号ＩＮとして与えられ、シフトレジスタ４１から出力されたタイミング信号ＳＲがイネーブル信号ＥＮとして与えられる。そして、ラッチ回路４２２から出力される出力信号ＯＵＴは、データ信号ＢＯＵＴとして極性切替回路７０に与えられる。

図２０は、１つのラッチ回路４２２の詳細な構成を示す回路図である。なお、ここで示す構成は一例であって、これには限定されない。ラッチ回路４２２は、インバータ４８１と、ｎチャネル型トランジスタとｐチャネル型トランジスタとからなるＣＭＯＳスイッチ４５０と、ｐチャネル型トランジスタ４６１とｐチャネル型トランジスタ４６２とｎチャネル型トランジスタ４６３とｎチャネル型トランジスタ４６４とからなるクロックドインバータ４６０と、ｐチャネル型トランジスタ４７１とｎチャネル型トランジスタ４７２とからなるＣＭＯＳインバータ４７０と、インバータ４８２とによって構成されている。

ラッチ回路４２２に入力されたイネーブル信号ＥＮは、ＣＭＯＳスイッチ４５０を構成するｎチャネル型トランジスタのゲート端子に与えられる。また、図２０に示すようにインバータ４８１が設けられていることにより、反転イネーブル信号ＥＮＢがＣＭＯＳスイッチ４５０を構成するｐチャネル型トランジスタのゲート端子に与えられる。以上より、イネーブル信号ＥＮがハイレベルであれば、ＣＭＯＳスイッチ４５０がオン状態となるので、入力信号ＩＮがクロックドインバータ４６０に与えられる。一方、イネーブル信号ＥＮがローレベルであれば、ＣＭＯＳスイッチ４５０がオフ状態となるので、入力信号ＩＮはクロックドインバータ４６０に与えられない。

クロックドインバータ４６０については、入力端子は節点４８４に接続され、出力端子は節点４８３に接続されている。ＣＭＯＳインバータ４７０については、入力端子は節点４８３に接続され、出力端子は節点４８４に接続されている。また、イネーブル信号ＥＮがローレベルであればｐチャネル型トランジスタ４６１およびｎチャネル型トランジスタ４６４の双方がオン状態となり、イネーブル信号ＥＮがハイレベルであればｐチャネル型トランジスタ４６１およびｎチャネル型トランジスタ４６４の双方がオフ状態となる。以上より、イネーブル信号ＥＮがハイレベルになっている時にこのラッチ回路４２２に入力された入力信号ＩＮの値は、次にイネーブル信号ＥＮがハイレベルとなるまでの期間を通じて、クロックドインバータ４６０とＣＭＯＳインバータ４７０とによって保持される。ところで、入力信号ＩＮがハイレベルであれば、節点４８３の電位はハイレベルとなり、出力信号ＯＵＴもハイレベルとなる。一方、入力信号ＩＮがローレベルであれば、節点４８３の電位はローレベルとなり、出力信号ＯＵＴもローレベルとなる。

なお、上述したように、本実施形態においては、各ラッチ回路群４２１には８個のラッチ回路４２２が含まれている。すなわち、１つのタイミング信号につき８個のラッチ回路４２２が設けられている。しかしながら、これには限定されず、Ｍを２以上の整数として、駆動回路４０が１つのタイミング信号につきＭ個のラッチ回路４２２を含むような構成を採用することもできる。この場合、それらＭ個のラッチ回路４２２は、対応するタイミング信号ＳＲに基づいてＭ個のデータ信号（Ｍビット分のデータ）を取り込み、その取り込んだＭ個のデータ信号を出力する。

＜１．３ 極性切替回路の詳細な構成＞
図２１は、極性切替回路７０の概略構成を示すブロック図である。図２１に示すように、極性切替回路７０は、９６０本の画素配線１１にそれぞれ対応する９６０個の極性制御部７１によって構成されている。各極性制御部７１は、データ信号ＢＯＵＴに基づいて、白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢのいずれかを画素配線１１に印加するデータ信号ＳＬとして出力する。

図２２は、極性制御部７１の概略構成を示す図である。図２２に示すように、極性制御部７１は、オン／オフ状態がデータ信号ＢＯＵＴに基づいて制御される２つのスイッチ７１１，７１２を含んでいる。スイッチ７１１およびスイッチ７１２のオン／オフ状態は相反的に変化する。それら２つのスイッチ７１１，７１２は、画素トランジスタ３０として機能する。例えば、データ信号ＢＯＵＴがハイレベルになっている時にはスイッチ７１１がオフ状態かつスイッチ７１２がオン状態となり、データ信号ＢＯＵＴがローレベルになっている時にはスイッチ７１１がオン状態かつスイッチ７１２がオフ状態となる。これにより、データ信号ＢＯＵＴがハイレベルになっている時には黒色表示用電圧ＶＢがデータ信号ＳＬとして画素配線１１に印加され、データ信号ＢＯＵＴがローレベルになっている時には白色表示用電圧ＶＡがデータ信号ＳＬとして画素配線１１に印加される。以下、極性制御部７１のさらに詳しい構成に関する２つの例について説明する。

図２３は、片チャネルのスイッチを用いた極性制御部７１の詳細な構成を示す回路図である。図２３に示すように、この極性制御部７１は、ｎチャネル型トランジスタ７１３とｎチャネル型トランジスタ７１４とインバータ７１５とによって構成されている。ｎチャネル型トランジスタ７１３およびｎチャネル型トランジスタ７１４は画素トランジスタ３０として機能する。インバータ７１５の入力端子にはデータ信号ＢＯＵＴが与えられ、インバータ７１５の出力端子はｎチャネル型トランジスタ７１３の制御端子に接続されている。ｎチャネル型トランジスタ７１４の制御端子にはデータ信号ＢＯＵＴが与えられる。ｎチャネル型トランジスタ７１３の第１導通端子には白色表示用電圧ＶＡが与えられ、ｎチャネル型トランジスタ７１３の第２導通端子は画素配線１１に接続されている。ｎチャネル型トランジスタ７１４の第１導通端子には黒色表示用電圧ＶＢが与えられ、ｎチャネル型トランジスタ７１４の第２導通端子は画素配線１１に接続されている。

以上のような構成により、データ信号ＢＯＵＴがハイレベルになっている時には、ｎチャネル型トランジスタ７１３がオフ状態かつｎチャネル型トランジスタ７１４がオン状態となるので、黒色表示用電圧ＶＢがデータ信号ＳＬとして画素配線１１に印加される。一方、データ信号ＢＯＵＴがローレベルになっている時には、ｎチャネル型トランジスタ７１３がオン状態かつｎチャネル型トランジスタ７１４がオフ状態となるので、白色表示用電圧ＶＡがデータ信号ＳＬとして画素配線１１に印加される。

なお、この図２３に示す例では、ｎチャネル型トランジスタ７１３によって第１画素トランジスタが実現され、ｎチャネル型トランジスタ７１４によって第２画素トランジスタが実現されている。

図２４は、ＣＭＯＳスイッチを用いた極性制御部７１の詳細な構成を示す回路図である。図２４に示すように、この極性制御部７１は、ＣＭＯＳスイッチ７１６とＣＭＯＳスイッチ７１７とインバータ７１８とによって構成されている。ＣＭＯＳスイッチ７１６およびＣＭＯＳスイッチ７１７は画素トランジスタ３０として機能する。インバータ７１８の入力端子にはデータ信号ＢＯＵＴが与えられ、インバータ７１８の出力端子はＣＭＯＳスイッチ７１６を構成するｎチャネル型トランジスタの制御端子とＣＭＯＳスイッチ７１７を構成するｐチャネル型トランジスタの制御端子とに接続されている。ＣＭＯＳスイッチ７１６を構成するｐチャネル型トランジスタの制御端子とＣＭＯＳスイッチ７１７を構成するｎチャネル型トランジスタの制御端子とにはデータ信号ＢＯＵＴが与えられる。ＣＭＯＳスイッチ７１６の入力端子には白色表示用電圧ＶＡが与えられ、ＣＭＯＳスイッチ７１６の出力端子は画素配線１１に接続されている。ＣＭＯＳスイッチ７１７の入力端子には黒色表示用電圧ＶＢが与えられ、ＣＭＯＳスイッチ７１７の出力端子は画素配線１１に接続されている。

以上のような構成により、データ信号ＢＯＵＴがハイレベルになっている時には、ＣＭＯＳスイッチ７１６がオフ状態かつＣＭＯＳスイッチ７１７がオン状態となるので、黒色表示用電圧ＶＢがデータ信号ＳＬとして画素配線１１に印加される。一方、データ信号ＢＯＵＴがローレベルになっている時には、ＣＭＯＳスイッチ７１６がオン状態かつＣＭＯＳスイッチ７１７がオフ状態となるので、白色表示用電圧ＶＡがデータ信号ＳＬとして画素配線１１に印加される。

なお、この図２４に示す例では、ＣＭＯＳスイッチ７１６を構成するｎチャネル型トランジスタおよびｐチャネル型トランジスタによって第１画素トランジスタが実現され、ＣＭＯＳスイッチ７１７を構成するｎチャネル型トランジスタおよびｐチャネル型トランジスタによって第２画素トランジスタが実現されている。

図２５は、液晶印加電圧（液晶層１４に印加される電圧）の極性の切り替えについて説明するための信号波形図である。図２５に示すように、白色表示用電圧ＶＡおよび黒色表示用電圧ＶＢに関しては、それらの電圧レベルがハイレベルとローレベルとの間で所定期間ごとに相反的に変化する。また、共通電極１３に印加される共通電極駆動信号ＶＣＯＭについても、その電圧レベルがハイレベルとローレベルとの間で所定期間ごとに変化する。ここで、共通電極駆動信号ＶＣＯＭの電圧レベルがローレベルになっている期間には、液晶層１４に正極性の電圧が印加される。一方、共通電極駆動信号ＶＣＯＭの電圧レベルがハイレベルになっている期間には、液晶層１４に負極性の電圧が印加される。以上のようにして液晶印加電圧の極性が所定期間ごとに反転するので、液晶の劣化が抑制される。

＜１．４ 効果＞
本実施形態によれば、画素配線１１の駆動に関わる構成要素として極性切替回路７０が設けられているので、液晶印加電圧の極性を考慮していないデータ信号が入力パッド群２０に入力される場合であっても、液晶印加電圧の極性が所定期間ごとに反転することにより液晶の劣化が抑制される。また、ＴＦＴ基板５上における各構成要素を上述した第１～第６の例のように配置することにより、額縁領域の増大を抑制しつつ充分な開口率が得られる。以上より、本実施形態によれば、液晶の劣化および額縁領域の増大を抑制しつつ充分な開口率を得ることのできる液晶表示装置が実現される。

＜２．第２の実施形態＞
第２の実施形態について説明する。本実施形態においても、上記第１～第６の例のように、表示領域１０と駆動回路４０との間の領域に複数の画素トランジスタ３０が設けられている。なお、以下においては、主に、第１の実施形態と異なる点について説明する。

＜２．１ 画素配線の駆動に関わる構成＞
図２６を参照しつつ、画素配線１１の駆動に関わる構成について説明する。図２６に示すように、画素配線１１の駆動に関わる構成要素として、表示領域１０の外側の領域に駆動回路４０とサンプリング回路８０とが設けられている。第１の実施形態においては、駆動回路４０はシフトレジスタ４１とラッチ部４２とによって構成されていたが、本実施形態においては、駆動回路４０にはシフトレジスタ４１のみが含まれている。なお、画素トランジスタ３０はサンプリング回路８０に含まれている。

シフトレジスタ４１からは、第１の実施形態と同様にして、データ信号の取り込みタイミングを表すタイミング信号が出力される。サンプリング回路８０には、データ信号ＢＤＡＴ＜０：７＞が与えられる。サンプリング回路８０では、シフトレジスタ４１から出力されたタイミング信号に基づき、データ信号ＢＤＡＴ＜０：７＞のサンプリングが行われる。そして、サンプリング回路８０によってサンプリングされた各データ信号は、対応する画素配線１１に印加される。これにより、各画素電極１２にデータ信号が印加され、表示領域１０に所望の画像が表示される。

＜２．２ サンプリング回路の構成＞
図２７は、サンプリング回路８０の構成を示すブロック図である。図２７に示すように、サンプリング回路８０は、１２０個の単位サンプリング部８１（１）～８１（１２０）によって構成されている。各単位サンプリング部８１は、８本の画素配線１１に対応しており、８個の画素トランジスタ３０を含んでいる。各単位サンプリング部８１には、データ信号ＢＤＡＴ＜０：７＞と、シフトレジスタ４１から出力されたタイミング信号ＳＲとが与えられる。各単位サンプリング部８１は、入力されたタイミング信号ＳＲがローレベルからハイレベルに変化すると、データ信号ＢＤＡＴ＜０：７＞のサンプリングを行う。タイミング信号ＳＲは図１７に示したように「タイミング信号ＳＲ（１）、タイミング信号ＳＲ（２）、・・・、タイミング信号ＳＲ（１１９）、タイミング信号ＳＲ（１２０）」の順序でハイレベルとなるので、「単位サンプリング部８１（１）、単位サンプリング部８１（２）、・・・、単位サンプリング部８１（１１９）、単位サンプリング部８１（１２０）」の順序でデータ信号ＢＤＡＴ＜０：７＞のサンプリングが行われる。

以上より、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫおよび制御信号ＢＣＫＢの論理レベルが反転する毎に、単位サンプリング部８１によるデータ信号ＢＤＡＴ＜０：７＞のサンプリングが行われる。すなわち、制御クロック信号ＢＣＫおよび制御信号ＢＣＫＢの論理レベルが１回反転すると、８ビット分のデータがサンプリングされる。従って、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫおよび制御信号ＢＣＫＢの論理レベルの反転が１２０回行われた時点で、全ての画素電極１２に対応するデータのサンプリングが終了する。

なお、本実施形態においては、８個の画素トランジスタ３０によって１つのグループが形成されるよう９６０個の画素トランジスタ３０がグループ化されている。それ故、全体で１２０個のグループが形成されている。ｐを０以上７以下の整数かつｑを１以上１２０以下の整数として、図２７ではｑ番目のグループのｐ番目の画素トランジスタ３０に対応するデータ信号（画素配線１１に印加されるデータ信号）に符号ＳＬｐ（ｑ）を付している。

図２８は、単位サンプリング部８１の詳細な構成を示す回路図である。なお、図２８に示す単位サンプリング部８１は、ｎ番目（ｎは１以上１２０以下の整数）のグループに対応する単位サンプリング部８１である。図２８に示すように、単位サンプリング部８１は８個の画素トランジスタ３０（０）～３０（７）を含んでいる。各画素トランジスタ３０に関し、制御端子にはタイミング信号ＳＲ（ｎ）が与えられ、第１導通端子には対応するデータ信号ＢＤＡＴ（１ビット分）が与えられ、第２導通端子は対応する画素配線１１に接続されている。図２８から把握されるように、同じグループを形成する８個の画素トランジスタ３０（０）～３０（７）の制御端子には同じタイミング信号ＳＲが与えられ、同じグループを形成する８個の画素トランジスタ３０（０）～３０（７）の第１導通端子には互いに異なるデータ信号ＢＤＡＴが与えられる。

以上のような構成において、タイミング信号ＳＲ（ｎ）がローレベルからハイレベルに変化すると、８個の画素トランジスタ３０（０）～３０（７）がオン状態となり、データ信号ＢＤＡＴ＜０＞～ＢＤＡＴ＜７＞がそれぞれデータ信号ＳＬ０（ｎ）～ＳＬ７（ｎ）として画素配線１１（０）～１１（７）に印加される。

なお、本実施形態においては８個の画素トランジスタ３０によって１つのグループが形成されるようグループ化が行われているが、Ｋを２以上の整数として、Ｋ個の画素トランジスタ３０によって１つのグループが形成されるようグループ化が行われても良い。

＜２．３ 効果＞
本実施形態によれば、駆動回路４０を構成するシフトレジスタ４１と表示領域１０との間の領域にはサンプリング回路８０が設けられるだけであるので、第１の実施形態に比べて額縁領域のサイズを小さくすることができる。

＜３．第３の実施形態＞
第３の実施形態について説明する。本実施形態においても、上記第１～第６の例のように、表示領域１０と駆動回路４０との間の領域に複数の画素トランジスタ３０が設けられている。

＜３．１ 画素配線の駆動に関わる構成＞
図２９を参照しつつ、画素配線１１の駆動に関わる構成について説明する。図２９に示すように、画素配線１１の駆動に関わる構成要素として、表示領域１０の外側の領域に駆動回路４０と極性切替回路７０とが設けられている。第１の実施形態においては、駆動回路４０はシフトレジスタ４１とラッチ部４２とによって構成されていたが、本実施形態においては、駆動回路４０はデコーダ（復号化回路）４３とラッチ部４２とによって構成されている。なお、画素トランジスタ３０は極性切替回路７０に含まれている。

デコーダ４３には、信号配線群５１を介して、第１アドレス選択信号ＧＥＮ＜１：２＞と第２アドレス選択信号ＧＳＥＬ＜０：１１＞とが与えられる。第１アドレス選択信号ＧＥＮ＜１：２＞は２ビットのデータであり、第２アドレス選択信号ＧＳＥＬ＜０：１１＞は１２ビットのデータである。デコーダ４３は、第１アドレス選択信号ＧＥＮ＜１：２＞と第２アドレス選択信号ＧＳＥＬ＜０：１１＞を符号化されたデータとして受け取り、当該データの復号化を行う。復号化で得られたデータ（復号化信号）は、ラッチ部４２に含まれる各ラッチ回路４２２でのデータ信号ＢＤＡＴ＜０：７＞の取り込みタイミングを表すタイミング信号としてデコーダ４３から出力される。ラッチ部４２および極性切替回路７０の構成・動作については、第１の実施形態と同様である。

以上より、デコーダ４３から出力されたタイミング信号に基づいて、ラッチ部４２でデータ信号ＢＤＡＴ＜０：７＞の取り込みが行われる。そして、極性切替回路７０により、ラッチ部４２が取り込んだデータ信号ＢＤＡＴ＜０：７＞に応じた電圧（白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢ）が各画素電極１２に印加される。これにより、表示領域１０に所望の画像が表示される。

＜３．２ デコーダ（復号化回路）＞
図３０は、デコーダ４３の詳細な構成を示す回路図である。図３１は、デコーダ４３に関し、１出力分の詳細な構成を示す回路図である。図３０に示すように、デコーダ４３には、第１アドレス選択信号ＧＥＮ＜１：２＞と第２アドレス選択信号ＧＳＥＬ＜０：１１＞とが与えられる。デコーダ４３には、１出力分につき、図３１に示すように、ＮＡＮＤ回路４３１とインバータ４３２とＮＯＲ回路４３３とＮＡＮＤ回路４３４とインバータ４３５と出力端子（出力部）４４０とが含まれている。図３１に関し、節点４３６には第１アドレス選択信号ＧＥＮ＜１＞～ＧＥＮ＜２＞のいずれかが与えられ、節点４３７には第２アドレス選択信号ＧＳＥＬ＜０＞～ＧＳＥＬ＜３＞のいずれかが与えられ、節点４３８には第２アドレス選択信号ＧＳＥＬ＜４＞～ＧＳＥＬ＜７＞のいずれかが与えられ、節点４３９には第２アドレス選択信号ＧＳＥＬ＜８＞～ＧＳＥＬ＜１１＞のいずれかが与えられる。出力端子４４０からは、復号化信号がタイミング信号ＤＥＣとして出力される。

図３１に示す構成により、節点４３６に与えられる第１アドレス選択信号ＧＥＮがローレベルの時には、ＮＡＮＤ回路４３４からの出力がハイレベルとなるので、節点４３７～４３９に与えられる第２アドレス選択信号ＧＳＥＬに関わらず、出力端子４４０から出力されるタイミング信号ＤＥＣはローレベルとなる。節点４３６に与えられる第１アドレス選択信号ＧＥＮがハイレベルの時には、節点４３７～４３９に与えられる第２アドレス選択信号ＧＳＥＬに応じて次のように動作する。節点４３７～４３９に与えられる第２アドレス選択信号ＧＳＥＬの全てがハイレベルであれば、ＮＡＮＤ回路４３１からの出力はローレベルかつインバータ４３２からの出力はローレベルとなるので、ＮＯＲ回路４３３からの出力はハイレベルとなる。これにより、ＮＡＮＤ回路４３４からの出力がローレベルとなるので、出力端子４４０から出力されるタイミング信号ＤＥＣはハイレベルとなる。節点４３７～４３９に与えられる第２アドレス選択信号ＧＳＥＬの少なくとも１つがローレベルであれば、ＮＡＮＤ回路４３１からの出力およびインバータ４３２からの出力の少なくとも一方はハイレベルとなるので、ＮＯＲ回路４３３からの出力はローレベルとなる。これにより、ＮＡＮＤ回路４３４からの出力がハイレベルとなるので、出力端子４４０から出力されるタイミング信号ＤＥＣはローレベルとなる。

ところで、本実施形態においては、表示領域１０に９６０個の画素電極１２（３２行×３０列の画素電極１２）が設けられているところ、ラッチ部４２でのデータの取り込みが８ビットずつ行われるよう、デコーダ４３からラッチ部４２には１２０個のタイミング信号ＤＥＣが送られる。それら１２０個のタイミング信号ＤＥＣは互いに異なるタイミングで所定期間ずつ順次にハイレベルとなる必要がある。そこで、本実施形態においては、１２０個のアドレスを設定するためのアドレスマップが用いられる。これについて、以下に説明する。

模式的には図３２に示すように、縦方向の３２行を８行ずつまとめてアドレスの設定が行われる。従って、縦方向に連続する８個の画素電極１２が１つのアドレスに対応する。また、デコーダ４３の１出力分が１つのアドレスに対応し、このアドレスマップでの設定に基づいて、デコーダ４３内における接続関係が決定される。

図３３～図３６は、アドレスマップの一例を示す図である。符号４９４を付した矢印で示す部分には、Ｘ－ａｄｄｒｅｓｓの値が記されている。なお、Ｘ－ａｄｄｒｅｓｓの値として０から３１までの値が設定されているが、実際に使用されるのは１から３０までの値である。符号４９１を付した矢印で示す部分には、第１アドレス選択信号ＧＥＮ＜１＞の値および第１アドレス選択信号ＧＥＮ＜２＞の値が記されている。図３３～図３６より、Ｘ－ａｄｄｒｅｓｓが１から１５までの値であるアドレスは第１アドレス選択信号ＧＥＮ＜１＞の値がＨ（ハイ）かつ第１アドレス選択信号ＧＥＮ＜２＞の値がＬ（ロー）の時に選択され、Ｘ－ａｄｄｒｅｓｓが１６から３０までの値であるアドレスは第１アドレス選択信号ＧＥＮ＜１＞の値がＬかつ第１アドレス選択信号ＧＥＮ＜２＞の値がＨの時に選択されることが把握される。符号４９２を付した矢印で示す部分には、各アドレスが第２アドレス選択信号ＧＳＥＬ＜８＞～ＧＳＥＬ＜１１＞のいずれに対応するのかが記され、符号４９３を付した矢印で示す部分には、各アドレスが第２アドレス選択信号ＧＳＥＬ＜４＞～ＧＳＥＬ＜７＞のいずれに対応するのかが記されている。また、符号４９５を付した矢印で示す部分には、各アドレスが第２アドレス選択信号ＧＳＥＬ＜０＞～ＧＳＥＬ＜３＞のいずれに対応するのかが記されている。

例えば、図３３で符号４９７を付した矢印で示すアドレス部分に着目する。このアドレス部分に対応するデコーダ（１出力分：図３１参照）には、次のように第１アドレス選択信号ＧＥＮおよび第２アドレス選択信号ＧＳＥＬが与えられる。節点４３６には、第１アドレス選択信号ＧＥＮ＜１＞が与えられる。節点４３７には、第２アドレス選択信号ＧＳＥＬ＜２＞が与えられる。節点４３８には、第２アドレス選択信号ＧＳＥＬ＜５＞が与えられる。節点４３９には、第２アドレス選択信号ＧＳＥＬ＜９＞が与えられる。

入力パッド群２０に与える第１アドレス選択信号ＧＥＮ＜１：２＞および第２アドレス選択信号ＧＳＥＬ＜０：１１＞の値を以上のようなアドレスマップを考慮して変化させることにより、デコーダ４３に含まれる１２０個の出力端子４４０から、所定期間ずつ順次にハイレベル（アクティブ）となる１２０個の復号化信号が１２０個のタイミング信号ＤＥＣとして出力される。

＜３．３ ラッチ部の構成＞
図３７は、ラッチ部４２の構成を示すブロック図である。上述したように、本実施形態におけるラッチ部４２は、第１の実施形態におけるラッチ部４２と同様の構成を有している。但し、第１の実施形態においてはシフトレジスタ４１から出力されたタイミング信号ＳＲがラッチ部４２に与えられていたのに対して、本実施形態においてはデコーダ４３から出力されたタイミング信号ＤＥＣがラッチ部４２に与えられる。

図３７に示すように、ラッチ部４２は、１２０個のラッチ回路群４２１（１）～４２１（１２０）によって構成されている。各ラッチ回路群４２１には８個のラッチ回路４２２が含まれている。従って、全体では９６０個のラッチ回路４２２が設けられている。各ラッチ回路群４２１には、データ信号ＢＤＡＴ＜０：７＞と、デコーダ４３から出力されたタイミング信号ＤＥＣとが与えられる。各ラッチ回路群４２１は、入力されたタイミング信号ＤＥＣがローレベルからハイレベルに変化すると、データ信号ＢＤＡＴ＜０：７＞を取り込み、その取り込んだデータ信号を出力する。１２０個のタイミング信号ＤＥＣが順次に所定期間ずつハイレベルになるのに応じて、１２０個のラッチ回路群４２１で順次にデータ信号ＢＤＡＴ＜０：７＞の取り込みが行われる。

なお、ラッチ回路群４２１に含まれるラッチ回路４２２の構成および動作については、第１の実施形態と同様である（図１９および図２０を参照）。

＜３．４ 効果＞
本実施形態によれば、第１の実施形態と同様、液晶の劣化および額縁領域の増大を抑制しつつ充分な開口率を得ることのできる液晶表示装置が実現される。

＜４．第４の実施形態＞
第４の実施形態について説明する。本実施形態においても、上記第１～第６の例のように、表示領域１０と駆動回路４０との間の領域に複数の画素トランジスタ３０が設けられている。

＜４．１ 画素配線の駆動に関わる構成＞
図３８を参照しつつ、画素配線１１の駆動に関わる構成について説明する。図３８に示すように、画素配線１１の駆動に関わる構成要素として、表示領域１０の外側の領域に駆動回路４０とサンプリング回路８０とが設けられている。駆動回路４０にはデコーダ４３が含まれている。図２６と図３８とから把握されるように、第２の実施形態におけるシフトレジスタ４１をデコーダ４３に置き換えた構成が本実施形態における構成である。なお、画素トランジスタ３０はサンプリング回路８０に含まれている。

デコーダ４３の構成および動作については第３の実施形態と同様であり、サンプリング回路８０の構成および動作については第２の実施形態と同様である。従って、サンプリング回路８０では、デコーダ４３から出力されたタイミング信号ＤＥＣに基づき、データ信号ＢＤＡＴ＜０：７＞のサンプリングが行われる。そして、サンプリング回路８０によってサンプリングされた各データ信号は、対応する画素配線１１に印加される。これにより、各画素電極１２にデータ信号が印加され、表示領域１０に所望の画像が表示される。

＜４．２ 効果＞
本実施形態によれば、駆動回路４０を構成するデコーダ４３と表示領域１０との間の領域にはサンプリング回路８０が設けられるだけであるので、第３の実施形態に比べて額縁領域のサイズを小さくすることができる。

＜５．第５の実施形態＞
第５の実施形態について説明する。本実施形態においては、第１～第４の実施形態とは異なり、画素トランジスタ３０を駆動する駆動回路４０がＴＦＴ基板５上には形成されていない。本実施形態においては、上記第７の例のように、画素配線１１の駆動に関わる構成要素として、複数の画素トランジスタ３０を含むサンプリング回路６０がＴＦＴ基板５上に形成されている（図９参照）。

＜５．１ サンプリング回路の構成＞
図３９は、本実施形態におけるサンプリング回路６０の構成を示す回路図である。サンプリング回路６０には、信号配線群５１を介して、スイッチ制御信号ＡＳＷとデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（９６０）とが与えられる。図３９に示すように、サンプリング回路６０は９６０個の画素トランジスタ３０（１）～３０（９６０）を含んでいる。各画素トランジスタ３０に関し、制御端子にはスイッチ制御信号ＡＳＷが与えられ、第１導通端子には対応するデータ信号ＤＡＴＡが与えられ、第２導通端子は対応する画素配線１１に接続されている。図３９から把握されるように、９６０個の画素トランジスタ３０（１）～３０（９６０）の制御端子には１つの同じスイッチ制御信号ＡＳＷが与えられ、９６０個の画素トランジスタ３０（１）～３０（９６０）の第１導通端子には互いに異なるデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（９６０）が与えられる。

以上のような構成において、図４０に示すように時刻ｔ０１にスイッチ制御信号ＡＳＷがローレベルからハイレベルに変化すると、９６０個の画素トランジスタ３０（１）～３０（９６０）がオフ状態からオン状態へと変化する。そして、図４０で符号Ｔ１を付した期間にデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（９６０）のサンプリングが行われ、サンプリングされたデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（９６０）はそれぞれデータ信号ＳＬ（１）～ＳＬ（９６０）として画素配線１１（１）～１１（９６０）に印加される。本実施形態においては、このようにして表示領域１０内の全ての画素電極１２に一斉にデータ信号ＳＬが与えられる。

＜５．２ 効果＞
本実施形態によれば、画素配線１１の駆動に関わる構成要素としてサンプリング回路６０のみがＴＦＴ基板５上に形成される。従って、第１～第４の実施形態に比べて額縁領域のサイズを顕著に小さくすることができる。

＜６．第６の実施形態＞
第６の実施形態について説明する。本実施形態においては、第５の実施形態と同様、画素トランジスタ３０を駆動する駆動回路４０はＴＦＴ基板５上には形成されていない。すなわち、上記第７の例のように、画素配線１１の駆動に関わる構成要素として、複数の画素トランジスタ３０を含むサンプリング回路６０がＴＦＴ基板５上に形成されている（図９参照）。

＜６．１ サンプリング回路の構成＞
図４１は、本実施形態におけるサンプリング回路６０の構成を示す回路図である。サンプリング回路６０には、信号配線群５１を介して、スイッチ制御信号ＡＳＷ１～ＡＳＷ３とデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（３２０）とが与えられる。図４１に示すように、サンプリング回路６０は９６０個の画素トランジスタ３０（１）～３０（９６０）を含んでいる。図４１から把握されるように、本実施形態においては、それら９６０個の画素トランジスタ３０（１）～３０（９６０）は、３個の画素トランジスタ３０によって１つのグループが形成されるようグループ化されている。ｍを１以上３２０以下の整数として、画素トランジスタ３０（３ｍ－２）の制御端子にはスイッチ制御信号ＡＳＷ１が与えられ、画素トランジスタ３０（３ｍ－１）の制御端子にはスイッチ制御信号ＡＳＷ２が与えられ、画素トランジスタ３０（３ｍ）の制御端子にはスイッチ制御信号ＡＳＷ３が与えられる。このように、同じグループを形成する３個の画素トランジスタ３０の制御端子には、スイッチ制御信号として互いに異なる信号が与えられる。また、各画素トランジスタ３０に関し、第１導通端子には対応するデータ信号ＤＡＴＡが与えられ、第２導通端子は対応する画素配線１１に接続されている。但し、同じグループを形成する３個の画素トランジスタ３０の第１導通端子には、１つのデータ信号ＤＡＴＡが時分割で与えられる。なお、本実施形態においては３個の画素トランジスタ３０によって１つのグループが形成されるようグループ化が行われているが、Ｚを２以上の整数として、Ｚ個の画素トランジスタ３０によって１つのグループが形成されるようグループ化が行われても良い。

以上のような構成において、図４２に示すように、３つのスイッチ制御信号ＡＳＷ１～ＡＷＳ３が所定期間ずつ順次にハイレベルとなる。まず、時刻ｔ１１にスイッチ制御信号ＡＳＷ１がローレベルからハイレベルに変化すると、３２０個の画素トランジスタ３０（３ｍ－２）がオフ状態からオン状態へと変化する。そして、図４２で符号Ｔ２１を付した期間にデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（３２０）のサンプリングが行われ、サンプリングされたデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（３２０）はそれぞれデータ信号ＳＬ（１），ＳＬ（４），・・・，ＳＬ（９５５），ＳＬ（９５８）として画素配線１１（１），１１（４），・・・，１１（９５５），１１（９５８）に印加される。次に、時刻ｔ１２にスイッチ制御信号ＡＳＷ２がローレベルからハイレベルに変化すると、３２０個の画素トランジスタ３０（３ｍ－１）がオフ状態からオン状態へと変化する。そして、図４２で符号Ｔ２２を付した期間にデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（３２０）のサンプリングが行われ、サンプリングされたデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（３２０）はそれぞれデータ信号ＳＬ（２），ＳＬ（５），・・・，ＳＬ（９５６），ＳＬ（９５９）として画素配線１１（２），１１（５），・・・，１１（９５６），１１（９５９）に印加される。最後に、時刻ｔ１３にスイッチ制御信号ＡＳＷ３がローレベルからハイレベルに変化すると、３２０個の画素トランジスタ３０（３ｍ）がオフ状態からオン状態へと変化する。そして、図４２で符号Ｔ２３を付した期間にデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（３２０）のサンプリングが行われ、サンプリングされたデータ信号ＤＡＴＡ（１）～ＤＡＴＡ（３２０）はそれぞれデータ信号ＳＬ（３），ＳＬ（６），・・・，ＳＬ（９５７），ＳＬ（９６０）として画素配線１１（３），１１（６），・・・，１１（９５７），１１（９６０）に印加される。

＜６．２ 効果＞
本実施形態によれば、第５の実施形態と同様、画素配線１１の駆動に関わる構成要素としてサンプリング回路６０のみがＴＦＴ基板５上に形成されるので、第１～第４の実施形態に比べて額縁領域のサイズを顕著に小さくすることができる。また、画素配線１１に印加するデータ信号ＤＡＴＡのサンプリングが時分割で行われるので、データ信号ＤＡＴＡを伝達するために必要な信号配線の本数が第５の実施形態に比べて少なくなる。従って、信号配線用の額縁領域のサイズを小さくすることができる。

＜７．その他＞
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。例えば、上記においては２層ディスプレイに含まれる液晶表示装置を例に挙げて説明したが、それ以外の液晶表示装置にも本発明を適用することができる。

５…ＴＦＴ基板
１０…表示領域
１１…画素配線
１２…画素電極
２０…入力パッド群
２１…入力パッド
３０…画素トランジスタ
４０…駆動回路
４１…シフトレジスタ
４２…ラッチ部
４３…デコーダ（復号化回路）
５１…信号配線群
６０，８０…サンプリング回路
７０…極性切替回路
７１…極性制御部
８１…単位サンプリング部
１００…表示装置（２層ディスプレイ）
１１０…有機ＥＬ表示装置
１２０…液晶表示装置
１３０…位相差板
１４０…偏光板
４２２…ラッチ回路

Claims (20)

1. 複数の画素電極を含む表示領域が設けられたパネル基板を有する液晶表示装置であって、
   前記複数の画素電極と１対１で対応する、前記表示領域の外側の領域に設けられた複数の画素トランジスタと、
   前記複数の画素電極と前記複数の画素トランジスタとをそれぞれ接続する複数の画素配線と、
   前記複数の画素トランジスタを駆動するための駆動信号群が入力される、前記パネル基板上に設けられた入力パッド群と
   を備え、
   前記複数の画素トランジスタは、前記パネル基板上の領域のうち前記入力パッド群と前記表示領域との間以外の領域のみに設けられていることを特徴とする、液晶表示装置。
2. 前記パネル基板は、第１辺と、前記第１辺に対向する第２辺と、前記第１辺の一端と前記第２辺の一端とを結ぶ第３辺と、前記第１辺の他端と前記第２辺の他端とを結ぶ第４辺とからなる矩形の形状を有し、
   前記入力パッド群は、前記パネル基板上において前記第１辺に沿った額縁領域に設けられ、
   前記複数の画素トランジスタは、前記第１辺に沿った額縁領域には設けられず、前記第２辺に沿った額縁領域、前記第３辺に沿った額縁領域、および前記第４辺に沿った額縁領域の少なくともいずれかに設けられていることを特徴とする、請求項１に記載の液晶表示装置。
3. 前記複数の画素配線の全てについて画素トランジスタから画素電極へと延びる方向が同じになるように、前記複数の画素トランジスタが配置されていることを特徴とする、請求項２に記載の液晶表示装置。
4. 前記複数の画素トランジスタは、前記第２辺に沿った額縁領域のみに設けられていることを特徴とする、請求項３に記載の液晶表示装置。
5. 前記複数の画素トランジスタは、前記第３辺に沿った額縁領域または前記第４辺に沿った額縁領域のいずれか一方のみに設けられていることを特徴とする、請求項３に記載の液晶表示装置。
6. 前記複数の画素トランジスタは、前記第３辺に沿った額縁領域と前記第４辺に沿った額縁領域とに設けられ、
   前記複数の画素配線は、前記第３辺に沿った額縁領域に設けられた画素トランジスタとそれに対応する画素電極とを接続する複数の第１タイプの画素配線と、前記第４辺に沿った額縁領域に設けられた画素トランジスタとそれに対応する画素電極とを接続する複数の第２タイプの画素配線とからなることを特徴とする、請求項２に記載の液晶表示装置。
7. 前記パネル基板は、円形の形状を有し、
   前記表示領域と前記入力パッド群とを結ぶ最短の仮想的なラインである第１仮想ラインと前記表示領域との接続点を通過し前記第１仮想ラインに直交する仮想的なラインである第２仮想ラインを基準として、前記表示領域が存在する側の額縁領域のみに前記複数の画素トランジスタが設けられていることを特徴とする、請求項１に記載の液晶表示装置。
8. 前記複数の画素配線の全てについて画素トランジスタから画素電極へと延びる方向が同じになるように、前記複数の画素トランジスタが配置されていることを特徴とする、請求項７に記載の液晶表示装置。
9. 前記表示領域の中心を通過し前記第２仮想ラインに平行な仮想的なラインである第３仮想ラインを基準として、前記入力パッド群が存在しない側の額縁領域のみに前記複数の画素トランジスタが設けられていることを特徴とする、請求項８に記載の液晶表示装置。
10. 前記第１仮想ラインと前記表示領域との接続点と前記表示領域の中心とを通過する仮想的なラインである第４仮想ラインを基準として一方の側の額縁領域のみに前記複数の画素トランジスタが設けられていることを特徴とする、請求項８に記載の液晶表示装置。
11. 前記複数の画素トランジスタは、前記第１仮想ラインと前記表示領域との接続点と前記表示領域の中心とを通過する仮想的なラインである第４仮想ラインを基準として一方の側の額縁領域および他方の側の額縁領域の双方に設けられ、
    前記複数の画素配線は、前記第４仮想ラインを基準として一方の側の額縁領域に設けられた画素トランジスタとそれに対応する画素電極とを接続する複数の第１タイプの画素配線と、前記第４仮想ラインを基準として他方の側の額縁領域に設けられた画素トランジスタとそれに対応する画素電極とを接続する複数の第２タイプの画素配線とからなることを特徴とする、請求項７に記載の液晶表示装置。
12. 前記複数の第１タイプの画素配線の本数と前記複数の第２タイプの画素配線の本数とが同じであることを特徴とする、請求項６または１１に記載の液晶表示装置。
13. 前記駆動信号群に基づいて前記複数の画素トランジスタを駆動する駆動回路を備え、
    前記駆動回路は、前記複数の画素トランジスタが前記駆動回路と前記表示領域との間の領域に配置されるように、前記パネル基板上の領域のうち前記入力パッド群と前記表示領域との間以外の領域に設けられていることを特徴とする、請求項１から１２までのいずれか１項に記載の液晶表示装置。
14. 前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
    前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
    前記複数のタイミング信号に基づいて、前記駆動信号群に含まれる複数のデータ信号の取り込みが行われることを特徴とする、請求項１３に記載の液晶表示装置。
15. 前記駆動回路は、複数の出力部を有する復号化回路を含み、
    前記複数の出力部は、順次にアクティブとなる複数の復号化信号を、複数のタイミング信号として出力し、
    前記複数のタイミング信号に基づいて、前記駆動信号群に含まれる複数のデータ信号の取り込みが行われることを特徴とする、請求項１３に記載の液晶表示装置。
16. Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
    前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力することを特徴とする、請求項１４または１５に記載の液晶表示装置。
17. 前記複数の画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記複数の画素トランジスタを含む極性切替回路を備え、
    前記極性切替回路は、前記複数の画素配線にそれぞれ対応する複数の極性制御部からなり、
    各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
    各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
    前記第１画素トランジスタがオン状態であれば、対応する画素配線を介して、対応する画素電極に前記第１電圧が印加され、
    前記第２画素トランジスタがオン状態であれば、対応する画素配線を介して、対応する画素電極に前記第２電圧が印加されることを特徴とする、請求項１６に記載の液晶表示装置。
18. 前記複数の画素トランジスタを含むサンプリング回路を備え、
    Ｋを２以上の整数として、Ｋ個の画素トランジスタによって１つのグループが形成されるよう前記複数の画素トランジスタはグループ化され、
    各画素トランジスタは、対応するタイミング信号が与えられる制御端子と、対応するデータ信号が与えられる第１導通端子と、対応する画素配線に接続された第２導通端子とを有し、
    同じグループを形成するＫ個の画素トランジスタの制御端子には、同じタイミング信号が与えられ、
    同じグループを形成するＫ個の画素トランジスタの第１導通端子には、互いに異なるデータ信号が与えられることを特徴とする、請求項１４または１５に記載の液晶表示装置。
19. 各画素トランジスタは、前記駆動信号群に含まれるスイッチ制御信号が与えられる制御端子と、前記駆動信号群に含まれるデータ信号が与えられる第１導通端子と、対応する画素配線に接続された第２導通端子とを有し、
    前記複数の画素トランジスタの制御端子には、同じスイッチ制御信号が与えられ、
    前記複数の画素トランジスタの第１導通端子には、互いに異なるデータ信号が与えられることを特徴とする、請求項１から１２までのいずれか１項に記載の液晶表示装置。
20. Ｚを２以上の整数として、Ｚ個の画素トランジスタによって１つのグループが形成されるよう前記複数の画素トランジスタはグループ化され、
    各画素トランジスタは、前記駆動信号群に含まれるスイッチ制御信号が与えられる制御端子と、前記駆動信号群に含まれるデータ信号が与えられる第１導通端子と、対応する画素配線に接続された第２導通端子とを有し、
    同じグループを形成するＺ個の画素トランジスタの制御端子には、前記スイッチ制御信号として互いに異なる信号が与えられ、
    同じグループを形成するＺ個の画素トランジスタの第１導通端子には、１つのデータ信号が時分割で与えられることを特徴とする、請求項１から１２までのいずれか１項に記載の液晶表示装置。

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