JP2008076443A - 液晶表示装置 - Google Patents
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Abstract
【課題】セレクタ駆動方式における選択信号の入力本数を削減し、信頼性を向上させる。
【解決手段】デコーダ回路4と信号選択スイッチ2とを電気的な整合をもって接続するためのレベルシフタ/バッファ回路1と、液晶パネル5における駆動する液晶画素の列を選択するための信号選択スイッチ2と、液晶パネル5に入力する信号を生成するためのソースIC3と、論理回路で構成されたデコーダ回路4と、画像表示するための液晶画素が配列されて構成される液晶パネル5と、を備える。
【選択図】図1
【解決手段】デコーダ回路4と信号選択スイッチ2とを電気的な整合をもって接続するためのレベルシフタ/バッファ回路1と、液晶パネル5における駆動する液晶画素の列を選択するための信号選択スイッチ2と、液晶パネル5に入力する信号を生成するためのソースIC3と、論理回路で構成されたデコーダ回路4と、画像表示するための液晶画素が配列されて構成される液晶パネル5と、を備える。
【選択図】図1
Description
本発明は、信号線を選択して駆動するセレクタ駆動方式の液晶表示装置に関する。
近年において、携帯電話やノート型コンピュータなどの各種機器に表示装置として広く利用されている液晶表示装置は、複数の走査線と複数の信号線との各交差部に薄膜トランジスタ(TFT)、液晶容量、補助容量からなる液晶画素部が配列されたアレイ基板と走査線および信号線を駆動する駆動回路を有して構成されている。また、近年の集積回路技術の発展およびプロセス技術の実用化により、駆動回路の一部もアレイ基板上に形成され得るようになり、液晶表示装置全体の軽薄短小化も図られている。
これらの液晶表示装置は、画素が行列状に配置されて構成されている。行列状に配置された画素は近年では主にアクティブマトリクス方式によって駆動されており、応答特性や視認特性に優れた液晶表示装置が実現されている。このアクティブマトリクス方式の液晶表示装置において、その液晶パネルの駆動に際しては、駆動する画素に信号を書き込もうとする行の走査線を選択し、ドライバICから信号を供給することにより、マトリクスで駆動対象として決定された画素へこの信号を書き込んでいる。
この信号の書き込みについて、液晶パネルの信号線とドライバICの信号供給出力とを1対1の対応関係で設けると、信号線の本数と同数の出力数を持つドライバICが必要になり、当該ドライバICと液晶パネルとの間を接続するのにその本数分の配線が必要となる。このような構成ではドライバICの大型化や配線スペースの拡大などの原因となり、軽薄短小化の要求を満たすことが難しくなってしまう。
そこで、ドライバICの1つの信号供給出力に対し、液晶パネルの信号線を複数本でひとつの組として割り当て、時分割にて選択した複数本の信号線のうちの1本の信号線にドライバICの信号供給出力を時分割で振り分けて供給するセレクタ駆動方式を採用している(特許文献1参照)。
特開2003−323162号公報
しかしながら、上述した従来の技術による液晶表示装置においては、信号選択本数は、携帯端末では、選択する信号先の数として3選択、6選択、9選択などがあるが、選択本数が多くなると入力信号の数が増えるため、液晶セルの入出力ピン数が増え、信頼性を満足することが難しくなってしまう。
また、入力信号数分の静電気破壊対策の保護回路が必要となるため、回路面積が増加し、額縁が広くなり、狭額縁が求められる携帯端末用液晶セルとしては好ましくない、という問題があった。
本発明は、上記に鑑みてなされたもので、その目的とするところは、セレクタ駆動方式における選択信号の入力本数を削減し、信頼性を向上させることにある。
上記目的を達成するために、請求項1に記載の本発明は、絶縁基板上にマトリクス状に配置された複数の液晶画素と、この液晶画素に列毎に共通接続された信号線と、この信号線を所定本ずつ選択して順次に駆動する信号線駆動手段と、前記信号線を順次に指定するための制御信号を生成して前記信号線駆動手段を制御するための選択信号制御手段と、を備えることを特徴としている。
また、請求項2に記載の本発明は、請求項1において、前記選択信号制御手段は、論理回路により構成されて前記信号線の数よりも少ない数の前記制御信号により前記制御を行うことを特徴としている。
また、請求項3に記載の本発明は、請求項2において、前記制御信号は、選択信号とイネーブル信号の組み合わせからなることを特徴としている。
また、請求項4に記載の本発明は、請求項2または3において、前記論理回路は、多結晶シリコン薄膜トランジスタにより形成されていることを特徴としている。
また、請求項5に記載の本発明は、請求項2乃至4のうちのいずれかにおいて、前記論理回路は、COG(Chip On Glass)により前記絶縁基板を構成する透明ガラス基板上に前記液晶画素と共に一体成形されていることを特徴としている。
本発明によれば、セレクタ駆動方式における選択信号の入力本数を削減し、信頼性を向上させることができる。
図1には、実施の形態に係る全体構成を説明するための構成図を示している。この図1には、デコーダ回路4と信号選択スイッチ2とを電気的な整合をもって接続するためのレベルシフタ/バッファ回路1と、液晶パネル5における駆動する液晶画素の列を選択するための信号選択スイッチ2と、液晶パネル5に入力する信号を生成するためのソースIC3と、論理回路で構成されたデコーダ回路4と、画像表示するための液晶画素が配列されて構成される液晶パネル5と、が示されている。
また、デコーダ回路4からは選択信号がレベルシフタ/バッファ回路1を介して信号選択スイッチ2に入力している。さらに、ソースICからはデコーダ回路4へ制御信号が入力している。
このような図1に示した構成において、アレイ基板上に論理回路で構成されたデコーダ回路4を設けデコードを行うことで、信号選択スイッチ2を制御するための信号線の本数を削減するための信号線駆動手段を構成している。回路構成としては、走査線方向が限定されるシフトレジスタ回路+イネーブル(NOT回路)構成より、(NANDまたはNOR回路)+イネーブル構成のほうが、信号線選択順の自由度が高いので好ましい。
また、このような信号線駆動手段は、多結晶シリコン薄膜トランジスタにより、液晶パネルを構成する透明ガラス基板上に液晶表示画素と回路が一体形成されることが好ましい。特に、COG(Chip On Glass)を実装する形態の場合においては、入力信号数が減ることに比例してCOGの入出力パッド数も削減できるので、ソースIC3のサイズを小さくでき、構成要素の削減により信頼性も向上させることができる。
図2は、図1に示したデコーダ回路4の内部構成の一例を説明するための回路構成図を示している。デコーダ回路4の回路構成は、論理回路10と、この論理回路10に備わるNAND回路13と、NOT回路12からなり、バッファ回路11はデコーダ回路4内に含まれるか、あるいはレベルシフタ/バッファ回路1に含まれている。
このデコーダ回路4の構成では、図1に示したソースIC3からの制御信号として、OE(1)、OE(2)、OE(3)と、SEL(1)、SEL(2)がそれぞれ入力されている。また、デコーダ回路4の出力信号はSW(1)〜SW(9)の9本が出力される。
次の図3には、図2に示したデコーダ回路4の動作を説明するためのタイミングチャートを示している。
SEL(1)とSEL(2)がそれぞれ「H」か「L」となる組み合わせで3種類の設定が可能であり、この3種類の設定のそれぞれの状態においてOE(1)〜OE(3)がそれぞれ「H]となった状態の組み合わせが識別可能である。SEL(1)とSEL(2)の組み合わせとOE(1)〜OE(3)の組み合わせに応じて出力信号のうちSW(1)〜SW(9)のうちのいずれかが選択される。このように、制御信号としてSEL(1)、SEL(2)、OE(1)〜OE(3)の5本の信号線によりSW(1)〜SW(9)までの9本の出力信号を制御することが可能になる。
図4は、デコーダ回路4の他の内部構成の一例を説明するための回路構成図を示している。
この図4に示した論理回路15による回路構成においては、イネーブル信号であるOE(1)〜OE(3)の3本の信号線に対し、1本のSEL信号線を追加することにより入力信号線が4本の構成でもってSW(1)〜SW(6)の6選択信号を出力でき入力信号の本数を減らすことができる。また、必要に応じて、論理の組み合わせを任意に設定することにより6選択信号を任意の順番に設定することもできる。
図5は、図4に示した回路構成における動作のタイミングチャートを示している。
SELが「H」か「L」となる組み合わせで2種類の設定が可能であり、この2種類の設定のそれぞれの状態においてOE(1)〜OE(3)がそれぞれ「H」となった状態の組み合わせが識別可能である。SELの組み合わせとOE(1)〜OE(3)の組み合わせに応じて出力信号のうちSW(1)〜SW(6)のうちのいずれかが選択される。このように、制御信号としてSEL、OE(1)〜OE(3)の3本の信号線によりSW(1)〜SW(6)までの6本の出力信号を制御することが可能になる。
図6は、デコーダ回路4にシフトレジスタ回路20を用いた内部構成の一例を説明するための回路構成図を示している。ST(スタート)、CK(クロック)、OE(イネーブル)の3信号入力でSW(1)〜SW(6)までの6選択信号を出力できる。
なお、SW(1)〜SW(6)の選択順を任意の選択順序に切り替える場合には、この3信号以外の新たな信号が必要になるので、その回路規模も大きくなることから、すでに図1に示した回路構成を用いることがより好ましい。
図7は、図6に示した回路構成における動作のタイミングチャートを示している。
SELが「H」か「L」となるそれぞれの状態と、この2種類の状態のそれぞれにおいてOEとCKがそれぞれ「H」となった状態の組み合わせが識別可能である。この組み合わせに応じて出力信号のうちSW(1)〜SW(6)のうちのいずれかが選択される。このように、制御信号としてSEL、OE、CKの3本の信号線によりSW(1)〜SW(6)までの6本の出力信号を制御することが可能になる。
図8は、デコーダ回路4に2本のイネーブル信号と2本の信号入力を有する論理回路25を用いた内部構成の一例を説明するための回路構成図を示している。2本のイネーブル信号であるOE(1)、OE(2)と、2本の信号入力であるSEL(1)とSEL(2)を備え、それぞれに入力される信号の状態の組み合わせにより制御が行われる。このような簡単な論理回路25を用いることにより、信号入力本数を削減することができる。
図9は、図8に示した回路構成における動作のタイミングチャートを示している。
SEL(1)、SEL(2)が「H」か「L」となるそれぞれの状態と、この2種類の状態のそれぞれにおいてOE(1)とOE(2)がそれぞれ「H」となった状態の組み合わせが識別可能である。この組み合わせに応じて出力信号のうちSW(1)〜SW(6)のうちのいずれかが選択される。このように、制御信号としてSEL(1)、SEL(2)、OE(1)、OE(2)の4本の信号線によりSW(1)〜SW(6)までの6本の出力信号を制御することが可能になる。
なお、図2〜図9を用いて説明した実施の形態では、9信号選択および6信号選択の場合の回路構成の一例を示したが、ほかに12選択や他の数の選択の場合でも同様に論理回路を備えることにより信号入力本数を削減できる。
以上説明した実施の形態によれば、セレクタ駆動方式における選択信号の入力本数を削減し、信頼性を向上させることができる。
1…レベルシフタ/バッファ回路
2…信号選択スイッチ
3…ソースIC
4…デコーダ回路
5…画素アレイ
10…論理回路
11…バッファ回路
12…NOT回路(イネーブル素子)
13…NAND回路
2…信号選択スイッチ
3…ソースIC
4…デコーダ回路
5…画素アレイ
10…論理回路
11…バッファ回路
12…NOT回路(イネーブル素子)
13…NAND回路
Claims (5)
- 絶縁基板上にマトリクス状に配置された複数の液晶画素と、
この液晶画素に列毎に共通接続された信号線と、
この信号線を所定本ずつ選択して順次に駆動する信号線駆動手段と、
前記信号線を順次に指定するための制御信号を生成して前記信号線駆動手段を制御するための選択信号制御手段と、
を備えることを特徴とする液晶表示装置。 - 前記選択信号制御手段は、
論理回路により構成されて前記信号線の数よりも少ない数の前記制御信号により制御を行うことを特徴とする請求項1記載の液晶表示装置。 - 前記制御信号は、
選択信号とイネーブル信号の組み合わせからなることを特徴とする請求項2記載の液晶表示装置。 - 前記論理回路は、
多結晶シリコン薄膜トランジスタにより形成されていることを特徴とする請求項2または請求項3に記載の液晶表示装置。 - 前記論理回路は、
COG(Chip On Glass)により前記絶縁基板を構成する透明ガラス基板上に前記液晶画素と共に一体形成されていることを特徴とする請求項2乃至4のうちのいずれかに記載の液晶表示装置。
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- 2006-09-19 JP JP2006252250A patent/JP2008076443A/ja active Pending
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