JP2001305510A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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Abstract
(57)【要約】
【課題】 より小さなレイアウト面積でデコーダ回路を
構成する。 【解決手段】 薄膜トランジスタによる駆動回路内蔵型
アクティブマトリクス液晶表示装置において、薄膜トラ
ンジスタで構成された垂直走査回路の構成として、外部
液晶コントローラ回路からのアドレス信号をデコーダ回
路でデコードすることにより、走査信号配線をランダム
走査する構成であって、薄膜トランジスタによるデコー
ダ回路の構成として、プルアップ抵抗と複数のスイッチ
ング素子で構成されたことを特徴とする。
構成する。 【解決手段】 薄膜トランジスタによる駆動回路内蔵型
アクティブマトリクス液晶表示装置において、薄膜トラ
ンジスタで構成された垂直走査回路の構成として、外部
液晶コントローラ回路からのアドレス信号をデコーダ回
路でデコードすることにより、走査信号配線をランダム
走査する構成であって、薄膜トランジスタによるデコー
ダ回路の構成として、プルアップ抵抗と複数のスイッチ
ング素子で構成されたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタに
よる駆動回路内蔵方式アクティブマトリクス型液晶表示
装置の駆動回路に関するものであり、主に低消費電力駆
動が可能なパルス幅変調（PWM）等のディジタル駆動を
実現することを目的とするものである。
よる駆動回路内蔵方式アクティブマトリクス型液晶表示
装置の駆動回路に関するものであり、主に低消費電力駆
動が可能なパルス幅変調（PWM）等のディジタル駆動を
実現することを目的とするものである。
【０００２】
【従来の技術】薄膜トランジスタによる駆動回路内蔵方
式アクティブマトリクス型液晶表示装置のアレー基板の
一般的な構成を図４に示す。図４において、１は水平走
査回路、２は垂直走査回路、３は表示信号配線（ソース
ライン）、４は走査信号配線（ゲートライン）、５は画
像信号配線、６は表示信号配線用スイッチング素子、７
は水平走査回路用クロック信号、８は水平走査回路用ス
タートパルス信号、９は垂直走査回路用クロック信号、
１０は垂直走査回路用スタートパルス信号、１１は液晶
素子、１２は蓄積容量、１３は画素電極、１４は画素電
極用スイッチング素子（画素トランジスタ）、１５は対
向電極Ｖcomであり、これらは同一のガラス基板（図示
せず）上に同一の工程を用いて形成されている。１６は
外部液晶コントローラである。
式アクティブマトリクス型液晶表示装置のアレー基板の
一般的な構成を図４に示す。図４において、１は水平走
査回路、２は垂直走査回路、３は表示信号配線（ソース
ライン）、４は走査信号配線（ゲートライン）、５は画
像信号配線、６は表示信号配線用スイッチング素子、７
は水平走査回路用クロック信号、８は水平走査回路用ス
タートパルス信号、９は垂直走査回路用クロック信号、
１０は垂直走査回路用スタートパルス信号、１１は液晶
素子、１２は蓄積容量、１３は画素電極、１４は画素電
極用スイッチング素子（画素トランジスタ）、１５は対
向電極Ｖcomであり、これらは同一のガラス基板（図示
せず）上に同一の工程を用いて形成されている。１６は
外部液晶コントローラである。
【０００３】図４の液晶表示装置の動作を簡単に説明す
ると、外部液晶コントローラ１６から画像信号配線５に
入力された画像信号データは、水平走査回路１により表
示信号配線用スイッチング素子６が１水平走査期間にわ
たって順次ＯＮされて、表示信号配線３に順次書き込ま
れていく。表示信号配線３は、液晶パネルの大きさにも
よるが、一般に数ｐＦ〜数１０ｐＦ程度の配線容量を持
っており、書き込まれた画像信号を保持できる。一方、
走査信号配線４には、垂直走査回路２により１水平走査
期間ごとに、順次高電圧が書き込まれていく。走査信号
配線４は、画素電極１３を通して画素電極用スイッチン
グ素子１４（１ライン分）に接続されているので、１ラ
イン分の画素電極用スイッチング素子が一斉にＯＮし、
表示信号配線３に保持された画像信号データが、液晶素
子１１並びに蓄積容量１２に書き込まれて、液晶素子を
コントロールする。１水平走査期間にわたって、１ライ
ン分の画像信号データが液晶素子１１に書き込まれる
と、走査信号配線４には低電圧が書き込まれ、１ライン
分の画素電極用スイッチング素子が一斉にＯＦＦし、液
晶素子１１に書き込まれた画像信号データを保持する。
以上の動作が各ラインごとに順次行われることにより、
液晶パネル全体の液晶素子に画像信号データを書き込ま
れ表示が可能となる。
ると、外部液晶コントローラ１６から画像信号配線５に
入力された画像信号データは、水平走査回路１により表
示信号配線用スイッチング素子６が１水平走査期間にわ
たって順次ＯＮされて、表示信号配線３に順次書き込ま
れていく。表示信号配線３は、液晶パネルの大きさにも
よるが、一般に数ｐＦ〜数１０ｐＦ程度の配線容量を持
っており、書き込まれた画像信号を保持できる。一方、
走査信号配線４には、垂直走査回路２により１水平走査
期間ごとに、順次高電圧が書き込まれていく。走査信号
配線４は、画素電極１３を通して画素電極用スイッチン
グ素子１４（１ライン分）に接続されているので、１ラ
イン分の画素電極用スイッチング素子が一斉にＯＮし、
表示信号配線３に保持された画像信号データが、液晶素
子１１並びに蓄積容量１２に書き込まれて、液晶素子を
コントロールする。１水平走査期間にわたって、１ライ
ン分の画像信号データが液晶素子１１に書き込まれる
と、走査信号配線４には低電圧が書き込まれ、１ライン
分の画素電極用スイッチング素子が一斉にＯＦＦし、液
晶素子１１に書き込まれた画像信号データを保持する。
以上の動作が各ラインごとに順次行われることにより、
液晶パネル全体の液晶素子に画像信号データを書き込ま
れ表示が可能となる。
【０００４】図５に、薄膜トランジスタによる垂直走査
回路２の一般的な構成を示す。垂直走査回路はシフトレ
ジスタで構成されているので、外部からクロック信号を
入力する必要がある。クロック信号は通常、外部液晶コ
ントローラ１６から入力されるが、外部液晶コントロー
ラは結晶Ｓｉで作られているので電源電圧が低く、クロ
ック信号は低振幅であるため、薄膜トランジスタで構成
されたシフトレジスタ回路を駆動できない。従って、図
５に示すように、レベルシフタ回路ａを設けて、低振幅
のクロック信号を高振幅のクロック信号に変換して、シ
フトレジスタに入力している。シフトレジスタの出力信
号は、レベルシフタ回路ｂを通して、１４の画素電極用
スイッチング素子のＯＮ，ＯＦＦ用の高電圧，低電圧に
変換されて走査信号配線４に伝達される。
回路２の一般的な構成を示す。垂直走査回路はシフトレ
ジスタで構成されているので、外部からクロック信号を
入力する必要がある。クロック信号は通常、外部液晶コ
ントローラ１６から入力されるが、外部液晶コントロー
ラは結晶Ｓｉで作られているので電源電圧が低く、クロ
ック信号は低振幅であるため、薄膜トランジスタで構成
されたシフトレジスタ回路を駆動できない。従って、図
５に示すように、レベルシフタ回路ａを設けて、低振幅
のクロック信号を高振幅のクロック信号に変換して、シ
フトレジスタに入力している。シフトレジスタの出力信
号は、レベルシフタ回路ｂを通して、１４の画素電極用
スイッチング素子のＯＮ，ＯＦＦ用の高電圧，低電圧に
変換されて走査信号配線４に伝達される。
【０００５】
【発明が解決しようとする課題】しかしながらこのよう
なシフトレジスタ型の垂直走査回路の構成では、走査信
号配線は上から下に順番にしか走査できず、ランダムに
走査することはできない。低消費電力駆動が可能なパル
ス幅変調（ＰＷＭ）等のディジタル駆動を実現するため
には、走査信号配線はランダムに走査する必要があり、
垂直走査回路は液晶コントローラからのアドレス信号を
デコードする回路で構成しなければならない。何ビット
のデコーダ回路が必要なのかは、走査信号配線の本数に
より決まるが、サブミクロン加工が不可能な薄膜トラン
ジスタで、このようなデコード回路をＣＭＯＳ構成で実
現し内蔵すると、大きなレイアウト面積を必要とし、実
用的ではない。本発明はかかる点に鑑みてなされたもの
であり、より小さなレイアウト面積でデコーダ回路を構
成することにより、低消費電力駆動が可能なパルス幅変
調（ＰＷＭ）等のディジタル駆動を実現する薄膜トラン
ジスタによる駆動回路内蔵方式アクティブマトリクス型
液晶表示装置とその駆動回路を提供することを目的とす
る。
なシフトレジスタ型の垂直走査回路の構成では、走査信
号配線は上から下に順番にしか走査できず、ランダムに
走査することはできない。低消費電力駆動が可能なパル
ス幅変調（ＰＷＭ）等のディジタル駆動を実現するため
には、走査信号配線はランダムに走査する必要があり、
垂直走査回路は液晶コントローラからのアドレス信号を
デコードする回路で構成しなければならない。何ビット
のデコーダ回路が必要なのかは、走査信号配線の本数に
より決まるが、サブミクロン加工が不可能な薄膜トラン
ジスタで、このようなデコード回路をＣＭＯＳ構成で実
現し内蔵すると、大きなレイアウト面積を必要とし、実
用的ではない。本発明はかかる点に鑑みてなされたもの
であり、より小さなレイアウト面積でデコーダ回路を構
成することにより、低消費電力駆動が可能なパルス幅変
調（ＰＷＭ）等のディジタル駆動を実現する薄膜トラン
ジスタによる駆動回路内蔵方式アクティブマトリクス型
液晶表示装置とその駆動回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による薄膜トランジスタによる駆動回路内蔵
方式アクティブマトリクス型液晶表示装置は、垂直走査
回路として、プルアップ抵抗と複数のスイッチング素子
で構成されたデコーダ回路で構成されたことを特徴とす
る。これにより、従来のＣＭＯＳ回路で構成されたデコ
ーダ回路と比較して、より簡単な回路構成となるので、
加工ルールの大きな薄膜トランジスタでもより小さなレ
イアウト面積で駆動回路を内蔵でき、低消費電力駆動が
可能なパルス幅変調（ＰＷＭ）等のディジタル駆動を、
駆動回路内蔵方式アクティブマトリクス型液晶表示装置
で実現することが可能となる。
に、本発明による薄膜トランジスタによる駆動回路内蔵
方式アクティブマトリクス型液晶表示装置は、垂直走査
回路として、プルアップ抵抗と複数のスイッチング素子
で構成されたデコーダ回路で構成されたことを特徴とす
る。これにより、従来のＣＭＯＳ回路で構成されたデコ
ーダ回路と比較して、より簡単な回路構成となるので、
加工ルールの大きな薄膜トランジスタでもより小さなレ
イアウト面積で駆動回路を内蔵でき、低消費電力駆動が
可能なパルス幅変調（ＰＷＭ）等のディジタル駆動を、
駆動回路内蔵方式アクティブマトリクス型液晶表示装置
で実現することが可能となる。
【０００７】
【発明の実施の形態】本発明は、絶縁基板上にマトリク
ス状に配置された複数の表示信号配線と複数の走査信号
配線の交点上の画素電極に、スイッチング素子を具備し
たアクティブマトリクス型液晶表示装置において、走査
信号配線に信号を与える垂直走査回路が、薄膜トランジ
スタにより液晶表示装置に内蔵された構成であって、垂
直走査回路が外部液晶コントローラからのアドレス信号
をデコードすることにより、走査信号配線をランダム走
査することを特徴としている。
ス状に配置された複数の表示信号配線と複数の走査信号
配線の交点上の画素電極に、スイッチング素子を具備し
たアクティブマトリクス型液晶表示装置において、走査
信号配線に信号を与える垂直走査回路が、薄膜トランジ
スタにより液晶表示装置に内蔵された構成であって、垂
直走査回路が外部液晶コントローラからのアドレス信号
をデコードすることにより、走査信号配線をランダム走
査することを特徴としている。
【０００８】この構成によれば、走査信号配線をランダ
ムに走査することができるので、低消費電力駆動が可能
なパルス幅変調（ＰＷＭ）等のディジタル駆動を、駆動
回路内蔵方式アクティブマトリクス型液晶表示装置で実
現することが可能となる。
ムに走査することができるので、低消費電力駆動が可能
なパルス幅変調（ＰＷＭ）等のディジタル駆動を、駆動
回路内蔵方式アクティブマトリクス型液晶表示装置で実
現することが可能となる。
【０００９】本発明は、さらに薄膜トランジスタによる
駆動回路において、薄膜トランジスタによるデコーダ回
路の構成として、プルアップ抵抗と複数のスイッチング
素子で構成されたことを特徴としている。
駆動回路において、薄膜トランジスタによるデコーダ回
路の構成として、プルアップ抵抗と複数のスイッチング
素子で構成されたことを特徴としている。
【００１０】この構成によれば、従来のＣＭＯＳ回路で
構成されたデコーダ回路と比較して、トランジスタ素子
の数が半分以下となって回路規模が小さくなり、加工ル
ールの大きな薄膜トランジスタでもレイアウト面積は小
さくなり、駆動回路を内蔵することが可能となる。
構成されたデコーダ回路と比較して、トランジスタ素子
の数が半分以下となって回路規模が小さくなり、加工ル
ールの大きな薄膜トランジスタでもレイアウト面積は小
さくなり、駆動回路を内蔵することが可能となる。
【００１１】本発明は、さらに薄膜トランジスタによる
駆動回路において、プルアップ抵抗の抵抗値として、薄
膜トランジスタによるスイッチング素子の直列ＯＮ抵抗
の４倍以上としたことを特徴としている。
駆動回路において、プルアップ抵抗の抵抗値として、薄
膜トランジスタによるスイッチング素子の直列ＯＮ抵抗
の４倍以上としたことを特徴としている。
【００１２】この構成によれば、薄膜トランジスタによ
るスイッチング素子のＯＮ抵抗が大きくても、デコーダ
回路のＬｏｗ出力信号は、必ず電源電圧の１／５以下と
なって誤動作することはないので、スイッチング素子を
最小設計ルールで作成でき、レイアウト面積を小さくす
ることができる。
るスイッチング素子のＯＮ抵抗が大きくても、デコーダ
回路のＬｏｗ出力信号は、必ず電源電圧の１／５以下と
なって誤動作することはないので、スイッチング素子を
最小設計ルールで作成でき、レイアウト面積を小さくす
ることができる。
【００１３】本発明は、さらに薄膜トランジスタによる
駆動回路において、プルアップ抵抗の構成方法として、
Ｎチャンネル型薄膜トランジスタのＬＤＤ部を構成する
Ｎ−抵抗を利用したことを特徴としている。
駆動回路において、プルアップ抵抗の構成方法として、
Ｎチャンネル型薄膜トランジスタのＬＤＤ部を構成する
Ｎ−抵抗を利用したことを特徴としている。
【００１４】この構成によれば、プルアップ抵抗をシー
ト抵抗の大きいＮ−抵抗で構成するので、より小さいレ
イアウト面積でデコーダ回路を実現することができる。
また、Ｎ−抵抗はばらつきが比較的大きいが、プルアッ
プ抵抗値をスイッチング素子の直列ＯＮ抵抗の４倍以上
としているので、正しくＬｏｗ信号が出力され、誤動作
することはない。
ト抵抗の大きいＮ−抵抗で構成するので、より小さいレ
イアウト面積でデコーダ回路を実現することができる。
また、Ｎ−抵抗はばらつきが比較的大きいが、プルアッ
プ抵抗値をスイッチング素子の直列ＯＮ抵抗の４倍以上
としているので、正しくＬｏｗ信号が出力され、誤動作
することはない。
【００１５】本発明は、さらに薄膜トランジスタによる
駆動回路において、薄膜トランジスタとして、低温ポリ
シリコンによる薄膜トランジスタを用いたことを特徴と
している。
駆動回路において、薄膜トランジスタとして、低温ポリ
シリコンによる薄膜トランジスタを用いたことを特徴と
している。
【００１６】この構成によれば、低温ポリシリコンによ
る薄膜トランジスタを用いると、プロセスは複雑となる
が、アモルファスシリコン等の他の薄膜トランジスタを
用いるよりも、より小さなレイアウト面積で駆動回路を
実現できる。
る薄膜トランジスタを用いると、プロセスは複雑となる
が、アモルファスシリコン等の他の薄膜トランジスタを
用いるよりも、より小さなレイアウト面積で駆動回路を
実現できる。
【００１７】以下、本発明の各実施の形態を説明する。
【００１８】（実施の形態１）図１を用いて、本発明の
実施の形態１について説明する。図１に示すように、本
発明は、垂直走査回路が、走査信号配線の本数によって
決まるｎビットのデコーダ回路で構成され、薄膜トラン
ジスタにより液晶表示装置に内蔵された構成であること
を特徴としている。１７はｎビットのデコーダ回路、１
８はレベルシフタ回路、１９は液晶コントローラからの
外部ディジタル信号である。図１において、液晶コント
ローラ１６からは、走査すべき走査信号配線のアドレス
信号が垂直走査回路に入力される。垂直走査回路では、
このアドレス信号をデコーダ回路によりデコードするこ
とにより、走査すべき走査信号配線にＯＮ信号が出力さ
れる。デコーダ回路と走査信号配線間にはレベルシフタ
回路があって、デコーダ回路からのＯＮ信号を高電圧に
昇圧して、画素トランジスタをＯＮし、表示信号を書き
込む。また、選択されていない走査信号配線に対して
は、デコーダ回路からＯＦＦ信号が出力され、レベルシ
フタ回路により低電圧に降圧され、画素トランジスタを
ＯＦＦ状態に保つ。
実施の形態１について説明する。図１に示すように、本
発明は、垂直走査回路が、走査信号配線の本数によって
決まるｎビットのデコーダ回路で構成され、薄膜トラン
ジスタにより液晶表示装置に内蔵された構成であること
を特徴としている。１７はｎビットのデコーダ回路、１
８はレベルシフタ回路、１９は液晶コントローラからの
外部ディジタル信号である。図１において、液晶コント
ローラ１６からは、走査すべき走査信号配線のアドレス
信号が垂直走査回路に入力される。垂直走査回路では、
このアドレス信号をデコーダ回路によりデコードするこ
とにより、走査すべき走査信号配線にＯＮ信号が出力さ
れる。デコーダ回路と走査信号配線間にはレベルシフタ
回路があって、デコーダ回路からのＯＮ信号を高電圧に
昇圧して、画素トランジスタをＯＮし、表示信号を書き
込む。また、選択されていない走査信号配線に対して
は、デコーダ回路からＯＦＦ信号が出力され、レベルシ
フタ回路により低電圧に降圧され、画素トランジスタを
ＯＦＦ状態に保つ。
【００１９】以上の動作を、液晶コントローラから走査
すべき走査信号配線のアドレス信号を出力して繰り返す
ことにより、走査信号配線のランダム走査が可能とな
り、低消費電力駆動が可能なパルス幅変調（PWM）等の
ディジタル駆動を実現することができる。
すべき走査信号配線のアドレス信号を出力して繰り返す
ことにより、走査信号配線のランダム走査が可能とな
り、低消費電力駆動が可能なパルス幅変調（PWM）等の
ディジタル駆動を実現することができる。
【００２０】（実施の形態２）本発明の実施の形態２で
あるデコーダ回路について説明する。一般に、液晶表示
パネルの走査信号配線の本数は２００本以上あるので、
８ビット程度のデコーダ回路が必要であるが、説明の都
合上、ここでは６ビットデコーダ回路を想定して説明す
る。６ビットデコーダを単純にＣＭＯＳ回路で構成する
と、図６に示すように、６入力ＮＡＮＤ回路が６４個必
要となる。６入力ＮＡＮＤ回路は、図７に示すように、
１２個のトランジスタ素子で構成されるので、６ビット
デコーダ全体では、１２×６４＝７６８個のトランジス
タ素子が必要となる。
あるデコーダ回路について説明する。一般に、液晶表示
パネルの走査信号配線の本数は２００本以上あるので、
８ビット程度のデコーダ回路が必要であるが、説明の都
合上、ここでは６ビットデコーダ回路を想定して説明す
る。６ビットデコーダを単純にＣＭＯＳ回路で構成する
と、図６に示すように、６入力ＮＡＮＤ回路が６４個必
要となる。６入力ＮＡＮＤ回路は、図７に示すように、
１２個のトランジスタ素子で構成されるので、６ビット
デコーダ全体では、１２×６４＝７６８個のトランジス
タ素子が必要となる。
【００２１】一般には、トランジスタ素子を減らすため
に、図８に示すように、６ビットデコーダ回路を３ビッ
トデコーダ×３ビットデコーダで構成する。この場合、
図９に示すような３ビットデコーダ回路が計９個必要と
なる。このような３ビットデコーダ回路を従来のＣＭＯ
Ｓ回路で構成すると、図１０に示す３入力ＮＡＮＤが８
個必要となり、６ビットデコーダ回路全体で必要なトラ
ンジスタ素子数は９×８×６＝４３２個となって、６入
力ＮＡＮＤ回路を用いる場合より、トランジスタ素子数
が減少する。
に、図８に示すように、６ビットデコーダ回路を３ビッ
トデコーダ×３ビットデコーダで構成する。この場合、
図９に示すような３ビットデコーダ回路が計９個必要と
なる。このような３ビットデコーダ回路を従来のＣＭＯ
Ｓ回路で構成すると、図１０に示す３入力ＮＡＮＤが８
個必要となり、６ビットデコーダ回路全体で必要なトラ
ンジスタ素子数は９×８×６＝４３２個となって、６入
力ＮＡＮＤ回路を用いる場合より、トランジスタ素子数
が減少する。
【００２２】本発明の第２の実施例では、このトランジ
スタ素子数を更に減少させる構成を提供するものであ
る。図２，３に本発明の薄膜トランジスタによるデコー
ダ回路（６ビットの場合）を示す。６ビットデコーダ回
路の回路構成は、図８と同じ３ビットデコーダ回路ａ×
３ビットデコーダ回路ｂ構成であり、３ビットデコーダ
回路ａ、ｂとも、プルアップ抵抗とＮｃｈ薄膜トランジ
スタによるスイッチング素子で形成されている。図２は
図８における３ビットデコーダ回路ｂを、図３は図８に
おける３ビットデコーダ回路ａを示している。この構成
により、プルアップ抵抗からグランドラインまで、シリ
ーズに接続された３つのスイッチング素子がすべてＯＮ
になっているパスだけ、Ｌｏｗレベルの信号が出力さ
れ、その他のパスはプルアップ抵抗を通して、Ｈｉｇｈ
レベルの信号が出力される。この構成では、１４個のト
ランジスタ素子で構成される３ビットデコーダ回路が９
個必要なので、６ビットデコーダ回路全体では、わずか
１２６個（＝１４×９）のトランジスタ素子で実現でき
る。
スタ素子数を更に減少させる構成を提供するものであ
る。図２，３に本発明の薄膜トランジスタによるデコー
ダ回路（６ビットの場合）を示す。６ビットデコーダ回
路の回路構成は、図８と同じ３ビットデコーダ回路ａ×
３ビットデコーダ回路ｂ構成であり、３ビットデコーダ
回路ａ、ｂとも、プルアップ抵抗とＮｃｈ薄膜トランジ
スタによるスイッチング素子で形成されている。図２は
図８における３ビットデコーダ回路ｂを、図３は図８に
おける３ビットデコーダ回路ａを示している。この構成
により、プルアップ抵抗からグランドラインまで、シリ
ーズに接続された３つのスイッチング素子がすべてＯＮ
になっているパスだけ、Ｌｏｗレベルの信号が出力さ
れ、その他のパスはプルアップ抵抗を通して、Ｈｉｇｈ
レベルの信号が出力される。この構成では、１４個のト
ランジスタ素子で構成される３ビットデコーダ回路が９
個必要なので、６ビットデコーダ回路全体では、わずか
１２６個（＝１４×９）のトランジスタ素子で実現でき
る。
【００２３】以上の説明は、６ビットデコーダ回路の場
合であり、実際には８ビット程度のデコーダ回路が必要
であって、本発明のデコーダ回路による効果は更に大き
くなり、特にサブミクロン加工が不可能な薄膜トランジ
スタによる内蔵型液晶駆動回路では、大いにその威力を
発揮するものである。
合であり、実際には８ビット程度のデコーダ回路が必要
であって、本発明のデコーダ回路による効果は更に大き
くなり、特にサブミクロン加工が不可能な薄膜トランジ
スタによる内蔵型液晶駆動回路では、大いにその威力を
発揮するものである。
【００２４】（実施の形態３）本発明の実施の形態３で
は、デコーダ回路を形成するプルアップ抵抗について言
及する。本発明のデコーダ回路は、実施の形態２で説明
したように、電源電圧をプルアップ抵抗とシリーズに接
続されたスイッチング素子のＯＮ抵抗で抵抗分割した値
が出力される。従って、出力信号が十分Ｌｏｗレベルと
なるためには、プルアップ抵抗をスイッチング素子の直
列ＯＮ抵抗の４倍以上確保しておけばよい。例えば、ス
イッチング素子として、Ｎｃｈ薄膜トランジスタを用い
た場合、トランジスタのゲート幅／ゲート長＝１程度で
設計すると、１個当たりのスイッチング素子のＯＮ抵抗
は約５０ｋΩ程度であり、それがシリーズに３個接続さ
れるので（３ビットデコーダの場合）、直列ＯＮ抵抗は
１５０ｋΩ程度となり、プルアップ抵抗はその４倍の６
００ｋΩ程度とすればよい。
は、デコーダ回路を形成するプルアップ抵抗について言
及する。本発明のデコーダ回路は、実施の形態２で説明
したように、電源電圧をプルアップ抵抗とシリーズに接
続されたスイッチング素子のＯＮ抵抗で抵抗分割した値
が出力される。従って、出力信号が十分Ｌｏｗレベルと
なるためには、プルアップ抵抗をスイッチング素子の直
列ＯＮ抵抗の４倍以上確保しておけばよい。例えば、ス
イッチング素子として、Ｎｃｈ薄膜トランジスタを用い
た場合、トランジスタのゲート幅／ゲート長＝１程度で
設計すると、１個当たりのスイッチング素子のＯＮ抵抗
は約５０ｋΩ程度であり、それがシリーズに３個接続さ
れるので（３ビットデコーダの場合）、直列ＯＮ抵抗は
１５０ｋΩ程度となり、プルアップ抵抗はその４倍の６
００ｋΩ程度とすればよい。
【００２５】このような抵抗値の大きいプルアップ抵抗
は、Ｎｃｈ薄膜トランジスタのＬＤＤ部を構成するＮ−
抵抗を用いればよい。一般に、Ｎ−シート抵抗は１０ｋ
Ω／□〜５０ｋΩ／□程度あるので、例えば６００ｋΩ
のプルアップ抵抗を幅４μｍで作成した場合、長さは２
４０μｍ（１０ｋΩ／□の場合）〜４８μｍ（５０ｋΩ
／□の場合）で作成できる。Ｎ−シート抵抗は、装置の
性能等により比較的ばらつきが大きいが、プルアップ抵
抗をスイッチング素子の直列抵抗の４倍以上確保してお
けば、多少シート抵抗がばらついても、誤動作すること
はない。
は、Ｎｃｈ薄膜トランジスタのＬＤＤ部を構成するＮ−
抵抗を用いればよい。一般に、Ｎ−シート抵抗は１０ｋ
Ω／□〜５０ｋΩ／□程度あるので、例えば６００ｋΩ
のプルアップ抵抗を幅４μｍで作成した場合、長さは２
４０μｍ（１０ｋΩ／□の場合）〜４８μｍ（５０ｋΩ
／□の場合）で作成できる。Ｎ−シート抵抗は、装置の
性能等により比較的ばらつきが大きいが、プルアップ抵
抗をスイッチング素子の直列抵抗の４倍以上確保してお
けば、多少シート抵抗がばらついても、誤動作すること
はない。
【００２６】（実施の形態４）本発明の実施の形態４で
は、本発明のデコーダ回路による垂直走査回路を低温ポ
リシリコンによる薄膜トランジスタで内蔵して、パルス
幅変調（ＰＷＭ）によるディジタル駆動を実現したこと
について言及する。一般に、従来のアナログ駆動では、
携帯端末から出力されるディジタルの表示信号をＤ／Ａ
変換し、オペアンプを通して液晶パネルに供給する。Ｄ
／Ａ変換部とオペアンプは大きな消費電力を費やし、動
画表示で約３０ｍＷ程度（２〜３インチクラスの液晶パ
ネルの場合）の消費電力を費やしていた。それに対し
て、本発明の低温ポリシリコンによるデコーダ方式内蔵
型垂直走査回路のディジタル駆動では、Ｄ／Ａ変換部や
オペアンプが必要無いので、動画表示で約５ｍＷ程度の
消費電力であった。
は、本発明のデコーダ回路による垂直走査回路を低温ポ
リシリコンによる薄膜トランジスタで内蔵して、パルス
幅変調（ＰＷＭ）によるディジタル駆動を実現したこと
について言及する。一般に、従来のアナログ駆動では、
携帯端末から出力されるディジタルの表示信号をＤ／Ａ
変換し、オペアンプを通して液晶パネルに供給する。Ｄ
／Ａ変換部とオペアンプは大きな消費電力を費やし、動
画表示で約３０ｍＷ程度（２〜３インチクラスの液晶パ
ネルの場合）の消費電力を費やしていた。それに対し
て、本発明の低温ポリシリコンによるデコーダ方式内蔵
型垂直走査回路のディジタル駆動では、Ｄ／Ａ変換部や
オペアンプが必要無いので、動画表示で約５ｍＷ程度の
消費電力であった。
【００２７】
【発明の効果】以上のように、本発明の薄膜トランジス
タによるデコーダ回路の垂直走査回路を内蔵した液晶表
示装置によれば、低消費電力駆動が可能なパルス幅変調
（ＰＷＭ）等のディジタル駆動を、より少ないレイアウ
ト面積で実現することが可能となり、その実用的効果は
大きい。
タによるデコーダ回路の垂直走査回路を内蔵した液晶表
示装置によれば、低消費電力駆動が可能なパルス幅変調
（ＰＷＭ）等のディジタル駆動を、より少ないレイアウ
ト面積で実現することが可能となり、その実用的効果は
大きい。
【図１】本発明の第１の実施形態における垂直走査回路
の回路図
の回路図
【図２】本発明の第２の実施形態におけるデコーダ回路
ｂの回路図
ｂの回路図
【図３】本発明の第２の実施形態におけるデコーダ回路
ａの回路図
ａの回路図
【図４】薄膜トランジスタによる駆動回路内蔵方式アク
ティブマトリクス型液晶表示装置の一般的な構成図
ティブマトリクス型液晶表示装置の一般的な構成図
【図５】薄膜トランジスタによる垂直走査回路の一般的
な構成図
な構成図
【図６】６ビットデコーダ回路を示す図
【図７】６入力ＮＡＮＤを示す図
【図８】６ビットデコーダ回路を示す図
【図９】３ビットデコーダ回路を示す図
【図１０】３入力ＮＡＮＤを示す図
１ 水平走査回路 ２ 垂直走査回路 ３ 表示信号配線 ４ 走査信号配線 ５ 画像信号配線 ６ 表示信号配線用スイッチング素子 ７ 水平走査回路用クロック信号 ８ 水平走査回路用スタートパルス信号 ９ 垂直走査回路用クロック信号 １０ 垂直走査回路用スタートパルス信号 １１ 液晶素子 １２ 蓄積容量 １３ 画素電極 １４ 画素電極用スイッチング素子 １５ 対向電極 １６ 外部液晶コントローラ １７ ｎビットデコーダ回路 １８ レベルシフタ回路 １９ ディジタル信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南野 裕 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岡田 隆史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H093 NA16 NA44 NA56 NC09 NC21 NC22 NC34 NC35 ND39 ND49 NH18 5C006 AA15 BB16 BC03 BC20 BF26 BF34 BF46 EB05 FA43 FA47 5C080 AA10 BB05 DD25 DD26 EE29 JJ02 JJ03 JJ04
Claims (5)
- 【請求項１】絶縁基板上にマトリクス状に配置された複
数の表示信号配線と複数の走査信号配線と、前記各表示
信号配線と前記各走査信号配線の交点に対応して配置さ
れた複数の画素電極と、前記各画素電極に接続された複
数のスイッチング素子と、前記走査信号配線に信号を与
える垂直走査回路とを含むアクティブマトリクス型液晶
表示装置であって、前記垂直走査回路が外部液晶コント
ローラからのアドレス信号をデコードすることにより、
前記走査信号配線をランダム走査するデコーダ回路で構
成されることを特徴とするアクティブマトリクス型液晶
表示装置。 - 【請求項２】前記デコーダ回路が、プルアップ抵抗と複
数の薄膜トランジスタによるスイッチング素子で構成さ
れたことを特徴とする請求項１記載のアクティブマトリ
クス型液晶表示装置。 - 【請求項３】前記プルアップ抵抗の抵抗値が、前記スイ
ッチング素子の直列ＯＮ抵抗の４倍以上であることを特
徴とする請求項２記載のアクティブマトリクス型液晶表
示装置。 - 【請求項４】前記プルアップ抵抗が、Ｎチャンネル型薄
膜トランジスタのＬＤＤ部を構成するＮ−抵抗を利用し
て構成されたことを特徴とする請求項３記載のアクティ
ブマトリクス型液晶表示装置。 - 【請求項５】前記薄膜トランジスタが、低温ポリシリコ
ンによる薄膜トランジスタであることを特徴とする請求
項１記載のアクティブマトリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122689A JP2001305510A (ja) | 2000-04-24 | 2000-04-24 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122689A JP2001305510A (ja) | 2000-04-24 | 2000-04-24 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001305510A true JP2001305510A (ja) | 2001-10-31 |
Family
ID=18633136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000122689A Pending JP2001305510A (ja) | 2000-04-24 | 2000-04-24 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001305510A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009169384A (ja) * | 2008-01-17 | 2009-07-30 | Renei Kagi Kofun Yugenkoshi | フラットパネルディスプレイにおけるゲートドライバーの駆動装置 |
| CN101477778B (zh) * | 2008-01-03 | 2010-12-22 | 奕力科技股份有限公司 | 显示器驱动电路及其驱动方法 |
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-
2000
- 2000-04-24 JP JP2000122689A patent/JP2001305510A/ja active Pending
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