JP2007079398A - 回路装置 - Google Patents

Abstract

【課題】
複雑な組合せ論理回路を用いずに、ゲートラインを任意の走査順序で走査可能な回路装置を提供する。
【解決手段】
第１の回路部４で符号化アドレスデータＡ＜８：０＞を受け取り、第１のデコーダ４３で３個のサブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞の各々を復号化し、復号化された３個のサブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞を用いて、ゲート信号Ｓg(0)〜Ｓg(m-1)を生成する。
【選択図】 図３

Description

本発明は、複数の第１のラインのうちの選択されるべき第１のラインに選択データを供給し、残りの第１のラインに非選択データを供給する回路装置に関する。

本発明は、所定の信号を生成する信号生成装置にも関する。

行ラインの走査方法として順次走査法や、飛越し走査法が知られている。順次走査を行う回路の一例が、例えば特開２００４−２６４３６１に開示されている。この特開２００４−２６４３６１には、各アドレス電極に対応した組合せ論理回路を備えた装置が開示されており、各組合せ論理回路からアドレス信号が出力される。これらのアドレス信号をアドレス電極に供給することによって、アドレス電極を順次走査することができる。また、これらのアドレス信号を用いて、アドレス電極を飛越し走査することも可能である。
特開２００４−２６４３６１

しかし、上記の組合せ論理回路は構成が複雑であるという欠点がある。

また、どのアドレス信号も同じタイミングでアドレス電極に供給することができるようにするために、アドレス信号をアドレス電極に供給するタイミングを制御する制御信号が必要な場合がある。近年、ガラス基板上にＴＦＴを形成する技術が発達し、種々の回路がガラス基板上に形成されるようになっており、上記の制御信号を生成する信号生成回路をガラス基板上に形成することも考えられている。この信号生成回路は、例えばバイナリカウンタを用いて構成することができる。

しかし、バイナリカウンタをガラス基板上に形成しようとすると、ＴＦＴを用いてバイナリカウンタを形成する必要がある。ＴＦＴは比較的スイッチング動作が遅いので、ＴＦＴを用いて動作周波数の高いバイナリカウンタを構成することは困難であるという欠点がある。

本発明は、上記事情に鑑み、上記の欠点の少なくともいずれかを解決する回路装置を提供することを目的とする。

本発明の回路装置は、複数のサブデータを有する符号化アドレスデータであって、複数の第１のラインのうち選択されるべき第１のラインを表す符号化アドレスデータを受け取り、上記選択されるべき第１のラインに選択データを供給し、残りの第１のラインに非選択データを供給する回路装置であって、上記回路装置は、上記複数のサブデータの各々を復号化し、復号化された複数のサブデータを用いて、上記選択データおよび上記非選択データを生成する。

本発明の回路装置は、符号化アドレスデータ自体ではなく、符号化アドレスデータの複数のサブデータを復号化し、この復号化された複数のサブデータを用いて選択データおよび非選択データを生成している。これによって、比較的簡素化された回路装置で、複数の第１のラインを最適な順序で走査することが可能となる。

また、本発明の信号生成装置は、第１のパルスに応答して、上記所定の信号の論理を第１の論理から第２の論理に変化させ、第２のパルスに応答して、上記所定の信号の論理を上記第２の論理から上記第１の論理に変化させている。

本発明の信号生成装置は、第１および第２のパルスに応答して、信号の論理を変化させている。斯かる第１および第２のパルスは、複雑な組合せ論理回路を用いなくても、例えば、縦続接続されたフリップフロップを用いて生成することができる。また、第１および第２のパルスに応答して信号の論理を変化させる手段も、複雑な組合せ論理回路を用いずに実現できる。したがって、本発明の信号生成装置は、簡単な回路構成で実現できる。信号生成装置を簡単な回路構成で実現できるので、信号生成装置の高速動作が実現でき、その結果、信号の立上りおよび立下りのタイミングを高精度に設定することが可能となる。

図１は、本発明による一実施例の表示装置１の概略ブロック図を示す。

表示装置１は、画素アレイ２およびゲートドライバ３を有する。画素アレイ２およびゲートドライバ３は、ガラス基板上に形成されている。画素アレイ２には、ｍ本のゲートラインＬＧ(0)〜ＬＧ(m-1)、およびｎ本のソースラインＬＳ(0)〜ＬＳ(n-1)が形成されている。表示装置１が有する他の構成要素は図示省略されている。本実施例はゲートドライバ３に特徴がある。このドライバ３は、比較的簡素化された回路構成を有しながら、ｍ本のゲートラインＬＧ(0)〜ＬＧ(m-1)を省電力に最適な順序で走査可能であるという特徴を有する。

以下に、ゲートドライバ３の構成について説明する。

ゲートドライバ３は、複数の符号化アドレスデータを有するアドレス信号Ｓａを受け取る。ゲートドライバ３は、受け取ったアドレス信号Ｓaに基づいてｍ本のゲートライン信号Ｓg(0)〜Ｓg(m-1)を生成し、このゲートライン信号Ｓg(0)〜Ｓg(m-1)を、それぞれゲートラインＬＧ(0)〜ＬＧ(m-1)に供給する。斯かるゲートライン信号Ｓg(0)〜Ｓg(m-1)がゲートラインＬＧ(0)〜ＬＧ(m-1)に供給されることにより、ゲートラインＬＧ(0)〜ＬＧ(m-1)は、最適な順序で走査される。この理由については、後述する。

ゲートドライバ３は第１の回路部４および第２の回路部５を有している。

図２は、図１に示す第１の回路部４のブロック図である。

第１の回路部４は、複数の符号化アドレスデータＡ＜ｋ：０＞を有するアドレス信号Ｓaを受け取る。符号化アドレスデータＡ＜ｋ：０＞は、ｍ本のゲートラインＬＧ(0)〜ＬＧ(m-1)のうちの選択されるべきゲートラインを表しており、以下の式（１）で表されるｋ+１ビットのアドレスデータである。

Ａ＜ｋ：０＞＝＜Ak,Ak-1,...,A1,A0＞ ・・・（１）

以下の説明では、ゲートラインの総数ｍは３２０本であるとして説明を続ける。ｍ＝３２０であるので、アドレスデータＡ＜ｋ：０＞は、３２０本のゲートラインＬＧ(0)〜ＬＧ(319)を表現できなければならない。アドレスデータＡ＜ｋ：０＞が３２０本のゲートラインＬＧ(0)〜ＬＧ(319)を表現できるように、アドレスデータＡ＜ｋ：０＞は、以下の式（２）に示される９ビットのバイナリデータである。

Ａ＜８：０＞＝＜A8,A7,A6,A5,A4、A3,A2,A1,A0＞ ・・・（２）

本実施例では、選択されるべきゲートラインがゲートラインＬＧ（0）の場合、アドレスデータＡ＜８：０＞は以下の式（３）で表される。

Ａ＜８：０＞＝＜0,0,0,0,0,0,0,0,0＞ ・・・（３）

アドレスデータＡ＜８：０＞を＜0,0,0,0,0,0,0,0,0＞から「１」づつ増やすと、アドレスデータＡ＜８：０＞が表すゲートラインはゲートラインＬＧ(0)、ＬＧ(1)、...ＬＧ（319）へと順に変化する。アドレスデータＡ＜８：０＞が選択されるべきゲートラインとしてゲートラインＬＧ（319）を表す場合、アドレスデータＡ＜８：０＞は以下式（４）で表される。

Ａ＜８：０＞＝＜1,0,0,1,1,1,1,1,1＞ ・・・（４）

第１の回路部４は斯かるアドレスデータＡ＜８：０＞をシリアルアドレスデータの形態で受け取り、このアドレスデータＡ＜８：０＞受け取るたびに、３種類のデータ群、即ち、オフセットデータ群Ｂ＜７：０＞、セグメントデータ群Ｃ＜７：０＞、およびバンクデータ群Ｄ＜４：０＞を生成する。斯かるデータ群を生成するために、第１の回路部４は、以下のように構成されている。

第１の回路部４は、第１のレベルシフタ４１、インターフェースロジック４２、第１のデコーダ４３、およびラインバッファ４４を有する。

第１のレベルシフタ４１は、複数のアドレスデータＡ＜８：０＞をシリアルアドレスデータの形態で受け取る。受け取られたシリアルアドレスデータＡ＜８：０＞は、第１のレベルシフタ４１によって電圧レベルがシフトされて、インターフェースロジック４２に供給される。尚、電圧レベルをシフトする必要が無ければ、第１のレベルシフタ４１は備えなくてもよい。

インターフェースロジック４２は、受け取ったシリアルアドレスデータＡ＜８：０＞をパラレルに変換し、このパラレル変換されたアドレスデータＡ＜８：０＞が第１のデコーダ４３に出力される。また、インターフェースロジック４２は、アドレスデータＡ＜８：０＞の反転アドレスデータ/Ａ＜８：０＞をパラレルデータの形態で出力する。反転アドレスデータ/Ａ＜８：０＞は、以下の式で表される。

/Ａ＜８：０＞＝＜/A8,/A7,/A6,/A5,/A4,/A3,/A2,/A1,/A0＞ ・・・（５）

従って、インターフェースロジック４２は、９ビットのデータ＜A8,A7...A1,A0＞と９ビットの反転データ＜/A8,/A7.../A1,/A0＞とを出力することに注意されたい。これらデータは、第１のデコーダ４３に供給される。

図３は、第１のデコーダ４３の詳細図である。

第１のデコーダ４３は、インターフェースロジック４２から出力されたアドレスデータＡ＜８：０＞と反転アドレスデータ/Ａ＜８：０＞とを用いて、オフセットデータ群Ｂ＜７：０＞、セグメントデータ群Ｃ＜７：０＞、およびバンクデータ群Ｄ＜４：０＞を生成する。これらデータ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞は、以下の式で表される。

Ｂ＜７：０＞＝＜Ｂ7,Ｂ6,Ｂ5,Ｂ4,Ｂ3,Ｂ2,Ｂ1,Ｂ0＞ ・・・（６）

Ｃ＜７：０＞＝＜Ｃ7,Ｃ6,Ｃ5,Ｃ4,Ｃ3,Ｃ2,Ｃ1,Ｃ0＞ ・・・（７）

Ｄ＜４：０＞＝＜Ｄ4,Ｄ3,Ｄ2,Ｄ1,Ｄ0＞ ・・・（８）

これらのデータ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞を生成するために、第１のデコーダ４３は、オフセットデコーダ４３１、セグメントデコーダ４３２、およびバンクデコーダ４３３を有する。

オフセットデコーダ４３１は、アドレスデータＡ＜８：０＞のうちの下位３ビットのサブデータＡ＜２：０＞＝＜A2,A1,A0＞を復号化し、復号化されたサブデータＡ＜２：０＞をオフセットデータ群Ｂ＜７：０＞として出力する。オフセットデコーダ４３１は、斯かるオフセットデータ群Ｂ＜７：０＞を出力するために、サブデータＡ＜２：０＞の他に、反転アドレスデータ/Ａ＜８：０＞の下位３ビットのサブデータ/Ａ＜２：０＞＝＜/A2,/A1,/A0＞を受け取る。オフセットデコーダ４３１は、これらサブデータＡ＜２：０＞および/Ａ＜２：０＞を用いて、オフセットデータ群Ｂ＜７：０＞を生成する。サブデータＡ＜２：０＞は、A2、A1、およびA0の各々が論理“１”であるか論理“０”であるかに依存して、８通りの状態＜0,0,0＞、＜0,0,1＞、＜0,1,0＞、＜0,1,1＞、＜1,0,0＞、＜1,0,1＞、＜1,1,0＞、＜1,1,1＞を取り得る。サブデータＡ＜２：０＞がこれら８通りの状態のうちのどの状態であるかに依存して、オフセットデータ群Ｂ＜７：０＞は以下のようなデータになる。

図４は、サブデータＡ＜２：０＞とオフセットデータ群Ｂ＜７：０＞との関係を示すテーブルである。

オフセットデータ群Ｂ＜７：０＞は、データB7〜B0のうちのいずれか１つのデータが論理“１”であり、残りの７つのデータが論理“０”となる。但し、論理“１”となるデータは、データB7〜B0のうちの特定のデータには限られないことに注意されたい。例えば、サブデータＡ＜２：０＞が状態＜0,0,0＞である場合、オフセットデコーダ４３１は、データB0のみが論理“１”になり、残りの７つのデータB7〜B1が論理“０”になるように、サブデータＡ＜２：０＞を復号化する。しかし、サブデータＡ＜２：０＞が状態＜1,1,1＞である場合、オフセットデコーダ４３１は、データB7のみが論理“１”になり、残りの７つのデータB6〜B0が論理“０”になるように、サブデータＡ＜２：０＞を復号化する。したがって、オフセットデコーダ４３１が３ビットのサブデータＡ＜２：０＞を復号化することによって、サブデータＡ＜２：０＞が取り得る８通りの状態を、オフセットデータ群Ｂ＜７：０＞で表すことができる。

次に、セグメントデコーダ４３２について説明する。

セグメントデコーダ４３２は、アドレスデータＡ＜８：０＞のうちの中間位３ビットのサブデータＡ＜５：３＞＝＜A5,A4,A3＞を復号化し、復号化されたサブデータＡ＜５：３＞をセグメントデータ群Ｃ＜７：０＞として出力する。セグメントデコーダ４３１は、斯かるセグメントデータ群Ｃ＜７：０＞を出力するために、サブデータＡ＜５：３＞の他に、反転アドレスデータ/Ａ＜８：０＞の中間位３ビットのサブデータ/Ａ＜５：３＞＝＜/A5,/A4,/A3＞を受け取る。セグメントデコーダ４３２は、これらサブデータＡ＜５：３＞および/Ａ＜５：３＞を用いて、セグメントデータ群Ｃ＜７：０＞を生成する。サブデータＡ＜５：３＞は、A5、A4、およびA3の各々が論理“１”であるか論理“０”であるか依存して、８通りの状態＜0,0,0＞、＜0,0,1＞、＜0,1,0＞、＜0,1,1＞、＜1,0,0＞、＜1,0,1＞、＜1,1,0＞、＜1,1,1＞を取り得る。セグメントデコーダ４３２に入力されたサブデータＡ＜５：３＞と、セグメントデコーダ４３２から出力されるセグメントデータ群Ｃ＜７：０＞との関係は、図４に示されるＡ＜２：０＞とＢ＜７：０＞との関係と同じである。

次に、バンクデコーダ４３３について説明する。

バンクデコーダ４３３は、アドレスデータＡ＜８：０＞のうちの上位３ビットのサブデータＡ＜８：６＞＝＜A8,A7,A6＞を復号化し、復号化されたサブデータＡ＜８：６＞をバンクデータ群Ｄ＜４：０＞として出力する。バンクデコーダ４３３は、斯かるバンクデータ群Ｄ＜４：０＞を出力するために、サブデータＡ＜８：６＞の他に、反転アドレスデータ/Ａ＜８：０＞の上位３ビットのサブデータ/Ａ＜８：６＞＝＜/A8,/A7,/A6＞を受け取る。ここで、サブデータＡ＜８：６＞の最大値は、＜1,1,1＞ではなく＜1,0,0＞であることに注意されたい（式（４）参照）。従って、サブデータＡ＜８：６＞が取り得る状態は＜0,0,0＞、＜0,0,1＞、＜0,1,0＞、＜0,1,1＞、＜1,0,0＞の５通りである。つまり、バンクデータ群Ｄ＜４：０＞は、５通りの状態＜0,0,0＞、＜0,0,1＞、＜0,1,0＞、＜0,1,1＞、＜1,0,0＞を表現できればよい。このような理由から、バンクデータ群Ｄ＜４：０＞は式（８）に示すように、５つのデータD4,D3,D2,D1,D0から構成されている。サブデータＡ＜８：６＞がこれら５通りの状態のうちのどの状態であるかに依存して、バンクデータ群Ｄ＜４：０＞は以下のようなデータになる。

図５は、サブデータＡ＜８：６＞とバンクデータ群Ｄ＜４：０＞との関係を示すテーブルである。

バンクデータ群Ｄ＜４：０＞は、データD4〜D0のうちのいずれか１つのデータが論理“１”であり、残りの４つのデータが論理“０”となる。但し、論理“１”となるデータは、データD7〜D0のうちの特定のデータには限られないことに注意されたい。例えば、サブデータＡ＜８：６＞が状態＜0,0,0＞である場合、バンクデコーダ４３３は、データD0のみが論理“１”になり、残りの４つのデータD4〜D1が論理“０”になるように、サブデータＡ＜８：６＞を復号化する。しかし、サブデータＡ＜８：６＞が状態＜1,0,0＞である場合、バンクデコーダ４３３は、データD4のみが論理“１”になり、残りの４つのデータD3〜D0が論理“０”になるように、サブデータＡ＜８：６＞を復号化する。したがって、バンクデコーダ４３３が３ビットのサブデータＡ＜８：６＞を復号化することによって、サブデータＡ＜８：６＞が取り得る５つの状態を、バンクデータ群Ｄ＜４：０＞で表すことができる。

上記のように、第１の回路部４は、アドレスデータＡ＜８：０＞を受け取ると、３つのデータ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞を生成する。第１の回路部４は、アドレスデータＡ＜８：０＞を受け取るたびに、３つのデータ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞を生成する。これら３つのデータ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞は、第１のラインバッファ４４（図２参照）を通じて、ライン群Ｌoff、Ｌseg、およびＬbankに供給される。オフセットライン群Ｌoffは８本のオフセットラインＬb7〜Ｌb0を有し、このオフセットラインＬb7〜Ｌb0は、それぞれデータ群Ｂ＜７：０＞のデータB7〜B0を受け取る。セグメントライン群Ｌsegは８本のセグメントラインＬc7〜Ｌc0を有し、このセグメントラインＬc7〜Ｌc0は、それぞれセグメントデータ群Ｃ＜７：０＞のデータC7〜C0を受け取る。バンクライン群Ｌbankは５本のバンクラインＬd4〜Ｌd0を有し、このバンクラインＬd4〜Ｌd0は、それぞれバンクデータ群Ｄ＜４：０＞のデータD4〜D0を受け取る。

従って、第１の回路部４は、各ライン群Ｌoff、Ｌseg、およびＬbankに、データ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞データを供給する。

要約すると、第１の回路部４は、アドレスデータＡ＜８：０＞を受け取る度に、以下の動作（１）、（２）、および（３）を行う。

（１）受け取ったアドレスデータＡ＜８：０＞のサブデータＡ＜２：０＞に基づいて、８本のオフセットラインＬb7〜Ｌb0のうちの1本のバンクラインに論理“１”のデータを供給し、残りの７本のバンクラインに論理“０”のデータを供給する。

（２）受け取ったアドレスデータＡ＜８：０＞のサブデータＡ＜５：３＞に基づいて、８本のセグメントラインＬc7〜Ｌc0のうちの1本のセグメントラインに論理“１”のデータを供給し、残りの７本のセグメントラインに論理“０”のデータを供給する。

（３）受け取ったアドレスデータＡ＜８：０＞のサブデータＡ＜８：６＞に基づいて、５本のオフセットラインＬd4〜Ｌd0のうちの1本のオフセットラインに論理“１”のデータを供給し、残りの４本のオフセットラインに論理“０”のデータを供給する。

データ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞は、それぞれライン群Ｌoff、Ｌseg、およびＬbankに供給され、次いで第２の回路部５に供給される（図１参照）。

第２の回路部５は、ライン群Ｌoff、Ｌseg、およびＬbankから３つのデータ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞を受け取り、これらのデータ群に基づいて、ゲートライン信号Ｓg(0)〜Ｓg(319)を生成する。これら３２０本のゲートライン信号Ｓg(0)〜Ｓg(319)により、３２０本のゲートラインＬＧ(0)〜ＬＧ(319)が走査される。第２の回路部５は、ゲートライン信号Ｓg(0)〜Ｓg(319)を生成するために、以下のように構成されている。

図６は、図１に示す第２の回路部５のブロック図である。

第２の回路部５は、第２のデコーダ５１を有している。この第２のデコーダ５１は、４０個のサブデコーダDec0〜Dec39を有している。これらサブデコーダDec0〜Dec39の各々は、ライン群Ｌoff、Ｌseg、およびＬbankに接続されている。

図７は、サブデコーダDec0と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続を具体的に示した図、図８は、サブデコーダDec39と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続を具体的に示した図である。

サブデコーダDec0およびDec39は、８個の三入力ＡＮＤ回路１００〜１０７のグループを有する。図７はサブデコーダDec0、図８はサブデコーダDec39を具体的に示しており、残りの３８個のサブデコーダDec1〜Dec38は具体的に示されていない。しかし、サブデコーダDec1〜Dec38の各々も、サブデコーダDec0およびDec39と同様に、８個の三入力ＡＮＤ回路１００〜１０７のグループを有していることに注意されたい。

８個の三入力ＡＮＤ回路１００〜１０７の各々は、３個の入力端子、即ち、第１の入力端子In1x、第２の入力端子In2x、および第３の入力端子In3x（ｘは０〜７の整数）を有する。例えば、三入力ＡＮＤ回路１００は、第１の入力端子In10、第２の入力端子In20、および第３の入力端子In30を有し、三入力ＡＮＤ回路１０７は、第１の入力端子In17、第２の入力端子In27、および第３の入力端子In37を有する。第１の入力端子In1xはバンクライン群Ｌbankに接続される入力端子であり、第２の入力端子In2xはセグメントライン群Ｌsegに接続される入力端子であり、第３の入力端子In3xはオフセットライン群Ｌoffに接続される入力端子である。

以下に、第２のデコーダ５１の４０個のサブデコーダDec0〜Dec39が、ライン群Ｌoff、Ｌseg、およびＬbankにどのように接続されているかについて、図７および図８とともに、図９〜図１３を参照しながら説明する。

図９〜図１３は、サブデコーダDec0〜Dec39と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を概略的に表すテーブルである。

図９には、サブデコーダDec0〜Dec7とライン群Ｌoff、Ｌseg、およびＬbankとの接続関係が概略的に示されている。図９のテーブルは、８個の行項目「Dec0」〜「Dec7」と、３つの列項目「第１の入力端子In10〜In17」、「第２の入力端子In20〜In27」、および「第３の入力端子In30〜In37」とを有している。

先ず、行項目「Dec0」を参照する。行項目「Dec0」と列項目「第１の入力端子In10〜In17」との交差セルには、「Ld0」と記載されている。これは、サブデコーダDec0に関して、８個の三入力ＡＮＤ回路１００〜１０７の第１の入力端子In10〜In17は、全てバンクラインＬd0に接続されていることを意味する。図７に示されたサブデコーダDec0を参照すると、８個の三入力ＡＮＤ回路１００〜１０７の第１の入力端子In10〜In17は、全てバンクラインＬd0に接続されており、他のバンクラインＬd1〜Ｌd4には接続されていないことが確認できる。

また、行項目「Dec0」と列項目「第２の入力端子In20〜In27」との交差セルには、「Lc0」と記載されている。これは、サブデコーダDec0に関して、８個の三入力ＡＮＤ回路１００〜１０７の第２の入力端子In20〜In27は、全てセグメントラインＬc0に接続されていることを意味する。図７を参照すると、８個の三入力ＡＮＤ回路１００〜１０７の第２の入力端子In20〜In27は、全てセグメントラインＬc0に接続されており、他のセグメントラインＬc1〜Ｌc7には接続されていないことが確認できる。

また、行項目「Dec0」と列項目「第３の入力端子In30〜In37」との交差セルには、「Lb0−Ｌb7」と記載されている。これは、サブデコーダDec0に関して、８個の三入力ＡＮＤ回路１００〜１０７の第３の入力端子In30〜In37は、互いに異なるオフセットラインＬb0〜Ｌb7に接続されていることを意味する。これは、図７を参照することにより確認できる。したがって、サブデコーダDec0の中の８個のＡＮＤ回路１００〜１０７は、同じバンクラインおよび同じセグメントラインに接続されているが、異なるオフセットラインに接続されていることがわかる。

ここで、第１の回路部４は、サブデータＡ＜２：０＞（図３参照）に基づいて、１本のオフセットラインに論理“１”のデータを供給し、残りの７本のオフセットラインに論理“０”のデータを供給することに再度注意されたい。例えば、第１の回路部４がオフセットラインＬb0に論理“１”のデータを供給する場合は、残りのオフセットラインＬb7〜Ｌb1に論理“０”のデータを供給するが、第１の回路部４がオフセットラインＬb7に論理“１”のデータを供給する場合は、残りのオフセットラインＬb6〜Ｌb0に論理“０”のデータを供給する。したがって、例えば、第１の回路部４が、バンクラインＬd0、セグメントラインＬc0、およびオフセットラインＬb0に論理“１”のデータを供給すると、サブデコーダDec0のＡＮＤ回路１００のみが論理“１”の出力データＤout0を出力し、残りのＡＮＤ回路１０１〜１０７は、論理“０”の出力データＤout1〜Ｄout7を出力する（図７参照）。しかし、第１の回路部４が、オフセットラインＬb0に代えてオフセットラインＬb7に論理“１”のデータを供給すると、サブデコーダDec0のＡＮＤ回路１０７のみが論理“１”の出力データＤout7を出力し、残りのＡＮＤ回路１００〜１０６は、論理“０”の出力データＤout0〜Ｄout6を出力する。

したがって、この場合、ＡＮＤ回路１００〜１０７のうちの１つのみが論理“１”の出力データを出力するのであり、２つ以上のＡＮＤ回路が同時に論理“１”の出力データを出力することはない。

次に、サブデコーダDec1と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係について説明する。

行項目「Dec1」を参照する。行項目「Dec1」と列項目「第１の入力端子In10〜In17」との交差セルには、「Ld0」と記載されている。これは、行項目「Dec0」の場合と同じである。したがって、サブデコーダDec1に関して、ＡＮＤ回路１００〜１０７の第１の入力端子In10〜In17は全てバンクラインＬd0に接続されている（図示せず）。また、行項目「Dec1」と列項目「第３の入力端子In30〜In37」との交差セルには、「Lb0−Ｌb7」と記載されている。これも、行項目「Dec0」の場合と同じである。したがって、サブデコーダDec1の第３の入力端子In30〜In37は異なるオフセットラインＬb0〜Ｌb7に接続されている（図示せず）。

しかし、行項目「Dec1」と列項目「第２の入力端子In20〜In27」との交差セルには、「Ｌc0」ではなく「Ｌc1」と記載されていることに注意されたい。これは、行項目「Dec0」の場合とは異なっている。したがって、サブデコーダDec1の第２の入力端子In20-In27は全てセグメントラインＬc1に接続されていることになる。

したがって、サブデコーダDec0とDec1とを比較すると１つの相違点が存在する。つまり、サブデコーダDec0の第２の入力端子In20〜In27が全てセグメントラインＬc0に接続されているのに対して、サブデコーダDec1の第２の入力端子In20〜In27が全てセグメントラインＬc1に接続されている。したがって、サブデコーダDec0とDec1とを合わせた１６個のＡＮＤ回路を比較すると、同じバンクライン、同じセグメントライン、および同じオフセットラインに接続された２つ以上のＡＮＤ回路は存在しないことがわかる。

この相違点を踏まえて、これらの１６個のＡＮＤ回路の動作について、以下に簡単に比較検討する。

例えば、サブデコーダDec0に属するいずれかのＡＮＤ回路が論理“１”の出力データを出力するには、当該ＡＮＤ回路の３つの入力端子の全てが論理“１”のデータを受け取らなければならない。これを実現するために必要な条件の一つは、第１の回路部４が、セグメントラインＬc0に論理“１”のデータを供給することである。しかし、セグメントラインＬc0に論理“１”のデータが供給される場合、セグメントラインＬc1には論理“０”のデータが供給される。サブデコーダDec1はセグメントラインＬc1に接続されているので、セグメントラインＬc1に論理“０”のデータが供給されると、サブデコーダDec1に属する全てのＡＮＤ回路は、第２の入力端子から論理“０”のデータを受け取る。したがって、サブデコーダDec1に属する全てのＡＮＤ回路は、論理“０”の出力データを出力する。

一方、サブデコーダDec1に属するいずれかのＡＮＤ回路が論理“１”の出力データを出力するには、当該ＡＮＤ回路の３つの入力端子の全てが論理“１”のデータを受け取らなければならない。これを実現するために必要な条件の一つは、第１の回路部４が、セグメントラインＬc1に論理“１”のデータを供給することである。しかし、セグメントラインＬc1に論理“１”のデータが供給される場合、セグメントラインＬc0には論理“０”のデータが供給される。セグメントラインＬc0に論理“０”のデータが供給されると、サブデコーダDec0に属する全てのＡＮＤ回路は、第２の入力端子から論理“０”のデータを受け取る。したがって、サブデコーダDec0に属する全てのＡＮＤ回路は、論理“０”の出力データを出力する。

この場合、これらの１６個のＡＮＤ回路を比較すると、３つの入力端子の全てに論理“１”のデータが供給されるＡＮＤ回路は、最大で１つしか存在しないことになる。したがって、これらの１６個のＡＮＤ回路のうちの２つ以上のＡＮＤ回路が同時に論理“１”の出力データを出力することはない。

次に、行項目「Dec2」〜「Dec7」を参照する。行項目「Dec2」〜「Dec7」と列項目「第１の入力端子In10〜In17」との交差セルには、「Ld0」と記載されており、行項目「Dec2」〜「Dec7」と列項目「第３の入力端子In30〜In37」との交差セルには、「Lb0-Ｌb7」と記載されている。これは、行項目「Dec0」の場合と同じである。しかし、行項目「Dec2」〜「Dec7」と列項目「第２の入力端子In20〜In27」との交差セルには、「Lc2」〜「Ｌc7」と記載されている。つまり、サブデコーダDec2〜Dec7は、それぞれ異なるセグメントラインＬc2〜Ｌc7に接続されている。サブデコーダDec0およびDec1は、それぞれ異なるセグメントラインＬc0およびＬc1に接続されているので、８個のサブデコーダDec0〜Dec7は、それぞれ異なるセグメントラインＬc0〜Ｌc7に接続されていることがわかる。したがって、サブデコーダDec0〜Dec7を合わせた６４個のＡＮＤ回路を比較すると、同じバンクライン、同じセグメントライン、および同じオフセットラインに接続された２つ以上のＡＮＤ回路は存在しないことがわかる。

したがって、これらの６４個のＡＮＤ回路のうちの２個以上のＡＮＤ回路が、同時に論理“１”の出力データを出力することはない。

次に、サブデコーダDec8〜Dec15と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を説明する。

図１０は、サブデコーダDec8〜Dec15と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を示すテーブルである。図１０の説明に当たっては、図９との相違点を中心に説明する。図９と図１０との相違点は、図９には列項目「第１の入力端子In10〜In17」のセルに「Ld0」と記載されているが、図１０には列項目「第１の入力端子In10〜In17」のセルに「Ld1」と記載されている点のみである。これは、サブデコーダDec0〜Dec7はバンクラインＬd0に接続されているのに対し、サブデコーダDec8〜Dec15はバンクラインＬd1に接続されていることを意味する。したがって、サブデコーダDec0〜Dec15を合わせた１２８個のＡＮＤ回路を比較すると、同じバンクライン、同じセグメントライン、および同じオフセットラインに接続された２つ以上のＡＮＤ回路は存在しないことがわかる。

したがって、これらの１２８個のＡＮＤ回路のうちの２個以上のＡＮＤ回路が、同時に論理“１”の出力データを出力することはない。

最後に、残りのサブデコーダDec16〜Dec39と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を説明する。これらの接続関係は、図１１〜図１３に示されている。

図１１は、サブデコーダDec16〜Dec23と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を示すテーブルである。図１２は、サブデコーダDec24〜Dec31と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を示すテーブルである。図１３は、サブデコーダDec32〜Dec39と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を示すテーブルである。図１１、図１２、および図１３の説明に当たっては、図９との相違点を中心に説明する。図９と、図１１、図１２、および図１３との相違点は、図９には列項目「第１の入力端子In10〜In17」のセルに「Ld0」と記載されているが、図１１、図１２、および図１３には列項目「第１の入力端子In10〜In17」のセルに「Ld2」、「Ｌd3」、および「Ｌd4」と記載されている点のみである。これは、サブデコーダDec0〜Dec7はバンクラインＬd0に接続されているのに対し、サブデコーダDec16〜Dec23、Dec24〜Dec31、Dec32〜Dec39は、それぞれ異なるバンクラインＬd2、Ｌd3、およびＬd4に接続されていることを意味する。したがって、サブデコーダDec0〜Dec39を合わせた３２０個のＡＮＤ回路を比較すると、同じバンクライン、同じセグメントライン、および同じオフセットラインに接続された２つ以上のＡＮＤ回路は存在しないことがわかる。

先に説明したように、第１の回路部４は、アドレスデータＡ＜８：０＞を受け取るたびに、1本のバンクライン、1本のセグメントライン、および1本のオフセットラインに論理“１”のデータを供給し、残りのラインには論理“０”のデータを供給する。したがって、第１の回路部４がアドレスデータＡ＜８：０＞を受け取るたびに、第２のデコーダ５１は、１つのＡＮＤ回路から論理“１”のデータを出力し、残りの３１９個のＡＮＤ回路から論理“０”のデータを出力することになる。第２のデコーダ５１から出力された３２０個のデータは、ゲートマスク５２に供給される（図１４参照）。

図１４は、第２のデコーダ５１とゲートマスク５２とを示す図である。

ゲートマスク５２は、第２のデコーダ５１から出力された３２０個のデータを互いに同期させて３２０個のゲートラインＬＧ(0)〜ＬＧ(319)に供給する目的で、備えられている。

このゲートマスク５２は、第２のデコーダ５１が有する３２０個のＡＮＤ回路に対応して、３２０個の二入力ＡＮＤ回路を有している。図１４には、第２のデコーダ５１のサブデコーダDec0の８個のＡＮＤ回路１００〜１０７に対応する８個の二入力ＡＮＤ回路２００〜２０７のみが示されている。

ゲートマスク５２の二入力ＡＮＤ回路２００〜２０７の一方の入力端子は、第２のデコーダ５１の三入力ＡＮＤ回路１００〜１０７に接続されている。また、ゲートマスク５２の二入力ＡＮＤ回路２００〜２０７の他方の入力端子は、１本のゲートイネーブルラインＬgeに接続されている。図示されていないが、ゲートマスク５２の他の二入力ＡＮＤ回路も、一方の入力端子は三入力ＡＮＤ回路に接続され、他方の入力端子は１本のゲートイネーブルラインＬgeに接続されている。このゲートイネーブルラインＬgeには、ゲートイネーブル信号Ｓgeが供給される。ゲートイネーブル信号Ｓgeが論理“０”であれば３２０個の二入力ＡＮＤ回路は全てローレベルのゲートライン信号Ｓgを出力するので、どのゲートラインも選択されない。しかし、ゲートイネーブル信号Ｓgeが論理“１”であれば、ゲートマスク５２は、第２のデコーダ５１から論理“１”のデータを受け取った二入力ＡＮＤ回路から、論理“１”のゲートライン信号を出力し、１本のゲートラインが選択されることになる。

したがって、ゲートマスク５２は、第２のデコーダ５１から出力された３２０個のデータを、互いに同期が取られたゲートライン信号Ｓg(0)〜Ｓg(319)として出力することができる。ゲートマスク５２から出力されたゲートライン信号Ｓg(0)〜Ｓg(319)は、第２のレベルシフタ５３（図６参照）によって電圧レベルがシフトされ、ゲートラインＬＧ(0)〜ＬＧ(319)に出力される。したがって、第１の回路部４が受け取ったアドレスデータＡ＜８：０＞が表す１本のゲートラインが選択される。尚、電圧レベルをシフトする必要が無ければ、第２のレベルシフタ５３は備えなくてもよい。

次に、第１の回路部４がアドレスデータＡ＜８：０＞を受け取ったときに、どのゲートラインが選択されるかについて具体的に説明する。この目的のため、例として、第１の回路部４がアドレスデータ＜0,0,0,0,0,0,0,0,0＞（式（３）参照）を受け取った場合、およびアドレスデータ＜1,0,0,1,1,1,1,1,1＞（式（４）参照）を受け取った場合に、どのゲートラインが選択されるかについて、具体的に説明する。

（１）第１の回路部４がアドレスデータ＜0,0,0,0,0,0,0,0,0＞を受け取った場合

アドレスデータ＜0,0,0,0,0,0,0,0,0＞は、選択すべきゲートラインとしてゲートラインＬＧ(0)を表すデータである。このアドレスデータは、A8〜A0の全てが論理“０”であるので、サブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞は、それぞれ以下の式（９）、式（１０）、および式（１１）で表される。

Ａ＜２：０＞＝＜A2,A1,A0＞＝＜0,0,0＞ ・・・（９）

Ａ＜５：３＞＝＜A5,A4,A3＞＝＜0,0,0＞ ・・・（１０）

Ａ＜８：６＞＝＜A8,A7,A6＞＝＜0,0,0＞ ・・・（１１）

これらサブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞は、それぞれオフセットデコーダ４３１、セグメントデコーダ４３２、およびバンクデコーダ４３３によって復号化される（図３参照）。以下に、オフセットデコーダ４３１、セグメントデコーダ４３２、およびバンクデコーダ４３３の復号化動作について順に説明する。

（１-１）オフセットデコーダ４３１の復号化動作について

オフセットデコーダ４３１は、サブデータＡ＜２：０＞を復号化してオフセットデータ群Ｂ＜７：０＞を出力する。サブデータＡ＜２：０＞は＜0,0,0＞であるので（式（９）参照）、オフセットデコーダ４３１は、図４に示されるテーブルに従って、以下の式（１２）で表されるオフセットデータ群Ｂ＜７：０＞を出力する。

Ｂ＜７：０＞＝＜Ｂ7,Ｂ6,Ｂ5,Ｂ4,Ｂ3,Ｂ2,Ｂ1,Ｂ0＞
＝＜0,0,0,0,0,0,0,1＞ ・・・（１２）

式（１２）のオフセットデータ群Ｂ＜７：０＞はオフセットライン群Ｌoffに供給されるので（図７参照）、オフセットラインＬboに論理“１”のデータが供給され、残りのオフセットラインＬb7〜Ｌb1に論理“０”のデータが供給される。

（１−２）セグメントデコーダ４３２の復号動作について

セグメントデコーダ４３２は、サブデータＡ＜５：３＞を復号化してセグメントデータ群Ｃ＜７：０＞を出力する。サブデータＡ＜５：３＞は＜0,0,0＞であるので（式（１０）参照）、セグメントデコーダ４３２は、以下の式（１３）で表されるセグメントデータ群Ｃ＜７：０＞を出力する。

Ｃ＜７：０＞＝＜Ｃ7,Ｃ6,Ｃ5,Ｃ4,Ｃ3,Ｃ2,Ｃ1,Ｃ0＞
＝＜0,0,0,0,0,0,0,1＞ ・・・（１３）

式（１３）のセグメントデータ群Ｃ＜７：０＞はセグメントライン群Ｌsegに供給されるので（図７参照）、セグメントラインＬc0に論理“１”のデータが供給され、残りのセグメントラインＬc7〜Ｌc1に論理“０”のデータが供給される。

（１−３）バンクデコーダ４３３の復号化動作について

バンクデコーダ４３３は、サブデータＡ＜８：６＞をバンクデータ群Ｄ＜４：０＞に復号化する。サブデータＡ＜８：６＞は＜0,0,0＞であるので（式（１１）参照）、バンクデコーダ４３３は、図５に示されるテーブルに従って、以下の式（１４）で表されるバンクデータ群Ｄ＜４：０＞を出力する。

Ｄ＜４：０＞＝＜Ｄ4,Ｄ3,Ｄ2,Ｄ1,Ｄ0＞
＝＜0,0,0,0,1＞ ・・・（１４）

式（１４）のバンクデータ群Ｄ＜４：０＞はバンクライン群Ｌbankに供給されるので（図７参照）、バンクラインＬd0に論理“１”のデータが供給され、残りのバンクラインＬd4〜Ｌd1に論理“０”のデータが供給される。

上記の（１−１）、（１−２）、および（１−３）の説明から、オフセットラインＬb0、セグメントラインＬc0、およびバンクラインＬd0にのみ論理“１”のデータが供給され、残りのラインには、全て論理“０”のデータが供給されることが分かる。したがって、第２のデコーダ５１のサブデコーダDec0（図７参照）に属するＡＮＤ回路１００のみが、３つの入力端子In10、In20、およびIn30の全てから論理“１”のデータを受け取る。この結果、サブデコーダDec0に属するＡＮＤ回路１００のみが論理“１”の出力データＤout0を出力し、残りの３１９個のＡＮＤ回路は、全て論理“０”の出力データを出力する。したがって３２０本のゲートライン信号Ｓg(0)〜Ｓg(319)のうち、ゲートライン信号Ｓg(0)のみが論理“１”となり、残りの３１９本のゲートライン信号Ｓg(1)〜Ｓg(319)は全て論理“０”となる。この結果、ゲートラインＬＧ(0)のみが選択され、残りのゲートラインＬＧ(1)〜ＬＧ(319)は選択されないことになる。

ここで、第１の回路部４が受け取ったアドレスデータＡ＜８：０＞は、＜0,0,0,0,0,0,0,0,0＞であるので、選択すべきゲートラインとしてゲートラインＬＧ(0)を表していることに再度注意されたい。したがって、第１の回路部４が、ゲートラインＬＧ(0)を表すアドレスデータＡ＜８：０＞を受け取った場合は、確かにゲートラインＬＧ(0)が選択されており、ゲートラインの選択が適切に行われたことが分かる。

（２）第１の回路部４がアドレスデータ＜1,0,0,1,1,1,1,1,1＞を受け取った場合

アドレスデータ＜1,0,0,1,1,1,1,1,1＞は、選択すべきゲートラインとしてゲートラインＬＧ(319)を表すデータである。このアドレスデータは、A7およびA6のみが論理“０”であるので、サブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞は、それぞれ以下の式（１５）、式（１６）、および式（１７）で表される。

Ａ＜２：０＞＝＜A2,A1,A0＞＝＜1,1,1＞ ・・・（１５）

Ａ＜５：３＞＝＜A5,A4,A3＞＝＜1,1,1＞ ・・・（１６）

Ａ＜８：６＞＝＜A8,A7,A6＞＝＜1,0,0＞ ・・・（１７）

これらサブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞は、それぞれオフセットデコーダ４３１、セグメントデコーダ４３２、およびバンクデコーダ４３３によって復号化される（図３参照）。以下に、オフセットデコーダ４３１、セグメントデコーダ４３２、およびバンクデコーダ４３３の復号化動作について順に説明する。

（２-１）オフセットデコーダ４３１の復号化動作について

サブデータＡ＜２：０＞は＜1,1,1＞であるので（式（１５）参照）、オフセットデコーダ４３１は、図４に示されるテーブルに従って、以下の式（１８）で表されるオフセットデータ群Ｂ＜７：０＞を出力する。

Ｂ＜７：０＞＝＜Ｂ7,Ｂ6,Ｂ5,Ｂ4,Ｂ3,Ｂ2,Ｂ1,Ｂ0＞
＝＜1,0,0,0,0,0,0,0＞ ・・・（１８）

式（１８）のオフセットデータ群Ｂ＜７：０＞はオフセットライン群Ｌoffに供給されるので（図８参照）、オフセットラインＬb7に論理“１”のデータが供給され、残りのオフセットラインＬb6〜Ｌb0に論理“０”のデータが供給される。

（２−２）セグメントデコーダ４３２の復号化動作について

サブデータＡ＜５：３＞は＜1,1,1＞であるので（式（１６）参照）、セグメントデコーダ４３２は、以下の式（１９）で表されるセグメントデータ群Ｃ＜７：０＞を出力する。

Ｃ＜７：０＞＝＜Ｃ7,Ｃ6,Ｃ5,Ｃ4,Ｃ3,Ｃ2,Ｃ1,Ｃ0＞
＝＜1,0,0,0,0,0,0,0＞ ・・・（１９）

式（１９）のセグメントデータ群Ｃ＜７：０＞はセグメントライン群Ｌsegに供給されるので（図８参照）、セグメントラインＬc7に論理“１”のデータが供給され、残りのセグメントラインＬc6〜Ｌc0に論理“０”のデータが供給される。

（２−３）バンクデコーダ４３３の復号化動作について

サブデータＡ＜８：６＞は＜1,0,0＞であるので（式（１７）参照）、バンクデコーダ４３３は、図５に示されるテーブルに従って、以下の式（２０）で表されるバンクデータ群Ｄ＜４：０＞を出力する。

Ｄ＜４：０＞＝＜Ｄ4,Ｄ3,Ｄ2,Ｄ1,Ｄ0＞
＝＜1,0,0,0,0＞ ・・・（２０）

式（２０）のバンクデータ群Ｄ＜４：０＞はバンクライン群Ｌbankに供給されるので（図８参照）、バンクラインＬd4に論理“１”のデータが供給され、残りのバンクラインＬd3〜Ｌd0に論理“０”のデータが供給される。

上記の（２−１）、（２−２）、および（２−３）の説明から、オフセットラインＬb7、セグメントラインＬc7、およびバンクラインＬd4にのみ論理“１”のデータが供給され、残りのラインには、全て論理“０”のデータが供給されることが分かる。したがって、第２のデコーダ５１（図８参照）のサブデコーダDec39に属するＡＮＤ回路１０７のみが、３つの入力端子In17、In27、およびIn37の全てから論理“１”のデータを受け取る。この結果、サブデコーダDec39に属するＡＮＤ回路１０７のみが論理“１”の出力データＤout７を出力し、残りの３１９個のＡＮＤ回路は、全て論理“０”の出力データを出力する。したがって３２０本のゲートライン信号Ｓg(0)〜Ｓg(319)のうち、ゲートライン信号Ｓg(319)のみが論理“１”となり、残りの３１９本のゲートライン信号Ｓg(0)〜Ｓg(318)は全て論理“０”となる。この結果、ゲートラインＬＧ(319)のみが選択され、残りのゲートラインＬＧ(0)〜ＬＧ(318)は選択されないことになる。

ここで、第１の回路部４が受け取ったアドレスデータＡ＜８：０＞は、＜1,0,0,1,1,1,1,1,1＞であるので、選択すべきゲートラインとしてゲートラインＬＧ(319)を表していることに再度注意されたい。したがって、第１の回路部４が、ゲートラインＬＧ(319)を表すアドレスデータＡ＜８：０＞を受け取った場合、確かにゲートラインＬＧ(319)が選択されており、ゲートラインの選択が適切に行われたことが分かる。

また、図１に示す表示装置１は、第１の回路部４がアドレスデータを受け取る順序に依存して、３２０本のゲートラインＬＧ(0)〜ＬＧ(319)を走査することに注意されたい。例えば、第１の回路部４が、アドレスデータ＜0,0,0,0,0,0,0,0,0＞を先に受け取り、次に、アドレスデータ＜1,0,0,1,1,1,1,1,1＞を受け取ると、ゲートラインＬＧ(0)が先に選択され、次にゲートラインＬＧ(319)が選択される。逆に、第１の回路部４が、アドレスデータ＜1,0,0,1,1,1,1,1,1＞を先に受け取り、次に、アドレスデータ＜0,0,0,0,0,0,0,0,0＞を受け取ると、ゲートラインＬＧ(319)が先に選択され、次にゲートラインＬＧ(0)が選択される。したがって、ゲートラインＬＧ(0)〜ＬＧ(319)を表す３２０個のアドレスデータＡ＜８：０＞をどのような順番で第１の回路部４に供給するかに依存して、ゲートラインの走査順序を任意に変えることができる。ゲートラインの走査順序を任意に変えることができるので、ゲートラインの走査順序を低消費電力に適した走査順序（例えば、飛越し走査）にすることができる。また、３２０本のゲートラインの全てを走査するのではなく、一部のゲートラインのみを走査することもできる。例えば、第１の回路部４に、ゲートラインＬＧ(101)〜ＬＧ(200)を表すアドレスデータＡ＜８：０＞を繰返し供給した場合、ゲートラインＬＧ(101)〜ＬＧ(200)のみを走査することができる。

また、図１に示す表示装置１は、アドレスデータＡ＜８：０＞自体を復号化するのではなく、アドレスデータＡ＜８：０＞の一部である３つのサブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞を復号化している。これら復号化された３つのサブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞は、それぞれデータ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞として第２の回路部５に供給される。表示装置１は、これらデータ群Ｂ＜７：０＞、Ｃ＜７：０＞、およびＤ＜４：０＞を第２の回路部５に供給するために、第１の回路部４と第２の回路部５との間に、２１本のライン（８本のオフセットラインＬb7〜Ｌb0、８本のセグメントラインＬc7〜Ｌc0、および５本のバンクラインＬd4〜Ｌd0）を備えている。ここで、図１に示す表示装置１が、アドレスデータＡ＜８：０＞自体を復号化すると仮定してみる。この場合、表示装置１は、第１の回路部４と第２の回路部５との間に、上記の２１本のラインよりも多い数のラインを備えなければならない。具体的には、アドレスデータＡ＜８：０＞が＜0,0,0,0,0,0,0,0,0＞〜＜1,0,0,1,1,1,1,1,1＞までの３２０通りの状態を取り得るので、表示装置１は、上記の２１本のラインに代えて、３２０本のラインを備える必要がある。このためには、表示装置１に、３２０本のラインを設けるための領域を確保しなければならず、表示装置１の小型化を図ることが困難である。

これとは対照的に、本実施例では、アドレスデータＡ＜８：０＞の一部である３つのサブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞を復号化しているので、第１の回路部４と第２の回路部５との間に必要なラインは２１本で済む。したがって、表示装置１の小型化を図ることができる。

また、図１に示す表示装置１では、第２のデコーダ５１が有する３２０個のＡＮＤ回路は、３つのライン群Ｌoff、Ｌseg、およびＬbankの各々から１つのデータを受け取るだけでよい。したがって、３つのライン群Ｌoff、Ｌseg、およびＬbankと第２のデコーダ５１との間のインターフェースの簡略化が図られている。

また、図１に示す表示装置１は、３個のサブデータＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜８：６＞を復号化している。しかし、復号化されるサブデータの数は、３個に限定されるものではなく、２個でもよく、又は４個以上であってもよい。例えば、４個のサブデータＡ＜２：０＞、Ａ＜４：３＞、Ａ＜６：５＞、およびＡ＜８：７＞の各々を復号化してもよい。この場合、図１に示す表示装置１は、第１のデコーダ部４３に、４つのデコーダを備え、第１の回路部４と第２の回路部５との間に４つのライン群を備え、第２のデコーダ部５１に、四入力ＡＮＤ回路を備えればよい。

また、本実施例では、第１の回路部４が受け取るアドレスデータは９ビットのデータであるが、第１の回路部４が受け取るアドレスデータは９ビットに限定されるものではない。例えば、第１の回路部４を、１０ビットのアドレスデータＡ＜９：０＞を受け取るように構成することができる。この場合、第１のデコーダ４３を、例えば、３つのサブデーダＡ＜２：０＞、Ａ＜５：３＞、およびＡ＜９：６＞の各々を復号化するように構成できる。

尚、本実施例では、図１４を参照しながら説明したように、ゲートイネーブルラインＬgeにゲートイネーブル信号Ｓgeを供給することによって、第２のデコーダ５１から出力された３２０個のデータを互いに同期させてゲートラインに供給している。以下に、ゲートイネーブル信号Ｓgeの一例について説明する。

図１５は、ゲートイネーブル信号Ｓgeの一例を示す図である。

図１５は、クロック信号ＣＬＫとゲートイネーブル信号Ｓgeとを示す。ゲートイネーブル信号Ｓgeは、クロック信号ＣＬＫのパルスP0〜P1の期間の間、論理“０”を維持するが、パルスP2の立上りエッジに同期して論理“０”から論理“１”に変化する。ゲートイネーブル信号Ｓgeは、パルスP2〜P5の期間の間、論理“１”を維持し、パルスP6の立上りエッジに同期して論理“０”から論理“１”に変化し、パルスP6〜P7の間、再び論理“０”を維持する。ゲートイネーブル信号Ｓgeは、論理“０”→“１”→“０”と変化するサイクルを有する。ゲートイネーブル信号Ｓgeは、このサイクルが連続的に繰り返される信号である。

第２のデコーダ５１（図１４参照）は、クロック信号ＣＬＫのパルスP2が立ち上がる前に、３２０個のデータを出力する。パルスP2が立ち上がる前は、ゲートイネーブル信号Ｓgeは論理“０”であるので、ゲートマスク５２（図１４参照）が出力する３２０個のゲートライン信号Ｓg(0)〜Ｓg(319)は、全て論理“０”である。しかし、パルスP2〜P5の期間の間、ゲートイネーブル信号Ｓgeは論理“１”であるので、ゲートマスク５２は、１個の二入力ＡＮＤ回路から論理“１”のゲートライン信号を出力し、残りの３１９個の二入力ＡＮＤ回路から論理“０”のゲートライン信号を出力する。したがって、このパルスP2〜P5の期間の間、１本のゲートラインが選択され、残りの３１９個のゲートラインは選択されない。パルスP6〜P7の期間の間、ゲートイネーブル信号Ｓgeは再び論理“０”になるので、ゲートマスク５２が出力する３２０個のゲートライン信号Ｓg(0)〜Ｓg(319)は、全て論理“０”になる。したがって、第１の回路部４がアドレスデータＡ＜８：０＞を受け取った後、パルスP2〜P5の期間の間に、１本のゲートラインが選択される。

尚、本実施例では、第２のデコーダ５１が出力する３２０個のデータのうち、1個のデータが論理“１”であり、残りの３１９個のデータが論理“０”である。しかし、これとは反対に、３２０個のデータのうち、1個のデータが論理“０”であり、残りの３１９個のデータが論理“１”であってもよい。この場合、ゲートマスク５２は、二入力ＡＮＤ回路の代わりに、二入力ＮＡＮＤ回路を備えることによって、1本の論理“１”のゲートライン信号を出力し、３１９本の論理“０”のゲートライン信号を出力することができる。

また、本実施例では、1本のゲートライン信号を論理“１”とし、残りの３１９本のゲートライン信号を論理“０”とすることによって、１本のゲートラインを選択している。しかし、これとは反対に、1本のゲートライン信号を論理“０”とし、残りの３１９本のゲートライン信号を論理“１”とすることによって、１本のゲートラインを選択してもよい。

図１５に示すゲートイネーブル信号Ｓgeは、例えば、バイナリカウンタを用いて生成することができる。また、バイナリカウンタの動作周波数を高くすればするほど、ゲートイネーブル信号Ｓgeの立上りおよび立下りのタイミングを高精度で設定することができる。バイナリカウンタの動作周波数を高くするには、バイナリカウンタに使用されるトランジスタは、スイッチング周波数の高いことが要求される。スイッチング周波数の高いトランジスタとして、例えばＭＯＳトランジスタがある。したがって、ＭＯＳトランジスタを用いてバイナリカウンタを構成すれば、バイナリカウンタの動作周波数を高くすることができるので、ゲートイネーブル信号Ｓgeの立上りおよび立下りのタイミングを高精度で設定することができる。尚、近年、ガラス基板上にＴＦＴを形成してＴＦＴアレイ基板を製造し、このＴＦＴアレイ基板を使用して表示パネルを製造することが行われている。この場合、ガラス基板上に、ＴＦＴを用いたバイナリカウンタを形成することも考えられる。しかし、バイナリカウンタは複雑な論理回路を必要とし、更に、ＴＦＴは、ＭＯＳトランジスタよりもスイッチング周波数が低いので、ＴＦＴを用いてバイナリカウンタを構成した場合、ゲートイネーブル信号Ｓgeの立上りおよび立下りのタイミングを高精度に設定することは困難である。一方で、ＴＦＴ等のスイッチング周波数が比較的低いトランジスタを用いて、ゲートイネーブル信号Ｓgeの立上りおよび立下りのタイミングを高精度に設定することが望まれている。そこで、本願発明者は、複雑な論理回路を使用することなく、ゲートイネーブル信号Ｓgeの立上りおよび立下りのタイミングを高精度に設定することができる方法を考えた。以下に、この方法について説明する。

図１６は、この方法を実現する一例の信号生成手段６の概略図である。

信号生成手段６は、ワンホットステートマシーン６１と、信号生成部６２とを有する。

図１７は、ワンホットステートマシーン６１を示す回路図である。

ワンホットステートマシーン６１は、縦続接続された８個のフリップフロップＦ０〜Ｆ７を有している。図１７には、８個のフリップフロップＦ０〜Ｆ７のうちの、５つのフリップフロップＦ０、Ｆ１、Ｆ２、Ｆ６、およびＦ７のみが示されている。各フリップフロップＦ０〜Ｆ７は、ステート信号state[x]と反転ステート信号/state[x]とを出力する（ｘは０〜７の整数）。例えば、フリップフロップＦ２は、ステート信号state[2]と、反転ステート信号/state[2]とを出力する。

図１８は、ワンホットステートマシーン６１のタイミングチャートを示す図である。

図１８には、クロック信号ＣＬＫ、セット信号ＳＥＴ、リセット信号ＲＳＴが示されている。更に、図１８には、ステート信号state[0]および反転ステート信号/state[0]、state[2]および/state[2]、並びにstate[6]および/state[6]が示されている。各フリップフロップＦ０〜Ｆ７が出力するステート信号state[0]〜state[7]が論理“１”のパルスを有する期間を、ステート期間０〜７とする。これらステート期間０〜７は、図１８の最上部に示されている。例えば、ステート期間０、２、６の間、ステート信号state[0]、state[2]、state[6]は、論理“１”である。

また、反転ステート信号/state[6]の下には、図１５に示されているゲートイネーブル信号Ｓgeが示されている。このゲートイネーブル信号Ｓgeは、各フリップフロップＦ０〜Ｆ７が出力するどのステート信号state[0]〜state[7]およびどの反転ステート信号/state[0]〜/state[7]にも一致していない。したがって、ステート信号state[0]〜state[7]自体、および反転ステート信号/state[0]〜/state[7]自体をゲートイネーブル信号Ｓgeとして使用することはできないことに注意されたい。そこで、信号生成手段６は、ゲートイネーブル信号Ｓgeを生成する目的で、信号生成部６２を備えている。

図１９は、信号生成部６２の一例を示す回路図である。

信号生成部６２は、サンプル回路部６２１とホールド回路部６２２とを有する。サンプル回路部６２１は、直列接続されたスイッチＳＷ１〜ＳＷ４を有する。スイッチＳＷ１およびＳＷ２はｐ型ＴＦＴであり、スイッチＳＷ３およびＳＷ４はｎ型ＴＦＴである。サンプル回路部６２１でサンプルされた電圧は、ホールド回路部６２２に出力される。

ホールド回路部６２２は、直列接続された２つのスイッチＳＷ５およびＳＷ６と、直列接続された４つのスイッチＳＷ７〜ＳＷ１０とを有する。スイッチＳＷ５、ＳＷ７、およびＳＷ８はｐ型ＴＦＴであり、スイッチＳＷ６、ＳＷ９、およびＳＷ１０はｎ型ＴＦＴである。

この信号生成部６２は、ステート信号state[2]および反転ステート信号/state[6]を受け取り、図１８に示すゲートイネーブル信号Ｓgeを出力する。以下に、信号生成部６２が斯かるゲートイネーブル信号Ｓgeを出力するときの動作について説明する。

ステート期間０およびステート期間１において（図１８参照）、ステート信号state[2]および反転ステート信号/state[6]は、それぞれ論理“０”および論理“１”であり、信号生成部６２が出力するゲートイネーブル信号Ｓgeは、論理“０”である。

ステート期間２の間、ステート信号state[2]は論理“１”であり、このステート期間２の間に、クロック信号ＣＬＫのパルスP2が立ち上がる。ゲートイネーブル信号Ｓgeは、パルスP2の立上りエッジに同期して、論理“０”から論理“１”に変化する。その後、ゲートイネーブル信号Ｓgeは論理“１”を保持する。

ステート期間６の間、反転ステート信号/state[6]は論理“０”であり、このステート期間６の間に、クロック信号ＣＬＫのパルスP6が立ち上がる。ゲートイネーブル信号Ｓgeは、パルスP6の立上りエッジに同期して、論理“１”から論理“０”に変化する。次いで、ステート期間７の間、ゲートイネーブル信号Ｓgeは論理“０”を保持する。

このようにして、ゲートイネーブル信号Ｓgeは、ステート期間０〜ステート期間７の間に、論理“０”→“１”→“０”と変化するサイクルを有する。ゲートイネーブル信号Ｓgeは、このサイクルが連続的に繰り返される信号である。このゲートイネーブル信号Ｓgeは、図１５に示すゲートイネーブル信号Ｓgeと同じであることがわかる。

したがって、信号生成手段６は、ワンホットステートマシーン６１および信号生成部６２を有することによって、バイナリカウンタを備えることなく、図１５に示すゲートイネーブル信号Ｓgeを生成することができる。

斯かる信号生成手段６は、複雑な回路構成を必要とするバイナリカウンタ等を用いなくても、縦続接続されたフリップフロップＦ０〜Ｆ７（図１７参照）と簡単な回路構成の信号生成部６２とを用いて、ゲートイネーブル信号Ｓgeを生成することができる。このように、信号生成手段６は、簡単な回路構成で実現できるので、信号生成手段６の高速動作が実現でき、その結果、ゲートイネーブル信号Ｓgeの立上りおよび立下りのタイミングを高精度に設定することが可能となる。

尚、図１８では、ゲートイネーブル信号Ｓgeが論理“１”である期間は、クロック信号ＣＬＫのパルスP2の立上りエッジから、パルスP6の立上りエッジまでの期間である。しかし、ゲートイネーブル信号Ｓgeが論理“１”である期間は、サンプル回路部６２１が受け取るステート信号および反転ステート信号を別の信号に変えることによって、変更できることに注意されたい。例えば、サンプル回路部６２１にステート信号state[2]の代わりにstate[1]を供給し、反転ステート信号/state[6]の代わりに/state[5]を供給すると、ゲートイネーブル信号Ｓgeが論理“１”である期間は、クロック信号ＣＬＫのパルスP1の立上りエッジから、パルスP5の立上りエッジまでの期間となる。したがって、ゲートイネーブル信号Ｓgeの論理“１”の期間を変更することができる。

また、信号生成部６２にステート信号state[2]および反転ステート信号/state[6]を供給するために、ワンホットステートマシーン６１が使用されている。しかし、信号生成部６２にステート信号state[2]および反転ステート信号/state[6]と同様の信号を供給することができるのであれば、ワンホットステートマシーン６１の代わりに別の回路装置を使用することができる。また、この実施例では、ゲートイネーブル信号Ｓgeを生成するために、図１９に示される信号生成部６２を使用している。しかし、ステート信号state[2]および反転ステート信号/state[6]に応答して、ゲートイネーブル信号Ｓgeを生成することができるのであれば、図１９に示される信号生成部６２以外の信号生成部を使用してもよい。

また、信号生成部６２は、ステート信号state[2]の論理“１”のパルスに応答してゲートイネーブル信号Ｓgeの論理を論理“０”から論理“１”に変化させ、反転ステート信号/state[6]の論理“０”のパルスに応答してゲートイネーブル信号Ｓgeの論理を論理“1”から論理“０”に変化させている。しかし、論理“０”のパルスに応答してゲートイネーブル信号Ｓgeの論理を論理“０”から論理“１”に変化させ、論理“１”のパルスに応答してゲートイネーブル信号Ｓgeの論理を論理“1”から論理“０”に変化させてもよい。

尚、図１９に示す信号生成部６２は、クロック信号ＣＬＫおよび反転クロック信号/ＣＬＫを用いてゲートイネーブル信号Ｓgeを生成している。しかし、クロック信号ＣＬＫおよび反転クロック信号/ＣＬＫを用いなくても、ゲートイネーブル信号を生成することができる。次に、クロック信号ＣＬＫおよび反転クロック信号/ＣＬＫを用いずにゲートイネーブル信号を生成する例について説明する。

図２０は、クロック信号ＣＬＫおよび反転クロック信号/ＣＬＫを使用せずに、ゲートイネーブル信号Ｓge’を生成する信号生成部６２’を示す回路図である。この信号生成部６２’が出力するゲートイネーブル信号Ｓge’は、図１８の最下段に示されている。図２０に示す信号生成部６２’の説明に当たっては、図１９に示す信号生成部６２との相違点を主に説明する。

図１９および図２０に示される２つの信号生成部６２および６２’は、以下に示す３つの構造上の相違点（Ａ）、（Ｂ）、および（Ｃ）を有する。

（Ａ）図１９に示す信号生成部６２のサンプル回路部６２１が、直列接続された４つのスイッチＳＷ１〜ＳＷ４を有しているのに対して、図２０に示す信号生成部６２’のサンプル回路部６２１’が、直列接続された２つのスイッチＳＷ１１およびＳＷ１２を有している点

（Ｂ）図１９に示す信号生成部６２のホールド回路部６２２が、直列接続された４つのスイッチＳＷ７〜ＳＷ１０を有しているのに対して、図２０に示す信号生成部６２’のホールド回路部６２２’が、直列接続された６つのスイッチＳＷ１５〜ＳＷ２０を有している点、および

（Ｃ）図１９に示す信号生成部６２のホールド回路部６２２が、スイッチＳＷ７からクロック信号ＣＬＫを受け取り、スイッチＳＷ１０から反転クロック信号/ＣＬＫを受け取るのに対して、図２０に示す信号生成部６２’のホールド回路部６２２’が、スイッチＳＷ１５およびＳＷ１６からそれぞれステート信号state[6]およびstate[2]を受け取り、スイッチＳＷ１９およびＳＷ２０からそれぞれ反転ステート信号/state[6]および/state[2]を受け取る点である。

また、図１９および図２０に示される２つの信号生成部６２および６２’は、以下に示す２つの動作上の相違点（Ｄ）および（Ｅ）を有する（図１８に示す２つのゲートイネーブル信号ＳgeおよびＳge’参照）。

（Ｄ）図１９に示す信号生成部６２が、パルスP2の立上りエッジに同期してゲートイネーブル信号Ｓgeの論理を論理“０”から論理“１”に変化させているのに対し、図２０に示す信号生成部６２’が、ステート信号state[2]の立上りエッジに同期してゲートイネーブル信号Ｓgeの論理を論理“０”から論理“１”に変化させている点、および

（Ｅ）図１９に示す信号生成部６２’が、パルスP6の立上りエッジに同期してゲートイネーブル信号Ｓgeの論理を論理“１”から論理“０”に変化させているのに対し、図２０に示す信号生成部６２’が、反転ステート信号/state[6]の立下りエッジに同期してゲートイネーブル信号Ｓge’の論理を論理“１”から論理“０”に変化させている点である。

２つのゲートイネーブル信号ＳgeおよびＳge’を比較すると、ゲートイネーブル信号Ｓge’はゲートイネーブル信号Ｓgeに対して半クロック進んでいるが、ゲートイネーブル信号Ｓgeとほぼ同様の信号であることが分かる。

本発明による一実施例の表示装置１の概略ブロック図を示す。 図１に示す第１の回路部４のブロック図である。 第１のデコーダ４３の詳細図である。 サブデータＡ＜２：０＞とオフセットデータ群Ｂ＜７：０＞との関係を示すテーブルである。 サブデータＡ＜８：６＞とバンクデータ群Ｄ＜４：０＞との関係を示すテーブルである。 図１に示す第２の回路部５のブロック図である。 サブデコーダDec0と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続を具体的に示した図である。 サブデコーダDec39と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続を具体的に示した図である。 サブデコーダDec0〜Dec7と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を概略的に表すテーブルである。 サブデコーダDec8〜Dec15と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を概略的に表すテーブルである。 サブデコーダDec16〜Dec23と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を概略的に表すテーブルである。 サブデコーダDec24〜Dec31と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を概略的に表すテーブルである。 サブデコーダDec32〜Dec39と、ライン群Ｌoff、Ｌseg、およびＬbankとの接続関係を概略的に表すテーブルである。 第２のデコーダ５１とゲートマスク５２とを示す図である。 ゲートイネーブル信号Ｓgeの一例を示す図である。 信号生成手段６の概略図である。 ワンホットステートマシーン６１を示す回路図である。 ワンホットステートマシーン６１のタイミングチャートを示す図である。 信号生成部６２の一例を示す回路図である。 信号生成部６２’を示す回路図である。

符号の説明

１ 表示装置
２ 画素アレイ
３ ゲートドライバ
４ 第１の回路部
５ 第２の回路部
６ 信号生成手段
４１、５３ レベルシフタ
４２ インターフェースロジック
４３、５１ デコーダ
４４ ラインバッファ
５２ ゲートマスク
６１ ワンホットステートマシーン
６２ 信号生成部
４３１ オフセットデコーダ
４３２ セグメントデコーダ
４３３ バンクデコーダ

Claims (10)

1. 複数のサブデータを有する符号化アドレスデータであって、複数の第１のラインのうち選択されるべき第１のラインを表す符号化アドレスデータを受け取り、前記選択されるべき第１のラインに選択データを供給し、残りの第１のラインに非選択データを供給する回路装置であって、
   前記回路装置は、前記複数のサブデータの各々を復号化し、復号化された複数のサブデータを用いて、前記選択データおよび前記非選択データを生成する、回路装置。
2. 前記回路装置は、
   前記復号化された複数のサブデータを複数のデータ群として出力する第１の回路部、および
   前記第１の回路部が出力した前記複数のデータ群を用いて、前記選択データおよび前記非選択データを生成する第２の回路部、
   を備えた、請求項１に記載の回路装置。
3. 前記複数のデータ群の各々は、１つ以上の第１の論理のデータと、１つの第２の論理のデータとを有する、請求項２に記載の回路装置。
4. 前記回路装置は複数のライン群を有し、
   前記複数のライン群の各々は、前記複数のデータ群のうちの対応するデータ群を、前記第２の回路部に伝送する、請求項３に記載の回路装置。
5. 前記複数のライン群の各々は、前記１つ以上の第１の論理のデータと前記１つの第２の論理のデータとを前記第２の回路部に伝送する複数の第２のラインを有する、請求項４に記載の回路装置。
6. 前記第１の回路部は、前記複数のサブデータのうちの対応するサブデータを復号化する第１の復号化手段を複数有する、請求項１〜５のうちのいずれか１項に記載の回路装置。
7. 前記第２の回路部は、前記複数のライン群に接続される第２の復号化手段を複数有し、
   前記複数の第２の復号化手段は、互いに異なる接続パターンで前記複数のライン群に接続されている、請求項６に記載の回路装置。
8. 第１のパルスに応答して、前記所定の信号の論理を第１の論理から第２の論理に変化させ、第２のパルスに応答して、前記所定の信号の論理を前記第２の論理から前記第１の論理に変化させる、信号生成装置。
9. 前記信号生成装置は、
   前記第１のパルスを出力する第１の出力手段、
   前記第２のパルスを出力する第２の出力手段、および
   前記第１のパルスに応答して、前記第１の論理から前記第２の論理に変化し、前記第２のパルスに応答して、前記第２の論理から前記第１の論理に変化する信号を生成する信号生成部、
   を有する、請求項８に記載の信号生成装置。
10. 前記信号生成装置は、ワンホットステートマシーンを有し、
    前記ワンホットステートマシーンが前記第１および第２のパルスを出力する、請求項９に記載の信号生成装置。