KR930003647B1 - 표시 구동 장치를 갖는 표시 시스템 - Google Patents

Abstract

내용 없음.

Description

표시 구동 장치를 갖는 표시 시스템

제 1 도는 종래의 액정 표시 장치를 구동하는 표시 구동 장치의 1예를 도시한 블럭도.

제 2 도는 액정 구동 장치에 적용한 본 발명의 제 1의 실시예를 도시한 블럭도.

제 3 도는 표시 장치의 동작에 사용된 클럭 신호와 화상 신호 테이타를 도시한 타이밍도.

제 4 도는 액정 구동 장치에 적용한 본 발명의 제 2 의 실시예를 도시한 블럭도.

제 5 도는 액정 구동 장치에 적용한 본 발명의 제 3의 실시예를 도시한 블럭도.

제 6 도는 제 5 도의 액정 구동 장치를 사용한 표시 장치의 1예를 도시한 블럭도.

제 7 도는 표시 동작의 1예를 도시한 타이밍도.

제 8 도는 마이크로 컴퓨터 시스템의 직렬 입출력 장치에 적용한 본 발명의 1실시예를 도시한 블럭도.

제 9 도는 스테이틱 플립 플롭의 논리 회로의 1예를 도시한 도면.

제10(a)도, 제10(b)도는 각각 클럭 인버터 및 인버터의 회로의 1예를 도시한 도면.

본 발명은 반도체 집적 회로 기술에 관한 것으로, 특히 직렬 커뮤니케이션 방법을 사용하는 데이타 처리 시스템에 있어서의 직렬 I/O 장치 및 액정 표시 장치(LCD)의 표시 구동 신호를 발생하는 표시 구동 장치에 이용해서 유효한 테이타 전송 기술에 관한 것이다.

도트 메트릭스 구조를 갖는 액정 표시 장치의 표시 패널상에 문자나 도형을 표시시키는 경우, 표시되어야 할 문자나 도형에 대응하는 화상 신호가 주사선 전극에 의해 설정된 선택 타이밍에 따라서 신호선 전극에 공급된다. 신호선 전극의 구동 신호를 발생하는 대표적인 액정 구동 장치 LSI가 제 1 도에 도시되어 있다. 예를들면, 1983년 3월에 히다찌사에서 발행된 "히다찌 MOS LSI 데이타 북 LCD 드라이버 LSI"의 34페이지를 참조하기 바란다.

제 1 도에 도시한 바와 같이, 액정 구동 장치 LSI에서는 리프레시 메모리에서 리드된 직렬 화상 신호 데이타Ds(문자패턴 등)가 클럭신호 CL2에 동기해서 내부의 시프트 레지스터 (1)로 공급되어 시프트되고, 시프트 레지스터(1)내의 데이타의 전체비트는 주사선 전극의 선택 타이밍에서 공급된 클럭 신호 CL1에 동기해서 래치 회로(2)에 동시에 래치된다. 따라서, 화상 신호 데이타의 직병렬 변환이 실행된다. 래치 회로(2)에 유지된 데이타에 따라서 LCD 구동회로(3)은 신호선 전극의 적당한 레벨의 구동신호를 형성하여 출력한다.

액정 구동 장치는 고정된 출력단자 수를 가지고 있으므로 하나의 액정 구동 장치의 출력단자의 수보다 많은 신호선 전극을 갖는 표시 패널을 구동시키기 위해서는 여러개의 액정 구동 장치를 종형 구조로 접속해야 한다.

그러나, 액정 구동 장치에서는, 데이타의 직병렬 변환이 시프트 레지스터를 사용해서 실행되므로 시프트 레지스터를 구성하는 모든 플립 플롭은 화상 신호 데이타를 입력할 때에 동시에 동작상태로 된다.

액정 구동 장치는 소비전력을 줄이기 위하여 CMOS단(상보형 MOSFET)으로 구성된다. 그러나, CMOS-LSI의 소비 전류가 동작 주파수에 따라 증가하므로, 액정 구동 장치 전체의 소비 전류는 표시 패널의 크기가 대형화될수록 증대하게 된다.

액정 표시 장치는 70Hz 이하의 주파수로 구동시키면 상업용 전원(60Hz)에 의해 구동되는 형광램프와 같은 종래의 조명장치 하에서는 플리커(flicker)가 생긴다. 액정 표시 장치의 표시 패널의 도트 구성이 크게되고 많은 액정 구동 장치가 직렬로 접속 되더라도, 액정 구동 장치를 적은 수의 구동 장치를 사용한 경우와 동일한 주파수의 클럭 신호(CL1, CL2)에 의해 구동시키면, 어떤 신호선 전극이 구동되는 주기가 길게 된다. 이것은 전체 표시 패널의 구동 주파수가 저하하는 것을 의미한다.

많은 수의 도트를 갖는 표시 패널에서는 구동 주파수가 70Hz이하로 되지 않도록 액정 구동 장치에 공급된 클럭 신호의 주파수를 높게 할 필요가 있다. 그 결과, 액정 구동 장치의 전류 소모는 증가한다. 이러한 것들은 종래의 액정 구동 장치가 갖는 결점들이다.

본 발명의 목적은 소비 전류가 적은 직병렬 변환 회로와 이 회로를 사용한 표시 구동 장치를 갖는 표시 시스템을 제공하는 것이다.

본 발명의 다른 목적은 소비 전류가 적고, 선명한 표시를 제공하기 위한 동작 기능을 갖는 표시 구동 장치를 구비한 표시 시스템을 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.

본원에서 개시되는 발명중 대표적인 것의 개요를 설명하면 다음과 같다.

즉, 외부에서 공급된 직렬 데이타 신호를 받아서 그 신호를 시프트하는 시프트 레지스터 대신에, 1비트 단위 또는 수비트 단위의 직렬 데이타 신호를 래치하는 여러개의 제 1 의 래치회로, 래치 타이밍을 나타내는 클럭신호를 카운트하는 카운터, 상기 카운터의 내용을 디코드해서 제 1 의 래치회로 중의 하나를 구동시키는 제어신호를 정형하는 디코더 회로를 마련한다.

본 발명의 상기 목적을 달성하기 위해, 제 1 의 래치 회로는 클럭신호에 동기해서 1비트 또는 수비트의 직렬 데이타를 래치하기 위해 하나씩 순차적으로 동작되고, 전체 비트의 데이타를 제 2 의 래치회로로 동시에 래치하기 위해 적당한 제어 신호를 형성하는 것에 의해 직병렬 변환시에 동작하는 게이트 회로의 수를 감소시킨다.

여러개의 표시 구동 장치는 외부에서 공급된 직렬 화상 신호 데이타와 클럭 신호를 받을 수 있도록 구성된다. 본 발명의 두번째 목적을 달성하기 위해, 제 1단의 표시구동 장치내의 카운터가 소정 계수값에 도달하였을 때 소정의 신호를 형성해서 다음 단의 표시 구동 장치에 제어 신호로서 공급하므로, 표시 구동 장치는 시분할적으로 동작시킨다.

제 2 도는 액정 표시 장치를 구동하는 액정 구동 장치에 적용한 본 발명의 1실시예를 도시한 것이다. 제 3 도는 액정 구동 장치를 동작시키기 위해 사용된 클럭신호와 화상 신호 데이타를 도시한 것이다. 이 실시예를 제 2 도 및 제 3 도에 따라서 설명한다.

제 2 도에서, 일점쇄신 A로 둘러싸인 회로 블럭은 공지의 CMOS 집적회로 제조기술에 의해서 단결정 실리콘 등과 같은 반도체 기판상에 형성되어 있다.

제 2 도의 액정 구동 장치는 상보형 MOSFET로 형성되고, 이것에 한정되는 것은 아니다. 액정 구동 장치는 주사선 전극과 신호선 전극으로 구성된 도트 매트릭스 구조의 액정 표시 패널의 신호선 전극을 구동한다. 이 구동 장치는 이 실시예에서 80개의 신호선 전극의 구동신호를 발생한다. 80개의 신호선 전극의 구동 신호를 주사선 전극 선택 타이밍으로 발생시키기 위해서 카운터(4), 디코더 회로(5), 래치 회로(6), 제 2 의래치회로(2) 및 구동 회로(3)이 마련되어 있다. 외부단자에서 공급된 직렬 화상 신호 데이타Ds와 동일한 주기의 클럭 신호 CL2는 카운터(4)에 공급되고, 이것에 의해 카운트된다. 그리고, 이것에 한정되는 것은 아니고, 이 실시예에서는 카운터 (4)가 래치호로(6)과 이 내의 비트수와 동일반 비트수 80까지 카운트업 할 수 있도록 구성된다. 즉, 카운트가 79에 도달하는 카운터는 0으로 돌아가서 클럭 신호 CL2를 카운트하는 것을 계속한다.

카운터 (4)는 예를들면 각각이 스테이틱형 플립 릎롭 회로로 구성되어 직렬로 접속된 여러개의 게이트 회로로 구성되어 있다.

카운터 (4)에서의 출력 신호는 각단의 게이트 회로의 출력점에서 인출되어 디코더 회로(5)에 공급된다.

디코더 회로 (5)는 여러개의 단위 디코더(게이트 회로), 즉 이 실시예에서는 80단위의 디코더로 구성되며, 이것은 카운터(4)에서 출력 신호를 받아서 디코드하고, 선택 신호 Ф1~Ф80을 형성한다. 특히 제한되지는 않지만, 이 실시예에서의 각 단위 디코더는 상보형 MOSFET로 구성된 스테이틱 NOR 게이트 회로로 형성되어 있다.

디코더 회로(5)에서 출력된 선택신호 Ф1~Ф80은 래치 회로(6)을 구성하는 각각의 게이트 회로에 공급된다. 래치 회로(6)은, 예를들면 각각이 상보형 MOSFET로 구성되는 스테이틱 플립 플롭으로 형성된 게이트 회로 G1~G80을 포함한다.

각각의 게이트 회로에는 대응하는 선택신호가 공급된다. 예를들면, 게이트회로 G1에는 선택신호 Ф1이 공급되고, 게이트 회로 G80에는 선택신호 Ф80이 공급된다. 게이트 회로의 입력동작은 공급된 선택신호에 의해 제어된다. 이것에 의해 선택 신호 Ф1~Ф80에 의해 지시된 게이트 회로는 래치 회로(6)의 게이트 회로 G1~G80중에서 선택되며, 선택된 게이트 회로내에 화상 신호 데이타 Ds가 입력되어 유지된다. 즉, 외부단자에서 공급된 직렬 화상 신호 데이타Ds가 각각의 게이트 회로 G1~G80에 공통으로 공급되지만, 화상 신호 데이타의 각 비트는 클럭 신호 CL2에 동기해서 출력된 선택신호 Ф1~Ф80에 의해 지시된 게이트 회로에 공급되어 유지된다.

카운터(4)가 클럭 신호 CL2를 카운트업하므로, 선택신호는 Ф1, Ф2. …, Ф80의 순서로 디코더 회로(5)에서 출력된다. 이 선택신호에 따라서 게이트 회로 G1~G80는 점차 순서로 래치 회로(6)의 한쪽 끝에서 다른쪽 끝을 향해서 순차적으로 데이타를 입력하도록 동작한다. 이것에 의해 80비트의 화상 신호 데이타 Ds가 래치 회로(6)내에 계속 인가되어 유지된다.

제 3 도에 도시한 예에서는 데이타 비트 Ds1이 게이트 회로 G1로 입력되어 그곳에 유지된고, 데이타 비트 Ds2가 게이트 회로 G2에 입력되어 그곳에 유지된다. 마찬가지로, 데이타 비트 Ds80은 게이트 회로 G80에 입력되어 그곳에 유지된다.

전체 80비트의 화상 신호 데이타 Ds가 래치회로(6)에 입력되었을 때, 클럭신호 CL1은 외부단자에서 제 2의 래치 회로(2)에 공급된다. 제 2의 래치회로(2)는 래치회로(6)과 마찬가지로 여러개의 게이트 회로, 즉 이 실시예에서는 80개의 게이트 회로 g1~g80으로 구성되어 있다. 각각의 게이트 회로 g1~g80은, 예를들면 대응하는 게이트 회로 G1~G80에서의 출력신호를 받는 플립 플롭으로 형성된다. 특히, 게이트 회로 G1에서의 출력신호는 게이트 회로 g1의 입력단자에 공급되며, 게이트 회로 G80에서의 출력신호는 게이트 회로 g80의 입력단자에 공급된다. 각각의 게이트 회로 g1~g80은 클럭 신호 CL1에 동기해서 그의 입력단자에 공급된 래치회로(6)에서의 대응하는 출력신호를 받아서 유지한다. 따라서, 래치회로(2)는 클럭 신호 CL1에 동시에 동기해서 래치 회로(6)내에 유지되며, 래치 회로(6)에서 출력되는 전체 80비트의 화상 신호 데이타를 받아서 유지한다. 이것에 의해 직렬 화상 신호 데이타는 병렬 신호로 변환된다.

구동 회로(3)은 적당한 타이밍 신호(도시하지 않음)에 따라 래치회로(2)내에 유지되고, 그로부터 출력된 화상 신호 데이타를 처리해서 대응하는 액정을 교류 구동하기 위한 멀티값 펄스로 각각 구성된는 구동신호 Y1~Y80을 형성한다. 전압 V1~V4는 멀티값 펄스를 발생하기 위해 사용되는 공급 전압이며, 외부에서 공급된다. 액정을 교류 구동하는 방법은 공지이므로 그 상세한 설명은 생략한다.

상술한 바와 같이, 이 실시예에서는 직렬 화상 신호 데이타 Ds와 동일한 주기의 클럭신호 CL2가 카운터(4)에 의해 카운트된다. 이 카운트는 디코더 회로(5)에 의해 디코드되며, 디코더 회로(5)의 출력신호(선택신호)에 의해 제 1 의 래치회로(6)의 단이 차례로 인에이블된다. 그래서, 제 1 도의 회로 구성과 비교해서 80비트 군의 직렬 화상 신호 데이타를 병렬신호로 변환할 때 동작되는 게이트 수는 대폭적으로 감소된다.

즉, 제 1 도에 도시한 회로 구성에 있어서 n비트의 직렬 신호를 병렬신호로 변환하기 위해서는 시프트 레지스터(1)을 구성하는 n단의 게이트 회로(플립 플롭)와 래치 회로(2)를 구성하는 n단의 게이트 회로(플립 플롭)를 동작시키는 것이 필요하다. 따라서, 래치회로(2)에 공급되는 클럭 신호 CL1(래치 클럭)의 주파수를 f라고 가정하면 시프트 레지스터(1)에 공급되는 클럭 신호 CL2(시프트 클럭)은 nf의 주파수를 가질 필요가 있다. 상보형 MOSFET로 구성된 스테이틱 CMOS 회로에서는 소비전류 소모가 동작 주파수에 비례한다.

액정 구동 장치의 소비 전류를 저감하기 위해, 각 게이트 회로가 제 1 도에 도시되어 있는 회로 형태를 갖는 스테이틱 CMOS 회로로 구성되어 있는 경우, 시프트 레지스터(1)의 소비 전류는 n개의 게이트 회로(스테이틱 CMOS 플립 플롭)가 nf의 주파수로 동작하므로, n×nf=n²f에 비례한다. 또한, 래치 회로(2)에서는 n개의 게이트 회로(스테이틱 CMOS 플립 플롭)가 주파수 f로 동작하므로 전류 소모는 n×f=nf에 비례한다.

시프트 레지시터(1)의 게이트 회로가 동작상태로 될 때 소비되는 전류가 래치회로(2)를 구성하는 게이트 회로의 동작에 의해 소모된 전류와 동일하다고 가정하면 전체 소비전류는 대략 이들의 소비 전류의 합계, 즉 n²f+nf=(n²+n)f에 비례할 것이다.

한편, 본 발명에 의하면 클럭신호 CL2는 2^m〉n을 만족하는 최소의 정수 m이 선택되면 0에서 (n-1)까지 카운트할 수 있고, 카운트(4)는 그 비트수로 구성된다. m비트 카운터(4)가 주파수 nf의 클럭 신호 CL2를 카운트할 때 소비되는 소비전류는 다음과 같다. 즉, 카운트(4)의 최하위 비트 부분에서의 소비전류는 nf에 비례하고, 다음 비트 부분에서의 소비전류는 nf/2에 비례하고, 그 다음 비트 부분에서의 전류소모는 nf/4에 비례한다. 이것에 의해, 소비전류는 1/2의 비율로 순차적으로 감소되므로, 최상위 비트의 소비전류는 nf/2^m에 비례한다. 따라서, 카운터의 전체 소비전류는 nf×(1+1/2+1/4+…+1/2^m)에 비례한다. 급수(1+1/2+1/4+…+1/2^m)의 합계는 2를 초과하지 않으므로 카운터(4)의 소비전류는 2nf에 비례한다 값보다 작다. 이 실시예에서는 디코더 회로(5)가 n비트 래치 회로를 구동시킬 때에 원래의 상태를 리세트하는 것을 포함하는 디코더 회로(5) n개의 게이트 회로(단위 디코더) 중의 2개만이 동시에 동작한다. 디코더 회로에서의 출력신호(선택신호)에 의해 래치회로(6) 내에서 동작하는 게이트 회로의 수는 하나이다. 따라서, 디코더 회로내의 2n개의 게이트 회로는 주파수 f로 동작하며, 래치회로(6)내의 n개의 게이트 회로는 주파수 f로 동작한다. 따라서, 디코더(5)의 소비전류는 2nf에 비례하고, 래치회로(6)의 소비전류는 nf에 비례한다. 클럭신호 CL1에 의해 동작되는 래치회로(2)는 제 1 도에서와 동일한 소비전류를 갖는다.

카운트(4)의 각각의 게이트 회로의 소비전류, 디코더 회로(5)의 각각의 게이트 회로의 소비전류 및 래치회로(6), (2)의 각각의 게이트 회로의 소비전류가 서로 같다고 가정하면, 즉 비트당 소비전류가 카운트(4), 디코더 회로(5) 및 래치 회로(6), (2)에 대하여 같다고 하면, 이 실시예의 소비전류는 대략 6nf=(2nf+2nf+nf+nf)에 비례한다.

제 1 도의 회로 구성의 게이트 회로의 소비전류가 실질적으로 이 실시예의 게이트 회로의 소비전류와 동일하고, 6이상의 비트가 있다고 하면 6nf＜(n²+n)f인 관계가 성립한다. 즉, 6 이상의 비트로 구성된 직렬 데이타를 병렬 데이타로 변환할 때, 이 실시예에서 동작하는 게이트 회로의 수는 제 1도의 게이트 회로의 수 이하인 6/(n+1)이고, 전체 소비전류도 감소한다. 예를 들면 이 실시예에서와 같이, n=80으로 한 경우 동작하는 게이트의 수는 대략 제 1도의 1/13로 되므로 실제적인 소비전류의 감소를 달성할 수 있다.

제 9 도는 래치 회로(2), (6) 및 카운트(4)를 구성하는 게이트 회로에 사용된 논리 회로의 1예를 도시한 도면이다. 동일 도면에서 CI1~CI4는 클럭 인버터이고, IV1 및 IV2는 인버터이다. 이들 인버터는 게이트 회로로서 사용된 스테이틱 플립 플롭을 구성한다.

이 플립 플롭은 제어 신호가 하이로 될 때 입력단자 D에 공급된 신호를 페치한다. 제어신호 Фⅰ가 하이로 될 때, 플립 플롭은 그 신호를 유지하고, 동시에 출력단자 Q가 통하여 그 신호를 출력한다. 제어 신호가 다시 하이로 되면 그 때에는 입력단자 D에 공급된 신호를 받아들인다. 이 때 앞서의 신호는 출력단자 Q에서 계속 출력된다.

따라서, 제어 신호가 하이가 될 때 클럭 인버터 CI1은 동작하고, 입력단자 D에 공급된 신호의 반전 신호가 인버터 IV1에 공급된다. 다음에, 제어 신호가 다시 하이가 되면 클럭 인버터 CI2, CI3는 동작한다. 이것에 의해 래치 회로는 인버터 IV1과 클럭 인버터 CI2에 의해 형성되며, 신호는 이 래치 회로에 유지된다. 유지된 신호는 출력단자 Q에서 클럭 인버터 CI3과 인버터 IV2를 통하여 출력한다. 그후, 제어 신호가 다시 하이로 되면 클럭 인버터 CI4는 동작한다. 이 동작에 의해서, 인버터 IV2와 클럭 인버터 CI4는 출력단자 Q에서 출력된 신호를 유지하는 래치 회로를 형성하므로, 신호가 계속해서 출력된다.

제어 신호 Фi 및 제어 신호는 서로에 대해서 위상이 반전되어 있다. 따라서, 클럭 인버터 CI1, CI4에 하이 레벨의 제어 신호가 부여되어 이들이 동작상태로 되면, 클럭 인버터 CI2, CI3에는 이들을 비동작 상태로 하는 로우 레벨의 제어 신호 Фⅰ가 부여된가. 마찬가지로, 클럭 인버터 CI2, CI3이 동작 상태일 때 클럭 인버터 CI1, CI4는 비동작 상태로 된다.

이 실시예에서는 특히 이것에 한정되는 것은 아니지만, 제10 (a)도 및 제10 (b)도에 각각 도시한 바와 같이 클럭 인버터 CIn 및 인버터 IVn 이 CMOS회로로 형성되어 있다.

로우 레벨 제어 신호(또는 Фⅰ)가 p채널 MOSFET QP1에 공급되고, 하이 레벨 제어 신호 Фⅰ(또는)가 n채널 MOSFET QN2에 공급될 때 제10 (a)도에 도시한 클럭 인버터가 동작 상태로 되므로, 클럭 인버터는 노드 N1에 공급된 신호에 따라서 노드 N2에 신호를 출력한다. 한편, 이 클럭 이너터는 하이 레벨 제어 신호(또는 Фⅰ)가 p채널 MOSFET QP1에 공급되고, 로우 레벨의 제어 신호 Фⅰ()가 p채널 MOSFET QN2에 공급될 때 비동작 상태로 된다. 예를들면, 클럭 인버터가 동작 상태일 때 그에 공급되는 신호가 변화하면 MOSFET QP1, QP2 및 QN1, QN2가 모두 일시적으로 ON 상태로 되므로 관통 전류, 분포 캐패시터 및 다음단의 입력 캐패시터로 구성되는 용량성 부하에 대한 충방전 전류가 클럭 인버터에 흐르게 된다. 마찬가지로, CMOS 인버터에서는 입력신호가 변화하면 인버터를 구성하는 MOSFET QP3, QN3가 일시적으로 ON상태로 되므로 관통 전류, 분포 캐패시터 및 다음 단의 입력 커패시터로 구성되는 용량성 부하에 대한 충방전 전류가 인버터에 흐르게 된다.

그러므로, 제 9 도에 도시한 플롭 플롭에서는 제어 신호가 하이로 되므로 신호가 입력될 때, 예를들면 클럭 인버터 CI1과 인버터 IV1으로의 입력신호가 변화해서 회로에 관통 전류가 흐르게 된다. 또한, 유지된 신호를 유지해서 출력하기 위해 제어 신호 Фⅰ가 하이로 되면 클럭 인버터 CI2, CI3와 인버터 IV2로의 입력 신호가 변화해서 이들 인버터에 관통전류가 흐르게 된다.

이 실시예에 있어서는, 동작하는 플립 플롭 게이트 회로의 수가 제 1 도의 회로 구성의 수보다 작다. 즉, 신호를 입력하여 유지하는 플립 플롭의 수가 감소한다. 이것은 플립 플롭의 클럭 인버터와 인버터의 관통 전류가 감소되므로 전체 소비전류가 감소되는 것을 의미한다. 예를들면, 플립 플롭으로 구성되는 래치 회로(6)에서는 선택 회로에서의 선택신호 (이 실시예에서는 선택회로가 디코더(5)와 카운터(4)로 구성되어 있다) 플립 플롭의 제어 신호로서 사용되는 것이 고려된다. 화상 신호 데이타는 입력 단자 D에 인가되고 출력단자 D에서의 신호는 래치 회로(2)에 공급된다. 즉, 예를들면 선택신호 Фⅰ가 제어신호로서 게이트 회로 G1의 플립 플롭에 공급된다. 따라서, 선택신호 Фⅰ의 반전 신호인 선택 신호가 플립 플롭에 공급된다.

게이트 회로 G1을 형성하는 플립 플롭은 선택 신호 Фⅰ이 디코더회로(5)로부터 출력될 때에만 동작한다. 즉, 그것은 화상신호 데이타 Ds를 페치하여 그 데이타를 유지한다. 그후, 플립플롭은 선택신호 Ф1이 다시 출력될 때까지 화상 신호 데이타 Ds를 유지한다. 데이타가 인버터 IV1,IV2와 클럭 인버터 CI2, CI3에 유지되고 있는 동안 입력 신호에 대응하는 MOSFET(QP3 또는 QN3과 QP2 또는 QN1)만이 ON상태로 유지되므로 플립 플롭에는 관통전류가 흐르지 않게 된다. 그 결과 전체 소비전류를 저감할 수 있다.

또한, 카운터(4)를 이들 플립 플롭으로 형성하면 여러개의 플립 플롭이 직렬로 접속된다. 또한, 래치 회로(2)를 이들 플립 플롭으로 형성하면 게이트 회로 Gn의 출력 단자에서 플립 플롭의 대응하는 입력단자 D에 신호가 공급되고, 출력 단자 Q로부터의 신호는 LCD 구동회로(3)에 공급된다. 이 제어 신호 CL1은 제어 신호 ø1로서 사용되며, 제어 신호 CL1의 반전된 제어신호 øi로서 사용된다.

상술한 설명에서 알 수 있는 바와 같이, 구동되는 액정 표시패널이 대형화되고, 그 신호선 전극의 수가 많게 되며, 화상 신호 데이타 Ds의 비트 수, 즉 래치 회로(2)의 비트 수가 증가함에 따라 이 실시예의 동작 게이트의 수의 감소와 소비전류의 감소는 현저하게 된다.

이 실시예에서는 카운터(4)가 하드웨어로 사전에 구성되므로 래치 회로(2) 및 (6)의 비트수와 같은 수까지 카운트업할 수 있지만, 카운터를 이와는 다르게 구성할 수도 있다. 예를들면, 외부에서 공급되는 클럭 신호 CL1은 카운터의 리세트 신호로서 사용할 수 있다. 이 경우 카운터는 클럭 신호 CL2를 0에서 (n-1)까지 카운트했을 때, 리세트 신호에 의해 리세트되어 다시 카운트를 개시하도록 구성되어 있다.

또, 상기 실시예에서는 표시 구동 회로를 래치 회로(2)와 구동회로로 구성하였지만, 이 구성에 한정되는 것은 아니다. 예를들면, 구동회로(3) 자체가 래치 기능을 갖고 마련될 수 있다.

다음에, 액정 구동 장치에 적용한 본 발명의 제 2 실시예를 제 4도에 따라서 설명한다. 이 실시예에서는 각각이 4비트 단위를 포함하는 20개의 단위 래치 회로(6a)가 제 1 의 래치 회로(6)을 구성한다.

제 1 의 래치 회로(6)내의 각각의 단위 래치 회로(6a)는 각각이 제 9도에 따라서 설명하는 CMOS 회로로 형성되는 4개의 스테이틱 플립 플롭으로 구성되어 있다. 이 4개의 스테이틱 플립 플롭은 다음에 기술하는 바와 같이, 디코더 회로(5)로부터 출력되는 선택 신호를 공통으로 받는다. 공통의 선택신호가 공급되었을 때, 4개의 플립 플롭은 시프트 레지스터(다음에 기술한다)에서의 신호를 페치하여 유지한다. 이 플립 플롭은 선택 신호가 다시 공급될 때까지 페치한 신호를 유지하여, 즉 유지상태로 된다.

이 실시예에서는 공통의 시프트 레지스터(7)이 다수의 단위 래치 회로(6a)에 대해서 마련되어 있다. 시프트 레지스터(7)은 예를들면, 제 9 도에 따라서 설명하는 4개의 스테이틱 플립 플롭으로 구성되어 잇다. 시프트 레지스터(7)은 클럭 신호 CL2에 의해 구동되어 일시에 화상 신호 데이타 Ds를 4비트씩 직렬로 페치하여 그들을 시프트한다. 시프트 레지스터(7)에서 병렬로 출력된 4개의 신호는 각각의 단위 래치 회로(6a1)~(6a20)에 공급된다. 즉, 시프트 레지스터(7)내의 데이타가 래치 회로(6)을 구성하는 단위 래치 회로(6a1)~(6a20)에 병렬로 전송된다.

동일 도면에서 (4)는 제 2 도의 실시예와 유사한 구성을 가지며 클럭 신호 CL2를 카운트하는 카운터이다. 제 1의 실시예와 같이 디코더 회로(5)는 80개의 다른 선택신호를 형성하지는 않지만, 카운터(4)의 각단의 적당한 신호를 디코드하는 것에 의해 클럭신호 CL2의 각각의 4개의 펄스에 대해서 선택신호 ø1~ø20를 형성하여 출력한다.

선택신호 ø1~ø20은 래치 회로(6)의 단위 래치 회로(6a1)~(6a20)으로 차례로 공급된다. 최초에 시프트 레지스터(7)에 입력된 4비트의 데이타는 선택 신호 ø1의 타이밍에 동기해서 제 1의 단위 래치 회로(6a1)에 래치되어 그곳에 유지된다. 시프트 레지스터(7)에 입력된 다음의 4비트의 데이타는 선택신호 ø2의 타이밍에 동기해서 제 2의 단위 래치 회로 (6a2)에 래치되어 그곳에서 유지된다.

80비트의 화상 신호 데이타 Ds가 4비트 데이타로 분할되어 각각의 4비트 데이타가 단위 래치 회로(6a1)~(6a20)중의 하나로 전송된 후, 클럭 신호 CL1이 제 2 의 래치 회로(2)에 인가되고, 제 1 의 래치 회로(6)에 유지된 80비트의 데이타가 제 2 의 래치 회로(2)에 동시에 전달된다. 이것에 의해, 직렬 화상 신호 Ds가 병렬 신호로 변환된다. 그후, 제 1 의 실시예와 마찬가지로 액정 표시 장치의 신호선이 구동 회로(3)의 동작에 의해 구동된다.

이 제 2 의 실시예에서는 시프트 레지스터(7)의 게이트 수가 증가하지만, 디코더 회로(5)의 게이트의 수는 제 1 의 실시예와 비교해서 80에서 20개로 감소한다. 따라서, 단위 래치 회로(6a1)~(6a20)을 동작시키는 선택 신호를 정형하는 카운터 회로 및 디코더 회로가 간단하게 되어 카운터 회로의 회로 설계가 용이하게 된다.

다음에, 액정 구동 장치에 적용한 본 발명의 제 3 실시예를 설명한다. 이 실시예에서는 큰 표시 패널을 사용하고 액정 표시 장치의 신호선 전극의 수가 액정 구동 장치의 구동신호 Y1~Y80의 출력 수보다 큰 상황에 대처하기 위하여 구동 신호의 수를 증가하도록 직렬로 접속되는 LSI 액정 구동 장치의 합리적인 동작을 확립하기 위하여 새로운 회로가 부가되어 있다.

이 실시예에서는 제 5 도에 도시한 바와 같이, 제 4 도의 실시예에서 시프트 레지스터(7)과 카운터(4)에 공급된 클럭신호가 AND 게이트 회로(8)에 공급되어 있다. 외부 단자에서 공급된 반전 제어신호와 제 3 의 래치 회로(9)의 출럭 신호 Q가 AND 게이트 회로(8)의 제어신호로서 사용된다. 제 3 의 래치 회로(9)는 플립 플롭으로 형성되어 있다.

이 래치 회로(9)는 클럭 신호 CL2를 카운트하는 카운터(4)에서 오버 플로우 신호 OVF를 받았을 때, 출력 신호 Q를 하이 레벨에서 로우 레벨로 한다. 래치 회로(9)의 출력 신호 Q는 외부 단자에서 출력된다. 여기서, 카운터 회로는 카운터(4)와 래치 회로(9)로 형성되어 있다. 외부 단자에서 공급된 클럭 신호 CL1은 카운터(4)와 래치 회로(9)의 클리어 단자 RL 및 래치 회로(2)의 클럭 단자 CLK에 공급된다.

이 실시예의 액정 구동 장치는 외부 단자가 래치 회로(9)의 리세트 상태에서 로우로 되엇을 때(그의 출력신호가 하이 레벨일 때), AND 게이트 회로(8)을 개방하여 시프트 레지스터(7)과 카운터(4)에 클럭신호 CL2를 공급한다. 제 4 도에 따라서 설명한 바와 같이 직렬 화상 신호 데이타 Ds는 클럭 신호 CL2의 타이밍에 동기해서 래치 회로(6)에 차례로 입력되어 유지된다. 80개의 클럭 신호 CL2가 공급되고, 80비트의 화상 신호 데이타가 입력되었을 때 카운터(4)가 오버 플로우를 일으켜서 래치 회로(9)의 출력신호(Q)가 로우로 되는 것에 의해 AND 게이트 회로(8)을 폐쇄한다. 따라서, 이후의 클럭신호 CL2가 발생하더라도 화상 신호 데이타가 래치 회로(6)에 유지된다.

주사선 전극이 전환되었을 때 클럭 신호 CL1이 발생하면, 래치 회로(6)의 내용이 제 2의 래치 회로에 전송되어 상기 받은 화상 신호 데이타에 따른 표시가 실행된다. 이 때, 카운터(4)와 래치 회로(9)가 클럭 신호 CL1에 의해 리세트되므로 AND 게이트 회로(8)은 다시 개방된다. 이것은 다음의 주사선 전극에 대응하는 화상 신호 데이타의 입력을 가능하게 한다.

제 6 도는 제 5 도에 도시한 여러개의 액정 구동 장치를 사용한 표시 장치의 1예의 블럭도를 도시한 것이다. 이 실시예의 표시 장치는 예를들면 가로방향으로 480개의 신호선 전극(480도트), 세로 방향으로 64개의 주사선 전극(64도트)를 갖는 대형의 액정 표시 패널 LCD를 사용한다. 이와 같은 표시 에리어의 확장에 대처하기 위하여 제 5도의 6개의 액정 구동 장치가 480개의 신호선 전극의 구동 신호를 형성하기 위해 사용된다. 이 경우에 제어 신호와를 제공하기 위해 6개의 액정 구동 장치 LSI1~LSI6이 종렬 형태로 접속되어 있다. 즉, 제 1단 액정 구동 장치 LSI1의 제어 신호 단자에는 회로의 접지 전위와 같은 로우 레벨이 정상적으로 공급된다. 그의 제어 신호 단자는 다음 단의 액정 구동 장치 LSI2의 제어 신호 단자에 접속되며 모든 제어 신호 단자와는 이와 같은 방법으로 차례로 접속되어 있다.

액정 구동 장치 LSI1~LSI6의 입력 데이타 단자 D, 클럭 단자 CL1과 CL2는 각각 공통으로 접속되어 있다. 상기 클럭 단자 CL1과 CL2에는 타이밍 발생 회로 TG에 의해서 형성된 클럭 신호가 공급된다. 특히 제한되지 않지만, 입력 데이타 단자 D에는 주사선 전극의 주사 타이밍에 따른 리프레시 메모리에서 직렬로 리드되는 화상 신호 데이타가 공급된다.

또한, 상기 액정 표시 패널 LCD의 주사선 전극은 특히 제한되지 않지만, 상기 타이밍 발생 회로 TG에서 공급된 클럭 신호 CL1에 따라서 주사선 전극에 대하 구동 신호를 형성하는 액정 구동 장치 RLSI에 의해서 구동된다.

다음에, 이 실시예의 표시 동작의 1예를 제 7도의 타이밍도에 따라서 설명한다.

클럭 신호 CL1에 의해서 전체 액정 구동 장치 LSI1~LSI6이 리세트 되었을 때, 각 구동 장치의 래치 회로(9)가 리세트되어 제어 신호 단자가 하이로 된다. 이것은 2단째 이 이후의 구동장치 LSI2~LSI6의 AND 게이트 회로(8)을 폐쇄하므로 이들 액정 구동 장채내의 시프트 레지스터(7)에는 클럭 신호 CL2가 공급되지 않는다. 한편, 제 1단의 액정 구동 장치 LSI가 그의 제어단자에 로우 레벨 신호로 유지되므로 그의 내부 AND 게이트 회로(8)이 개방되어 클럭 신호 CL2가 시프트 레지스터(7) 및 카운터(4)에 공급된다. 따라서, 최초의 80비트의 화상 신호 데이타는 구동 장치 LSI1내의 래치 회로(6)에 입력된다.

액정 구동 장치 LSI1에 있어서, 80비트의 화상 신호 데이타가 입력되었을 때 카운터(4)는 오버 플로우로 되어 래치 회로(9)의 출력 신호 Q가 로우로 된다. 이것은 한편으로 내부 AND 게이트 회로(8)을 폐쇄하여 시프트 레지스터(7)과 카운터(4)의 동작을 중지시켜서 제어 신호 단자에서의 로우 레벨 신호를 출력하여 다음의 구동 장치 LSI2의 제어 신호 단자를 로우로 한다.

그 결과, 구동 장치 LSI2 내의 AND 게이트 회로(8)이 개방되므로 클럭 신호 CL2가 시프트 레지스터(7)과 카운터(4)에 공급된다. 다음의 80비트의 화상 신호 데이타가 구동 장치 LSI2의 래치 회로(6)에 입력된다. 마찬가지로, 화상 신호 데이타는 80비트 데이타로 분할되고 각각의 80비트 데이타는 차례로 구동 장치 LSI3~LSI6에 입력된다.

이와 같이 해서 480비트의 화상 신호 데이타가 1주사선 전극의 표시기간 H내에 모두 입력된다. 제 1 의 래치 회로(6)의 내용은 전극 전환 타이밍에 발생된 클럭 신호 CL1에 따라 제 2 의 래치 회로(2)로 전송된다.

따라서, 래치 회로(2)로 전송된 화상 신호 데이타에 따라서 전환된 주사선 전극에 명암이 표시된다. 즉, 모든 액정 구동 장치 LSI1~LSI6에 공급된 화상 신호 데이타는 현재 표시중인 주사선 전극의 다음의 주사선 전극에 대응한다. 클럭 신호 CL1은 모든 액정 구동 장치 LSI1~LSI6의 카운터(4) 및 래치 회로(9)가 리세트되므로, 다음의 주사선 전극에 대응하는 화상 신호 데이타가 상술한 바와 마찬가지로 입력된다.

상술한 상기 3가지 실시예의 액정 구동 장치에서는 제1 및 제 2 의 래치회로(6) 및 (2)가 80비트로 구성되므로 출력할 수 있는 구동신호의 수는 80이다. 그러나, 각각의 래치 회로(6) 및 (2)를 2개의 회로로 분할하여 각각의 분할된 래치회로가 40비트를 갖고 적당한 제어신호에 의해 전환된 전환 회로를 마련하여 입력된 화상 신호 데이타를 하나의 래치 회로에 공급하는 것도 가능하다.

이들 실시예에서는, 본 발명을 액정 표시 장치를 구동하는 LSI 에 적용하였다. 발광 다이오드(LED)로 구성되는 표시 장치를 구동하는 바람직한 LSI를 회로의 주요부를 변경하는 일없이 구동 회로(3)의 구성을 변경하는 것에 의해 용이하게 형성할 수 있다.

또한, 제 1의 실시예의 주요부, 즉 직병렬 변환회로(카운터(4), 디코더 회로(5) 및 제 1의 래치 회로(6)으로 구성된다)는 제 8도에 도시한 바와 같이 직렬 커뮤니케이션 시스템을 이용하는 마이크로 컴퓨터 시스템의 직렬 입출력 장치와 같은 다른 장치의 주요부에도 적용할 수 있다. 이 경우에, 직렬 입출력 장치(11)의 카운터(4)는 분주기(12)에서 공급되는 샘플링 클럭 SCL을 카운트하며, 이 카운트는 디코더(5)에 의해 디코드되어 선택 신호 ø를 형성한다. 래치 회로(6)은 선택 신호에 의해 동작되어 전송된 직렬 데이타를 순차적으로 페치한다. 데이타 전송이 종료한 후에 마이크로 프로세서(10)에서 출력된 리드 신호 Pr에 의해서 래치 회로(6)에 유지된 데이타를 병렬로 버퍼 회로(13)으로 송출하고 내부 버스(14)상으로 송출한다.

종래 장치에 마련되어 있는 외부 장치에서 공급된 직렬 데이타 신호를 받았을 때 그 내용을 시프트하는 시프트 레지스터 대신에, 본 발명은 일시에 1비트 단위 또는 수비트 단위로 직렬 데이터 신호를 래치하는 여러개의 제 1의 래치 회로, 래치 타이밍을 나타내는 클럭신호를 카운트하는 카운터 및 카운터의 내용을 디코드하고, 이 카운터 내용에 따라서 제 1의 래치 회로 중의 하나를 동작시키는 제어 신호를 형성하는 디코더 회로를 사용한다. 제 1의 래치 회로는 1비트 또는 수비트의 직렬 데이타를 동시에 래치하는 클럭 신호의 타이밍에 동기해서 차례로 하나의 회로내에서 동작한다. 데이타가 제 1의 래치 회로 모두에 래치된 후, 데이타가 제 1의 래치회로에서 병렬로 출력된다. 이와 같은 구성에 의해, 직병렬 변환을 실행하는데 사용되는 제 1의 래치 회로는 필요할 때에만 디코더 회로에 의해 동작시킨다. 이것에 의해 직병렬 변환시에 동작하는 게이트 회로 수를 저감할 수 있다. 따라서, 직병렬 변환회로와 실질적으로 저감된 소비 전류 및 저소비 전력을 갖는 직병렬 변환 회로와 이것을 사용한 표시 구동 장치를 얻을 수가 있다.

카운터회로에는 카운터-오버 플로우 신호를 유지하여 이 신호를 외부 장치에 출력하는 래치 회로가 마련될 수도 있다. 이 구성은 이용가능한 구동 신호선의 수를 초과하는 확장된 표시 에리어를 갖는 표시 장치에 적용되었을 때 다음과 같은 이점을 갖는다. 직렬 화상 신호를 병렬 화상 신호로 변환하는 회로를 동작시키는 타이밍을 외부에서 제어할 수 있다. 각각의 직병렬 회로의 동작은 카운터-오버 플로우 신호에 의해 정지시킬 수 있으므로, 신호선을 구동하는 여러개의 직병렬 변환회로가 시분할적으로 차례로 동작된다. 이것에 의해 표시 구동 장치에 합리적인 표시 동작 기능을 부가하여 과도한 소비전류를 방지할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다. 예를들면, 구동 전극의 수를 필요에 따라서 여러 수로 변화시킬 수가 있다. 이 경우에 래치 회로의 비트수와 카운터의 카운트는 전극 수에 따라서 설정할 필요가 있다. 구동 회로는 독립된 반도체 집적회로로 구성할 수 있다. 또한 직렬 데이타를 입력하기 위한 타이밍을 나타내는 클럭 신호를 선택적으로 공급하는 회로도 여러가지로 변경할 수 있다. 래치 회로(2), (6) 및 카운터(4)를 구성하는 플립 플롭은 상술한 것에 한정되지 않고, 여러가지 다른 형태로 변경할 수 있다.

여러개의 신호선을 구동하는 여러개의 반도체 집적회로(액정구동장치)를 사용한 표시 장치에 있어서, 주사선 전극을 구동하는 장치는 그러한 여러개의 장치에 의해 대처할 수 있다. 타이밍 발생 회로 TG는 액정을 교류 구동하는 타이밍 신호를 형성하고, 신호선 전극의 구동 장치 및 주사선 전극의 구동하는 장치에 각각 타이밍 신호를 공급하도록 구성하여도 좋다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용 분야인 도트 매트릭스 구조의 표시 장치를 구동하는 표시 구동 장치에 적용하였지만, 이것에 한정되는 것은 아니고 공통 전극과 세그먼트 전극으로 되는 세그먼트 방식과 같은 표시 장치에도 적용할 수 있다. 또, 본 발명의 직병렬 변환이 필요한 데이타 처리 시스템에도 광범위하게 적용될 수 있다.

Claims (24)

1. 화상을 표시하는 표시장치(LCD), 상기 표시 장치에 결합된 여러개의 표시 구동 장치(LSI1~LSI6)을 갖는 표시 시스템으로서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각은 제 1의 클럭 신호를 받는 제 1의 클럭 입력 단자(CL2), 직렬 신호 데이타를 받는 데이타 입력 단자(Ds), 래치 기능을 갖는 여러개의 게이트 회로로 구성되고, 상기 제 1의 클럭 신호에 동기하고, 상기 데이타 입력 단자(Ds)에서 공급된 상기 직렬 신호 데이타를 상기 여러개의 게이트 회로에 순차적으로 시프트해서 폐치하는 시프트 레지스터(7), 상기 시프트 레지스터내의 상기 여러개의 게이트 회로의 수와 동일한 수로 됨과 동시에, 상기 시프트 레지스터(7)의 각 게이트 회로에 각각 결합된 여러개의 플립 플롭을 각각 포함하는 여러개의 단위 래치 회로(6a1…6a20), 상기 제 1의 클럭 신호를 계수하는 카운터(4), 상기 카운터(4)의 계수값을 디코드하고, 상기 여러개의 단위 래치 회로를 순차적으로 선택하기 위한 선택신호(ø1~ø20)을 상기 여러개의 단위 래치 회로에 공급하는 디코더 수단(5), 상기 여러개의 단위 래치 회로(6a1~6a20)의 출력 데이타의 전체 비트를 받아서 유지하고, 상기 여러개의 단위 래치 회로(6a1~6a20)의 출력 데이타를 화상 신호 데이타로서 상기 표시 장치(LCD)에 출력하는 구동수단(2,3), 상기 카운터(4)에서의 오버 플로우 신호(OVF)를 받아서 상기 카운터(4)가 오버 플로우한 것을 나타내는 출력신호를 형성하는 출력 래치 회로(9), 상기 카운터(4)에서의 오버 플로우 신호(OVF)에 따라서 제어신호를 외부로 출력하는 제어신호 출력단자, 제어신호 입력단자, 상기 제어신호 입력단자에서의 신호 또는 상기 출력 래치회로(9)의 상기 출력 신호에 응답해서 상기 카운터(4)로의 상기 제 1의 클럭 신호의 공급을 제어하는 제어수단(8)을 포함하고, 상기 시프트 레지스터에 입력된 데이타는 상기 선택 신호(ø1~ø20)에 의해서, 상기 여러개의 단위 래치 회로(6a1~6a20)에 순차적으로 유지되고, 상기 출력 래치 회로(9)의 상기 출력 신호는 상기 카운터(4)로의 상기 제 1 의 클럭 신호의 공급을 금지하도록 상기 제어수단(8)을 제어하고, 하나의 표시 구동 장치의 상기 제어신호 출력단자에서 출력되는 상기 제어 신호가 다음 단의 표시 구동 장치의 상기 제어 신호 입력단자에 공급되도록, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 상기 제어신호 출력단자및 상기 제어신호 입력단자는 종열적으로 접속되고, 하나의 표시 구동 장치의 상기 제어신호 출력단자에서 출력되는 상기 제어신호는 상기 다음 단의 표시 구동 장치내의 상기 카운터(4)에 대해서 상기 제 1의 클럭신호를 공급하도록, 상기 다음 단의 표시 구동 장치내의 상기 제어수단(8)을 제어하는 표시 시스템.
2. 특허청구의 범위 제 1항에 있어서, 상기 제어수단(8)은 상기 제 1 의 클럭 신호, 상기 출력 래치회로(9)의 상기 출력 신호 및 상기 제어신호 입력단자에서 공급되는 신호의 반전신호를 받는 AND 게이트 회로(8)이고, 상기 카운터(4)가 오버 플로우하였을 때, 상기 출력 래치회로(9)의 상기 출력 신호 및 상기 제어신호 출력단자에서 외부로 출력되는 상기 제어신호는 각각 하이 레벨에서 로우레벨로 변화하고, 상기 여러개의 표시 구동 장치(LSI1~LSI6)에 있어서, 제 1 단의 표시 구동 장치의 상기 제어신호 입력단자는 로우레벨의 신호가 항상 공급되는 표시 시스템.
3. 특허청구의 범위 제 1항에 있어서, 상기 여러개의 표시구동 장치(LSI1~SI6)의 각각의 상기 제 1의 클럭 입력단자(CL2)는 서로 공통으로 접속되고, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 데이타 입력단자(Ds)는 서로 공통으로 접속되는 시스템.
4. 특허청구의 범위 제 3항에 있어서, 상기 표시 장치(LCD)는 도트 매트릭스 구조의 액정 표시 장치를 포함하는 표시 시스템.
5. 특허청구의 범위 제 4항에 있어서, 상기 표시 장치는 여러개의 신호선 전극을 포함하고, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 상기 화상신호 데이타는 상기 액정 표시 장치의 상기 여러개의 신호선 전극에 동시에 동급되는 표시 시스템.
6. 특허청구의 범위 제 5항에 있어서, 상기 액정 표시 장치는 또, 여러개의 주사선 전극을 포함하고, 상기 표시 시스템은 또, 상기 액정 표시 장치의 상기 여러개의 주사선 전극을 순차 구동하는 구동 장치(RLSI)을 포함하며, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 상기 화상 신호 데이타는 상기 액정 표시 장치의 1주사선 전극의 표시 기간에 상기 여러개의 표시 구동 장치(LSI1~LSI6)내에 페치되는 표시 시스템.
7. 특허청구의 범위 제 6항에 있어서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각은 상기 액정 표시 장치의 주사선 전극 전환 타이밍에 따라서 발생되는 제 2의 클럭 신호(CL1)을 받는 제 2의 클럭 입력 단자(CL1)을 포함하고, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 구동 수단(2,3)은 또, 상기 여러개의 단위 래치 회로(6a1…6a20)의 상기 출력 데이타를 래치하는 데이타 래치 회로(2)를 포함하며, 상기 제2의 클럭 신호(CL1)에 의해서 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 여러개의 단위 래치 회로(6a1…6a20)의 상기 출력 데이타를 상기 데이타 래치 회로(2)에 래치함과 동시에, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 카운터(4) 및 상기 회로(9)를 리세트하는 표시 시스템.
8. 특허청구의 범위 제 7항에 있어서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 제2의 클럭 입력 단자(CL1)은 서로 공통으로 접속되는 표시 시스템.
9. 특허청구의 범위 제 8항에 있어서, 또, 상기 제1 및 제 2의 클럭 신호(CL2,CL1)을 발생하는 타이밍 발생 회로를 포함하는 표시 시스템.
10. 여러개의 주사선 전극과 여러개의 신호선 전극을 갖는 액정 표시 장치(LCD), 상기 액정 표시 장치의 상기 여러개의 신호선 전극에 결합되고, 상기 여러개의 신호선 전극에 화상 신호 데이타를 공급하는 여러개의 표시 구동 장치(LSI1~LSI6), 상기 액정 표시 장치의 상기 여러개의 주사선 전극에 결합되고, 상기 액정 표시 장치의 1주사선 표시 기간마다 상기 여러개의 주사선 전극을 순차 구동하는 구동 장치(RLSI)을 갖는 표시 시스템으로서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각은 제 1의 클럭 신호를 받는 제 1의 클럭 입력단자(CL2), 직렬 신호 데이타를 받는 데이타 입력단자(Ds), 래치 기능을 갖는 여러개의 게이트 회로로 구성되고, 상기 제 1의 클럭 신호에 동기하고, 상기 데이타 입력단자(Ds)에서 공급된 상기 직렬 신호 데이타를 상기 여러개의 게이트 회로에 순차적으로 시프트해서 페치하는 시프트 레지스터(7), 상기 시프트 레지스터내의 상기 여러개의 게이트 회로의 수와 동일한 수로 됨과 동시에, 상기 시프트 레지스터(7)의 각 게이트 회로에 각각 결합된 여러개의 플립플롭을 각각 포함하는 여러개의 단위 래치 회로(6a1…6a20), 상기 제 1의 클럭 신호를 계수하는 카운터(4), 상기 카운터(4)의 계수값을 디코드하고, 상기 여러개의 단위 래치 회로(6a1…6a20)을 순차적으로 선택하기 위한 선택신호(ø1~ø20)을 상기 여러개의 단위 래치 회로(6a1…6a20)에 공급하는 디코더 수단(5), 상기 여러개의 단위 래치 회로(6a1…6a20)의 출력 데이타의 전체 비트를 받아서 유지하고, 상기 여러개의 단위 래치 회로(6a1…6a20)의 출력 데이타를 상기 화상 신호 데이타로서 상기 액정 표시 장치(LCD)로 출력하는 구동수단(2, 3), 상기 카운터(4)에서의 오버 플로우 신호(OVF)를 받아서 상기 카운터(4)가 오버 플로우한 것을 나타내는 출력신호를 형성하는 출력 래치 회로(9), 상기 카운터(4)에서의 오버 플로우 신호(OVF)에 따라서 제어신호를 외부로 출력하는 제어신호 출력단자, 제어신호 입력단자, 상기 제어신호 입력단자에서의 신호 또는 상기 출력 래치 회로(9)의 상기 출력신호에 응답해서 상기 카운터(4)로의 상기 제 1의 클럭신호의 공급을 제어하는 제어수단(8)을 포함하며, 상기 시프트 레지스터에 입력된 데이타는 상기 선택 신호(ø1~ø20)에 의해서, 상기 여러개의 단위 래치 회로(6a1…6a20)에 순차적으로 유지되고, 상기 출력 래치 회로(9)의 상기 출력신호는 상기 카운터(4)로의 상기 제 1의 클럭신호의 공급을 금지하도록 상기 제어수단(8)을 제어하고, 하나의 표시 구동 장치의 상기 제어신호 출력단자에서 출력되는 상기 제어신호가 다음 단의 표시 구동 장치의 상기 제어신호 입력단자로 공급되도록, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 상기 제어신호 출력단자및 상기 제어신호 입력단자는 종열적으로 접속되고, 하나의 표시 구동 장치의 상기 제어신호 출력단자에서 출력되는 상기 제어신호는 상기 다음 단의 표시 구동 장치내의 상기 카운터(4)에 대해서 상기 제 1의 클럭 신호를 공급하도록, 상기 다음 단의 표시 구동 장치내의 상기 제어수단(8)을 제어하는 표시 시스템.
11. 특허청구의 범위 제10항에 있어서, 상기 제어수단(8)은 상기 제 1 의 클럭 신호, 상기 출력 래치회로(9)의 상기 출력신호 및 상기 제어신호 입력단자에서 공급되는 제어신호의 반전신호를 받는 AND 게이트 회로(8)이고, 상기 카운터(4)가 오버 플로우하였을 때, 상기 출력 래치회로(9)의 상기 출력신호 및 상기 제어신호 출력단자에서 외부로 출력되는 상기 제어신호는 각각 하이 레벨에서 로우 레벨로 변화하고, 상기 여러개의 표시 구동 장치(LSI1~LSI6)에 있어서, 제 1단의 표시 구동 장치의 상기 제어신호 입력단자에는 로우레벨의 신호가 공급되는 표시 시스템.
12. 특허청구의 범위 제10항에 있어서, 상기 여러개의 표시 구동장치(LSI1~LSI6)의 각각의 상기 제 1의 클럭 입력단자(CL2)는 서로 공통으로 접속되고, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 데이타 입력단자(Ds)는 서로 공통으로 접속되는 표시 시스템.
13. 특허청구의 범위 제 12항에 있어서, 상기 액정 표시 장치(LCD)는 도트 매트릭스 구조의 액정 표시 장치를 포함하는 표시 시스템.
14. 특허청구의 범위 제 13항에 있어서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 상기 화상 신호 데이타는 상기 액정 표시 장치의 상기 여러개의 신호선 전극에 동시에 공급되는 표시 시스템.
15. 특허청구의 범위 제 14항에 있어서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 상기 화상 신호 데이타는 상기 액정 표시 장치의 1주사선 전극의 표시 기간에 상기 여러개의 표시 구동 장치(LSI1~LSI6)내에 페치되는 표시 시스템.
16. 특허청구의 범위 제 15항에 있어서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각은 상기 액정 표시 장치의 주사선 전극 전환 타이밍에 따라서 발생되는 제 2의 클럭 신호(CL1)을 받는 제 2의 클럭 입력단자(CL1)을 포함하고, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 구동 수단(2, 3)은 또, 상기 여러개의 단위 래치회로(6a1…6a20)의 상기 출력 데이타를 래치하는 데이타 래치회로(2)를 포함하며, 상기 제 2의 클럭신호(CL1)에 의해서 상기 여러개의 표시 구동장치(LSI1~LSI6)의 각각의 상기 여러개의 단위 래치 회로(6a1…6a20)의 상기 출력 데이타를 상기 데이타 래치 회로(2)에 래치함과 동시에, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 카운터(4) 및 상기 회로(9)를 리세트하는 표시 시스템.
17. 특허청구의 범위 제16항에 있어서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 제 2의 클럭 입력 단자(CL1)은 서로 공통으로 접속되는 표시 시스템.
18. 특허청구의 범위 제17항에 있어서, 또, 상기 제1 및 제 2의 클럭신호(CL2,CL1)을 발생하는 타이밍 발생 회로를 포함하는 표시 시스템.
19. 여러개의 주사선 전극과 여러개의 신호선 전극을 갖는 액정 표시 장치(LCD), 상기 액정 표시 장치의 상기 여러개의 주사선 전극에 결합되고, 상기 여러개의 주사선 전극을 순차 구동하는 구동장치(RLSI), 상기 액정 표시 장치의 상기 여러개의 신호선 전극에 결합되고, 상기 액정 표시 장치의 상기 여러개의 신호선 전극에 결합되고, 상기 액정 표시 장치의 1주사선 표시 기간마다 상기 여러개의 신호선 전극에 화상 신호 타이타를 공급하기 위한 여러개의 표시 구동 장치(LSI1~LSI6)을 갖는 표시 시스템으로서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각은 제 1의 클럭 신호를 받는 제 1의 클럭 입력단자(CL2), 직렬 신호 데이타를 받는 데이타 입력 단자(Ds), 래치 기능을 갖는 여러개의 게이트 회로로 구성되고, 상기 제 1의 클럭 신호에 동기하고, 상기 데이타 입력단자(Ds)에서 공급된 상기 직렬 신호 데이타를 상기 여러개의 게이트 회로에 순차적으로 시프트해서 페치하는 시프트 레지스터(7), 상기 시프트 레지스터내의 상기 여러개의 게이트 회로의 수와 동일한 수로 됨과 동시에, 상기 시프트 레지스터(7)의 각 게이트 회로에 각각 결합된 여러개의 플립플롭을 각각 포함하는 여러개의 단위 래치회로(6a1…6a20), 상기 직렬 신호 데이타를 상기 여러개의 단위 래치회로(6a1…6a20)으로 래치시키기 위해, 상기 제 1의 클럭 신호에 동기하고, 상기 여러개의 단위 래치회로(6a1…6a20)을 순차적으로 선택하는 선택신호(ø1~ø20)을 발생하는 선택수단(4,5,8,9), 상기 액정 표시 장치의 주사선 전극 전환 타이밍에 따라서 발생되는 제 2의 클럭 신호(CL1)을 받는 제 2의 클럭 입력 단자(CL1), 상기 제 2의 클럭 신호(CL1)에 동기하고, 상기 여러개의 단위 래치회로(6a1…6a20)의 출력 데이타의 전체 비트를 동시에 받아서 유지하고, 상기 여러개이 단위 래치 회로(6a1…6a20)의 출력 데이타를 상기 화상 신호 데이타로서 상기 액정 표시 장치(LCD)에 출력하는 구동 수단(2,3), 제어신호 출력단자, 제어신호 입력단자를 포함하고, 상기 여러개의 표시 구동 장치(LSI1~LIS6)의 각각의 상기 선택 수단(4,5)는 상기 직렬 신호 데이타가 대응하는 표시 구동 장치의 상기 여러개의 단위 래치 회로(6a1…6a20)내의 전부의 상기 여러개의 플립 플롭에 래치되었을 때, 대응하는 표시 구동 장치의 상기 제어 신호 출력단자에 제어신호를 발생함과 동시에, 상기 선택신호(ø1~ø20)의 발생을 정지하고, 상기 여러개의 표시 구동 장치(LSI~LSI6)의 상기 제어신호 출력단자및 상기 제어신호 입력단자는 하나의 표시 구동 장치의 상기 제어신호 출력단자가 다음 단의 표시 구동장치의 상기 제어신호 입력단자에에 접속되도록 종열적으로 접속되며, 상기 앞단의 표시 구동 장치의 상기 제어신호 출력단자에서 공급된 상기 제어신호는 상기 다음 단의 표시 구동 장치내의 상기 선택수단(4,5,8,9)의 상기 선택신호(ø1~ø20)의 발생을 가능하게 하는 표시 시스템.
20. 특허청구의 범위 제19항에 있어서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 제 1의 클럭 입력단자(CL2)는 서로 공통으로 접속되고, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 데이타 입력단자(Ds)는 서로 결합되며, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 제 2의 클럭 입력단자(CL1)은 서로 공통으로 접속되는 표시 시스템.
21. 특허청구의 범위 제20항에 있어서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 구동수단(2,3)은 또, 상기 제 2의 클럭 신호(CL1)에 동기해서 상기 여러개의 단위 래치 회로(6a1…6a20)의 상기 출력 데이타를 래치하는 데이타 래치회로(2)를 포함하고, 상기 제 2의 클럭신호에 의해서 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 여러개의 단위 래치회로(6a1…6a20)의 상기 출력 데이타를 상기 데이타 래치회로(2)에 래치함과 동시에, 상기 여러개의 표시 구동 장치(LSI1~LSI6)의 각각의 상기 선택수단(4,5,8,9)의 상기 선택신호(ø1~ø20)의 발생을 가능하게 하는 표시 시스템.
22. 특허청구의 범위 제21하에 있어서, 상기 여러개의 표시 구동 장치(LSI1~LSI6)에 있어서, 제 1단의 표시 구동 장치의 상기 제어신호 입력단자는 접지전위에 결합되는 표시 시스템.
23. 특허청구의 범위 제22항에 있어서, 또 상기 제1 및 제 2의 클럭 신호(CL2,CL1)을 발생하는 타이밍 발생회로를 포함하는 표시 시스템.
24. 특허청구의 범위 제19항에 있어서, 상기 여러개의 표시구동 장치(LSI1~LSI6)의 각각의 상기 선택수단(4,5,8,9)은 또, 상기 제 1의 클럭 신호를 계수하는 카운터(4), 상기 카운터(4)의 계수값을 디코드하고, 상기 선택신호(ø1~ø20)를 상기 제 1의 클럭신호에 동기해서 상기 여러개의 단위 래치회로(6a1…6a20)에 공급하는 디코더(5)를 포함하며, 상기 카운터(4)와 계수값은 상기 제 2의 클럭신호(CL1)에 의해서 리세트 되는 표시 시스템.