CN100444218C - 显示驱动器及电光学装置 - Google Patents

Abstract

本发明提供了一种用于驱动电光学面板的多条数据线的显示驱动器(10)，其包括：数据输入部(20)，显示数据或设定数据(32)被输入其中；显示处理部(30)，具有数据线驱动部，根据通过数据输入部(20)输入的显示数据驱动多条数据线；控制寄存器(40)，用于控制显示处理部(30)；读取部(50)，其基于初始设定信号，读取通过数据输入部(20)输入的设定数据；其中，在显示处理部(30)和控制寄存器(40)中的至少一个通过初始化信号被设定为初始状态之后，读取部(50)读取的设定数据被设定在所述控制寄存器(40)中。根据设定在寄存器(40)中的设定数据控制显示处理部(30)。

Description

显示驱动器及电光学装置

技术领域

本发明涉及显示驱动器及电光学装置。

背景技术

以液晶显示装置为代表的电光学装置包括多条扫描线、多条数据线和多个像素。在一个垂直扫描期间内通过扫描驱动器按顺序选择多条扫描线。在每个水平扫描期间，通过数据驱动器驱动多条数据线。

例如，在像素单元中，显示控制器向数据驱动器串行提供显示数据。数据驱动器将串行输入的显示数据移位并生成每个水平扫描的显示数据。并且，数据驱动器基于一个水平扫描的显示数据驱动数据线。例如，在数据驱动器中，根据安装状态，可以改变显示控制器提供的显示数据的移位方向。因此，可以缩短显示控制器和数据驱动器之间的配线。因此数据驱动器具有用于设定显示数据的移位方向的端子，根据该端子的初始化时的状态，可以改变显示数据的移位方向。数据驱动器还具有其他各种端子，根据端子的初始状态进行控制。

但是，随着数据驱动器的多功能化，初始化时设定的端子的数量也随之增加。其中，尤其显著的是，由于显示器尺寸增加而使得电光学装置数据线的条数增加。因此，在数据驱动器中，用于驱动数据线的端子的数量显著增加，很难再增加其他端子的数量。

其中的一个原因是，如果数据驱动器的端子数增加，芯片尺寸就会变大，从而提高了成本。另一个原因是，由于与端子连接的输入缓冲器或输入输出缓冲器的耗电大，从而，端子数量的增加将导致耗电增加。因此，在数据驱动器中，需要尽量减少端子的数量。特别是，需要减少仅在初始化时涉及到的端子的数量。

发明内容

鉴于以上的技术问题，本发明的目的在于提供一种可以减少仅在初始化时涉及的端子的数量的显示驱动器以及电光学装置。

为了解决上述技术问题，本发明提供了一种显示驱动器，其用于驱动包括多条扫描线、多条数据线、多个像素的电光学面板的所述多条数据线，其特征在于，包括：数据输入部，显示数据或设定数据被输入其中；显示处理部，其具有数据线驱动部，所述数据线驱动部基于通过所述数据输入部输入的显示数据驱动所述多条数据线；控制寄存器，用于控制所述显示处理部；读取部，其基于初始设定信号，读取通过所述数据输入部输入的所述设定数据；其中，在通过初始化信号将所述显示处理部和所述控制寄存器中的至少一个设定为初始状态之后，将所述读取部读取的所述设定数据设定在所述控制寄存器内，根据设定在所述控制寄存器内的所述设定数据控制所述显示处理部。

在本发明中，显示数据或设定数据输入给数据输入部。数据线驱动部用于根据通过数据输入部输入的显示数据，驱动电光学面板的数据线，该数据线驱动部被包括在基于设定在控制寄存器中的设定数据控制的显示处理部中。读取部用于根据初始设定信号，读取由数据输入部输入的设定数据。并且，在显示处理部以及控制寄存器中的至少一个通过初始化信号被设定为初始状态之后，读取部取出的设定数据被设定在控制寄存器中。

因此，在由初始化信号被设定为初始状态的初始化处理中，可以利用输入到数据输入部的设定数据控制显示处理部。并且，由于将数据输入部共用为用于初始设定的设定数据的输入部和显示数据的输入部，从而可以在显示驱动器中减少用于初始设定的端子的数量。

另外，在根据本发明的显示驱动器中，所述初始设定信号可以是所述初始化信号。

在本发明中，由于通过利用初始化信号的设定数据的设定，实现显示处理部的精细控制，因此，无需重新生成初始设定信号，就可以实现显示驱动器结构的简化，并可实现低成本化。

另外，根据本发明的显示驱动器，包括：第一延迟电路，其用于将所述初始化信号延迟第一延迟时间；第二延迟电路，其用于将所述初始化信号延迟第二延迟时间，所述第二延迟时间比所述第一延迟时间长；选择器，其基于所述第二延迟电路的输出，选择输出所述第一延迟电路的输出或时钟信号；锁存电路，其用于根据所述选择器的输出，读取由所述数据输入部输入的所述显示数据或所述设定数据；其中，所述显示数据与所述时钟信号同步地输入到所述数据输入部，所述数据线驱动部利用基于由所述选择器选择输出的所述时钟信号被存入到所述锁存电路的所述显示数据，驱动所述多条数据线，所述读取部包括缓冲器，所述缓冲器基于所述第一延迟电路和所述第二延迟电路的输出，保持基于由所述选择器选择输出的所述第一延迟电路的输出被存入到所述锁存电路的所述设定数据；所述缓冲器保持的所述设定数据，基于用于规定水平扫描期间的水平同步信号或用于规定垂直扫描期间的垂直同步信号，被设定在所述控制寄存器中。

在该显示驱动器中，不能在通过作为初始设定信号的初始化信号初始化显示驱动器的状态下设定该设定数据。因此，设置了用于延迟初始化信号的第一延迟电路和第二延迟电路，根据延迟时间较短的第一延迟电路的输出，锁存电路从数据输入部取出设定数据。并且，锁存电路基于由延迟时间长的第二延迟电路的输出切换的时钟信号，从数据输入部取出显示数据。并且，锁存电路取出的设定数据一旦在缓冲器保存之后，可以基于水平同步信号或垂直同步信号设定在控制寄存器。

因此，可以用简单的结构，显示驱动器的各个部分利用被设定为初始状态的初始化信号，将在初始化处理过程中输入到数据输入部设定数据设定在控制寄存器中，进一步降低了显示驱动器的成本。

另外，根据本发明的显示驱动器，可以在根据水平同步信号规定的水平消隐期间或根据垂直同步信号规定的垂直消隐期间，将所述设定数据设定在所述控制寄存器中。

在本发明中，由于利用对显示没有影响的消隐期间设定显示处理部，因此可以避免显示品质的降低。另外，由于将缓冲器保持的设定数据重复设定在控制寄存器中，因此可以避免静电等引起的噪音而改变控制寄存器的设定值的误动作。

另外，根据本发明的显示驱动器，当所述读取部取出的所述设定数据为第一数据时，可以至少使所述数据线驱动部停止到所述多条数据线的输出。

另外，根据本发明的显示驱动器，当所述读取部存取的所述设定数据为第二数据时，可以省略在所述控制寄存器中设定所述设定数据。

根据本发明，即使显示驱动器与初始化时不能设定上述的设定数据的显示控制器连接的时候，也可以防止在显示驱动器中错误地将设定数据设定在控制寄存器中。

另外，根据本发明的显示驱动器还包括初始设定信号输入部，所述初始设定信号输入其中。

使用初始化信号作为初始设定信号意味着显示驱动器包括初始化信号输入部。

根据本发明的一个实施例，还提供了一种电光学装置，包括多条扫描线、多条数据线、多个像素、以及如上所述的用于驱动所述多条数据线的任何显示驱动器。

根据本发明，可以提供通过减少显示驱动器的端子的数量，简化结构以及实现小型化的电光学装置。

附图说明

图1为根据本发明的一个实施例的显示驱动器的示意性框图。

图2为读取部和用于控制该读取部的构成例框图。

图3为在图2中示出的电路的动作时序图。

图4为读取部和用于控制该读取部的构成例的电路图。

图5为控制寄存器的构成例的电路图。

图6为垂直消隐期间和水平消隐期间的说明图。

图7为图4中示出的读取部和图5中示出的控制寄存器的动作例的时序图。

图8为显示处理部的构成例的框图。

图9为移位寄存器、数据锁存器、线锁存器的构成例的电路图。

图10为当移位方向设定信号被设定为低电平时的移位寄存器、数据锁存器的动作例的时序图。

图11为当移位方向设定信号被设定为高电平时的移位寄存器、数据锁存器的动作例的时序图。

图12为基准电压生成电路的构成例的电路图。

图13为DAC和数据线驱动部的一个数据输出部的构成例的电路图。

图14示出通过输出数设定信号被设定的输出数的实例。

图15为根据本发明的一个实施例的电光学装置的构成例的示意图。

图16为根据本发明的另一个实施例的电光学装置的其他构成例的示意图。

具体实施方式

下面参照附图，对本发明的实施例进行详细的说明。以下说明的实施例并不用于限定权利要求所要求保护的本发明的内容。还有，以下说明的结构并非全部是本发明所必需的结构要件。

图1示出了根据本发明的一个实施例的显示驱动器的框图。本实施例的显示驱动器10包括数据输入部20、显示处理部30、控制寄存器40、以及读取部50。

显示数据或设定数据(广义上为数据)被输入到数据输入部20。显示数据或设定数据由显示控制器(未示出)提供。这种数据输入部20的功能通过例如一个或多个数据输入端子(广义上为端子)实现。或者，数据输入部20的功能通过一个或多个数据输入端子、以及与该数据输入端子电连接的一个或多个输入缓冲器(或输入/输出缓冲器)实现。

显示处理部30基于通过数据输入部20输入的显示数据进行用于驱动电光学面板的多个数据线的显示处理。显示处理部30用于移位通过数据输入部20向像素单元串行输入的显示数据，生成一个水平扫描的数据。显示处理部30包括数据线驱动部32，并基于这一个水平扫描的数据驱动多条数据线。

根据在控制寄存器40中设定的设定数据(对应于设定数据的控制信息)控制包括数据线驱动部32的显示处理部30。在控制寄存器40中，设定通过数据输入部20输入的设定数据(作为控制信息)。

读取部50基于初始设定信号，读取通过数据输入部20输入的设定数据(广义上为数据)。作为初始设定信号，可以使用将显示处理部30和控制寄存器40中的至少一个设定为初始状态的初始化信号。初始设定信号或初始化信号都由显示控制器(未示出)提供。

例如，显示驱动器10可以包括初始设定信号输入部60，初始设定信号输入其中。初始设定信号输入部60的功能，例如通过一个或多个初始设定信号输入端子(广义上为端子)实现。或者，初始设定信号输入部60的功能，通过一个或多个初始设定信号输入端子、以及与该初始设定信号输入端子电连接的一个或多个输入缓冲器(或输入/输出缓冲器)实现。当作为初始设定信号使用上述的初始化信号的时候，显示驱动器10可以包括输入初始化信号的初始化信号输入部。初始化信号输入部的功能，例如通过一个或多个初始化信号输入端子(广义上为端子)实现。或者，初始化信号输入部的功能，通过一个或多个初始化信号输入端子、以及与该初始化信号输入端子电连接的一个或多个输入缓冲器(或输入/输出缓冲器)实现。

在显示驱动器10中，在通过初始化信号将显示处理部30和控制寄存器40中的至少一个设定为初始状态之后，将读取部50取出的设定数据设定在控制寄存器40中。并且，基于在控制寄存器40中设定的设定数据控制显示处理部30。

如上所述，可以将数据输入部共用为用于输入显示数据的输入部和用于输入在初始化时设定显示处理部30的设定数据的输入部。因此，在显示驱动器10中，可以减少为了控制显示处理部30或类似部件而对其进行初始化时使用的端子，从而可以实现显示驱动器10的低成本化和低功耗化。

在以下的描述中，初始化信号被用作初始设定信号。

下面，说明读取部50和用于控制读取部50的构成例。

图2示出了读取部50和用于控制读取部50的构成例。

其中，锁存电路70取出通过数据输入部20输入的显示数据或设定数据。将锁存电路70取出的显示数据提供给显示处理部30。锁存电路70取出的设定数据，通过读取部50的缓冲器80保持。

显示驱动器10包括第一延迟电路90、第二延迟电路92、以及选择器94。第一延迟电路90通过将初始化信号延迟第一延迟时间d1生成延迟信号DC1。第二延迟电路92通过将初始化信号延迟第二延迟时间d2生成延迟信号DC2，第二延迟时间d2比第一延迟时间d1长(d1＜d2)。选择器94基于第二延迟电路92的输出(延迟信号DC2)，将第一延迟电路90的输出(延迟信号DC1)或时钟信号作为选择输出信号LCLK有选择地输出。显示数据与该时钟信号同步地输入到数据输入部20。

锁存电路70可以通过将选择器94的输出(选择输出信号LCLK)作为锁存时钟信号使用，取出由数据输入部20输入的显示数据或设定数据。并且，数据线驱动部32基于由选择器94有选择地输出的时钟信号，利用锁存电路70取出的显示数据驱动多条数据线。另一方面，读取部50的缓冲器80基于第一延迟电路90和第二延迟电路92的输出保持设定数据，该设定数据为锁存电路70基于由选择器94有选择地输出的第一延迟电路90的输出(延迟信号DC1)取出的数据。

并且，缓冲器80保持的设定数据(作为控制信息(控制信号))被设定在控制寄存器40。此时，在控制寄存器40中，基于规定水平扫描期间的水平同步信号或规定垂直扫描期间的垂直同步信号，设定该设定数据。

图3示出了在图2中示出的结构的动作实例的时序图。

当初始化信号为低电平的时候，显示驱动器的内部电路被设定为初始状态。因此，例如在图2中示出的锁存电路70和缓冲器80保持初始状态。

在初始化信号从低电平变成高电平的时刻t1之后，可以改变锁存电路70和缓冲器80保持的内容。因此，第一延迟电路90和第二延迟电路92通过延迟初始化信号生成延迟信号DC1和延迟信号DC2。为了在时刻t1之后取出通过数据输入部20输入的设定数据，选择器94将延迟信号DC1作为选择输出信号LCLK有选择地输出，该延迟信号DC1通过将初始化信号延迟第一延迟时间d1生成。因此，在锁存电路70中，可以在延迟信号DC1的上升沿(时刻t2)取出通过数据输入部20输入的设定数据。

为了使锁存电路70取出显示数据，选择器94通过延迟第二延迟时间d2的延迟信号DC2，将时钟信号作为选择输出信号LCLK有选择地输出。因此，在延迟信号DC2上升的时刻t3之后，锁存电路70可以利用被选择的时钟信号取出通过数据输入部20输入的显示数据。

为了将锁存电路70取出的设定数据保持在缓冲器80，优选将时刻t2、时刻t3之间的期间作为缓冲器存取期间。因此，在图2中，利用延迟信号DC1、延迟信号DC2生成规定缓冲器存取期间的信号，缓冲器80基于所生成的信号保持锁存电路70存取的设定数据。

图2示出了读取部50包括缓冲器80时的情况。但读取部50也可以包括如图2所示的锁存电路70、第一延迟电路90、第二延迟电路92、以及选择器94中的至少一个。

图4示出了在图2中示出的读取部50和用于控制该读取部50的电路示意图。但是，与图2所示出的结构相同的部分标以相同的标记，并省略对其的详细说明。

在图4中，假定输入到数据输入部20的18位显示数据被提供给数据总线D0～D17。例如，一个像素的显示数据由18位构成，即由各色6位的R信号(RD0～RD5)、G信号(GD0～GD5)、B信号(BD0～BD5)构成。另外，利用18位中低位的4位将设定数据提供给数据输入部20。

在图2中示出的初始化信号相当于复位信号XRES。在图2中示出的时钟信号相当于点时钟信号CPH。复位信号XRES在低电平时有效。

在图2中示出的锁存电路70相当于复位的触发器(Flip-Flop：FF)FF1-0至FF1-17。各个FF1-0～FF1-17在被输入到时钟信号输入端子C的信号的上升沿，保持被输入到时钟信号输入端子D的信号，并将保持的信号从数据输出端子Q输出。并且，当向复位端子R输入的信号为低电平的时候，各个FF1-0至FF1-17均被初始化。数据总线D0至D17分别与FF1-0至FF1-17的数据输入端子D连接。FF1-0至FF1-17的数据输出端子Q与输入数据总线DI0至DI17连接。FF1-0至FF1-17的复位端子R都被输入复位信号XRES。

在图2中示出的缓冲器80相当于FF2-0至FF2-3。各个FF2-0至FF2-3在被输入到时钟信号输入端子C的信号的上升沿，保持被输入到时钟信号输入端子D的信号，并将所保持的信号从数据输出端子Q输出，而将所保持的信号的反转信号从反转数据输出端子XQ输出。并且，当向复位端子R输入的信号为低电平时，初始化各个FF2-0至FF2-3。输入数据总线DI0至DI3分别与FF2-0至FF2-3的数据输入端子D连接。FF2-0至FF2-3的数据输出端子Q与控制寄存器40连接。向FF2-0至FF2-3的复位端子R都被输入复位信号XRES。

在图2中示出的第一延迟电路90相当于延迟电路DLY1。在图2中示出的第二延迟电路92相当于延迟电路DLY2。在图4中，延迟电路DLY1和延迟电路DLY2共用延迟元件。延迟电路DLY1使用一个延迟元件，而在延迟电路DLY2中，串联连接6个在延迟电路DLY1使用的延迟元件，因此，第二延迟时间d2比第一延迟时间d1长。延迟信号DC1相当于延迟信号XRESd。延迟信号DC2相当于延迟信号SEL。FF1-0至FF1-17的时钟信号输入端子C均被输入作为选择器94的输出的选择输出信号LCLK。

在图4中，基于延迟信号XRESd和SEL生成锁存时钟信号LCLK1。此时，使锁存时钟信号LCLK1的上升沿成为延迟信号SEL的上升沿。FF2-0～FF2-3的时钟信号输入端子C均被输入锁存时钟信号LCLK1。

在图4中，从FF2-0的数据输出端子Q输出控制信号SHL0。并且，从FF2-1的数据输出端子Q输出控制信号DEC0。另外，从FF2-2的数据输出端子Q输出控制信号NOUT0。另外，从FF2-3的数据输出端子Q输出控制信号RSEL0。

另外，在图4中，当FF2-0至FF2-3取出的设定数据为第一数据时(例如设定数据都是1时、或者都是0时)生成用于将读取部50设定为非输出状态的无效信号DISABLE，该非输出状态是至少停止数据线驱动部32到数据线的输出的状态。

或者，当FF2-0至FF2-3取出的设定数据为第二数据时(例如与第一数据相同的设定数据都是1时、或都是0时)，可以通过无效信号DISABLE省略在控制寄存器40中设定数据。

图5示出了控制寄存器40。

控制寄存器40包括触发器FF3-0至FF3-3。触发器FF3-0至FF3-3中的每个均在至复位端子R的输入信号为低电平时被初始化。触发器FF3-0至FF3-3的复位端子R均被输入复位信号XRES。

控制信号SEL0被提供给触发器FF3-0的数据输入端子D。从触发器FF3-0的数据输出端子Q输出用于设定显示数据的移位方向的移位方向设定信号SHL。

控制信号DEC0被提供给触发器FF3-1的数据输入端子D。从触发器FF3-1的数据输出端子Q输出用于设定8色显示模式的8色显示模式设定信号DEC。

控制信号NOUT0被提供给触发器FF3-2的数据输入端子D。从触发器FF3-2的数据输出端子Q输出用于设定至显示驱动器10的数据线的输出的数目的输出数目设定信号NOUT。

控制信号RSEL0被提供给触发器FF3-3的数据输入端子D。从触发器FF3-3的数据输出端子Q输出用于切换基准电压生成电路的电阻电路的电阻选择信号RSEL，该基准电压生成电路用于生成驱动数据线的多个基准电压。

另外，触发器FF3-0至FF3-3基于水平同步信号HSYNC或垂直同步信号VSYNC，取出上述的控制信号。在图5中，触发器FF3-0至FF3-3与垂直同步信号VSYNC同步地取出上述的控制信号。

并且，在图5中，当无效信号DISABLE为高电平时，可以省略对控制寄存器40中的设定数据的设定。通常，在初始状态，为了避免电流消耗，数据总线都被固定为高电平或低电平。因此，通过使用无效信号DISABLE，即使在初始化时显示驱动器10与在不能设定上述的设定数据的显示控制器连接时，也可以防止在显示驱动器10的控制寄存器40中错误地设定设定数据。

优选在控制寄存器40中以垂直消隐期间或水平消隐期间设定设定数据。因为在垂直消隐期间或水平消隐期间改变设定，不会影响显示图像。

图6示出了垂直消隐期间和水平消隐期间的说明图。

水平扫描期间取决于水平同步信号HSYNC。在水平扫描期间，通过数据线向连接在被选择的扫描线的像素提供驱动电压。在图6中，水平同步信号HSYNC为高电平的期间为水平扫描期间，水平同步信号HSYNC为低电平的期间为水平消隐期间。

垂直同步信号VSYNC规定垂直扫描期间。在垂直扫描期间，多条扫描线以一条或者多条扫描线为单位被依次选择。垂直扫描期间包括多个水平扫描期间以及多个水平消隐期间。在图6中，垂直同步信号VSYNC为高电平的期间为垂直扫描期间，垂直同步信号VSYNC为低电平的期间为垂直消隐期间。

图7示出了在图4中示出的读取部50和在图5中示出的控制寄存器40的操作实例的时序图。在图7中，假定无效信号DISABLE仍然为低电平。

显示控制器(未示出)除了控制本实施例的显示驱动器10之外，还控制用于选择电光学面板的扫描线的扫描驱动器、向显示驱动器10和扫描驱动器提供电源的电源电路。并且，在进行电光学装置的初始化时，显示控制器控制显示驱动器10、扫描驱动器以及电源电路的初始化。该显示控制器通过向显示驱动器10提供复位信号XRES和设定数据而将显示驱动器10初始化。之后，显示控制器向显示驱动器10提供点时钟信号CPH以及与该点时钟信号CPH同步的像素单元的显示数据。显示控制器根据电光学面板的多条数据线的排列顺序提供显示数据。

当显示控制器提供的复位信号XRES为低电平时，在图4和图5中示出的各个部分被设定为初始状态。在图4和图5中，触发器FF1-0至FF1-17、FF2-0至FF2-3、FF3-0至FF3-3被初始化。此时，显示控制器向显示驱动器10提供设定数据。在图7中，向数据总线D0至D17提供例如设定数据A。

接着，显示控制器在时刻T0将复位信号XRES从低电平变为高电平的同时，开始提供点时钟信号CPH。在显示驱动器10中，在从时刻T0经过第一延迟时间d1之后，延迟信号XRESd从低电平变为高电平(时刻T1)。另外，在从时刻T0经过第二延迟时间d2之后，延迟信号SEL从低电平变为高电平(时刻T2)。

其结果，触发器FF1-0至FF1-17在由选择器94有选择地输出的选择输出信号LCLK的上升沿(时刻T3)，取出数据总线D0至D17上的数据。因此，数据总线D0至D17的数据被输出到输入数据总线DI0至DI17。在图7中，触发器FF1-0至FF1-3取出对应于向数据总线D0至D3(例如数据总线D4至D17为低电平)提供的设定数据A的数据。

另外，在时刻T4，触发器FF2-0至FF2-3在锁存时钟信号LCLK1的上升沿，取出输入数据总线DI0至DI3的数据。于是，对应于触发器FF2-0至FF2-3取出的设定数据的控制信号(控制信息)SHL0、DEC0、NOUT0、RESLO发生变化。

在延迟信号SEL从低电平变为高电平的时刻T2之后，选择器94输出作为选择输出信号LCLK的点时钟信号CPH。因此，触发器FF1-0至FF1-17在选择输出信号LCLK的每个上升沿，取出数据总线D0至D17上的数据。另一方面，在时刻T4之后，由于锁存时钟信号LCLK1不变，因此触发器FF2-0至FF2-3的保持内容不会改变。

在时刻T5，垂直同步信号VSYNC下降，在图5中示出的控制寄存器40的触发器FF3-0至FF3-3取出从触发器FF2-0至FF2-3输出的控制信号。其结果，对应于从触发器FF2-0至FF2-3输出的控制信号，移位方向设定信号SHL、8色显示模式设定信号DEC、输出数设定信号NOUT、以及电阻选择信号RSEL发生变化。

显示处理部30由移位方向设定信号SHL、8色显示模式设定信号DEC、输出数设定信号NOUT、以及电阻选择信号RSEL控制。

下面，对由上述控制寄存器40设定的显示处理部30的结构实例进行说明。

图8示出了显示处理部30的框图。

显示处理部30包括移位寄存器200、数据锁存器210、线锁存器220、数模转换器(Digital to Analog Converter，DAC)(广义上为电压选择电路)230、基准电压生成电路240、以及数据线驱动部32。

移位寄存器200为进行与点时钟信号CPH同步的移位动作的双向移位寄存器。根据移位方向设定信号SHL切换移位寄存器200的移位方向。当移位方向设定信号SHL为低电平时，移位寄存器200与点时钟信号CPH同步地将移位开始信号ST1在第一移位方向移位。当移位方向设定信号SHL为高电平时，移位寄存器200与点时钟信号CPH同步地将移位开始信号ST2在第二移位方向移位，该第二移位方向与第一移位方向相反。移位开始信号ST1、移位开始信号ST2为在一个水平扫描的显示数据的前端位置成为高电平的信号，例如由显示控制器提供。移位开始信号ST1、移位开始信号ST2可以是相同的信号。

移位寄存器200根据移位开始信号ST1、移位开始信号ST2的移位动作，将按顺序成为高电平的脉冲作为移位输出SFO1至SFOk(k为大于等于2的整数)输出。对该移位输出的输出数目并不限定。

数据锁存器210具有多个触发器。各个触发器均根据由移位寄存器200的移位输出，取出如图4所示输出到输入数据总线DI的显示数据。数据锁存器210取出的显示数据被输出到线锁存器220。

线锁存器220根据水平同步信号HSYNC，锁存数据锁存器210按顺序取出的显示数据，将一个水平扫描的显示数据输出到DAC230。

DAC 230从由基准电压生成电路240生成的多个基准电压中，选择对应于一个输出的显示数据(6位的R信号、G信号、或B信号)的基准电压。

基准电压生成电路240生成多个基准电压V0至V63，其中，各个基准电压对应于表现为6位的显示数据的各个灰阶。基准电压生成电路240将高电位侧的电源电压(第一电源电压)VDD和低电位侧的电源电压(第二电源电压)VSS之间的电压通过电阻电路分压的多个分压电压作为基准电压输出。数据线驱动部32具有多个数据输出部，其中，各个数据输出部均对应一个数据线。数据输出部利用DAC 230输出的基准电压驱动数据线。

并且，显示处理部30与给予的极性反转周期的极性反转信号POL同步地进行极性反转驱动。极性反转信号POL由显示控制器提供。在极性反转驱动中，以给予的基准电位为基准反转电光学物质(例如液晶)的施加电压的极性。

图9示出了移位寄存器200、数据锁存器210、以及线锁存器220。

移位寄存器200具有用于实现第一移位方向的移位动作的第1至第k D触发器(D Flip-Flop：以下，简称为DFF。)1-1至1-k。以下，将第i DFF(1≤i≤k，i为整数)表示为DFF1-i。各个DFF均具有数据输入端子D、时钟信号输入端子C以及数据输出端子Q，用于保持在到时钟信号输入端子C的输入信号的上升沿的到数据输入端子D的输入信号的逻辑电平，并从数据输出端子Q输出保持的逻辑电平数据。D触发器DFF1-1至DFF1-k串联连接。即，DFF1-j(1≤j≤k-1，j为整数)的数据输出端子Q连接在下一段的DFF1-(j+1)的数据输入端子D。

向DFF1-1的数据输入端子D输入移位开始信号ST1。另外，向DFF1-1至DFF1-k的时钟信号输入端子C均被输入点时钟信号CPH。

另外，移位寄存器200具有用于实现在第二移位方向进行移位动作的第1至第k DFF2-1至2-k。DFF2-1至DFF2-k串联连接。即，DFF2-j(1≤j≤k-1，j为整数)的数据输出端子Q连接在下一段的DFF2-(j+1)的数据输入端子D。

向DFF2-1的数据输入端子D输入移位开始信号ST2。另外，向DFF2-1至DFF2-k的时钟信号输入端子C均被输入点时钟信号CPH。

基于移位方向设定信号SHL的反转信号，DFF1-i的数据输出端子Q的信号或DFF2-i的数据输出端子Q的信号作为移位输出SFOi输出。

数据锁存器210具有第1至第k锁存用DFF(latch D flip-flop)。以下，将第i(1≤i≤k，i为整数)锁存用DFF表示为LDFFi。各个LDFF具有数据输入端子D、时钟信号输入端子C以及数据输出端子Q，将保持在到时钟信号输入端子C的输入信号的下降沿的到数据输入端子D的输入信号的逻辑电平，并从数据输出端子Q输出保持的逻辑电平的数据。但是，LDFF保持18位的显示数据。并且，将由移位寄存器200的移位输出SFOi提供给LDFFi的时钟信号输入端子C。锁存数据LATi为LDFFi的数据输出端子Q的数据。LDFF1～LDFFk的数据输入端子D共同连接在数据总线。

线锁存器220包括第1至第k线锁存用DFF。以下，将第i(1≤i≤k，i为整数)线锁存用DFF表示为LLDFFi。各个LLDFF均具有数据输入端子D、时钟信号输入端子C、以及数据输出端子Q，将保持在输入到时钟信号输入端子C的信号的上升沿的输入到数据输入端子D的信号的逻辑电平，并将保持的逻辑电平的数据从数据输出端子Q输出。LLDFF保持18位的显示数据。并且，将水平同步信号HSYNC提供给LLDFFi的时钟信号输入端子C。线锁存数据LLATi为LLDFFi的数据输出端子Q的数据。LLDFFi的数据输入端子D连接在LDFFi的数据输出端子Q。

并且，DFF1-1至DFF1-k、DFF2-1至DFF2-k、LDFF1至LDFFk、LLDFF1至LLDFFk优选通过复位信号XRES初始化。

基于由控制寄存器40的移位方向设定信号SHL移位控制具有上述结构的移位寄存器200。

图10示出了当移位方向设定信号SHL被设定为低电平时的移位寄存器200、数据锁存器210的操作实例的时序图。

显示数据与点时钟信号CPH同步地按顺序提供给像素单元的数据总线。并且，移位开始信号ST1与显示数据的前端位置相应地成为高电平。

当移位方向设定信号SHL为低电平的时候，在移位寄存器200中进行向第一移位方向的移位动作。即，移位寄存器200在点时钟信号CPH的上升沿取出移位开始信号ST1。并且，移位寄存器200将与点时钟信号的上升沿同步地被移位的脉冲作为各个阶段的移位输出SFO1至SFOk按顺序输出。

数据锁存器210在移位寄存器200的各段的移位输出的下降沿，取出数据总线上的显示数据。其结果是，在数据锁存器210中，显示数据以LDFF1、LDFF2、...的顺序被存入。被LDFF1至LDFFk取出的显示数据，作为锁存数据LAT1至LATk输出。

线锁存器220在每一个水平扫描期间锁存被数据锁存器210取出的显示数据。

图11示出了当移位方向设定信号SHL被设定为高电平时的移位寄存器200和数据锁存器210的操作实例时序图。

显示数据与点时钟信号CPH同步地按顺序被提供给像素单元的数据总线。并且，移位开始信号ST2与显示数据的前端位置相应地成为高电平。

当移位方向设定信号SHL为高电平时，在移位寄存器200中进行向第二移位方向的移位动作。即，移位寄存器200在点时钟信号CPH的上升沿取出移位开始信号ST2。并且，移位寄存器200将与点时钟信号的上升沿同步地被移位的脉冲作为各个阶段的移位输出SFOk至SFO1按顺序输出。

数据锁存器210在移位寄存器200的各段的移位输出的下降沿，取出数据总线上的显示数据。其结果是，在数据锁存器210中，显示数据以LDFFk、LDFF(k-1)、...的顺序被存入。被LDFF1至LDFFk取出的显示数据，作为锁存数据LAT1至LATk输出。

线锁存器220在每一个水平扫描期间锁存被数据锁存器210取出的显示数据。

如上所述，将显示数据提供给显示驱动器10的显示控制器，通过由移位方向设定信号SHL控制移位寄存器200的移位方向，可以与数据线的排列方向无关地时常按相同顺序串行地提供显示数据。

因此，线锁存器220锁存的一个水平扫描的显示数据被提供给DAC 230。

首先，说明向DAC 230提供多个基准电压的基准电压生成电路240。

图12示出了基准电压生成电路240的电路图。

基准电压生成电路240将高电位侧电源电压VDD和低电位侧电源电压VSS之间的电压，通过电阻电路进行分压，从而生成多个基准电压。

基准电压生成电路240具有正极性用梯形电阻电路242-P和负极性用梯形电阻电路242-N。正极性用梯形电阻电路242-P用于生成基准电压V1至V62，基准电压V1至V62在极性反转信号POL为第一逻辑电平时的极性反转周期中被使用。负极性用梯形电阻电路242-N用于生成基准电压V1至V62，基准电压V1至V62在极性反转信号POL为第二逻辑电平时的极性反转周期中被使用。如此，在每个极性设置梯形电阻电路，根据给予的极性反转时序，将各个极性中的基准电压进行切换而输出，因此，不用切换伴随极性反转的高电位侧电源电压VDD与低电位侧电源电压VSS。从而，可以减少由于电源电压的切换的充放电次数。

正极性用梯形电阻电路242-P包括梯形电阻电路244-1和梯形电阻电路244-2。如果将梯形电阻电路的全电阻值和构成该梯形电阻电路的各个电阻元件的电阻值之间的比称为“电阻比”，那么梯形电阻电路244-1的电阻比和梯形电阻电路244-2的电阻比不同。

同样，负极性用梯形电阻电路242-N包括梯形电阻电路246-1和梯形电阻电路246-2。并且，梯形电阻电路246-1的电阻比和梯形电阻电路246-2的电阻比不同。

如上所述，作为正极性用基准电压，可以使梯形电阻电路244-1生成的基准电压V1至V62和梯形电阻电路244-2生成的基准电压V1至V62不同。并且，作为负极性用基准电压，可以使梯形电阻电路246-1生成的基准电压V1至V62和梯形电阻电路246-2生成的基准电压V1至V62不同。

灰阶特性随着显示驱动器10驱动的电光学装置的特性(电光学材料的特性)和制造的变化而变化。因此，即使是相同的显示数据，也有必要根据电光学装置的特性等生成最优选的基准电压。从而，在基准电压生成电路240中，根据电阻选择信号RSEL，对于每个极性可以从两个梯形电阻电路中选择最优选电阻比的梯形电阻电路。

根据极性反转信号POL和电阻选择信号RSEL的解码结果，分别选择梯形电阻电路244-1和梯形电阻电路244-2中的一个以及梯形电阻电路246-1和梯形电阻电路246-2中的一个用作正极性用梯形电阻电路和负极性用梯形电阻电路。通过接通或断开各个梯形电阻电路和高电位侧以及低电位侧的电源电压之间的开关电路，可以选择期望的梯形电阻电路。

如上所述，基准电压生成电路240根据电阻选择信号RSEL切换梯形电阻电路，可以生成多个模式的基准电压V0至V63。

图13示出了DAC 230和数据线驱动部32的一个数据输出部的电路图。特别地，图13仅示出了数据线驱动部32的一个输出的构成。

DAC 230可以通过ROM(Read Only Memory，只读存储器)解码器电路实现。DAC 230基于6位的显示数据(一个点的显示数据)，从基准电压V0至V63中选择任一个作为选择电压Vs向数据输出部250输出。

更具体的，DAC 230包括反转电路232，该反转电路232基于极性反转信号POL反转6位的显示数据RD0至RD5。当极性反转信号POL为高电平时，反转电路232进行显示数据的各个位的非反转输出。当极性反转信号POL为低电平时，反转电路232进行显示数据的各个位的反转输出。反转电路232的输出被输入到ROM解码器。在此，将显示数据RD5作为最高位的位。

在DAC 230中，基于反转电路232的输出选择由基准电压生成电路240生成的基准电压V0至V63中的任一个。

当极性反转信号POL为第一逻辑电平的时候，例如对应于6位的显示数据RD5至RD0“000010”(＝2)，选择由正极性用梯形电阻电路242-P生成的基准电压V2。此时，当极性反转信号POL在下一个极性反转时序成为第二逻辑电平的时候，利用将显示数据RD5至RD0进行位反转的数据选择基准电压。即，由负极性用梯形电阻电路242-N生成的基准电压V61′通过位反转的数据“111101”(＝61)被选择。在此，如图12所示，基准电压V2、V61′从基准电压生成电路240的相同输出节点输出。因此，在正极性和负极性中，采用相同输出节点的电压，无需频繁重复基准电压生成电路的输出节点的充放电。

因此，由DAC 230选择的选择电压Vs被输入到数据输出部250。

数据输出部250包括运算放大电路OPAMP、开关电路SWA和SWB。运算放大电路OPAMP为与电压跟随器连接的运算放大器。运算放大电路OPAMP被输出允许信号OE输出控制。在每个数据输出部根据输出数设定信号NOUT生成输出允许信号OE。

图14示出了通过输出数设定信号NOUT设定的输出数的一个实例。当输出数设定信号NOUT为高电平的时候，输出数被设定为α(α为整数)。因此，对应于数据线S1至Sα的数据输出部的输出允许信号OE的允许控制成为接通状态，在显示期间进行通过输出允许信号OE的输出控制。作为显示期间的输出控制，例如有运算放大电路OPAMP的电流控制。

另一方面，当输出数设定信号NOUT为低电平的时候，输出数被设定为β(1＜β＜α、β为整数>。因此，对应于数据线S1至Sβ的数据输出部的输出允许信号OE的允许控制成为接通状态。并且，对应于数据线S(β+1)至Sα的数据输出部的输出允许信号OE的允许控制成为断开状态。此时，对应于数据线S(β+1)～Sα的数据输出部的运算放大电路OPAMP的驱动输出被停止。

在图13中，当输出允许信号OE的允许控制成为接通状态、输出接通被输出允许信号OE指示的时候，运算放大电路OPAMP基于选择电压Vs驱动与数据线S1连接的输出节点。

并且，在图13中，当无效信号DIABLE信号为高电平的时候，可以通过使运算放大电路OPAMP的驱动输出断开的同时断开开关电路SWA和SWB，从而停止向数据线的驱动输出。

另外，在显示驱动器10中，可以以一个或多个数据输出部为单位，指定驱动输出的接通或断开。当驱动输出被设定为接通的时候，通过运算放大电路OPAMP驱动数据线。当驱动输出被设定为断开的时候，不进行通过运算放大电路OPAMP的数据线驱动。通过数据输出部250的驱动输出的接通或断开，通过部分设定信号PART指定。部分设定信号PART通过显示控制器指定。

当如图13所示的数据输出部250的驱动输出通过部分设定信号PART被设定为断开的时候，开关电路SWB为断开、开关电路SWA为接通。并且，向数据线S1提供信号电压，该信号电压对应于通过开关电路SWA根据由极性反转信号POL规定的极性选择的显示数据的最高位的位RD5的数据。

此时，由于在像素单元指定部分设定信号PART，从而可以通过使用每种颜色的1位数据进行8色显示。因此，在由部分设定信号PART驱动输出被设定为接通的部分显示区域中，显示期望的视频图像或静止图像，另一方面，在部分非显示区域可以以多种色彩显示画像，部分非显示区域是驱动输出被部分设定信号PART设定为断开的区域。

下面，对包含适用根据本实施例的显示驱动器的数据驱动器的电光学装置。

在图15中，说明根据本实施例的电光学装置的构成例。在此，作为电光学装置以液晶装置为例进行说明。

电光学装置可以是，移动电话机、便携式信息机(PDA等)、数码相机、取景器、便携式音像播放机、大容量存储装置、摄像机、电子记事本、或GPS(全球定位系统)等多种电子设备。

在图15中，电光学装置610包括液晶显示(LCD)面板(广义上为显示面板或电光学面板)620、数据驱动器630、扫描驱动器(栅极驱动器)640、LCD控制器(广义上为显示控制器)650。数据驱动器630包含本实施例中的显示驱动器10的功能。

并且，电光学装置610无需包括所有的电路模块，而可以省略其中一部分电路模块。

LCD面板620包括：各条扫描线(栅极线)，每条扫描线设置在多行中的一行；多条数据线(源极线)，与多条扫描线交叉，每条数据线设置多列中的一列；以及多个像素，每个像素由多条扫描线中的任一条扫描线以及多条数据线中的任一条数据线限定。每个像素均包括薄膜晶体管(Thin File Transistor：以下，简称为TFT)和像素电极。数据线与TFT连接，TFT与像素电极连接。

更具体地，LCD面板620例如形成于由玻璃衬底组成的面板衬底。在面板衬底上设置有，在图15的Y方向上排列的并各自向X方向延伸的多条扫描线GL1至GLM(M为不小于2的整数。M优选为不小于3的整数)；以及在X方向上排列的并各自向Y方向延伸的多条数据线DL1～DLN(N为不小于2的整数)。另外，在与扫描线GLm(1≤m≤M，m为整数)和数据线DLn(1≤n≤N，n为整数)的交叉位置相对应的位置处，设置了像素PEmn。像素Pemn包括TFTmn和像素电极。

TFTmn的栅极电极与扫描线GLm连接。TFTmn的源极电极与数据线DLn连接。TFTmn的漏极与像素电极连接。在像素电极与对置电极COM(共用电极)之间形成液晶电容CLmn，该对置电极COM通过液晶元件(广义上为电光学物质)与该像素电极对置。并且，也可以形成与液晶电容CLmn并联的保持电容。像素的透过率根据像素电极与对置电极COM之间的电压发生改变。提供给对置电极COM的电压VCOM由内置数据驱动器630的电源电路660生成。

这种LCD面板620通过如下方法形成，例如将形成像素电极以及TFT的第一衬底和形成对置电极的第二衬底贴合，在两个衬底之间封入作为电光学材料的液晶。

数据驱动器630基于在每一个水平扫描期间供给的一个水平扫描的显示数据驱动LCD面板620的数据线DL1至DLN。更具体地，数据驱动器630基于显示数据驱动数据线DL1至DLN中的至少一条。

扫描驱动器640扫描LCD面板620的扫描线GL1至GLM。更具体地，扫描驱动器640在一个垂直扫描期间内依次选择扫描线GL1至GLM，并驱动选择的扫描线。

LCD控制器650根据诸如CPU的主机(未示出)设定的内容，向扫描驱动器640和数据驱动器630(电源电路660)输出控制信号。更具体地，在LCD控制器650被初始化之后，该LCD控制器650初始化数据驱动器630和扫描驱动器640。此时，LCD控制器650向数据驱动器630输出复位信号XRES的同时，提供设定数据。之后，LCD控制器650提供例如动作模式的设定、在内部生成的水平同步信号HSYNC、垂直同步信号VSYNC、点时钟信号CPH、以及显示数据。并且，LCD控制器650根据极性反转信号POL，对电源电路660进行对置电极COM的电压VCOM的极性反转时序的控制。

电源电路660基于从外部提供的基准电压，生成扫描驱动器640的各种电压、对置电极COM的电压VCOM。在此，数据驱动器630在上述无效信号DISABLE为高电平的时候，可以不进行电源电路660的电压输出。

在图15中，电光学装置610包括LCD控制器650，但也可以将LCD控制器650设置在电光学装置610的外部。或者，电光学装置610可以包括LCD控制器650和主机(未示出)。

另外，可以将扫描驱动器640和LCD控制器650中的至少一个内置于数据驱动器630中。

另外，可以将数据驱动器630、扫描驱动器640以及LCD控制器650中的一部分或全部形成在LCD面板620上。在图16中，例如在LCD面板620上形成数据驱动器630和扫描驱动器640。如上所述，LCD面板620可以包括多条数据线、多条扫描线、各个像素被多条数据线的任一条和多条扫描线的任一条规定的多个像素、以及驱动多条数据线的数据驱动器。在LCD面板620的像素形成区域680形成多个像素。

另外，本发明并不限定于上述的实施例，而在本发明要旨的范围内可以有各种变形实施例。例如，本发明并不限于上述的液晶显示面板的驱动，而也可以适用于场致发光或等离子体显示装置的驱动。

另外，在上述的实施例中，控制信号SHL0、DEC0、NOUT0、RSEL0是1位，但也可以是2位或更多位。并且，不受设定数据的位数的限制。

另外，在上述的实施例中，根据初始化时的设定数据，进行移位方向、输出数、8色显示模式以及电阻选择的设定，但并不限于此。内置数据驱动器的电源电路的电压设定、端子分配的设定等的通常动作(显示动作)中被设定的状态不改变的，根据初始化时的上述设定数据设定。

另外，根据本发明中的从属权利要求的技术方案，可以省略从属权利要求的组成要件的一部分。并且，根据本发明的一个独立权利要求的技术方案的主要部分也可以从属于其他独立权利要求。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (7)

1.一种显示驱动器，用于驱动电光学面板的多条数据线，所述电光学面板包括多条扫描线、多条数据线、以及多个像素，其特征在于，所述显示驱动器包括：

数据输入部，显示数据或设定数据被输入其中；

显示处理部，其具有数据线驱动部，所述数据线驱动部用于根据通过所述数据输入部输入的所述显示数据驱动所述多条数据线；

控制寄存器，其用于控制所述显示处理部；以及

读取部，其用于根据初始化信号，读取通过所述数据输入部输入的所述设定数据；

其中，在通过所述初始化信号将所述显示处理部和所述控制寄存器中的至少一个初始化之后，所述读取部读取的所述设定数据被设定在所述控制寄存器中；以及

其中，根据设定在所述控制寄存器中的所述设定数据控制所述显示处理部。

2.根据权利要求1所述的显示驱动器，其特征在于，还包括：

第一延迟电路，其用于将所述初始化信号延迟第一延迟时间；

第二延迟电路，其用于将所述初始化信号延迟第二延迟时间，所述第二延迟时间比所述第一延迟时间长；

选择器，其用于根据所述第二延迟电路的输出，有选择地输出来自所述第一延迟电路的输出或时钟信号；以及

锁存电路，其用于根据所述选择器的输出，读取通过所述数据输入部输入的所述显示数据或所述设定数据；

其中，所述显示数据与所述时钟信号同步地输入所述数据输入部；

其中，所述数据线驱动部利用根据所述选择器有选择地输出的所述时钟信号存入所述锁存电路的所述显示数据，驱动所述多条数据线；

其中，所述读取部包括缓冲器，所述缓冲器用于根据所述第一延迟电路和所述第二延迟电路的输出，保持根据所述选择器有选择地输出的所述第一延迟电路的输出存入所述锁存电路的所述设定数据；以及

其中，根据用于规定水平扫描期间的水平同步信号或用于规定垂直扫描期间的垂直同步信号，将所述缓冲器保持的所述设定数据设定在所述控制寄存器中。

3.根据权利要求2所述的显示驱动器，其特征在于，

在所述水平同步信号规定的水平消隐期间或在垂直同步信号规定的垂直消隐期间，所述设定数据被设定在所述控制寄存器中。

4.根据权利要求1所述的显示驱动器，其特征在于，

当所述读取部读取的所述设定数据为第一数据的时候，至少停止所述数据线驱动部到所述多条数据线的输出。

5.根据权利要求4所述的显示驱动器，其特征在于，

当所述读取部读取的所述设定数据为与所述第一数据相同的第二数据的时候，省略在所述控制寄存器中设定所述设定数据。

6.根据权利要求1所述的显示驱动器，其特征在于，还包括初始设定信号输入部，所述初始化信号输入其中。

7.一种电光学装置，其特征在于，包括：

多条扫描线；

多条数据线；

多个像素；

显示驱动器，用于驱动所述多条数据线；

所述显示驱动器包括：

数据输入部，显示数据或设定数据被输入其中；

显示处理部，其具有数据线驱动部，所述数据线驱动部用于根据通过所述数据输入部输入的所述显示数据驱动所述多条数据线；

控制寄存器，用于控制所述显示处理部；以及

读取部，其基于初始化信号，读取通过所述数据输入部输入的所述设定数据；

其中，在通过所述初始化信号将所述显示处理部和所述控制寄存器中的至少一个初始化之后，所述读取部读取的所述设定数据被设定在所述控制寄存器中；以及

其中，根据设定在所述控制寄存器中的所述设定数据控制所述显示处理部。

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