JP2009009019A - ソースドライバ、電気光学装置、投写型表示装置及び電子機器 - Google Patents

Abstract

【課題】 転送すべきデータ量の増大を最小限に抑え、端子数の増加を抑えながら大容量の画像データを受信できるソースドライバ等を提供する。
【解決手段】 電気光学装置のソース線を駆動するためのソースドライバ３０は、画像データ、垂直同期タイミング又は水平同期タイミングのいずれかが伝送される伝送線を介して画像データ、垂直同期タイミング又は水平同期タイミングを受信するための受信回路３００と、垂直同期タイミング又は水平同期タイミングに同期して前記画像データに基づいてソース線を駆動するソース線駆動回路３１０とを含む。受信回路３００は、受信データと、所与の垂直同期タイミング指定データ又は所与の水平同期タイミング指定データとを比較する。垂直同期タイミング指定データ又は水平同期タイミング指定データと一致した受信データにより、垂直同期タイミング又は水平同期タイミングが指定される。
【選択図】 図４

Description

本発明は、ソースドライバ、電気光学装置、投写型表示装置及び電子機器に関する。

液晶表示（Liquid Crystal Display：ＬＣＤ）パネルの画面サイズの拡大化や高精細化に伴い、画像データの大容量化が進んでいる。そのため、ＬＣＤパネルを駆動するソースドライバ（駆動回路）による画像データの転送速度の高速化が求められている。画像データの転送速度の高速化を目的としたソースドライバには、いわゆる差動信号線を用いた高速シリアル転送方式が採用され、このソースドライバは、ホスト又は表示コントローラからの画像データや表示タイミング信号を受け取る。

このような高速シリアル転送方式が採用されたソースドライバは、例えば特許文献１に開示されているように、差動信号線を介した差動インタフェース（InterFace：Ｉ／Ｆ）を有する。特許文献１では表示タイミングがタイミングコントローラにより指定されるが、例えば特許文献２に開示されているように、専用のクロック回線が設けられパケット化されたデータを送受信したり、例えば特許文献３に開示されているように垂直同期信号、水平同期信号自体を、差動信号線を伝送させるための差動信号により表される差動データに変換して送受信したりする。また、例えば特許文献４には、シリアルプロトコルを用いて画像データとクロックとを符号化する発明が記載されている。

その他に、垂直同期信号、水平同期信号が伝送される信号線をＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）駆動して、差動データとは別系統で、垂直同期信号、水平同期信号をＣＭＯＳ信号として送る場合もある。或いはまた、画像データに付加したビットに、垂直同期信号、水平同期信号、データイネーブル又はパリティ等のデータを設定する場合もある。
特開２００５−２５７８５４号公報 特開２００５−１６５２７３号公報 特開２００２−１７５０６５号公報 特開２００５−３２６８０５号公報

しかしながら、パケット化されたデータの送受信を行う場合や画像データに付加ビットを追加する場合、伝送すべきデータ量が多くなるという問題がある。また、垂直同期信号等を差動データに変換して送受信する場合、画像データを差動データに変換する回路の他に、垂直同期信号等を差動データに変換する回路が必要になるという問題がある。更に、垂直同期信号等を差動データとは別系統で伝送する場合、ＣＭＯＳ信号のタイミングと差動信号のタイミングのズレを合わせるのが困難となり、ＥＭＩ（Electro Magnetic Interference）発生の要因や垂直同期信号等が入力される端子数の増加を招く。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的の１つは、転送すべきデータ量の増大を最小限に抑えると共に、端子数の増加を抑えながら大容量の画像データを受信できるソースドライバ、これを含む電気光学装置、投写型表示装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
画像データ、垂直同期タイミング又は水平同期タイミングのいずれかが伝送される伝送線を介して画像データ、垂直同期タイミング又は水平同期タイミングを受信するための受信回路と、
前記垂直同期タイミング又は前記水平同期タイミングに同期して前記画像データに基づいて前記ソース線を駆動するソース線駆動回路とを含み、
前記受信回路が、
前記受信回路の受信データと、所与の垂直同期タイミング指定データ又は所与の水平同期タイミング指定データとを比較し、
前記垂直同期タイミング指定データ又は前記水平同期タイミング指定データと一致した前記受信データにより、前記垂直同期タイミング又は前記水平同期タイミングが指定されるソースドライバに関係する。

本発明によれば、画像データと同じ伝送路で垂直同期タイミング指定データ又は水平同期タイミング指定データを伝送させることで、ソースドライバのＩ／Ｆ回路の回路規模を増大させることなく、垂直同期信号や水平同期信号が入出力される端子を削減できるようになる。

また本発明に係るソースドライバでは、
前記受信データと前記垂直同期タイミング指定データとの一致を検出後にカウント動作を開始する第１のカウンタを有し、
前記第１のカウンタのカウント値が、走査ライン数に対応するデータの受信カウント数以下の第１のカウント値となるまで、前記受信データと前記垂直同期タイミング指定データとの比較結果をマスクすることができる。

本発明によれば、伝送路に重畳されるノイズにより、誤って垂直同期タイミングであることを検出してしまう事態を回避できる上に、無駄な比較処理を省略して低消費電力化を図ることができるようになる。

また本発明に係るソースドライバでは、
前記受信データと前記水平同期タイミング指定データとの一致を検出後にカウント動作を開始する第２のカウンタを有し、
前記第２のカウンタのカウント値が、水平画素数に対応するデータの受信カウント数以下の第２のカウント値となるまで、前記受信データと前記水平同期タイミング指定データとの比較結果をマスクすることができる。

本発明によれば、伝送路に重畳されるノイズにより、誤って水平同期タイミングであることを検出してしまう事態を回避できる上に、無駄な比較処理を省略して低消費電力化を図ることができるようになる。

また本発明に係るソースドライバでは、
前記受信データが前記垂直同期タイミング指定データと所定回数連続して一致したことを条件に、前記受信データにより、前記垂直同期タイミングが指定されてもよい。

また本発明に係るソースドライバでは、
前記受信データが前記水平同期タイミング指定データと所定回数連続して一致したことを条件に、前記受信データにより、前記水平同期タイミングが指定されてもよい。

上記のいずれかの発明によれば、垂直同期タイミングや水平同期タイミングを誤って検出してしまう事態をより一層低減できるようになる。

また本発明に係るソースドライバでは、
前記伝送線を伝送されるデータが、
画像データが指定される画像データフィールドと、前記垂直同期タイミング、前記水平同期タイミング及びパリティデータが指定されるフラグフィールドとを有することができる。

また本発明に係るソースドライバでは、更に、
前記フラグフィールド内に、ドライバを制御するためのコマンドが指定される領域を有することができる。

上記のいずれかの発明によれば、端子数の増加を抑えながら、簡素な構成で垂直同期タイミングや水平同期タイミングを検出できる上に、ソースドライバのコマンドを設定でき、転送すべきデータ量の増大を最小限に抑えることができる。

また本発明に係るソースドライバでは、
前記垂直同期タイミング指定データが設定される垂直同期指定データ設定レジスタを含み、
前記受信回路が、
前記受信回路の受信データと、前記垂直同期指定データ設定レジスタの設定値とを比較することができる。

本発明によれば、垂直同期タイミング指定データとして任意のデータを指定でき、融通性のあるソースドライバを提供できる。

また本発明に係るソースドライバでは、
前記水平同期タイミング指定データが設定される水平同期指定データ設定レジスタを含み、
前記受信回路が、
前記受信回路の受信データと、前記水平同期指定データ設定レジスタの設定値とを比較することができる。

本発明によれば、水平同期タイミング指定データとして任意のデータを指定でき、融通性のあるソースドライバを提供できる。

また本発明に係るソースドライバでは、
前記垂直同期タイミング指定データが、
全ビットが０又は全ビットが１のスーパーホワイト領域又はスーパーブラック領域のデータであってもよい。

本発明によれば、簡素な構成で、端子を設けることなく、垂直同期タイミングを指定できるようになる。

また本発明に係るソースドライバでは、
前記水平同期タイミング指定データが、
全ビットが０又は全ビットが１のスーパーホワイト領域又はスーパーブラック領域のデータであってもよい。

本発明によれば、簡素な構成で、端子を設けることなく、水平同期タイミングを指定できるようになる。

また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するためのゲートドライバと、
前記複数のソース線を駆動するための上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む電気光学装置に関係する。

上記のいずれかの発明によれば、転送すべきデータ量の増大を最小限に抑えると共に、端子数の増加を抑えながら大容量の画像データを受信できるソースドライバが適用される電気光学装置を提供できる。

また本発明は、
上記記載の電気光学装置と、
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含む投写型表示装置に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む投写型表示装置に関係する。

上記のいずれかの発明によれば、転送すべきデータ量の増大を最小限に抑えると共に、端子数の増加を抑えながら大容量の画像データを受信できるソースドライバが適用される投写型表示装置を提供できる。

また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。

また本発明は、
上記記載の電気光学装置と、
前記電気光学装置に対して画像データを供給する手段とを含む電子機器に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。

上記のいずれかの発明によれば、転送すべきデータ量の増大を最小限に抑えると共に、端子数の増加を抑えながら大容量の画像データを受信できるソースドライバが適用される電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置の概要
図１に、本実施形態における液晶装置の構成の概要を示す。

液晶装置１０は、表示コントローラ３８、ソースドライバ３０、ＬＣＤパネル２０を含む。表示コントローラ３８は、図示しないホストによって生成された階調データ（画像データ）を受け、該階調データを加工処理し、表示タイミングと共に加工処理後の階調データをソースドライバ３０に供給する。ソースドライバ３０は、表示コントローラ３８からの表示タイミングに同期して、表示コントローラ３８からの階調データに基づいてＬＣＤパネル２０の複数のソース線を駆動する。ＬＣＤパネル２０は、複数のゲート線及び複数のソース線を有し、図示しないゲートドライバによって選択されたゲート線に接続される画素に、ソース線を介して駆動信号が印加される。

ここで、表示コントローラ３８は、１画素（又は１画素を構成する１ドット）分のデータサイズがＢ_１（Ｂ_１は２以上の整数）ビットの階調データを受け取り、１画素（又は１画素を構成する１ドット）分のデータサイズがＢ_２（１＜Ｂ_２＜Ｂ_１、Ｂ_２は２以上の整数）ビットの階調データをソースドライバ３０に供給する。即ち、ソースドライバ３０は、１画素（又は１画素を構成する１ドット）分のデータサイズがＢ_２ビットの階調データに基づいてＬＣＤパネル２０のソース線を駆動する。

従って、表示コントローラ３８では、ホストから指定されたＢ_１ビットの階調データを、ＬＣＤパネル２０の製造ばらつきに起因した表示ムラ等が解消できるように他の階調データに変換してソースドライバ３０に供給できる。即ち、表示コントローラ３８では、２^Ｂ１階調の階調データのうち、ＬＣＤパネル２０の特性に応じて２^Ｂ２（＜２^Ｂ１）階調のうちのいずれかを選択すればよい。これにより、ホスト及びソースドライバ３０は、ＬＣＤパネル２０の特性のばらつきを考慮することなく動作させることができる。

そして、本実施形態では、表示コントローラ３８とソースドライバ３０との間では、差動信号線を介して、階調データと表示タイミングとが差動データとして送受信される。これにより、階調データと表示タイミングとを別途の経路で送受信する場合に比べてタイミングのズレを考慮する必要がなくなる上に、ＥＭＩ発生の要因を削減し、且つソースドライバ３０や表示コントローラ３８の端子数を減らすことができるようになる。

図２に、図１の表示コントローラ３８の構成例のブロック図を示す。

表示コントローラ３８は、ホストインタフェース（InterFace：Ｉ／Ｆ）２００と、階調データ変換回路２１０と、フレームメモリ２２０と、表示タイミング生成回路２３０と、垂直同期タイミングデータ生成回路２４０と、水平同期タイミングデータ生成回路２５０と、ドライバＩ／Ｆ２６０とを含む。

ホストＩ／Ｆ２００は、図示しないホスト及び表示コントローラ３８との間に接続された信号線を介して入出力される信号のインタフェース処理を行う。

階調データ変換回路２１０は、１画素（又は１画素を構成する１ドット）分のデータサイズがＢ_１ビットの階調データを、１画素（又は１画素を構成する１ドット）分のデータサイズがＢ_２ビットの階調データに変換する。この変換処理は、ホスト等によって、入力されたＢ_１ビットの階調データを所与のＢ_２ビットの階調データに変換するように指定されている。

フレームメモリ２２０には、階調データ変換回路２１０によって変換された階調データが格納される。フレームメモリ２２０は、少なくとも１垂直走査分の階調データを格納し、差動信号線を介してソースドライバ３０に対して階調データを順次出力する。

表示タイミング生成回路２３０は、ホストＩ／Ｆ２００を介してホストから指定された垂直同期タイミングや水平同期タイミングに基づいて、表示コントローラ３８がソースドライバ３０に出力する画像の表示タイミングを生成する。

垂直同期タイミングデータ生成回路２４０は、表示タイミング生成回路２３０によって生成された表示タイミングのうち垂直同期タイミングに対応して予め決められた垂直同期タイミング指定データを生成する。垂直同期タイミング指定データとして、１画素（又は１ドット）当たりＢ_１ビットの階調データのうち、階調データ変換回路２１０によって１画素（又は１ドット）当たりＢ_２ビットの階調データに変換されないＢ_１ビットの階調データが割り当てられる。このような垂直同期タイミング指定データとして、表示画像の画質にほとんど影響を与えない、全ビットが０又は全ビットが１のスーパーブラック領域（スーパーホワイト領域）の階調データを採用できる。

水平同期タイミングデータ生成回路２５０は、表示タイミング生成回路２３０によって生成された表示タイミングのうち水平同期タイミングに対応して予め決められた水平同期タイミング指定データを生成する。水平同期タイミング指定データとして、１画素（又は１ドット）当たりＢ_１ビットの階調データのうち、階調データ変換回路２１０によって１画素（又は１ドット）当たりＢ_２ビットの階調データに変換されないＢ_１ビットの階調データが割り当てられる。このような水平同期タイミング指定データとして、表示画像の画質にほとんど影響を与えない、全ビットが０又は全ビットが１のスーパーブラック領域（スーパーホワイト領域）の階調データを採用できる。垂直同期タイミング指定データとしてスーパーブラック領域の階調データが採用された場合、水平同期タイミング指定データとしてスーパーホワイト領域の階調データが採用される。垂直同期タイミング指定データとしてスーパーホワイト領域の階調データが採用された場合、水平同期タイミング指定データとしてスーパーブラック領域の階調データが採用される。

ドライバＩ／Ｆ２６０は、ソースドライバ３０との間に設けられた差動信号線を介して、垂直同期タイミング指定データ、水平同期タイミング指定データ、フレームメモリ２２０から読み出された階調データを送信する処理を行う。

図３に、本実施形態におけるスーパーホワイト領域及びスーパーブラック領域の階調データの説明図を示す。図３において、Ｂ_１が「１２」、Ｂ_２が「１０」であるものとする。

表示コントローラ３８では、ＬＣＤパネル２０の液晶素子のばらつきや光学特性を製品毎に揃えるための処理を行う。そこで、階調データ変換回路２１０は、割り当て表Ｐ１に示すように、１画素（又は１ドット）当たりのデータサイズがＢ_２ビットの階調データを出力するが、Ｂ_２ビットの各階調データには、Ｂ_１ビットの変換前の階調データが割り当てられている。この割り当て方法は、ホスト等により、ＬＣＤパネル２０の特性に応じた制御レジスタへの設定値により指定される。

この際、Ｂ_１＞Ｂ_２であるため、Ｂ_１ビットの階調データの全部がＢ_２ビットの階調データのいずれかに割り当てることはない。そこで、垂直同期タイミングデータ生成回路２４０及び水平同期タイミングデータ生成回路２５０は、この割り当てられなかったＢ_１ビットの階調データのいずれかを垂直同期タイミング指定データ及び水平同期タイミング指定データとして用いる。

特に、特性を揃えるための割り当て表Ｐ１に従った階調データの選択の仕方として、ＬＣＤパネル２０の最高性能を引き出すような階調データが選択されない。即ち、スーパーホワイト領域やスーパーブラック領域と呼ばれる領域は、階調データの違いによる画質への影響が小さく、この領域の階調データが用いられることは稀である。例えば、１画素を構成する色成分間のばらつきを補正するために、全ビットが「０」又は全ビットが「１」の階調データを選択してしまうと、階調の補正範囲が制限されるため、全ビットが０又は全ビットが１スーパーブラック領域（スーパーホワイト領域）の階調データが採用されることはない。

そこで、本実施形態では、このような階調データを、垂直同期タイミング指定データ又は水平同期タイミング指定データとして採用することで、階調データと同じ伝送路を介して表示タイミングをソースドライバ３０に供給するようにしている。この結果、ソースドライバ３０や表示コントローラ３８の差動Ｉ／Ｆの回路規模を増大させることなく、垂直同期信号や水平同期信号が入出力される端子を削減できるようになる。

２． ソースドライバの概要
図４に、図１のソースドライバ３０の構成要部のブロック図を示す。

図４では、ドットクロックが伝送される１対の差動信号線と、６ビットの階調データが伝送される６対の差動信号線を介して表示コントローラ３８とソースドライバ３０とが接続される。

ソースドライバ３０は、受信回路３００、ソース線駆動回路３１０を含む。受信回路３００は、階調データ、垂直同期タイミング又は水平同期タイミングのいずれかが伝送される伝送線である差動信号線を介して階調データ、垂直同期タイミング又は水平同期タイミングを受信する処理を行う。ソース線駆動回路３１０は、受信回路３００により受信された垂直同期タイミング又は水平同期タイミングに同期して、受信回路３００により受信された階調データに基づいてＬＣＤパネル２０のソース線を駆動する。

受信回路３００は、レシーバ回路３０２と、シリアル／パラレル（Serial to Parallel：Ｓ／Ｐ）変換回路３０４とを含む。レシーバ回路３０２は、表示コントローラ３８のドライバＩ／Ｆ２６０のトランスミッタによって差動信号線を介して送信された差動信号を受信する。Ｓ／Ｐ変換回路３０４は、レシーバ回路３０２によって受信されたシリアルデータをパラレルデータに変換する。より具体的には、Ｓ／Ｐ変換回路３０４は、レシーバ回路３０２によって受信されたクロックを用いて、レシーバ回路３０２によって受信されたデータをパラレルデータに変換する。

例えば、図５に示すように、ドットクロックの立ち上がりエッジと立ち下がりエッジで、それぞれ６ビットの階調データが取り込まれ、Ｓ／Ｐ変換回路３０４において１２ビットのパラレルデータに変換される。

そして、ソースドライバ３０では、受信回路３００の受信データと、所与の垂直同期タイミング指定データ又は所与の水平同期タイミング指定データとを比較し、垂直同期タイミング指定データ又は水平同期タイミング指定データと一致した受信データにより、前記垂直同期タイミング又は水平同期タイミングが指定される。このため、ソースドライバ３０は、垂直同期タイミング比較回路３３０、水平同期タイミング比較回路３４０を含むことができる。

垂直同期タイミング比較回路３３０は、Ｓ／Ｐ変換回路３０４によって変換されたパラレルデータである受信回路３００の受信データと、所与の垂直同期タイミング指定データとを比較する。そして、両データが一致したとき、垂直同期タイミング比較回路３３０は、垂直同期信号ＶＳＹＮＣのパルスを出力する。この垂直同期信号ＶＳＹＮＣのパルスは、１垂直走査期間を規定する。垂直同期タイミング指定データは、図３に示すように、予め表示コントローラ３８の垂直同期タイミングデータ生成回路２４０で指定された、いわゆるスーパーホワイト領域（スーパーブラック領域）のＢ_１ビットのデータである。そのため、ソースドライバ３０は、更に垂直同期指定データ設定レジスタ３３２を有し、ホスト又は表示コントローラ３８からのレジスタアクセスによって、該レジスタに垂直同期タイミング指定データが設定されるようになっている。

水平同期タイミング比較回路３４０は、Ｓ／Ｐ変換回路３０４によって変換されたパラレルデータである受信回路３００の受信データと、所与の水平同期タイミング指定データとを比較する。そして、両データが一致したとき、水平同期タイミング比較回路３４０は、水平同期信号ＨＳＹＮＣのパルスを出力する。この水平同期信号ＨＳＹＮＣのパルスは、１水平走査期間を規定する。水平同期タイミング指定データは、図３に示すように、予め表示コントローラ３８の水平同期タイミングデータ生成回路２５０で指定された、いわゆるスーパーホワイト領域（スーパーブラック領域）のＢ_１ビットのデータである。そのため、ソースドライバ３０は、更に水平同期指定データ設定レジスタ３４２を有し、ホスト又は表示コントローラ３８からのレジスタアクセスによって、該レジスタに水平同期タイミング指定データが設定されるようになっている。

なお、垂直同期タイミング比較回路３３０は、受信回路３００の受信データが垂直同期タイミング指定データと所定回数（例えば１０回）連続して一致したことを条件に、該受信データにより、垂直同期タイミングを指定することが望ましい。こうすることで、差動信号線上に重畳したノイズにより受信データが変化した場合であっても、誤って垂直同期タイミングを指定してしまう事態を大幅に削減できる。

また、水平同期タイミング比較回路３４０は、受信回路３００の受信データが水平同期タイミング指定データと所定回数（例えば１０回）連続して一致したことを条件に、該受信データにより、水平同期タイミングを指定することが望ましい。こうすることで、差動信号線上に重畳したノイズにより受信データが変化した場合であっても、誤って水平同期タイミングを指定してしまう事態を大幅に削減できる。

なお、受信データと垂直同期タイミング指定データ又は水平同期タイミング指定データとが所定回数連続して一致したことを条件に垂直同期タイミング又は水平同期タイミングが指定される場合、垂直同期タイミング指定データ又は水平同期タイミング指定データを、上記の所定回数のうちの少なくとも１回だけ垂直同期タイミング指定データ又は水平同期タイミング指定データを変更してデータをローテーションさせてもよい。例えば、垂直同期タイミング指定データが「１１・・・１１１」であり、所定回数が１０回である場合、１０回のうち１回だけ垂直同期タイミング指定データを「１１・・・１１０」してもよい。こうすることで、垂直同期タイミング比較回路３３０又は水平同期タイミング比較回路３４０の比較結果を用いた場合でも、誤って垂直同期タイミング又は水平同期タイミングを指定してしまう事態をより一層減少させることができるようになる。

更にソースドライバ３０では、以下のように垂直同期タイミング比較回路３３０の比較結果をマスクすることで、低消費電力化を図ることができる。

即ち、ソースドライバ３０は、第１のカウンタ３５０を含むことができる。第１のカウンタ３５０は、受信回路３００の受信データと垂直同期タイミング指定データとの一致を検出後にカウント動作を開始する。そして、第１のカウンタ３５０のカウント値が、走査ライン数に対応するデータの受信カウント数以下の第１のカウント値となるまで、受信データと垂直同期タイミング指定データとの比較結果をマスクする。

図６に、垂直同期タイミング比較回路３３０の動作例のタイミング図を示す。

垂直同期タイミング比較回路３３０は、受信回路３００の受信データと垂直同期指定データ設定レジスタ３３２に設定された垂直同期タイミング指定データとの一致を検出したとき、垂直同期信号ＶＳＹＮＣのパルスを発生させる。そして、第１のカウンタ３５０は、この垂直同期信号ＶＳＹＮＣの例えば立ち上がりエッジを基準にカウント動作を開始して、そのカウント値を例えば水平同期信号ＨＳＹＮＣで規定される水平走査期間毎にカウントアップさせる。

第１のカウンタ３５０は、そのカウント値と所与の第１のカウント値とを比較し、両者の値が一致するまで垂直同期タイミング比較回路３３０の比較結果をマスクする制御を行う。第１のカウント値は、ＬＣＤパネル２０の走査ライン数分の階調データを受信したときの第１のカウンタ３５０の受信カウント数以下の値であることが望ましい。

こうすることで、第１のカウンタ３５０のカウント値が、垂直同期信号ＶＳＹＮＣの立ち上がりエッジを基準にＬＣＤパネル２０の走査ライン数に対応した受信カウント数となるまでは、受信回路３００の受信データはＬＣＤパネル２０の表示画像の階調データであるため、垂直同期信号に対応したデータが受信されることはなく、少なくとも該受信カウント数となる直前から比較処理を開始させることで無駄な比較処理を行わなくて済む。また、差動信号線に重畳されるノイズにより、誤って垂直同期タイミングであることを検出してしまう事態を回避できるようになる。

このため、垂直同期信号ＶＳＹＮＣの立ち上がりエッジを基準に、第１のカウンタ３５０のカウント値が第１のカウント値となるまでは垂直同期タイミング比較回路３３０の比較結果のマスク期間となり、その後、次の垂直走査期間における垂直同期信号ＶＳＹＮＣの立ち上がりエッジまで垂直同期タイミング比較回路３３０の比較結果の非マスク期間とすることができる。

またソースドライバ３０では、以下のように水平同期タイミング比較回路３４０の比較結果をマスクすることで、低消費電力化を図ることができる。

図７に、水平同期タイミング比較回路３４０の動作例のタイミング図を示す。

水平同期タイミング比較回路３４０は、受信回路３００の受信データと水平同期指定データ設定レジスタ３４２に設定された水平同期タイミング指定データとの一致を検出したとき、水平同期信号ＨＳＹＮＣのパルスを発生させる。そして、第２のカウンタ３６０は、この水平同期信号ＨＳＹＮＣの例えば立ち上がりエッジを基準にカウント動作を開始して、そのカウント値を例えばドットクロック毎にカウントアップさせる。

第２のカウンタ３６０は、そのカウント値と所与の第２のカウント値とを比較し、両者の値が一致するまで水平同期タイミング比較回路３４０の比較結果をマスクする制御を行う。第２のカウント値は、ＬＣＤパネル２０の水平画素数分の階調データを受信したときの第２のカウンタ３６０の受信カウント数以下の値であることが望ましい。

こうすることで、第２のカウンタ３６０のカウント値が、水平同期信号ＨＳＹＮＣの立ち上がりエッジを基準にＬＣＤパネル２０の水平画素数に対応した受信カウント数となるまでは、受信回路３００の受信データはＬＣＤパネル２０の表示画像の階調データであるため、水平同期信号に対応したデータが受信されることはなく、少なくとも該受信カウント数となる直前から比較処理を開始させることで無駄な比較処理を行わなくて済む。また、差動信号線に重畳されるノイズにより、誤って水平同期タイミングであることを検出してしまう事態を回避できるようになる。

このため、水平同期信号ＨＳＹＮＣの立ち上がりエッジを基準に、第２のカウンタ３６０のカウント値が第２のカウント値となるまでは水平同期タイミング比較回路３４０の比較結果のマスク期間となり、その後、次の水平走査期間における水平同期信号ＨＳＹＮＣの立ち上がりエッジまで水平同期タイミング比較回路３４０の比較結果の非マスク期間とすることができる。

次に、本実施形態における差動信号線を伝送される差動データのデータフォーマットについて説明する。

図８（Ａ）、図８（Ｂ）、図８（Ｃ）に、本実施形態において差動信号線を伝送される差動データのデータフォーマットの説明図を示す。

図８（Ａ）はＶＳＹＮＣ指定データのフォーマットの一例を表し、図８（Ｂ）はＨＳＹＮＣ指定データのフォーマットの一例を表し、図８（Ｃ）はＶＳＹＮＣ／ＨＳＹＮＣ指定データのフォーマットの一例を表す。

各指定データは、１２ビット毎に１０回の送信でソースドライバ３０に送られるようになっている。各指定データのフォーマットでは、Ｖフィールド、Ｈフィールド、Ｃフィールド、Ｄフィールド、Ｐフィールドが規定されている。Ｖフィールドには、垂直同期タイミング指定データが設定される。Ｈフィールドには、水平同期タイミング指定データが設定される。Ｃフィールドには、ソースドライバ３０を制御するためのコマンドデータが設定される。Ｄフィールドには、データが入力される。Ｐフィールドには、パリティチェックを行うためのパリティデータが互いにビット反転されて２回に亘って入力される。

Ｄフィールドを、ＬＣＤパネル２０の画像データが指定される画像データフィールドということができる。また、Ｖフィールド、Ｈフィールド、Ｃフィールド及びＰフィールドを、垂直同期タイミング、水平同期タイミング及びパリティデータが指定されるフラグフィールドということができる。従って、このフラグフィールド内に、ソースドライバ３０を制御するためのコマンドが指定される領域が設けられている。

垂直同期タイミング比較回路３３０は、図８（Ａ）〜図８（Ｃ）に示すデータフォーマットのＰフィールドのパリティデータに基づいてエラーがないと判別されたことを条件に、Ｖフィールドの１２ビットのデータが、垂直同期タイミング指定データか否かを検出できる。

水平同期タイミング比較回路３４０は、図８（Ａ）〜図８（Ｃ）に示すデータフォーマットのＰフィールドのパリティデータに基づいてエラーがないと判別されたことを条件に、Ｈフィールドの１２ビットのデータが、水平同期タイミング指定データか否かを検出できる。

こうして、ソースドライバ３０は、図８（Ａ）〜図８（Ｃ）に示すＶＳＹＮＣ指定データ、ＨＳＹＮＣ指定データ又はＶＳＹＮＣ／ＨＳＹＮＣ指定データを判別する。そして、例えばＨＳＹＮＣ指定データであることが判別されたとき、該ＨＳＹＮＣ指定データのパリティデータの直後から、ＬＣＤパネル２０の表示画像の階調データとして扱うようになっている。また、例えばＶＳＹＮＣ指定データであることが判別されたとき、該ＶＳＹＮＣ指定データのパリティデータの直後から、ＬＣＤパネル２０の表示画像の階調データとして扱うようになっている。

図９に、図８（Ａ）〜図８（Ｃ）の差動データの入力例を示す。

例えば、まず、図８（Ａ）に示すＶＳＹＮＣ指定データが入力された後、ダミーとして扱われる差動データが入力される。そして、ブランキング期間においても同様にＶＳＹＮＣ指定データが入力された後に、ダミーデータとして扱われる差動データが入力される。

その後、図８（Ｂ）に示すＶＳＹＮＣ／ＨＳＹＮＣ指定データが入力された後に、階調データとして扱われる差動データが入力される。その後も同様にＶＳＹＮＣ／ＨＳＹＮＣ指定データが入力された後に、階調データとして扱われる差動データが入力される。

そして、図８（Ｃ）に示すＨＳＹＮＣ指定データが入力された後に、階調データとして扱われる差動データが入力される。その後も同様に、ＨＳＹＮＣ指定データが入力された後に、階調データとして扱われる差動データが入力される。

３． 具体的な構成例
次に、本実施形態におけるソースドライバが適用される液晶装置、電気光学装置、電子機器について説明する。

３．１． 液晶装置
図１０に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶装置について説明するが、他の液晶装置についても、本実施形態におけるソースドライバを適用できる。

以下では、液晶装置の液晶表示パネルをいわゆるマルチ駆動する例について説明するが、該液晶表示パネルをいわゆる非マルチ駆動であるノーマル駆動する場合にも本発明を適用できる。ここで、マルチ駆動とは、１出力当たりに複数のソース線の駆動信号が時分割多重された状態で駆動するマルチ駆動する方式をいい、非マルチ駆動とは、各出力に各ソース線の駆動信号を出力する駆動方式をいう。

液晶装置１０は、ＬＣＤパネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、高温ポリシリコン液晶パネルであり、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。ＬＣＤパネル２０は、複数のソース線毎に設けられたデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊ（ｊは２以上の整数）を含み、ソースドライバのソース出力を分離して複数のソース線ＳＬ１〜ＳＬＮのそれぞれに駆動電圧を出力する。

ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。

ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｍに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学素子）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。

このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。

従って、ＬＣＤパネル２０は、スイッチ素子としてのＴＦＴを介してソース線と接続される画素電極を有するということができる。またＬＣＤパネル２０は、複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有するということができる。

液晶装置１０は、ＬＣＤパネル２０を駆動する表示ドライバ（広義には駆動回路）９０を含む。表示ドライバ９０は、ソースドライバ３０を含む。ソースドライバ３０は、各ソース線に対応した画像データ（階調データ）に基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮをマルチ駆動する制御を行う。即ち、ソースドライバ３０は、複数のソース線に出力する駆動電圧を時分割多重してそれぞれソース電圧供給線ＳＰ１〜ＳＰｊに出力し、各ソース電圧供給線に接続されるＬＣＤパネル２０のデマルチプレクサが、ソースドライバ３０から指定される分離タイミングでソース電圧供給線の駆動電圧を分離して複数のソース線に分配する。なお、図１０では、デマルチプレクサがＬＣＤパネル２０に含まれているものとして説明するが、ソースドライバ３０がデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊを含んでもよい。

表示ドライバ９０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、１垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。表示ドライバ９０は、ソースドライバ３０及びゲートドライバ３２の少なくとも一方が省略された構成であってもよい。

液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。

また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。

液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。このとき、表示コントローラ３８とソースドライバ３０とは差動信号線を介して接続されており、該差動信号線を介して動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。

なお図１０では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。

また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図１１では、ＬＣＤパネル２０上に、表示ドライバ９０（ソースドライバ３０及びゲートドライバ３２）が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、各スイッチ素子が複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動するソースドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。

３．２ ゲートドライバ
図１２に、図１０又は図１１のゲートドライバ３２の構成例を示す。

ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。

シフトレジスタ４０は、各フリップフロップが各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号（ＨＳＹＮＣ）であり、スタートパルス信号ＳＴＶは垂直同期信号（ＶＳＹＮＣ）である。

レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。

出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。パルス状の走査電圧の高電位側は選択電圧であり、走査電圧の低電位側は非選択電圧である。

なお、ゲートドライバ３２は、図１２のようにシフトレジスタを用いてゲート線を走査することなく、アドレスデコーダによるデコード結果に対応したゲート線を選択することで複数のゲート線を走査するようにしてもよい。

３．３ ソースドライバ
図１３に、図１０又は図１１のソースドライバ３０の詳細な構成例を示す。

ソースドライバ３０は、受信回路５１、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、マルチ駆動制御回路５５、多重化回路５６、階調電圧発生回路５８、ＤＡＣ（Digital/Analog Converter）６０、ソース線駆動回路６２を含む。

ソースドライバ３０には、表示コントローラ３８から画像データとしての階調データＤが差動信号線を介して入力される。

受信回路５１は、図４の受信回路３００、垂直同期タイミング比較回路３３０、垂直同期指定データ設定レジスタ３３２、水平同期タイミング比較回路３４０、水平同期指定データ設定レジスタ３４２、第１及び第２のカウンタ３５０、３６０の機能を有する。受信回路５１で受信された階調データＤは、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。

Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。

表示メモリ５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。

アドレス制御回路６６は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６６は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。

ロウアドレスデコーダ６８は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ７０は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。

階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６６は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ７２は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。

アドレス制御回路６６は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。

従って、図１３において、ロウアドレスデコーダ６８、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図１３において、ラインアドレスデコーダ７２、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。

ラインラッチ５４は、表示メモリ５２から読み出された１水平走査分の階調データを、１水平走査期間を規定する水平同期信号ＨＳＹＮＣ（ラッチパルスＬＰ）の変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。

マルチ駆動制御回路５５は、各ソース線に対応した階調データを時分割多重するためのマルチプレクス制御信号を生成する。

多重化回路５６は、マルチプレクサＭＰＸ_１〜ＭＰＸ_ｊを含み、各マルチプレクサが、ラインラッチ５４でラッチされた１水平走査分の階調データを、マルチプレクス制御信号に基づいてｋ（ｋは正の整数、但し、ｋ×ｊ＝Ｎ）本のソース出力毎に時分割で多重化した多重化データを生成する。

階調電圧発生回路５８は、各階調電圧（基準電圧）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５８は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。

ＤＡＣ６０は、多重化回路５６の各マルチプレクサからの多重化データに多重化された階調データに対応した階調電圧を、ソース出力毎に生成する。より具体的には、ＤＡＣ６０は、階調電圧発生回路５８によって生成された複数の階調電圧の中から、多重化回路５６の各デマルチプレクサからの多重化データに多重化された階調データ毎に各階調データに対応した階調電圧を選択し、選択した階調電圧を出力することで多重化階調電圧を出力する。このようなＤＡＣ６０は、ソース出力毎に設けられた電圧選択回路ＤＥＣ_１〜ＤＥＣ_ｊを含む。各電圧選択回路は、階調電圧発生回路５８からの複数の階調電圧の中から、多重化データの各階調データに対応した１つの階調電圧を出力する。

ソース線駆動回路６２は、出力回路ＯＰ_１〜ＯＰ_ｊを含む。出力回路ＯＰ_１〜ＯＰ_ｊの各出力回路は、ボルテージフォロワ接続された演算増幅器を含み、ＤＡＣ６０の各電圧選択回路からの多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。

なお、図４のソース線駆動回路３１０は、図１３のソース線駆動回路６２の他に、マルチ駆動制御回路５５、多重化回路５６、階調電圧発生回路５８、ＤＡＣ６０の機能を有することができる。

図１４に、図１３のマルチプレクサＭＰＸ_１の動作例を示す。

マルチプレクサＭＰＸ_１は、１０本のソース線に対応した階調データを時分割多重した多重化データを生成する。ラインラッチ５４で取り込まれた第１〜第１０のソース出力用の階調データＧＤ_１〜ＧＤ_１０は、多重化回路５６のマルチプレクサＭＰＸ_１で多重化される。マルチプレクサＭＰＸ_１〜ＭＰＸ_ｊの各マルチプレクサには、時分割タイミングを規定するマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０が入力される。このようなマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０は、ソースドライバ３０のマルチ駆動制御回路５５において生成される。マルチ駆動制御回路５５は、１水平走査期間内に、例えばマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０のいずれか１つのマルチプレクス制御信号が順番にＨレベルとなるようにマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０を生成する。各マルチプレクス制御信号がＨレベルの期間に当該マルチプレクス制御信号に対応した階調データが多重化データとして出力される。

このような多重化回路５６は、各画素が複数ドットを有する複数の画素単位で階調データを時分割多重してもよいし、各画素を構成する同じ色成分の複数のドット単位で階調データ単位を時分割多重してもよい。

図１５に、ＬＣＤパネル２０のデマルチプレクサの構成例の回路図を示す。

図１５では、ＲＧＢの色成分毎に設けられた出力回路が、１０マルチ駆動を行うものとする。この場合、各デマルチプレクサが、当該デマルチプレクサに対応する多重化回路５６のマルチプレクサと反対の動作を行う。即ち、各デマルチプレクサが、ソース線駆動回路６２の各出力回路からの多重化階調電圧を、１０本のソース出力に分離して出力する。デマルチプレクサの分離動作タイミングは、多重化回路５６の各マルチプレクサの時分割タイミングと同期している。

図１５では、ソース線ＳＬ１〜ＳＬ３０に分離するデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_３の例を示している。各マルチプレクサは、１画素を構成する色成分毎に階調電圧を分離する。即ち、ソースドライバ３０の各出力回路ＯＰ_１が、色成分毎に１０マルチ駆動を行うようにソース電圧供給線を駆動する。これにより、出力回路ＯＰ_１のばらつきに起因して同じ階調電圧を出力する場合でも区切り線が発生する現象を回避して、画質を向上させることができるようになる。

出力回路ＯＰ_１には、ＲＧＢ成分のうちＲ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ_１から入力される。そして、出力回路ＯＰ_１は、Ｒ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ_１には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ_１の出力電圧を順番にソース線ＳＬ１、ＳＬ４、ＳＬ７、ＳＬ１０、・・・、ＳＬ２８に出力する。

出力回路ＯＰ_２には、ＲＧＢ成分のうちＧ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ_２から入力される。そして、出力回路ＯＰ_２は、Ｇ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ_２には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ_２の出力電圧を順番にソース線ＳＬ２、ＳＬ５、ＳＬ８、ＳＬ１１、・・・、ＳＬ２９に出力する。

出力回路ＯＰ_３には、ＲＧＢ成分のうちＢ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ_３から入力される。そして、出力回路ＯＰ_３は、Ｂ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ_３には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ_３の出力電圧を順番にソース線ＳＬ３、ＳＬ６、ＳＬ９、ＳＬ１２、・・・、ＳＬ３０に出力する。

図１６に、図１５のデマルチプレクサの動作説明図を示す。

図１６では、図１５のデマルチプレクサＤＭＰＸ_１の動作について説明するが、他のデマルチプレクサも同様である。

デマルチプレクサＤＭＰＸ_１は、Ｒ用の多重化階調電圧として時分割多重化された階調電圧ＧＤＶ_１、ＧＤＶ_２、ＧＤＶ_３、・・・、ＧＤＶ_１０を分離して、各階調電圧を各ソース線に出力する。ここで、階調電圧ＧＤＶ_１は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ_１に対応した階調電圧である。また階調電圧ＧＤＶ_２は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ_２に対応した階調電圧である。同様に、階調電圧ＧＤＶ_１０は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ_１０に対応した階調電圧である。

デマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_３には、デマルチプレクス制御信号ＤＳＥＬ１〜ＳＥＬ１０が入力される。デマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ１０は、それぞれマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０と同期した信号である。このようなデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ１０は、ソースドライバ３０のマルチ駆動制御回路５５において生成される。マルチ駆動制御回路５５は、１水平走査期間内に、例えばデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ１０のいずれか１つのデマルチプレクス制御信号が順番にＨレベルとなるようにデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ１０を生成する。Ｒ用多重化階調データに多重化された階調電圧のうちデマルチプレクス制御信号がＨレベルの期間の階調電圧が、当該デマルチプレクス制御信号に対応したソース線に出力される。

従って、デマルチプレクサＤＭＰＸ_１は、図１６に示すようにＲ用多重化階調電圧から分離した階調電圧ＧＤＶ_１、ＧＤＶ_２、ＧＤＶ_３、・・・、ＧＤＶ_１０を、それぞれソース線ＳＬ１、ＳＬ４、ＳＬ７、・・・、ＳＬ２８に出力することができる。デマルチプレクサＤＭＰＸ_２、ＤＭＰＸ_３も、デマルチプレクサＤＭＰＸ_１と同様にＧ用多重化階調電圧、Ｂ用多重化階調電圧から分離した各階調電圧を、各ソース線に出力できる。

３．３．１ 変形例
なお、上記の実施形態では、ソースドライバが、デマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊが形成される高温ポリシリコン液晶パネルであるＬＣＤパネル２０に対してマルチ駆動を行うものとして説明したが、これに限定されるものではない。

本変形例におけるソースドライバは、パネル基板上にデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊを形成しないアモルファスシリコン液晶パネルであるＬＣＤパネルを駆動する。この場合、上記の実施形態におけるデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊの機能を、ソースドライバ側が備えることになる。

図１７に、本変形例におけるソースドライバの構成例のブロック図を示す。

図１７において図１３と同一部分には同一符号を付し、適宜説明を省略する。図１７のソースドライバが図１３のソースドライバと異なる点は、ソース線駆動回路６２の出力側に分離回路６４が設けられている点である。この分離回路６４は、図１０又は図１１においてＬＣＤパネル２０に設けられていたデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊを有する。この分離回路６４の機能は、図１６と同様であるため詳細な説明を省略する。

４． 電子機器
次に、本実施形態における液晶装置１０（ソースドライバ３０）が適用される電子機器について説明する。

４．１ 投写型表示装置
上述の液晶装置１０を用いて構成される電子機器として、投写型表示装置がある。

図１８に、本実施形態における液晶装置１０が適用された投写型表示装置の構成例のブロック図を示す。

投写型表示装置７００は、表示情報出力源７１０、表示情報処理回路７２０、表示駆動回路７３０（表示ドライバ）、液晶パネル７４０、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路７３０は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。

図１９に、投写型表示装置の要部の概略構成図を示す。

投写型表示装置は、光源８１０、ダイクロイックミラー８１３、８１４、反射ミラー８１５、８１６、８１７、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０、液晶光変調装置８２２、８２３、８２４、クロスダイクロイックプリズム８２５、投写レンズ８２６を含む。光源８１０は、メタルハライド等のランプ８１１とランプの光を反射するリフレクタ８１２とを含む。青色光・緑色光反射のダイクロイックミラー８１３は、光源８１０からの光束のうち赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー８１７で反射されて、赤色光用液晶光変調装置８２２に入射される。一方、ダイクロイックミラー８１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー８１４によって反射され、緑色光用液晶光変調装置８２３に入射される。一方、青色光は第２のダイクロイックミラー８１４も透過する。青色光に対しては、長い光路により光損失を防ぐため、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０を含むリレーレンズ系からなる導光手段８２１が設けられ、これを介して青色光が青色光用液晶光変調装置８２４に入射される。各光変調回路により変調された３つの色光はクロスダイクロイックプリズム８２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。以上のように、投写型表示装置の投写手段が構成される。この投写手段によって合成された光は、投写光学系である投写レンズ８２６によってスクリーン８２７に投写され、画像が拡大されて表示される。

４．２ 携帯電話機
また上述の液晶装置１０を用いて構成される電子機器として、携帯電話機がある。

図２０に、本実施形態における液晶装置１０が適用された携帯電話機の構成例のブロック図を示す。図２０において、図１０又は図１１と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。

携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。

表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。

電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。

図２０では、ホスト９４０又は表示コントローラ３８が、階調データを供給する手段ということができる。

本実施形態又はその変形例が適用可能な電子機器としては、例えばパーソナルコンピュータ、その周辺機器（例えばプリンタ装置、スキャナ装置又は複合機）、携帯電話機、携帯情報端末、オーディオプレーヤ、ロボット装置、デジタルカメラ、ビデオカメラ、ＧＰＳ装置、テレビ受信装置、プロジェクタ等がある。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。また、液晶パネルは、高温ポリシリコン液晶パネル、低温ポリシリコン液晶パネル、アモルファスシリコン液晶パネル等の種類に限定されるものではない。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における液晶装置の構成の概要を示す図。 図１の表示コントローラの構成例のブロック図。 本実施形態におけるスーパーホワイト領域及びスーパーブラック領域の階調データの説明図。 図１のソースドライバの構成要部のブロック図。 差動信号線を介したデータ伝送の説明図。 垂直同期タイミング比較回路の動作例のタイミング図。 水平同期タイミング比較回路の動作例のタイミング図。 図８（Ａ）、図８（Ｂ）、図８（Ｃ）は、本実施形態において差動信号線を伝送される差動データのデータフォーマットの説明図。 図８（Ａ）〜図８（Ｃ）の差動データの入力例を示す図。 本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す図。 本実施形態におけるアクティブマトリックス型の液晶装置の他の構成の概要を示す図。 図１０又は図１１のゲートドライバの構成例を示す図。 図１０又は図１１のソースドライバの詳細な構成例を示す図。 図１３のマルチプレクサの動作例を示す図。 ＬＣＤパネルのデマルチプレクサの構成例の回路図。 図１５のデマルチプレクサの動作説明図。 本変形例におけるソースドライバの構成例のブロック図。 本実施形態における投写型表示装置の構成例のブロック図。 投写型表示装置の要部の概略構成図。 本実施形態における携帯電話機の構成例のブロック図。

符号の説明

１０ 液晶装置、 ２０ ＬＣＤパネル、 ３０ ソースドライバ、
３８ 表示コントローラ、 ２００ ホストＩ／Ｆ、 ２１０ 階調データ変換回路、
２２０ フレームメモリ、 ２３０ 表示タイミング生成回路、
２４０ 垂直同期タイミングデータ生成回路、
２５０ 水平同期タイミングデータ生成回路、 ２６０ ドライバＩ／Ｆ、
３００ 受信回路、 ３０２ レシーバ回路、 ３０４ Ｓ／Ｐ変換回路、
３１０ ソース線駆動回路、 ３３０ 垂直同期タイミング比較回路、
３３２ 垂直同期指定データ設定レジスタ、 ３４０ 水平同期タイミング比較回路、
３４２ 水平同期指定データ設定レジスタ、 ３５０ 第１のカウンタ、
３６０ 第２のカウンタ

Claims (18)

1. 電気光学装置のソース線を駆動するためのソースドライバであって、
   画像データ、垂直同期タイミング又は水平同期タイミングのいずれかが伝送される伝送線を介して画像データ、垂直同期タイミング又は水平同期タイミングを受信するための受信回路と、
   前記垂直同期タイミング又は前記水平同期タイミングに同期して前記画像データに基づいて前記ソース線を駆動するソース線駆動回路とを含み、
   前記受信回路が、
   前記受信回路の受信データと、所与の垂直同期タイミング指定データ又は所与の水平同期タイミング指定データとを比較し、
   前記垂直同期タイミング指定データ又は前記水平同期タイミング指定データと一致した前記受信データにより、前記垂直同期タイミング又は前記水平同期タイミングが指定されることを特徴とするソースドライバ。
2. 請求項１において、
   前記受信データと前記垂直同期タイミング指定データとの一致を検出後にカウント動作を開始する第１のカウンタを有し、
   前記第１のカウンタのカウント値が、走査ライン数に対応するデータの受信カウント数以下の第１のカウント値となるまで、前記受信データと前記垂直同期タイミング指定データとの比較結果をマスクすることを特徴とするソースドライバ。
3. 請求項１又は２において、
   前記受信データと前記水平同期タイミング指定データとの一致を検出後にカウント動作を開始する第２のカウンタを有し、
   前記第２のカウンタのカウント値が、水平画素数に対応するデータの受信カウント数以下の第２のカウント値となるまで、前記受信データと前記水平同期タイミング指定データとの比較結果をマスクすることを特徴とするソースドライバ。
4. 請求項１乃至３のいずれかにおいて、
   前記受信データが前記垂直同期タイミング指定データと所定回数連続して一致したことを条件に、前記受信データにより、前記垂直同期タイミングが指定されることを特徴とするソースドライバ。
5. 請求項１乃至４のいずれかにおいて、
   前記受信データが前記水平同期タイミング指定データと所定回数連続して一致したことを条件に、前記受信データにより、前記水平同期タイミングが指定されることを特徴とするソースドライバ。
6. 請求項１乃至５のいずれかにおいて、
   前記伝送線を伝送されるデータが、
   画像データが指定される画像データフィールドと、前記垂直同期タイミング、前記水平同期タイミング及びパリティデータが指定されるフラグフィールドとを有することを特徴とするソースドライバ。
7. 請求項６において、更に、
   前記フラグフィールド内に、ドライバを制御するためのコマンドが指定される領域を有することを特徴とするソースドライバ。
8. 請求項１乃至７のいずれかにおいて、
   前記垂直同期タイミング指定データが設定される垂直同期指定データ設定レジスタを含み、
   前記受信回路が、
   前記受信回路の受信データと、前記垂直同期指定データ設定レジスタの設定値とを比較することを特徴とするソースドライバ。
9. 請求項１乃至８のいずれかにおいて、
   前記水平同期タイミング指定データが設定される水平同期指定データ設定レジスタを含み、
   前記受信回路が、
   前記受信回路の受信データと、前記水平同期指定データ設定レジスタの設定値とを比較することを特徴とするソースドライバ。
10. 請求項１乃至９のいずれかにおいて、
    前記垂直同期タイミング指定データが、
    全ビットが０又は全ビットが１のスーパーホワイト領域又はスーパーブラック領域のデータであることを特徴とするソースドライバ。
11. 請求項１乃至１０のいずれかにおいて、
    前記水平同期タイミング指定データが、
    全ビットが０又は全ビットが１のスーパーホワイト領域又はスーパーブラック領域のデータであることを特徴とするソースドライバ。
12. 複数のゲート線と、
    複数のソース線と、
    各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
    前記複数のゲート線を走査するためのゲートドライバと、
    前記複数のソース線を駆動するための請求項１乃至１１のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
13. 請求項１乃至１１のいずれか記載のソースドライバを含むことを特徴とする電気光学装置。
14. 請求項１２又は１３記載の電気光学装置と、
    前記電気光学装置に光を入射するための光源と、
    前記電気光学装置から出射される光を投写するための投写手段とを含むことを特徴とする投写型表示装置。
15. 請求項１乃至１１のいずれか記載のソースドライバを含むことを特徴とする投写型表示装置。
16. 請求項１２又は１３記載の電気光学装置を含むことを特徴とする電子機器。
17. 請求項１２又は１３記載の電気光学装置と、
    前記電気光学装置に対して画像データを供給する手段とを含むことを特徴とする電子機器。
18. 請求項１乃至１１のいずれか記載のソースドライバを含むことを特徴とする電子機器。

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