JP2747230B2 - 信号処理装置 - Google Patents
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- Transforming Electric Information Into Light Information (AREA)
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Description
【0001】
【産業上の利用分野】本発明は、映像表示素子、特に液
晶表示素子に映像信号をサンプル・ホールドして供給す
るに適した信号処理装置に関する。
晶表示素子に映像信号をサンプル・ホールドして供給す
るに適した信号処理装置に関する。
【0002】
【従来の技術】近年、可搬型のパーソナル・コンピュー
タやワード・プロセッサをはじめ、液晶テレビや液晶ビ
デオ・カメラなどの映像表示装置には液晶表示デバイス
が軽量ゆえに多用されている。これら液晶表示デバイス
のうち、薄膜トランジスタ(以下「TFT」と略す)を
アクティブエレメントに用いた液晶表示(以下「LC
D」と略す)が有望とされ、研究開発が進められてい
る。
タやワード・プロセッサをはじめ、液晶テレビや液晶ビ
デオ・カメラなどの映像表示装置には液晶表示デバイス
が軽量ゆえに多用されている。これら液晶表示デバイス
のうち、薄膜トランジスタ(以下「TFT」と略す)を
アクティブエレメントに用いた液晶表示(以下「LC
D」と略す)が有望とされ、研究開発が進められてい
る。
【0003】まず、このような、TFT方式のパネル構
造について説明する。TFT−LCDは、図4に示すよ
うに2枚のガラス基板100を数μmの空間を介して対
向させて固定し、その間隙に液晶101を封入した構造
となっている。下側のガラス基板100b上には、信号
線102と走査線103がマトリックス状に配置され、
それらの交点にはTFT104と透明な画素電極105
が接続されている。このTFT−LCDを2枚の偏光板
106a、106bで挟み、白色光を入射させると透過
型の表示装置となる。カラーフィルタ107はR
(赤)、G(緑)、B(青)の3原色からなり、各画素
電極105に対応して配置される。
造について説明する。TFT−LCDは、図4に示すよ
うに2枚のガラス基板100を数μmの空間を介して対
向させて固定し、その間隙に液晶101を封入した構造
となっている。下側のガラス基板100b上には、信号
線102と走査線103がマトリックス状に配置され、
それらの交点にはTFT104と透明な画素電極105
が接続されている。このTFT−LCDを2枚の偏光板
106a、106bで挟み、白色光を入射させると透過
型の表示装置となる。カラーフィルタ107はR
(赤)、G(緑)、B(青)の3原色からなり、各画素
電極105に対応して配置される。
【0004】この様なカラーフィルタの配置をトライア
ングル型と呼ぶ。これ以外にはモザイク型と呼ばれる配
置もある。トライアングル型はビデオ表示に適し、モザ
イク型はキャラクタ等のデータ表示に適している。
ングル型と呼ぶ。これ以外にはモザイク型と呼ばれる配
置もある。トライアングル型はビデオ表示に適し、モザ
イク型はキャラクタ等のデータ表示に適している。
【0005】次に駆動方法に付いて説明する。図5はT
FT−LCDを駆動する信号波形のタイミングチャート
である。同図において、VGおよびVIDは走査線103
及び信号線102の信号であり、それぞれTFTゲー
ト、ソースに印加される。周知のようにNTSC方式の
ビデオ信号はインターレースされた2つのフィールドか
らなり、第1フィールドと第2フィールドをあわせて1
フレームとし1枚の絵を構成する。一般に、TFT−L
CDでビデオ表示する場合には、1フィールド期間(1
/60秒)毎に交流反転する30Hzの映像信号をノン
インターレース(奇数行と偶数行の画像信号を同一行に
重ねて書く)方式で液晶に印加する。フルラインの表示
を得るためには、フレームメモリーなどを用いて倍速で
走査する(IDTV対応方式)か、走査線2本分づつ同
じ信号を与えフィールドごとにその組み合わせを変える
必要がある。
FT−LCDを駆動する信号波形のタイミングチャート
である。同図において、VGおよびVIDは走査線103
及び信号線102の信号であり、それぞれTFTゲー
ト、ソースに印加される。周知のようにNTSC方式の
ビデオ信号はインターレースされた2つのフィールドか
らなり、第1フィールドと第2フィールドをあわせて1
フレームとし1枚の絵を構成する。一般に、TFT−L
CDでビデオ表示する場合には、1フィールド期間(1
/60秒)毎に交流反転する30Hzの映像信号をノン
インターレース(奇数行と偶数行の画像信号を同一行に
重ねて書く)方式で液晶に印加する。フルラインの表示
を得るためには、フレームメモリーなどを用いて倍速で
走査する(IDTV対応方式)か、走査線2本分づつ同
じ信号を与えフィールドごとにその組み合わせを変える
必要がある。
【0006】選択期間T1(1水平走査期間)において
TFT104がオンすると画素電極105の電位VPは
信号線102の電位VIDと等しくなる。選択期間T2で
はTFTがオフし液晶容量(および保持容量)に書き込
まれた信号は保持されるが、TFTがオフする瞬間にV
Pはある電位ΔVだけシフトする。これは、TFTのゲ
ート・ドレイン間の寄生容量CGDと液晶容量CLCおよび
保持容量CSTの間の容量カップリングによるもので、そ
の大きさは、(1)の式で表される。
TFT104がオンすると画素電極105の電位VPは
信号線102の電位VIDと等しくなる。選択期間T2で
はTFTがオフし液晶容量(および保持容量)に書き込
まれた信号は保持されるが、TFTがオフする瞬間にV
Pはある電位ΔVだけシフトする。これは、TFTのゲ
ート・ドレイン間の寄生容量CGDと液晶容量CLCおよび
保持容量CSTの間の容量カップリングによるもので、そ
の大きさは、(1)の式で表される。
【0007】
【数1】
【0008】ここに、ΔVGは走査線103の電位の変
化量である。
化量である。
【0009】このシフト電圧は映像信号の極性に関係な
く常に画素電極105の電位VPを下げることになる。
そこで、カラーフィルタ107側の共通電極108側の
電位VCOMを信号線102の中心電位VCに対してこのシ
フト電位分だけ低く設定する。これによって、液晶10
1に印加される電圧は斜線部に示される領域になりほぼ
正負対称な波形となる。しかし、実際には液晶101の
誘電率異方性があるため、映像信号の振幅によって液晶
容量CLCが変化しシフト電圧ΔVも変化する。従って、
共通電極108の電位VCOMを最適化しても液晶101
に印加される電圧を完全に対称な波形にする事は出来な
い。これによって生じる非対称成分は30Hzの光学的
な成分となり、フリッカ(画面のちらつき)として認識
される。これを防ぐためにはシフト電位ΔVを減らせば
よい。具体的にはTFTのサイズをなるべく小さくして
保持容量を十分作り込む必要がある。その他のフリッカ
対策としては、映像信号の極性を信号線102の1本毎
あるいは走査線103の1本ごとに反転させ、画面全体
のフリッカを平均化し見えにくくする方法もある。
く常に画素電極105の電位VPを下げることになる。
そこで、カラーフィルタ107側の共通電極108側の
電位VCOMを信号線102の中心電位VCに対してこのシ
フト電位分だけ低く設定する。これによって、液晶10
1に印加される電圧は斜線部に示される領域になりほぼ
正負対称な波形となる。しかし、実際には液晶101の
誘電率異方性があるため、映像信号の振幅によって液晶
容量CLCが変化しシフト電圧ΔVも変化する。従って、
共通電極108の電位VCOMを最適化しても液晶101
に印加される電圧を完全に対称な波形にする事は出来な
い。これによって生じる非対称成分は30Hzの光学的
な成分となり、フリッカ(画面のちらつき)として認識
される。これを防ぐためにはシフト電位ΔVを減らせば
よい。具体的にはTFTのサイズをなるべく小さくして
保持容量を十分作り込む必要がある。その他のフリッカ
対策としては、映像信号の極性を信号線102の1本毎
あるいは走査線103の1本ごとに反転させ、画面全体
のフリッカを平均化し見えにくくする方法もある。
【0010】また、このシフト電圧ΔVは信号線102
と画素電極105の間の直流電位に相当する。このよう
な直流電界が液晶層に存在すると、残像(画像がすばや
く動いたとき追随出来ない現象)や焼き付け(固定パタ
ーンを長時間表示すると画面が変わっても元のパターン
が消えない現象)等の問題を生じるとともに、液晶の信
頼性を低下させる。従って、高画質と高信頼性を得るた
めには、シフト電圧ΔVを減らすことが必要となる(以
上、参考文献は、産業図書刊「カラー液晶ディスプレ
イ」である。)。
と画素電極105の間の直流電位に相当する。このよう
な直流電界が液晶層に存在すると、残像(画像がすばや
く動いたとき追随出来ない現象)や焼き付け(固定パタ
ーンを長時間表示すると画面が変わっても元のパターン
が消えない現象)等の問題を生じるとともに、液晶の信
頼性を低下させる。従って、高画質と高信頼性を得るた
めには、シフト電圧ΔVを減らすことが必要となる(以
上、参考文献は、産業図書刊「カラー液晶ディスプレ
イ」である。)。
【0011】このようなTFT−LCDの1画素当たり
の回路を図6に示す。信号線102にTFT103を構
成するメタル・オキサイド・セミコンダクタ電界効果ト
ランジスタ(以下「MOSFET」と略す)のドレイン
を接続し、走査線103にMOSFETのゲートを接続
している。液晶101の容量はMOSFETのソースに
接続され、走査線103によってTFTがオンされるた
びに信号線102の電位が共通電極108との間に溜ま
る構造となっている。
の回路を図6に示す。信号線102にTFT103を構
成するメタル・オキサイド・セミコンダクタ電界効果ト
ランジスタ(以下「MOSFET」と略す)のドレイン
を接続し、走査線103にMOSFETのゲートを接続
している。液晶101の容量はMOSFETのソースに
接続され、走査線103によってTFTがオンされるた
びに信号線102の電位が共通電極108との間に溜ま
る構造となっている。
【0012】上記のような画素及びLCDを応用したテ
レビジョン受像機のブロック略図を図7に示す。同図に
おいて、アンテナ200で受けた放送電波は、チュー
ナ、IF増幅器及び映像検波回路201において映像信
号SVIと音声信号Ssに変換される。音声信号Ssは音
声増幅器205を介してスピーカ206から音声として
出力される。
レビジョン受像機のブロック略図を図7に示す。同図に
おいて、アンテナ200で受けた放送電波は、チュー
ナ、IF増幅器及び映像検波回路201において映像信
号SVIと音声信号Ssに変換される。音声信号Ssは音
声増幅器205を介してスピーカ206から音声として
出力される。
【0013】一方、映像信号SVIは、γ補償回路202
において諧調特性を補正され、映像信号増幅器203を
介してサンプルホールド信号電極駆動回路207に送ら
れるとともに、同期回路204に送られる。同期回路2
04では、水平同期信号SHと垂直同期信号SVが抽出さ
れ、これらの信号からフレーム開始信号FSと画素クロ
ックCPが生成される。
において諧調特性を補正され、映像信号増幅器203を
介してサンプルホールド信号電極駆動回路207に送ら
れるとともに、同期回路204に送られる。同期回路2
04では、水平同期信号SHと垂直同期信号SVが抽出さ
れ、これらの信号からフレーム開始信号FSと画素クロ
ックCPが生成される。
【0014】水平同期信号SHとフレーム開始信号FSは
走査電極駆動回路209に送られ、各画素における走査
線103を介してTFTのゲート端子を駆動する。一
方、映像信号SVIは画素クロックCPと垂直同期信号SV
に同期してサンプルホールド信号電極駆動回路207に
おいてサンプルホールドされ、信号線102を介してT
FTのドレイン端子に接続される。
走査電極駆動回路209に送られ、各画素における走査
線103を介してTFTのゲート端子を駆動する。一
方、映像信号SVIは画素クロックCPと垂直同期信号SV
に同期してサンプルホールド信号電極駆動回路207に
おいてサンプルホールドされ、信号線102を介してT
FTのドレイン端子に接続される。
【0015】このように、映像信号SVIを表示するTF
T−LCDでは、サンプルホールドする信号処理装置が
必需となる。このようなサンプルホールド信号電極駆動
回路207において使用される従来の信号処理装置は、
図9に示すブロック図で表される。同図において、1、
2は入力端子、3は出力端子、11〜14はバッファ、
15、16はホールドのためのコンデンサ、17〜20
はスイッチである。
T−LCDでは、サンプルホールドする信号処理装置が
必需となる。このようなサンプルホールド信号電極駆動
回路207において使用される従来の信号処理装置は、
図9に示すブロック図で表される。同図において、1、
2は入力端子、3は出力端子、11〜14はバッファ、
15、16はホールドのためのコンデンサ、17〜20
はスイッチである。
【0016】入力端子1、2には、例えばノンインター
レースとするため1フィールド目と2フィールド目の映
像信号SVIがそれぞれ入力されている。入力端子1から
の信号Aは、バッファ11、スイッチ17、コンデンサ
15、スイッチ18、バッファ13を介して出力端子3
に至る。この経路を第1の経路αとする。入力端子2か
らの信号Bは、バッファ12、スイッチ19、コンデン
サ16、スイッチ20、バッファ14を介して出力端子
3に至る。この経路を第2の経路βとする。
レースとするため1フィールド目と2フィールド目の映
像信号SVIがそれぞれ入力されている。入力端子1から
の信号Aは、バッファ11、スイッチ17、コンデンサ
15、スイッチ18、バッファ13を介して出力端子3
に至る。この経路を第1の経路αとする。入力端子2か
らの信号Bは、バッファ12、スイッチ19、コンデン
サ16、スイッチ20、バッファ14を介して出力端子
3に至る。この経路を第2の経路βとする。
【0017】コンデンサ15は、第1の経路αにおい
て、ホールド動作を担当し、コンデンサ16は、第2の
経路βにおいて、ホールド動作を担当する。これらコン
デンサ15、16へのサンプル動作を制御するのは、ス
イッチ17〜20であり、それぞれ図10に示す画素ク
ロックCP1〜CP4によって制御される。この画素クロッ
クCP1〜CP4がローのときスイッチ17〜20はオン
し、ハイのときオフする。
て、ホールド動作を担当し、コンデンサ16は、第2の
経路βにおいて、ホールド動作を担当する。これらコン
デンサ15、16へのサンプル動作を制御するのは、ス
イッチ17〜20であり、それぞれ図10に示す画素ク
ロックCP1〜CP4によって制御される。この画素クロッ
クCP1〜CP4がローのときスイッチ17〜20はオン
し、ハイのときオフする。
【0018】スイッチ17と19は、交互にオン/オフ
しており、これにより、コンデンサ15と16の接地さ
れない方の端子にはそれぞれ図10のG、Hのような波
形が表れることとなる。この信号G、Hはスイッチ18
と20が交互にオン/オフすることにより、バッファ1
3、14を介して2つの信号AとBは出力端子3におい
て合成され、図10のIのような信号を得ることが出来
るというものである。
しており、これにより、コンデンサ15と16の接地さ
れない方の端子にはそれぞれ図10のG、Hのような波
形が表れることとなる。この信号G、Hはスイッチ18
と20が交互にオン/オフすることにより、バッファ1
3、14を介して2つの信号AとBは出力端子3におい
て合成され、図10のIのような信号を得ることが出来
るというものである。
【0019】
【発明が解決しようとする課題】しかしながら、以上の
ような従来の構成では、信号処理装置を構成するバッフ
ァとスイッチが完全に別個に4個ずつ必要となり、それ
ぞれのバッファやスイッチに固有の出力オフセット特性
がばらつくため、フリッカの原因となりやすいという問
題点がある。また、スイッチは別個に制御される為、マ
スク上の配線の不均一などにより、オン/オフを制御す
るタイミングがずれ、映像雑音の原因となるという問題
点がある。更に2組以上のスイッチを要するため、回路
規模が大きくなり、コスト増を招くという問題点もあ
る。
ような従来の構成では、信号処理装置を構成するバッフ
ァとスイッチが完全に別個に4個ずつ必要となり、それ
ぞれのバッファやスイッチに固有の出力オフセット特性
がばらつくため、フリッカの原因となりやすいという問
題点がある。また、スイッチは別個に制御される為、マ
スク上の配線の不均一などにより、オン/オフを制御す
るタイミングがずれ、映像雑音の原因となるという問題
点がある。更に2組以上のスイッチを要するため、回路
規模が大きくなり、コスト増を招くという問題点もあ
る。
【0020】本発明は、上記問題点に鑑み成されたもの
であり、簡易な構成によって高画質と高信頼性を有する
信号処理装置を提供することを目的とする。
であり、簡易な構成によって高画質と高信頼性を有する
信号処理装置を提供することを目的とする。
【0021】
【課題を解決するための手段】上記目的を達成するため
に、本発明の信号処理装置は、請求項1の構成によれ
ば、1対の異なる入力信号を各々別個に設けた1対の入
力端子から所定の時系列で取り込み、かつ上記入力信号
を所定の時系列で1つの出力端子から出力する信号処理
装置であって;上記入力端子からの入力を受ける1対の
第1の緩衝手段と;この第1の緩衝手段の出力に係合す
る1対の記憶素子と;該記憶素子に入力端子が係合し、
かつ上記第1の緩衝手段の出力に各々の入力が係合し、
かつ上記出力端子に各々の出力が接続された1対の第2
の緩衝手段と;前記記憶素子の一方に入力信号を供給す
る期間は前記記憶素子の他方から前記出力端子に信号を
導出し、前記他方に入力信号を供給する期間は前記一方
から前記出力端子に信号を導出するように前記第1、第
2の緩衝手段に供給すべき電源を外部からの制御信号に
応じて切り換える切換手段とを備え、上記第2の緩衝手
段の出力を上記出力端子において合成することを特徴と
するものである。
に、本発明の信号処理装置は、請求項1の構成によれ
ば、1対の異なる入力信号を各々別個に設けた1対の入
力端子から所定の時系列で取り込み、かつ上記入力信号
を所定の時系列で1つの出力端子から出力する信号処理
装置であって;上記入力端子からの入力を受ける1対の
第1の緩衝手段と;この第1の緩衝手段の出力に係合す
る1対の記憶素子と;該記憶素子に入力端子が係合し、
かつ上記第1の緩衝手段の出力に各々の入力が係合し、
かつ上記出力端子に各々の出力が接続された1対の第2
の緩衝手段と;前記記憶素子の一方に入力信号を供給す
る期間は前記記憶素子の他方から前記出力端子に信号を
導出し、前記他方に入力信号を供給する期間は前記一方
から前記出力端子に信号を導出するように前記第1、第
2の緩衝手段に供給すべき電源を外部からの制御信号に
応じて切り換える切換手段とを備え、上記第2の緩衝手
段の出力を上記出力端子において合成することを特徴と
するものである。
【0022】また、請求項2の構成によれば、信号処理
装置は、第1信号が与えられる第1入力端子と;第2信
号が与えられる第2入力端子と;第1、第2入力端子に
接続された第1、第2の入力バッファと;第1入力バッ
ファの出力側と基準電位点に接続された信号ホールド用
の第1コンデンサと;第2入力バッファの出力側と基準
電位点に接続された信号ホールド用の第2コンデンサ
と;第1コンデンサに接続された第1出力バッファと;
第2コンデンサに接続された第2出力バッファと;第
1、第2出力バッファの出力が与えられる出力端子と;
第1、第2入力バアファ、第1、第2出力バッファを動
作させるための電源と;第1入力バッファと第2出力バ
ッファを電源に接続する期間と、第2入力バッファと第
1出力バッファを電源に接続する期間とを交互に繰り返
すスイッチ手段とから成ることを特徴とする。
装置は、第1信号が与えられる第1入力端子と;第2信
号が与えられる第2入力端子と;第1、第2入力端子に
接続された第1、第2の入力バッファと;第1入力バッ
ファの出力側と基準電位点に接続された信号ホールド用
の第1コンデンサと;第2入力バッファの出力側と基準
電位点に接続された信号ホールド用の第2コンデンサ
と;第1コンデンサに接続された第1出力バッファと;
第2コンデンサに接続された第2出力バッファと;第
1、第2出力バッファの出力が与えられる出力端子と;
第1、第2入力バアファ、第1、第2出力バッファを動
作させるための電源と;第1入力バッファと第2出力バ
ッファを電源に接続する期間と、第2入力バッファと第
1出力バッファを電源に接続する期間とを交互に繰り返
すスイッチ手段とから成ることを特徴とする。
【0023】
【作用】このような構成によると、コンデンサ(記憶素
子)の入力側のバッファと出力側のバッファの電源を交
互にON/OFFすることにより2つの入力信号を合成
して出力することができる。
子)の入力側のバッファと出力側のバッファの電源を交
互にON/OFFすることにより2つの入力信号を合成
して出力することができる。
【0024】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図1は、本発明の一実施例における信
号処理装置のブロック図である。同図において、入力端
子1、2、出力端子3、コンデンサ15、16は従来例
におけるそれらと同一であり、詳しい説明は省略する。
4〜7は図示のように電源端子を外部から制御できるよ
うにしたバッファ、8はスイッチ、9は共通電源であ
る。
ながら説明する。図1は、本発明の一実施例における信
号処理装置のブロック図である。同図において、入力端
子1、2、出力端子3、コンデンサ15、16は従来例
におけるそれらと同一であり、詳しい説明は省略する。
4〜7は図示のように電源端子を外部から制御できるよ
うにしたバッファ、8はスイッチ、9は共通電源であ
る。
【0025】入力端子1、2には、従来例と同様に例え
ばノンインターレースとするため1フィールド目と2フ
ィールド目の映像信号SVIがそれぞれ入力されている。
入力端子1からの信号Aは、バッファ4と6を介して出
力端子3に至る。この経路を第1の経路αとする。入力
端子2からの信号Bは、バッファ5と7を介して出力端
子3に至る。この経路を第2の経路βとする。
ばノンインターレースとするため1フィールド目と2フ
ィールド目の映像信号SVIがそれぞれ入力されている。
入力端子1からの信号Aは、バッファ4と6を介して出
力端子3に至る。この経路を第1の経路αとする。入力
端子2からの信号Bは、バッファ5と7を介して出力端
子3に至る。この経路を第2の経路βとする。
【0026】以上のように構成された、本実施例の信号
処理装置につき、図2に示した同実施例における主要部
の動作を表すタイミングチャートを参照しながら、以下
にその動作を説明する。
処理装置につき、図2に示した同実施例における主要部
の動作を表すタイミングチャートを参照しながら、以下
にその動作を説明する。
【0027】スイッチ8の接片は、画素クロックCPが
ローのとき接点aを選び、ハイのとき接点bを選ぶ。こ
こで、バッファ4〜7は電源供給が絶たれると、ハイイ
ンピーダンス状態を維持する回路構成をしている。これ
により、画素クロックCPがローのときには、バッファ
4と7には共通電源9から電源が供給されて動作状態に
なり、バッファ5と6は電源が供給されず非動作状態と
なる。逆に画素クロックCPがハイのときには、バッフ
ァ4と7が非動作状態になり、バッファ5と6は動作状
態となる。
ローのとき接点aを選び、ハイのとき接点bを選ぶ。こ
こで、バッファ4〜7は電源供給が絶たれると、ハイイ
ンピーダンス状態を維持する回路構成をしている。これ
により、画素クロックCPがローのときには、バッファ
4と7には共通電源9から電源が供給されて動作状態に
なり、バッファ5と6は電源が供給されず非動作状態と
なる。逆に画素クロックCPがハイのときには、バッフ
ァ4と7が非動作状態になり、バッファ5と6は動作状
態となる。
【0028】コンデンサ15は、第1の経路αにおい
て、ホールド動作を担当し、コンデンサ16は、第2の
経路βにおいて、ホールド動作を担当する。これらコン
デンサ15、16へのサンプル動作を制御するのは、ス
イッチ8であり、図2に示す画素クロックCPによって
制御される。
て、ホールド動作を担当し、コンデンサ16は、第2の
経路βにおいて、ホールド動作を担当する。これらコン
デンサ15、16へのサンプル動作を制御するのは、ス
イッチ8であり、図2に示す画素クロックCPによって
制御される。
【0029】このようなバッファ4〜7の時間的な動作
状態の変化により、コンデンサ15と16には、入力端
子1と2に印加される第1フィールドと第2フィールド
の映像信号SVIに相当する信号A、Bがそれぞれ時系列
的に記憶され図2のN、Oのような波形となってはバッ
ファ6、7を介して出力端子3に送られ合成されて、図
2のRのような信号が出力されていく。
状態の変化により、コンデンサ15と16には、入力端
子1と2に印加される第1フィールドと第2フィールド
の映像信号SVIに相当する信号A、Bがそれぞれ時系列
的に記憶され図2のN、Oのような波形となってはバッ
ファ6、7を介して出力端子3に送られ合成されて、図
2のRのような信号が出力されていく。
【0030】さて、例えば第1の経路αにおける、上述
のようなバッファ4と6及びスイッチ8の一部は、図3
のような回路構成によって容易に実現できる。なお、同
図において「↓」印はPチャンネルMOSFETを、
「↑」印はNチャンネルMOSFETを表している。ま
た、コンデンサC0とC1は発振止めのための容量であ
り、動作や特性には殆ど影響を与えることはない。
のようなバッファ4と6及びスイッチ8の一部は、図3
のような回路構成によって容易に実現できる。なお、同
図において「↓」印はPチャンネルMOSFETを、
「↑」印はNチャンネルMOSFETを表している。ま
た、コンデンサC0とC1は発振止めのための容量であ
り、動作や特性には殆ど影響を与えることはない。
【0031】同図において、本実施例のスイッチ8は、
インバータ回路10及びPチャンネルMOSFETT8
4とT86から構成される。また、バッファの出力形式
は、MOSFETT50〜T55およびT70〜T75
で構成されたソースフォロワである。
インバータ回路10及びPチャンネルMOSFETT8
4とT86から構成される。また、バッファの出力形式
は、MOSFETT50〜T55およびT70〜T75
で構成されたソースフォロワである。
【0032】この回路において、MOSFETT52〜
T55は制御入力バスCNT4によって制御され、MO
SFETT72〜T75は制御入力バスCNT6によっ
て制御されている。これらの制御入力バスCNT4とC
NT6は、画素クロックCPに同期しており、それぞれ
MOSFETT84とT86に連動してオン/オフして
いる。
T55は制御入力バスCNT4によって制御され、MO
SFETT72〜T75は制御入力バスCNT6によっ
て制御されている。これらの制御入力バスCNT4とC
NT6は、画素クロックCPに同期しており、それぞれ
MOSFETT84とT86に連動してオン/オフして
いる。
【0033】即ち、画素クロックCPがハイのときに
は、MOSFETT84がオンし、MOSFETT86
がオフする。このとき、MOSFETT52〜T55も
オンし、MOSFETT72〜T75もオフしている。
画素クロックCPがローのときには、個の動作が逆にな
る。これにより、図1に示したようなバッファのハイイ
ンピーダンスの非動作状態の達成が可能となる。
は、MOSFETT84がオンし、MOSFETT86
がオフする。このとき、MOSFETT52〜T55も
オンし、MOSFETT72〜T75もオフしている。
画素クロックCPがローのときには、個の動作が逆にな
る。これにより、図1に示したようなバッファのハイイ
ンピーダンスの非動作状態の達成が可能となる。
【0034】なお、以上の実施例では、入力信号は1対
として説明したが、3個以上あっても良い。また、バッ
ファ4〜7の回路は、アナログのコンプリメンタリMO
SFETとしたが、バイポーラであっても良い。
として説明したが、3個以上あっても良い。また、バッ
ファ4〜7の回路は、アナログのコンプリメンタリMO
SFETとしたが、バイポーラであっても良い。
【0035】なお、請求項1に記載した、第1の緩衝手
段は、バッファ4と5が対応し、第2の緩衝手段は、バ
ッファ6と7が対応する。また記憶素子はコンデンサ1
5と16が対応し、スイッチ8が切り換え手段に対応す
る。
段は、バッファ4と5が対応し、第2の緩衝手段は、バ
ッファ6と7が対応する。また記憶素子はコンデンサ1
5と16が対応し、スイッチ8が切り換え手段に対応す
る。
【0036】
【発明の効果】以上のように本発明の信号処理装置は、
請求項1の構成によれば、第1の緩衝手段と第2の緩衝
手段の電源を切換手段によってオン/オフすることで、
動作状態と非動作状態を選択できるように構成したの
で、従来必要であった2組以上のアナログスイッチを省
略できるので、素子の数を低減できる。また電源をオン
/オフする切換手段も、第1の緩衝手段と第2の緩衝手
段を構成するバッファ回路につき1素子のMOSFET
のみで構成できるため、簡易な構成とすることができ
る。
請求項1の構成によれば、第1の緩衝手段と第2の緩衝
手段の電源を切換手段によってオン/オフすることで、
動作状態と非動作状態を選択できるように構成したの
で、従来必要であった2組以上のアナログスイッチを省
略できるので、素子の数を低減できる。また電源をオン
/オフする切換手段も、第1の緩衝手段と第2の緩衝手
段を構成するバッファ回路につき1素子のMOSFET
のみで構成できるため、簡易な構成とすることができ
る。
【0037】また、同じく請求項2の構成においても、
同様に素子の数を低減できる。
同様に素子の数を低減できる。
【図1】 本発明の一実施例における信号処理装置のブ
ロック図である。
ロック図である。
【図2】 同実施例における主要部の動作を表すタイミ
ングチャートである。
ングチャートである。
【図3】 同実施例におけるバッファの回路図である。
【図4】 TFT−LCDの構造図である。
【図5】 TFT−LCDを駆動する信号波形のタイミ
ングチャートである。
ングチャートである。
【図6】 TFT−LCDの1画素当たりの回路図であ
る。
る。
【図7】 TFT−LCDを用いたテレビジョン受像機
のブロック略図である。
のブロック略図である。
【図8】 同図における主要部の信号波形図である。
【図9】 本発明の従来例における信号処理装置のブロ
ック図である。
ック図である。
【図10】 同従来例における主要部の動作を表すタイ
ミングチャートである。
ミングチャートである。
1、2 入力端子 3 出力端子 4〜7 バッファ 8 スイッチ 9 共通電源 15、16 コンデンサ
Claims (2)
- 【請求項1】1対の異なる入力信号を各々別個に設けた
1対の入力端子から所定の時系列で取り込み、かつ上記
入力信号を所定の時系列で1つの出力端子から出力する
信号処理装置であって、 上記入力端子からの入力を受ける1対の第1の緩衝手段
と、 この第1の緩衝手段の出力に係合する1対の記憶素子
と、 該記憶素子に入力端子が係合し、かつ上記第1の緩衝手
段の出力に各々の入力が係合し、かつ上記出力端子に各
々の出力が接続された1対の第2の緩衝手段と、 前記
記憶素子の一方に入力信号を供給する期間は前記記憶素
子の他方から前記出力端子に信号を導出し、前記他方に
入力信号を供給する期間は前記一方から前記出力端子に
信号を導出するように前記第1、第2の緩衝手段に供給
すべき電源を外部からの制御信号に応じて切り換える切
換手段と、 を備え、上記第2の緩衝手段の出力を上記出力端子にお
いて合成することを特徴とする信号処理装置。 - 【請求項2】以下のものから成る信号処理装置、 第1信号が与えられる第1入力端子、 第2信号が与えられる第2入力端子、 第1、第2入力端子に接続された第1、第2の入力バッ
ファ、 第1入力バッファの出力側と基準電位点に接続された信
号ホールド用の第1コンデンサ、 第2入力バッファの出力側と基準電位点に接続された信
号ホールド用の第2コンデンサ、 第1コンデンサに接続された第1出力バッファ、 第2コンデンサに接続された第2出力バッファ、 第1、第2出力バッファの出力が与えられる出力端子、
第1、第2入力バアファ、第1、第2出力バッファを動
作させるための電源、第1入力バッファと第2出力バッ
ファを前記電源に接続する期間と、第2入力バッファと
第1出力バッファを前記電源に接続する期間とを交互に
繰り返すスイッチ手段。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6240103A JP2747230B2 (ja) | 1994-10-04 | 1994-10-04 | 信号処理装置 |
US08/538,375 US5703608A (en) | 1994-10-04 | 1995-10-03 | Signal processing circuit |
KR1019950033814A KR100330650B1 (ko) | 1994-10-04 | 1995-10-04 | 신호처리장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6240103A JP2747230B2 (ja) | 1994-10-04 | 1994-10-04 | 信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08106268A JPH08106268A (ja) | 1996-04-23 |
JP2747230B2 true JP2747230B2 (ja) | 1998-05-06 |
Family
ID=17054540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6240103A Expired - Fee Related JP2747230B2 (ja) | 1994-10-04 | 1994-10-04 | 信号処理装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5703608A (ja) |
JP (1) | JP2747230B2 (ja) |
KR (1) | KR100330650B1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10293564A (ja) * | 1997-04-21 | 1998-11-04 | Toshiba Corp | 表示装置 |
US6943761B2 (en) * | 2001-05-09 | 2005-09-13 | Clare Micronix Integrated Systems, Inc. | System for providing pulse amplitude modulation for OLED display drivers |
AU2002348472A1 (en) * | 2001-10-19 | 2003-04-28 | Clare Micronix Integrated Systems, Inc. | System and method for providing pulse amplitude modulation for oled display drivers |
JP4046015B2 (ja) * | 2002-06-07 | 2008-02-13 | セイコーエプソン株式会社 | 電子回路、電子装置、電気光学装置及び電子機器 |
TWI379515B (en) * | 2008-11-06 | 2012-12-11 | Novatek Microelectronics Corp | Correlated double sampling circuit |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4390844A (en) * | 1980-12-24 | 1983-06-28 | California Institute Of Technology | Integration filter for step waveforms |
JPH0654961B2 (ja) * | 1985-04-10 | 1994-07-20 | 松下電器産業株式会社 | サンプルホ−ルド回路 |
JP2688691B2 (ja) * | 1988-01-14 | 1997-12-10 | クラリオン株式会社 | 積分回路 |
JPH02143298A (ja) * | 1988-11-24 | 1990-06-01 | Toshiba Corp | 液晶ディスプレイ装置 |
FR2646741B1 (fr) * | 1989-05-03 | 1994-09-02 | Thomson Hybrides Microondes | Echantillonneur-bloqueur a haute frequence d'echantillonnage |
JP2862592B2 (ja) * | 1989-06-30 | 1999-03-03 | 株式会社東芝 | ディスプレイ装置 |
US5341050A (en) * | 1992-03-20 | 1994-08-23 | Hughes Aircraft Company | Switched capacitor amplifier circuit operating without serially coupled amplifiers |
JPH05313614A (ja) * | 1992-05-11 | 1993-11-26 | Fujitsu General Ltd | ドットマトリックス型液晶表示パネルの駆動回路 |
JPH06266314A (ja) * | 1993-03-17 | 1994-09-22 | Fujitsu Ltd | 表示装置の駆動回路 |
-
1994
- 1994-10-04 JP JP6240103A patent/JP2747230B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-03 US US08/538,375 patent/US5703608A/en not_active Expired - Fee Related
- 1995-10-04 KR KR1019950033814A patent/KR100330650B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR960015369A (ko) | 1996-05-22 |
KR100330650B1 (ko) | 2002-11-20 |
JPH08106268A (ja) | 1996-04-23 |
US5703608A (en) | 1997-12-30 |
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LAPS | Cancellation because of no payment of annual fees |