JPH08106268A - 信号処理装置 - Google Patents
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- JPH08106268A JPH08106268A JP6240103A JP24010394A JPH08106268A JP H08106268 A JPH08106268 A JP H08106268A JP 6240103 A JP6240103 A JP 6240103A JP 24010394 A JP24010394 A JP 24010394A JP H08106268 A JPH08106268 A JP H08106268A
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- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
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- G09G3/3614—Control of polarity reversal in general
Abstract
(57)【要約】
【目的】 簡易な構成によって高画質と高信頼性を有す
る信号処理装置を提供することを目的とする。 【構成】 入力端子１と２から入力された映像信号は、
バッファ４と５をそれぞれ介してコンデンサ１５と１６
に蓄えられる。このコンデンサ１５と１６の保持電位は
バッファ６と７によって読み出されて、出力端子３から
出力される。共通電源９の電源は、スイッチ８によって
それぞれバッファ４〜７に交互に振り分けれおり、バッ
ファ４と７、あるいはバッファ５と６のいずれかの見合
わせを動作／非動作とし、出力のハイインピーダンス状
態を作り出す。
る信号処理装置を提供することを目的とする。 【構成】 入力端子１と２から入力された映像信号は、
バッファ４と５をそれぞれ介してコンデンサ１５と１６
に蓄えられる。このコンデンサ１５と１６の保持電位は
バッファ６と７によって読み出されて、出力端子３から
出力される。共通電源９の電源は、スイッチ８によって
それぞれバッファ４〜７に交互に振り分けれおり、バッ
ファ４と７、あるいはバッファ５と６のいずれかの見合
わせを動作／非動作とし、出力のハイインピーダンス状
態を作り出す。
Description
【０００１】
【産業上の利用分野】本発明は、映像表示素子、特に液
晶表示素子に映像信号をサンプル・ホールドして供給す
るに適した信号処理装置に関する。
晶表示素子に映像信号をサンプル・ホールドして供給す
るに適した信号処理装置に関する。
【０００２】
【従来の技術】近年、可搬型のパーソナル・コンピュー
タやワード・プロセッサをはじめ、液晶テレビや液晶ビ
デオ・カメラなどの映像表示装置には液晶表示デバイス
が軽量ゆえに多用されている。これら液晶表示デバイス
のうち、薄膜トランジスタ（以下「ＴＦＴ」と略す）を
アクティブエレメントに用いた液晶表示（以下「ＬＣ
Ｄ」と略す）が有望とされ、研究開発が進められてい
る。
タやワード・プロセッサをはじめ、液晶テレビや液晶ビ
デオ・カメラなどの映像表示装置には液晶表示デバイス
が軽量ゆえに多用されている。これら液晶表示デバイス
のうち、薄膜トランジスタ（以下「ＴＦＴ」と略す）を
アクティブエレメントに用いた液晶表示（以下「ＬＣ
Ｄ」と略す）が有望とされ、研究開発が進められてい
る。
【０００３】まず、このような、ＴＦＴ方式のパネル構
造について説明する。ＴＦＴ−ＬＣＤは、図４に示すよ
うに２枚のガラス基板１００を数μｍの空間を介して対
向させて固定し、その間隙に液晶１０１を封入した構造
となっている。下側のガラス基板１００ｂ上には、信号
線１０２と走査線１０３がマトリックス状に配置され、
それらの交点にはＴＦＴ１０４と透明な画素電極１０５
が接続されている。このＴＦＴ−ＬＣＤを２枚の偏光板
１０６ａ、１０６ｂで挟み、白色光を入射させると透過
型の表示装置となる。カラーフィルタ１０７はＲ
（赤）、Ｇ（緑）、Ｂ（青）の３原色からなり、各画素
電極１０５に対応して配置される。
造について説明する。ＴＦＴ−ＬＣＤは、図４に示すよ
うに２枚のガラス基板１００を数μｍの空間を介して対
向させて固定し、その間隙に液晶１０１を封入した構造
となっている。下側のガラス基板１００ｂ上には、信号
線１０２と走査線１０３がマトリックス状に配置され、
それらの交点にはＴＦＴ１０４と透明な画素電極１０５
が接続されている。このＴＦＴ−ＬＣＤを２枚の偏光板
１０６ａ、１０６ｂで挟み、白色光を入射させると透過
型の表示装置となる。カラーフィルタ１０７はＲ
（赤）、Ｇ（緑）、Ｂ（青）の３原色からなり、各画素
電極１０５に対応して配置される。
【０００４】この様なカラーフィルタの配置をトライア
ングル型と呼ぶ。これ以外にはモザイク型と呼ばれる配
置もある。トライアングル型はビデオ表示に適し、モザ
イク型はキャラクタ等のデータ表示に適している。
ングル型と呼ぶ。これ以外にはモザイク型と呼ばれる配
置もある。トライアングル型はビデオ表示に適し、モザ
イク型はキャラクタ等のデータ表示に適している。
【０００５】次に駆動方法に付いて説明する。図５はＴ
ＦＴ−ＬＣＤを駆動する信号波形のタイミングチャート
である。同図において、ＶGおよびＶIDは走査線１０３
及び信号線１０２の信号であり、それぞれＴＦＴゲー
ト、ソースに印加される。周知のようにＮＴＳＣ方式の
ビデオ信号はインターレースされた２つのフィールドか
らなり、第１フィールドと第２フィールドをあわせて１
フレームとし１枚の絵を構成する。一般に、ＴＦＴ−Ｌ
ＣＤでビデオ表示する場合には、１フィールド期間（１
／６０秒）毎に交流反転する３０Ｈｚの映像信号をノン
インターレース（奇数行と偶数行の画像信号を同一行に
重ねて書く）方式で液晶に印加する。フルラインの表示
を得るためには、フレームメモリーなどを用いて倍速で
走査する（ＩＤＴＶ対応方式）か、走査線２本分づつ同
じ信号を与えフィールドごとにその組み合わせを変える
必要がある。
ＦＴ−ＬＣＤを駆動する信号波形のタイミングチャート
である。同図において、ＶGおよびＶIDは走査線１０３
及び信号線１０２の信号であり、それぞれＴＦＴゲー
ト、ソースに印加される。周知のようにＮＴＳＣ方式の
ビデオ信号はインターレースされた２つのフィールドか
らなり、第１フィールドと第２フィールドをあわせて１
フレームとし１枚の絵を構成する。一般に、ＴＦＴ−Ｌ
ＣＤでビデオ表示する場合には、１フィールド期間（１
／６０秒）毎に交流反転する３０Ｈｚの映像信号をノン
インターレース（奇数行と偶数行の画像信号を同一行に
重ねて書く）方式で液晶に印加する。フルラインの表示
を得るためには、フレームメモリーなどを用いて倍速で
走査する（ＩＤＴＶ対応方式）か、走査線２本分づつ同
じ信号を与えフィールドごとにその組み合わせを変える
必要がある。
【０００６】選択期間Ｔ1（１水平走査期間）において
ＴＦＴ１０４がオンすると画素電極１０５の電位ＶPは
信号線１０２の電位ＶIDと等しくなる。選択期間Ｔ2で
はＴＦＴがオフし液晶容量（および保持容量）に書き込
まれた信号は保持されるが、ＴＦＴがオフする瞬間にＶ
Pはある電位ΔＶだけシフトする。これは、ＴＦＴのゲ
ート・ドレイン間の寄生容量ＣGDと液晶容量ＣLCおよび
保持容量ＣSTの間の容量カップリングによるもので、そ
の大きさは、（１）の式で表される。
ＴＦＴ１０４がオンすると画素電極１０５の電位ＶPは
信号線１０２の電位ＶIDと等しくなる。選択期間Ｔ2で
はＴＦＴがオフし液晶容量（および保持容量）に書き込
まれた信号は保持されるが、ＴＦＴがオフする瞬間にＶ
Pはある電位ΔＶだけシフトする。これは、ＴＦＴのゲ
ート・ドレイン間の寄生容量ＣGDと液晶容量ＣLCおよび
保持容量ＣSTの間の容量カップリングによるもので、そ
の大きさは、（１）の式で表される。
【０００７】
【数１】
【０００８】ここに、ΔＶGは走査線１０３の電位の変
化量である。
化量である。
【０００９】このシフト電圧は映像信号の極性に関係な
く常に画素電極１０５の電位ＶPを下げることになる。
そこで、カラーフィルタ１０７側の共通電極１０８側の
電位ＶCOMを信号線１０２の中心電位ＶCに対してこのシ
フト電位分だけ低く設定する。これによって、液晶１０
１に印加される電圧は斜線部に示される領域になりほぼ
正負対称な波形となる。しかし、実際には液晶１０１の
誘電率異方性があるため、映像信号の振幅によって液晶
容量ＣLCが変化しシフト電圧ΔＶも変化する。従って、
共通電極１０８の電位ＶCOMを最適化しても液晶１０１
に印加される電圧を完全に対称な波形にする事は出来な
い。これによって生じる非対称成分は３０Ｈｚの光学的
な成分となり、フリッカ（画面のちらつき）として認識
される。これを防ぐためにはシフト電位ΔＶを減らせば
よい。具体的にはＴＦＴのサイズをなるべく小さくして
保持容量を十分作り込む必要がある。その他のフリッカ
対策としては、映像信号の極性を信号線１０２の１本毎
あるいは走査線１０３の１本ごとに反転させ、画面全体
のフリッカを平均化し見えにくくする方法もある。
く常に画素電極１０５の電位ＶPを下げることになる。
そこで、カラーフィルタ１０７側の共通電極１０８側の
電位ＶCOMを信号線１０２の中心電位ＶCに対してこのシ
フト電位分だけ低く設定する。これによって、液晶１０
１に印加される電圧は斜線部に示される領域になりほぼ
正負対称な波形となる。しかし、実際には液晶１０１の
誘電率異方性があるため、映像信号の振幅によって液晶
容量ＣLCが変化しシフト電圧ΔＶも変化する。従って、
共通電極１０８の電位ＶCOMを最適化しても液晶１０１
に印加される電圧を完全に対称な波形にする事は出来な
い。これによって生じる非対称成分は３０Ｈｚの光学的
な成分となり、フリッカ（画面のちらつき）として認識
される。これを防ぐためにはシフト電位ΔＶを減らせば
よい。具体的にはＴＦＴのサイズをなるべく小さくして
保持容量を十分作り込む必要がある。その他のフリッカ
対策としては、映像信号の極性を信号線１０２の１本毎
あるいは走査線１０３の１本ごとに反転させ、画面全体
のフリッカを平均化し見えにくくする方法もある。
【００１０】また、このシフト電圧ΔＶは信号線１０２
と画素電極１０５の間の直流電位に相当する。このよう
な直流電界が液晶層に存在すると、残像（画像がすばや
く動いたとき追随出来ない現象）や焼き付け（固定パタ
ーンを長時間表示すると画面が変わっても元のパターン
が消えない現象）等の問題を生じるとともに、液晶の信
頼性を低下させる。従って、高画質と高信頼性を得るた
めには、シフト電圧ΔＶを減らすことが必要となる（以
上、参考文献は、産業図書刊「カラー液晶ディスプレ
イ」である。）。
と画素電極１０５の間の直流電位に相当する。このよう
な直流電界が液晶層に存在すると、残像（画像がすばや
く動いたとき追随出来ない現象）や焼き付け（固定パタ
ーンを長時間表示すると画面が変わっても元のパターン
が消えない現象）等の問題を生じるとともに、液晶の信
頼性を低下させる。従って、高画質と高信頼性を得るた
めには、シフト電圧ΔＶを減らすことが必要となる（以
上、参考文献は、産業図書刊「カラー液晶ディスプレ
イ」である。）。
【００１１】このようなＴＦＴ−ＬＣＤの１画素当たり
の回路を図６に示す。信号線１０２にＴＦＴ１０３を構
成するメタル・オキサイド・セミコンダクタ電界効果ト
ランジスタ（以下「ＭＯＳＦＥＴ」と略す）のドレイン
を接続し、走査線１０３にＭＯＳＦＥＴのゲートを接続
している。液晶１０１の容量はＭＯＳＦＥＴのソースに
接続され、走査線１０３によってＴＦＴがオンされるた
びに信号線１０２の電位が共通電極１０８との間に溜ま
る構造となっている。
の回路を図６に示す。信号線１０２にＴＦＴ１０３を構
成するメタル・オキサイド・セミコンダクタ電界効果ト
ランジスタ（以下「ＭＯＳＦＥＴ」と略す）のドレイン
を接続し、走査線１０３にＭＯＳＦＥＴのゲートを接続
している。液晶１０１の容量はＭＯＳＦＥＴのソースに
接続され、走査線１０３によってＴＦＴがオンされるた
びに信号線１０２の電位が共通電極１０８との間に溜ま
る構造となっている。
【００１２】上記のような画素及びＬＣＤを応用したテ
レビジョン受像機のブロック略図を図７に示す。同図に
おいて、アンテナ２００で受けた放送電波は、チュー
ナ、ＩＦ増幅器及び映像検波回路２０１において映像信
号ＳVIと音声信号Ｓｓに変換される。音声信号Ｓｓは音
声増幅器２０５を介してスピーカ２０６から音声として
出力される。
レビジョン受像機のブロック略図を図７に示す。同図に
おいて、アンテナ２００で受けた放送電波は、チュー
ナ、ＩＦ増幅器及び映像検波回路２０１において映像信
号ＳVIと音声信号Ｓｓに変換される。音声信号Ｓｓは音
声増幅器２０５を介してスピーカ２０６から音声として
出力される。
【００１３】一方、映像信号ＳVIは、γ補償回路２０２
において諧調特性を補正され、映像信号増幅器２０３を
介してサンプルホールド信号電極駆動回路２０７に送ら
れるとともに、同期回路２０４に送られる。同期回路２
０４では、水平同期信号ＳHと垂直同期信号ＳVが抽出さ
れ、これらの信号からフレーム開始信号ＦSと画素クロ
ックＣPが生成される。
において諧調特性を補正され、映像信号増幅器２０３を
介してサンプルホールド信号電極駆動回路２０７に送ら
れるとともに、同期回路２０４に送られる。同期回路２
０４では、水平同期信号ＳHと垂直同期信号ＳVが抽出さ
れ、これらの信号からフレーム開始信号ＦSと画素クロ
ックＣPが生成される。
【００１４】水平同期信号ＳHとフレーム開始信号ＦSは
走査電極駆動回路２０９に送られ、各画素における走査
線１０３を介してＴＦＴのゲート端子を駆動する。一
方、映像信号ＳVIは画素クロックＣPと垂直同期信号ＳV
に同期してサンプルホールド信号電極駆動回路２０７に
おいてサンプルホールドされ、信号線１０２を介してＴ
ＦＴのドレイン端子に接続される。
走査電極駆動回路２０９に送られ、各画素における走査
線１０３を介してＴＦＴのゲート端子を駆動する。一
方、映像信号ＳVIは画素クロックＣPと垂直同期信号ＳV
に同期してサンプルホールド信号電極駆動回路２０７に
おいてサンプルホールドされ、信号線１０２を介してＴ
ＦＴのドレイン端子に接続される。
【００１５】このように、映像信号ＳVIを表示するＴＦ
Ｔ−ＬＣＤでは、サンプルホールドする信号処理装置が
必需となる。このようなサンプルホールド信号電極駆動
回路２０７において使用される従来の信号処理装置は、
図９に示すブロック図で表される。同図において、１、
２は入力端子、３は出力端子、１１〜１４はバッファ、
１５、１６はホールドのためのコンデンサ、１７〜２０
はスイッチである。
Ｔ−ＬＣＤでは、サンプルホールドする信号処理装置が
必需となる。このようなサンプルホールド信号電極駆動
回路２０７において使用される従来の信号処理装置は、
図９に示すブロック図で表される。同図において、１、
２は入力端子、３は出力端子、１１〜１４はバッファ、
１５、１６はホールドのためのコンデンサ、１７〜２０
はスイッチである。
【００１６】入力端子１、２には、例えばノンインター
レースとするため１フィールド目と２フィールド目の映
像信号ＳVIがそれぞれ入力されている。入力端子１から
の信号Ａは、バッファ１１、スイッチ１７、コンデンサ
１５、スイッチ１８、バッファ１３を介して出力端子３
に至る。この経路を第１の経路αとする。入力端子２か
らの信号Ｂは、バッファ１２、スイッチ１９、コンデン
サ１６、スイッチ２０、バッファ１４を介して出力端子
３に至る。この経路を第２の経路βとする。
レースとするため１フィールド目と２フィールド目の映
像信号ＳVIがそれぞれ入力されている。入力端子１から
の信号Ａは、バッファ１１、スイッチ１７、コンデンサ
１５、スイッチ１８、バッファ１３を介して出力端子３
に至る。この経路を第１の経路αとする。入力端子２か
らの信号Ｂは、バッファ１２、スイッチ１９、コンデン
サ１６、スイッチ２０、バッファ１４を介して出力端子
３に至る。この経路を第２の経路βとする。
【００１７】コンデンサ１５は、第１の経路αにおい
て、ホールド動作を担当し、コンデンサ１６は、第２の
経路βにおいて、ホールド動作を担当する。これらコン
デンサ１５、１６へのサンプル動作を制御するのは、ス
イッチ１７〜２０であり、それぞれ図１０に示す画素ク
ロックＣP1〜ＣP4によって制御される。この画素クロッ
クＣP1〜ＣP4がローのときスイッチ１７〜２０はオン
し、ハイのときオフする。
て、ホールド動作を担当し、コンデンサ１６は、第２の
経路βにおいて、ホールド動作を担当する。これらコン
デンサ１５、１６へのサンプル動作を制御するのは、ス
イッチ１７〜２０であり、それぞれ図１０に示す画素ク
ロックＣP1〜ＣP4によって制御される。この画素クロッ
クＣP1〜ＣP4がローのときスイッチ１７〜２０はオン
し、ハイのときオフする。
【００１８】スイッチ１７と１９は、交互にオン／オフ
しており、これにより、コンデンサ１５と１６の接地さ
れない方の端子にはそれぞれ図１０のＧ、Ｈのような波
形が表れることとなる。この信号Ｇ、Ｈはスイッチ１８
と２０が交互にオン／オフすることにより、バッファ１
３、１４を介して２つの信号ＡとＢは出力端子３におい
て合成され、図１０のＩのような信号を得ることが出来
るというものである。
しており、これにより、コンデンサ１５と１６の接地さ
れない方の端子にはそれぞれ図１０のＧ、Ｈのような波
形が表れることとなる。この信号Ｇ、Ｈはスイッチ１８
と２０が交互にオン／オフすることにより、バッファ１
３、１４を介して２つの信号ＡとＢは出力端子３におい
て合成され、図１０のＩのような信号を得ることが出来
るというものである。
【００１９】
【発明が解決しようとする課題】しかしながら、以上の
ような従来の構成では、信号処理装置を構成するバッフ
ァやスイッチが完全に別個に２組以上必要となり、それ
ぞれのバッファに固有の出力オフセット特性がばらつく
ため、フリッカの原因となりやすいという問題点があ
る。また、スイッチは別個に制御される為、マスク上の
配線の不均一などにより、オン／オフを制御するタイミ
ングがずれ、映像雑音の原因となるという問題点があ
る。更に２組以上のスイッチを要するため、回路規模が
大きくなり、コスト増を招くという問題点もある。
ような従来の構成では、信号処理装置を構成するバッフ
ァやスイッチが完全に別個に２組以上必要となり、それ
ぞれのバッファに固有の出力オフセット特性がばらつく
ため、フリッカの原因となりやすいという問題点があ
る。また、スイッチは別個に制御される為、マスク上の
配線の不均一などにより、オン／オフを制御するタイミ
ングがずれ、映像雑音の原因となるという問題点があ
る。更に２組以上のスイッチを要するため、回路規模が
大きくなり、コスト増を招くという問題点もある。
【００２０】本発明は、上記問題点に鑑み成されたもの
であり、簡易な構成によって高画質と高信頼性を有する
信号処理装置を提供することを目的とする。
であり、簡易な構成によって高画質と高信頼性を有する
信号処理装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の信号処理装置は、請求項１の構成によれ
ば、少なくとも１対の異なる線形信号を各々別個に設定
した少なくとも１対の入力端子から所定の時系列で取り
込み、かつ上記線形信号を所定の時系列で１つの出力端
子から出力する信号処理装置であって、上記入力端子か
らの入力を受ける少なくとも１対の第１の緩衝手段と、
この第１の緩衝手段の出力に係合する少なくとも１対の
記憶素子と、この記憶素子に入力端子が係合し、かつ上
記第１の緩衝手段の出力に各々の入力が係合し、かつ上
記出力端子に各々の出力が接続された少なくとも１対の
第２の緩衝手段と、この第１の緩衝手段と上記第１の緩
衝手段に供給すべき電源を外部からの制御信号に応じて
切り換える切換手段とを備え、上記第２の緩衝手段の出
力を上記出力端子において合成することを特徴とするも
のである。
に、本発明の信号処理装置は、請求項１の構成によれ
ば、少なくとも１対の異なる線形信号を各々別個に設定
した少なくとも１対の入力端子から所定の時系列で取り
込み、かつ上記線形信号を所定の時系列で１つの出力端
子から出力する信号処理装置であって、上記入力端子か
らの入力を受ける少なくとも１対の第１の緩衝手段と、
この第１の緩衝手段の出力に係合する少なくとも１対の
記憶素子と、この記憶素子に入力端子が係合し、かつ上
記第１の緩衝手段の出力に各々の入力が係合し、かつ上
記出力端子に各々の出力が接続された少なくとも１対の
第２の緩衝手段と、この第１の緩衝手段と上記第１の緩
衝手段に供給すべき電源を外部からの制御信号に応じて
切り換える切換手段とを備え、上記第２の緩衝手段の出
力を上記出力端子において合成することを特徴とするも
のである。
【００２２】また、請求項２に記載のように、上記入力
端子から上記出力端子に至る第１の経路と第２の経路を
含み、上記切換手段は入力側を電源に接続され、かつ出
力側は少なくとも、上記第１の経路に係る上記第１の緩
衝手段の電源端子と上記第２の経路に係る上記第２の緩
衝手段の電源端子に接続された第１の接点と、上記第２
の経路に係る上記第１の緩衝手段の電源端子と上記第１
の経路に係る上記第２の緩衝手段の電源端子に接続され
た第２の接点とを含むものである。
端子から上記出力端子に至る第１の経路と第２の経路を
含み、上記切換手段は入力側を電源に接続され、かつ出
力側は少なくとも、上記第１の経路に係る上記第１の緩
衝手段の電源端子と上記第２の経路に係る上記第２の緩
衝手段の電源端子に接続された第１の接点と、上記第２
の経路に係る上記第１の緩衝手段の電源端子と上記第１
の経路に係る上記第２の緩衝手段の電源端子に接続され
た第２の接点とを含むものである。
【００２３】
【作用】請求項１の構成によれば、切換手段によって第
１の緩衝手段と第２の緩衝手段の電源が独立にオン／オ
フされることとなる。また、請求項２の構成によれば、
第１の経路と第２の経路に介在する第１の緩衝手段と第
２の緩衝手段の電源を交互にオン／オフすることとな
る。
１の緩衝手段と第２の緩衝手段の電源が独立にオン／オ
フされることとなる。また、請求項２の構成によれば、
第１の経路と第２の経路に介在する第１の緩衝手段と第
２の緩衝手段の電源を交互にオン／オフすることとな
る。
【００２４】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明の一実施例における信
号処理装置のブロック図である。同図において、入力端
子１、２、出力端子３、コンデンサ１５、１６は従来例
におけるそれらと同一であり、詳しい説明は省略する。
４〜７は図示のように電源端子を外部から制御できるよ
うにしたバッファ、８はスイッチ、９は共通電源であ
る。
ながら説明する。図１は、本発明の一実施例における信
号処理装置のブロック図である。同図において、入力端
子１、２、出力端子３、コンデンサ１５、１６は従来例
におけるそれらと同一であり、詳しい説明は省略する。
４〜７は図示のように電源端子を外部から制御できるよ
うにしたバッファ、８はスイッチ、９は共通電源であ
る。
【００２５】入力端子１、２には、従来例と同様に例え
ばノンインターレースとするため１フィールド目と２フ
ィールド目の映像信号ＳVIがそれぞれ入力されている。
入力端子１からの信号Ａは、バッファ４と６を介して出
力端子３に至る。この経路を第１の経路αとする。入力
端子２からの信号Ｂは、バッファ５と７を介して出力端
子３に至る。この経路を第２の経路βとする。
ばノンインターレースとするため１フィールド目と２フ
ィールド目の映像信号ＳVIがそれぞれ入力されている。
入力端子１からの信号Ａは、バッファ４と６を介して出
力端子３に至る。この経路を第１の経路αとする。入力
端子２からの信号Ｂは、バッファ５と７を介して出力端
子３に至る。この経路を第２の経路βとする。
【００２６】以上のように構成された、本実施例の信号
処理装置につき、図２に示した同実施例における主要部
の動作を表すタイミングチャートを参照しながら、以下
にその動作を説明する。
処理装置につき、図２に示した同実施例における主要部
の動作を表すタイミングチャートを参照しながら、以下
にその動作を説明する。
【００２７】スイッチ８の接片は、画素クロックＣPが
ローのとき接点ａを選び、ハイのとき接点ｂを選ぶ。こ
こで、バッファ４〜７は電源供給が絶たれると、ハイイ
ンピーダンス状態を維持する回路構成をしている。これ
により、画素クロックＣPがローのときには、バッファ
４と７には共通電源９から電源が供給されて動作状態に
なり、バッファ５と６は電源が供給されず非動作状態と
なる。逆に画素クロックＣPがハイのときには、バッフ
ァ４と７が非動作状態になり、バッファ５と６は動作状
態となる。
ローのとき接点ａを選び、ハイのとき接点ｂを選ぶ。こ
こで、バッファ４〜７は電源供給が絶たれると、ハイイ
ンピーダンス状態を維持する回路構成をしている。これ
により、画素クロックＣPがローのときには、バッファ
４と７には共通電源９から電源が供給されて動作状態に
なり、バッファ５と６は電源が供給されず非動作状態と
なる。逆に画素クロックＣPがハイのときには、バッフ
ァ４と７が非動作状態になり、バッファ５と６は動作状
態となる。
【００２８】コンデンサ１５は、第１の経路αにおい
て、ホールド動作を担当し、コンデンサ１６は、第２の
経路βにおいて、ホールド動作を担当する。これらコン
デンサ１５、１６へのサンプル動作を制御するのは、ス
イッチ８であり、図２に示す画素クロックＣPによって
制御される。
て、ホールド動作を担当し、コンデンサ１６は、第２の
経路βにおいて、ホールド動作を担当する。これらコン
デンサ１５、１６へのサンプル動作を制御するのは、ス
イッチ８であり、図２に示す画素クロックＣPによって
制御される。
【００２９】このようなバッファ４〜７の時間的な動作
状態の変化により、コンデンサ１５と１６には、入力端
子１と２に印加される第１フィールドと第２フィールド
の映像信号ＳVIに相当する信号Ａ、Ｂがそれぞれ時系列
的に記憶され図２のＮ、Ｏのような波形となってはバッ
ファ６、７を介して出力端子３に送られ合成されて、図
２のＲのような信号が出力されていく。
状態の変化により、コンデンサ１５と１６には、入力端
子１と２に印加される第１フィールドと第２フィールド
の映像信号ＳVIに相当する信号Ａ、Ｂがそれぞれ時系列
的に記憶され図２のＮ、Ｏのような波形となってはバッ
ファ６、７を介して出力端子３に送られ合成されて、図
２のＲのような信号が出力されていく。
【００３０】さて、例えば第１の経路αにおける、上述
のようなバッファ４と６及びスイッチ８の一部は、図３
のような回路構成によって容易に実現できる。なお、同
図において「↓」印はＰチャンネルＭＯＳＦＥＴを、
「↑」印はＮチャンネルＭＯＳＦＥＴを表している。ま
た、コンデンサＣ0とＣ1は発振止めのための容量であ
り、動作や特性には殆ど影響を与えることはない。
のようなバッファ４と６及びスイッチ８の一部は、図３
のような回路構成によって容易に実現できる。なお、同
図において「↓」印はＰチャンネルＭＯＳＦＥＴを、
「↑」印はＮチャンネルＭＯＳＦＥＴを表している。ま
た、コンデンサＣ0とＣ1は発振止めのための容量であ
り、動作や特性には殆ど影響を与えることはない。
【００３１】同図において、本実施例のスイッチ８は、
インバータ回路１０及びＰチャンネルＭＯＳＦＥＴＴ８
４とＴ８６から構成される。また、バッファの出力形式
は、ＭＯＳＦＥＴＴ５０〜Ｔ５５およびＴ７０〜Ｔ７５
で構成されたソースフォロワである。
インバータ回路１０及びＰチャンネルＭＯＳＦＥＴＴ８
４とＴ８６から構成される。また、バッファの出力形式
は、ＭＯＳＦＥＴＴ５０〜Ｔ５５およびＴ７０〜Ｔ７５
で構成されたソースフォロワである。
【００３２】この回路において、ＭＯＳＦＥＴＴ５２〜
Ｔ５５は制御入力バスＣＮＴ４によって制御され、ＭＯ
ＳＦＥＴＴ７２〜Ｔ７５は制御入力バスＣＮＴ６によっ
て制御されている。これらの制御入力バスＣＮＴ４とＣ
ＮＴ６は、画素クロックＣPに同期しており、それぞれ
ＭＯＳＦＥＴＴ８４とＴ８６に連動してオン／オフして
いる。
Ｔ５５は制御入力バスＣＮＴ４によって制御され、ＭＯ
ＳＦＥＴＴ７２〜Ｔ７５は制御入力バスＣＮＴ６によっ
て制御されている。これらの制御入力バスＣＮＴ４とＣ
ＮＴ６は、画素クロックＣPに同期しており、それぞれ
ＭＯＳＦＥＴＴ８４とＴ８６に連動してオン／オフして
いる。
【００３３】即ち、画素クロックＣPがハイのときに
は、ＭＯＳＦＥＴＴ８４がオンし、ＭＯＳＦＥＴＴ８６
がオフする。このとき、ＭＯＳＦＥＴＴ５２〜Ｔ５５も
オンし、ＭＯＳＦＥＴＴ７２〜Ｔ７５もオフしている。
画素クロックＣPがローのときには、個の動作が逆にな
る。これにより、図１に示したようなバッファのハイイ
ンピーダンスの非動作状態の達成が可能となる。
は、ＭＯＳＦＥＴＴ８４がオンし、ＭＯＳＦＥＴＴ８６
がオフする。このとき、ＭＯＳＦＥＴＴ５２〜Ｔ５５も
オンし、ＭＯＳＦＥＴＴ７２〜Ｔ７５もオフしている。
画素クロックＣPがローのときには、個の動作が逆にな
る。これにより、図１に示したようなバッファのハイイ
ンピーダンスの非動作状態の達成が可能となる。
【００３４】なお、以上の実施例では、入力信号は１対
として説明したが、３個以上あっても良い。また、バッ
ファ４〜７の回路は、アナログのコンプリメンタリＭＯ
ＳＦＥＴとしたが、バイポーラであっても良い。
として説明したが、３個以上あっても良い。また、バッ
ファ４〜７の回路は、アナログのコンプリメンタリＭＯ
ＳＦＥＴとしたが、バイポーラであっても良い。
【００３５】なお、請求項１に記載した、第１の緩衝手
段は、バッファ４と５が対応し、第２の緩衝手段は、バ
ッファ６と７が対応する。また記憶素子はコンデンサ１
５と１６が対応し、スイッチ８が切り換え手段に対応す
る。
段は、バッファ４と５が対応し、第２の緩衝手段は、バ
ッファ６と７が対応する。また記憶素子はコンデンサ１
５と１６が対応し、スイッチ８が切り換え手段に対応す
る。
【００３６】
【発明の効果】以上のように本発明の信号処理装置は、
請求項１の構成によれば、第１の緩衝主打の予備第２の
緩衝手段の電源を切換手段によってオン／オフすること
で、動作状態と非動作状態を選択できるように構成した
ので、従来必要であった２組以上のアナログスイッチを
省略でき、また電源をオン／オフする切換手段も、第１
の緩衝手段と第２の緩衝手段を構成するバッファ回路に
つき１素子のＭＯＳＦＥＴのみで構成できるため、簡易
な構成とすることができる。
請求項１の構成によれば、第１の緩衝主打の予備第２の
緩衝手段の電源を切換手段によってオン／オフすること
で、動作状態と非動作状態を選択できるように構成した
ので、従来必要であった２組以上のアナログスイッチを
省略でき、また電源をオン／オフする切換手段も、第１
の緩衝手段と第２の緩衝手段を構成するバッファ回路に
つき１素子のＭＯＳＦＥＴのみで構成できるため、簡易
な構成とすることができる。
【００３７】また、請求項２の構成によれば、第１の緩
衝手段と第２の緩衝手段を構成するバッファの電源を切
るため、出力オフセット特性の影響を受けることがない
ため、フリッカの原因を未然に防止できる上、複数のス
イッチをオン／オフする事がないので、オン／オフを制
御するタイミングのずれを生じにくい為、映像雑音の原
因も未然に防止することができるという優れた効果を有
するものである。
衝手段と第２の緩衝手段を構成するバッファの電源を切
るため、出力オフセット特性の影響を受けることがない
ため、フリッカの原因を未然に防止できる上、複数のス
イッチをオン／オフする事がないので、オン／オフを制
御するタイミングのずれを生じにくい為、映像雑音の原
因も未然に防止することができるという優れた効果を有
するものである。
【図１】 本発明の一実施例における信号処理装置のブ
ロック図である。
ロック図である。
【図２】 同実施例における主要部の動作を表すタイミ
ングチャートである。
ングチャートである。
【図３】 同実施例におけるバッファの回路図である。
【図４】 ＴＦＴ−ＬＣＤの構造図である。
【図５】 ＴＦＴ−ＬＣＤを駆動する信号波形のタイミ
ングチャートである。
ングチャートである。
【図６】 ＴＦＴ−ＬＣＤの１画素当たりの回路図であ
る。
る。
【図７】 ＴＦＴ−ＬＣＤを用いたテレビジョン受像機
のブロック略図である。
のブロック略図である。
【図８】 同図における主要部の信号波形図である。
【図９】 本発明の従来例における信号処理装置のブロ
ック図である。
ック図である。
【図１０】 同従来例における主要部の動作を表すタイ
ミングチャートである。
ミングチャートである。
１、２ 入力端子 ３ 出力端子 ４〜７ バッファ ８ スイッチ ９ 共通電源 １５、１６ コンデンサ
Claims (2)
- 【請求項１】 少なくとも１対の異なる線形信号を各々
別個に設定した少なくとも１対の入力端子から所定の時
系列で取り込み、かつ上記線形信号を所定の時系列で１
つの出力端子から出力する信号処理装置であって、 上記入力端子からの入力を受ける少なくとも１対の第１
の緩衝手段と、 この第１の緩衝手段の出力に係合する少なくとも１対の
記憶素子と、 この記憶素子に入力端子が係合し、かつ上記第１の緩衝
手段の出力に各々の入力が係合し、かつ上記出力端子に
各々の出力が接続された少なくとも１対の第２の緩衝手
段と、 この第１の緩衝手段と上記第１の緩衝手段に供給すべき
電源を外部からの制御信号に応じて切り換える切換手段
と、を備え、上記第２の緩衝手段の出力を上記出力端子
において合成することを特徴とする信号処理装置。 - 【請求項２】 上記入力端子から上記出力端子に至る第
１の経路と第２の経路を含み、上記切換手段は入力側を
電源に接続され、かつ出力側は少なくとも、 上記第１の経路に係る上記第１の緩衝手段の電源端子と
上記第２の経路に係る上記第２の緩衝手段の電源端子に
接続された第１の接点と、 上記第２の経路に係る上記第１の緩衝手段の電源端子と
上記第１の経路に係る上記第２の緩衝手段の電源端子に
接続された第２の接点と、を含む請求項１に記載の信号
処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240103A JP2747230B2 (ja) | 1994-10-04 | 1994-10-04 | 信号処理装置 |
| US08/538,375 US5703608A (en) | 1994-10-04 | 1995-10-03 | Signal processing circuit |
| KR1019950033814A KR100330650B1 (ko) | 1994-10-04 | 1995-10-04 | 신호처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240103A JP2747230B2 (ja) | 1994-10-04 | 1994-10-04 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08106268A true JPH08106268A (ja) | 1996-04-23 |
| JP2747230B2 JP2747230B2 (ja) | 1998-05-06 |
Family
ID=17054540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6240103A Expired - Fee Related JP2747230B2 (ja) | 1994-10-04 | 1994-10-04 | 信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5703608A (ja) |
| JP (1) | JP2747230B2 (ja) |
| KR (1) | KR100330650B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10293564A (ja) * | 1997-04-21 | 1998-11-04 | Toshiba Corp | 表示装置 |
| US6963321B2 (en) * | 2001-05-09 | 2005-11-08 | Clare Micronix Integrated Systems, Inc. | Method of providing pulse amplitude modulation for OLED display drivers |
| AU2002348472A1 (en) * | 2001-10-19 | 2003-04-28 | Clare Micronix Integrated Systems, Inc. | System and method for providing pulse amplitude modulation for oled display drivers |
| JP4046015B2 (ja) * | 2002-06-07 | 2008-02-13 | セイコーエプソン株式会社 | 電子回路、電子装置、電気光学装置及び電子機器 |
| TWI379515B (en) * | 2008-11-06 | 2012-12-11 | Novatek Microelectronics Corp | Correlated double sampling circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143298A (ja) * | 1988-11-24 | 1990-06-01 | Toshiba Corp | 液晶ディスプレイ装置 |
| JPH03121415A (ja) * | 1989-06-30 | 1991-05-23 | Toshiba Corp | ディスプレイ装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4390844A (en) * | 1980-12-24 | 1983-06-28 | California Institute Of Technology | Integration filter for step waveforms |
| JPH0654961B2 (ja) * | 1985-04-10 | 1994-07-20 | 松下電器産業株式会社 | サンプルホ−ルド回路 |
| JP2688691B2 (ja) * | 1988-01-14 | 1997-12-10 | クラリオン株式会社 | 積分回路 |
| FR2646741B1 (fr) * | 1989-05-03 | 1994-09-02 | Thomson Hybrides Microondes | Echantillonneur-bloqueur a haute frequence d'echantillonnage |
| US5341050A (en) * | 1992-03-20 | 1994-08-23 | Hughes Aircraft Company | Switched capacitor amplifier circuit operating without serially coupled amplifiers |
| JPH05313614A (ja) * | 1992-05-11 | 1993-11-26 | Fujitsu General Ltd | ドットマトリックス型液晶表示パネルの駆動回路 |
| JPH06266314A (ja) * | 1993-03-17 | 1994-09-22 | Fujitsu Ltd | 表示装置の駆動回路 |
-
1994
- 1994-10-04 JP JP6240103A patent/JP2747230B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-03 US US08/538,375 patent/US5703608A/en not_active Expired - Fee Related
- 1995-10-04 KR KR1019950033814A patent/KR100330650B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143298A (ja) * | 1988-11-24 | 1990-06-01 | Toshiba Corp | 液晶ディスプレイ装置 |
| JPH03121415A (ja) * | 1989-06-30 | 1991-05-23 | Toshiba Corp | ディスプレイ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2747230B2 (ja) | 1998-05-06 |
| US5703608A (en) | 1997-12-30 |
| KR960015369A (ko) | 1996-05-22 |
| KR100330650B1 (ko) | 2002-11-20 |
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