JPH03121415A - ディスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はマトリックス型表示パネルを用いたディスプ
レイ装置に係り、特に表示パネルのデータラインを駆動
する駆動回路に関する。

（従来の技術） 液晶を表示素子とするマトリックス型表示パネルを用い
たディスプレイ、特にアクティブマトリックス型液晶デ
ィスプレイ装置は、一般的に第１９図のように構成され
る。

第１９図において、マトリックス型表示パネル１は垂直
走査方向（Ｘ方向）に延びた複数のデータライン２と、
水平走査方向（Ｘ方向）に延びた複数のアドレスライン
３との交差部に、マトリックス配列された複数個の液晶
表示素子を接続したものである。液晶表示素子として、
図には液晶に印加する駆−動電圧を保持するキャパシタ
４と、このキャパシタへの駆動電圧の供給を制御するス
イッチ素子５のみが示されているが、実際には他にキャ
パシタ４に保持された駆動電圧が印加される画素対応の
表示電極と、これに対向する透明共通電極と、これら表
示電極と透明共通電極の層の間に挟まれた液晶層が設け
られることにより、マトリックス型表示パネル１が構成
される。

Ｘ駆動回路６はデータライン２を画像信号に応じて駆動
する回路であり、またＹ駆動回路７はアドレスライン３
を走査信号に応じて駆動する回路である。すなわち、Ｘ
駆動回路６は１水平走査ライン分の画像信号を受けて複
数のデータライン２を同時に駆動し、Ｙ駆動回路７はデ
ータライン２が１回駆動される毎にアドレスライン３を
１本ずつずらせて駆動する。これにより表示パネル１は
１水平走査ライン単位に、いわゆる線順次方式で駆動さ
れる。

ここで、ディスプレイ装置に入力される画像信号がディ
ジタル信号の場合、Ｘ駆動回路６はＤ／Ａ変換機能を持
ち、入力ディジタル画像信号をアナログ画像信号に変換
してからデータライン２を駆動する必要がある。従来の
Ｄ／Ａ変換機能を持つＸ駆動回路は、入力ディジタル画
像信号を１水平走査ライン分記憶保持するためのＮ段の
シフトレジスタおよびＮ個のラッチ回路と、Ｎ個のラッ
チ回路の出力を受けてアナログ信号に変換するＮ個のＤ
／Ａ変換器により構成されている。

このような構成のＸ駆動回路では、１水平走査ラインの
画素数Ｎと同数のＤ／Ａ変換器を必要とする。このため
入力ディジタル画像信号の１水平走査ラインの画素数Ｎ
が多（なったり、１画素当たりのビット数が多くなると
、Ｘ駆動回路の回路規模が非常に大きくなってしまい、
Ｉｃ化する場合、チップ面積が増大する。

一方、入力画像信号がアナログ信号の場合、Ｘ駆動回路
は１水平走査ライン分の画像信号を並列に設けられたＮ
個のサンプルホールド回路で順次保持し、データライン
２へ同時に出力する構成がとられる。この場合、Ｎ個の
サンプルホールド回路には、画像信号が共通に入力され
るため、１水平走査ラインの画素数Ｎが多くなり、入力
画像信号が高速になると、対応する画素の画像信号のみ
をサンプルホールドするように、サンプルホールド回路
のサンプル時間を十分に短くしなければならない。

サンプルホールド回路のサンプル時間を小さくするため
には、サンプル用トランジスタ（通常ＭＯＳ）ランジス
タ）のゲート幅を大きくして抵抗を小さくするか、また
はホールド用キャパシタの容量を小さくする必要があり
、サンプルホールド回路のオフセット電圧が大きくなる
。

すなわち、サンプルホールド回路のサンプル時間とオフ
セット電圧は相反する関係にあり、サンプル時間を短く
しようとするとオフセット電圧が増大して、画質が劣化
してしまう。

（発明が解決しようとする課題） 上述したように、従来のディジタル画像信号を入力とす
る液晶ディスプレイ装置では、マトリックス型表示パネ
ルのデータラインを画像信号に応じて駆動する駆動回路
に、１水平走査ラインの画素数と同じ数のＤ／Ａ変換器
を必要とするため、１水平走査ラインの画素数が多くな
ったり、入力ディジタル画像信号の１画素当たりのビッ
ト数が増えるに従い駆動回路の回路規模が増大し、ＩＣ
化に不利となる。

また、アナログ画像信号を入力とするものでは、入力さ
れる１水平走査ライン分の画像信号をサンプルホールド
回路で順次保持する必要があるため、１水平走査ライン
の画素数が多くなり、入力画像信号が高速になると、サ
ンプルホールド回路のサンプル時間を小さくしなければ
ならず、オフセット電圧が増大するという問題があった
。

本発明は、入力ディジタル画像信号に応じてマトリック
ス型表示パネルのデータラインを駆動する駆動回路にお
けるＤ／Ａ変換器を１水平走査ラインの画素数より少な
くして回路規模の削減を図ることができ、またアナログ
画像信号を保持する保持手段の動作速度を遅くしてオフ
セット電圧を小さくできるディスプレイ装置を提供する
ことを目的とする。

［発明の構成］ ゛（課題を解決するための手段） 本発明は上記の目的を達成するため、データラインを駆
動するための第１の駆動回路において、１水平走査ライ
ンの画素数よりも少ない数のＤ／Ａ変換器を１水平走査
ライン分の入力ディジタル画像信号に対して重複使用し
、その都度得られたＤ／Ａ変換結果をアナログ的に保持
し、１水平走査ライン分のアナログ画像信号が蓄積され
た段階でデータラインに同時に出力するようにしたもの
である。

より具体的には、第１の駆動回路は１水平走査ライン分
の入力ディジタル画像信号の画素数Ｎより少ないＭ個の
Ｄ／Ａ変換器と、少なくとも１水平走査ライン分の入力
ディジタル画像信号を記憶保持し、Ｍ個のＤ／Ａ変換器
に入力ディジタル画像信号のＭ画素分を同時に分配する
動作を複数回繰返すディジタル記憶手段と、Ｄ／Ａ変換
器から出力されるアナログ画像信号を複数のデータライ
ンに対応させて保持する少なくとも１水平走査ラインの
画素数Ｎと同じ複数個のサンプルホールド回路を有する
アナログ保持手段と、このアナログ保持手段に保持され
たアナログ画像信号を複数のデータラインに対して同時
に出力する手段とを具備する。

また、他の例によれば１水平走査ライン分の入力ディジ
タル画像信号に対し、該入力ディジタル画像信号をＭ画
素ずつ記憶保持してＭ個のＤ／Ａ変換器に同時に分配す
る動作を複数回繰返すディジタル記憶手段が備えられる
。

（作用） 本発明では１水平走査ラインの入力ディジタル画像信号
を１水平走査ラインの画素数Ｎより少ないＭ個のＤ／Ａ
変換器にＮ／Ｍ回入内入力アナログ信号に変換するため
、Ｄ／Ａ変換器の数が減少して回路規模が縮小され、Ｉ
Ｃ化に適した構成となる。

また、Ｍ個のＤ／Ａ変換器の各々にディジタル画像信号
が入力される周期はＭ画素周期以上の周期であり、アナ
ログ保持手段を構成するサンプルホールド回路では、Ｄ
／Ａ変換器の出力をＭ画素周期以上の周期でサンプルす
ればよいから、サンプル時間を長くとることができ、オ
フセット電圧の低減が図られる。

（実施例） 以下、図面を参照して本発明の詳細な説明する。

第１の実施例 第１図は本発明の第１の実施例におけるＸ駆動回路（第
１の駆動回路）の内部構成を示したものである。また、
第２図及び第３図は第１図の駆動回路の動作を示すタイ
ミング図である。

第１図に示す駆動回路は、端子１１に入力される１ライ
ン分の入力ディジタル画像信号Ｄｉｎを記憶保持するデ
ィジタル記憶手段としてのｎビット−Ｎ／Ｍ段のＭ個の
シフトレジスタ１３、タイミング発生回路１４、Ｍ個の
Ｄ／Ａ変換器１５、Ｎ個のサンプルホールド回路１６及
びＮ個の出力バッファ１７により構成される。

ここで、ｎは入力ディジタル画像信号Ｄｉｎの１画素当
たりのビット数、Ｎは１水平走査ラインのビット数（こ
れは第９図におけるデータライン２の数に等しい）、Ｍ
はＤ／Ａ変換器１５の個数であり、この例ではｎ−８，
Ｍ−４である。

入力ディジタル画像信号Ｄｉｎは、Ｍ−４個のシフトレ
ジスタ１３の初段に入力され、シフトレジスタ１３の終
段から順次出力される。

端子１２には入力ディジタル画像信号Ｄｉｎに同期した
クロック信号ＣＫが入力され、タイミング発生回路１４
に供給される。タイミング発生回路１４はシフトレジス
タ１３への転送りロックＳ１〜Ｓ４、サンプルホールド
回路１６へのサンプルパルスＰ、〜Ｐ、及びＤ／Ａ変換
器１５への変換用クロック等を発生する。なお、タイミ
ング発生回路１４からＤ／Ａ変換器１５への結線は図示
されていない。

出力バッファ１７は端子１８から入力される出力イネー
ブル信号ＯＥによって、サンプルホールド回路１６の出
力を第９図のデータライン２へ同時に出力するものであ
る。

第２図は入力ディジタル画像信号ＤｉｎとＤ／Ａ変換器
１５の動作及び出力イネーブル信号ＯＥの関係を示した
ものである。同図に示すように、Ｍ−４個のＤ／Ａ変換
器１５は１水平走査ライン分の入力ディジタル画像信号
Ｄ１ｎが入力されると、連続するＭ−４画素分のデータ
Ｄ１〜Ｄ　Ｉ＋３　　（ｔ　−０，１，２，・・・Ｎ−
１）を変換する動作をＮ／Ｍ回繰り返して、１水平走査
ライン分のＤ／Ａ変換処理を終了する。但し、Ｄ／Ａ変
換器１５に入力されるディジタル画像信号は、シフトレ
ジスタ１３を経由しているため、同図に示すように端子
１に入力されるディジタル画像信号Ｄｉｎより１水平走
査期間だけ遅れる。

Ｄ／Ａ変換器１５が１水平走査ライン分のディジタル画
像信号をＤ／Ａ変換し、得られたアナログ画像信号をサ
ンプルホールド回路１６が保持し終わると、水平同期期
間に出力イネーブル信号ＯＥにより出力バッフ７１７を
介して１水平走査ライン分のアナログ画像信号がデータ
ラインに同時に出力される。

この動作を第３図により詳細に説明する。第３図に示す
ように、４個のシフトレジスタ１３に供給される転送り
ロック８１〜Ｓ４は、クロツク信号ＣＫの周期の４倍の
周期であり、且つクロック信号ＣＫの１周期分ずつ順次
位相がずれている。４個のシフトレジスタ１３はこのよ
うな転送りロックＳ１〜Ｓ４により転送動作し、それぞ
れディジタル画像信号Ｄ１ｎを４画素周期で、且つ互い
に１画素分ずつずれたタイミングで初段からそれぞれ取
込む。そして、シフトレジスタ１３はディジタル画像信
号を取込んだ順に終段から出力する。

すなわち、４個のシフトレジスタ１３はまず最初１〜４
画素目のデータＤＯ−Ｄｌ　、次に５〜８画素目のデー
タＤ４〜Ｄ７、次に９〜１２画素目のデータＤ８〜Ｄ１
１のように、連続した４画素分のデータを順次取込む。

一つのシフトレジスタに注目すると、例えばＤｏ、Ｄ４
゜Ｄ、、・・・のように４画素毎のデータを取込み、こ
れらを取込んだ順に出力することになる。子の様子は、
４個のシフトレジスタ１３の出力を示す第３図のＱ＋＝
０４からも明らかである。

なお、第３図のＱ＋−Ｑｉの内容は、実際には第３図の
入力ディジタル画像信号Ｄｉｎの１水平走査期間前のデ
ータである。

こうして４個のシフトレジスタ１３からは、それぞれ４
画素周期でディジタル画像信号のデータが出力され、こ
れらが４個のＤ／Ａ変換器１５によりアナログ信号に変
換される。Ｄ／Ａ変換器１５から出力されるアナログ画
像信号は、サンプルホールド回路１６に入力され、第３
図のＰｌ　＋　　Ｐ２　＋　　Ｐｌ　＋　・・・に示す
サンプルパルスによりサンプリングされてホールドされ
る。

サンプルホールド回路１６は第９図のＮ木のデータライ
ン２に１＝１で対応しており、入力ディジタル画像信号
ＤｉｎのデータＤ。、Ｄｌ。

Ｄ２．・・・ＤＮをＤ／Ａ変換したアナログ値がデータ
ライン２上に正しく供給されるようにＤ／Ａ変換器１５
に接続されている。すなわち、左から数えて第４に番目
（ｋ−１，２，・・・Ｎ−４）のサンプルホールド回路
は左から数えて第１番目のＤ／Ａ変換器に、第４に＋１
番目のサンプルホールド回路は第２番目のＤ／Ａ’＆換
器に、第に＋２番目のサンプルホールド回路は第３番目
のＤ／Ａ変換器に、第４に＋３番目のサンプルホールド
回路は第４番目のＤ／Ａ変換器に、それぞれ接続されて
いる。

Ｄ／Ａ変換器１３で連続する４画素分のデータをＤ／Ａ
変換する動作がＮ／４回繰返され、Ｎ個のサンプルホー
ルド回路１６１：　１水平走査ライン分のアナログ画像
信号が保持され終わると、水平同期期間において端子１
８に出力イネーブル信号ＯＥが入力され、出力バッファ
１７がオンとなることにより、データライン２に同時に
アナログ画像信号が出力される。

上記の構成によれば、Ｘ駆動回路の構成要素の中でも特
に大きな部分を占めるＤ／Ａ変換器１３の数Ｍが１水平
走査ラインの画素数Ｎより少ないため、１水平走査ライ
ンの全画素に対応してＤ／Ａ変換器を必要とする従来の
Ｘ駆動回路に比較して、回路規模が大きく削減される。

従って、ＩＣ化する場合、チップ面積を小さくすること
ができる。

また、Ｎ個のサンプルホールド回路１６は、それぞれＤ
／Ａ変換器１３からのアナログ画像信号がＭ画素周期で
ゆっくりと入力されるため、入力のアナログ画像信号が
そのままの周期（１画素周期）でサンプルホールド回路
に共通に入力される従来の方式に比較して、サンプル時
間はＭ倍でよい。従って、サンプル時間短縮のためにサ
ンプル用ＭＯＳトランジスタのゲート幅を大きくしたり
、ホールド用キャパシタの容量を小さくする必要がない
ので、サンプルホールド回路１６のオフセット電圧を小
さく抑えることができる。

第２の実施例 第４図は本発明の第２の実施例に係るＸ駆動回路であり
、第１図におけるサンプルホールド回路１６及び出力バ
ッファ１７に代えて、二重保持機能を有するサンプルホ
ールド回路１９を用いた点が第１の実施例と異なる。

第１の実施例ではサンプルホールド回路１６の出力は出
力バッファ、１７を介して水平同期期間中にデータライ
ンに転送される構成となっていた。これに対し、この第
２の実施例ではサンプルホールド回路１９の二重保持機
能を利用して、次の１水平走査ラインのアナログ画像信
号をサンプルホールド回路１９に取込んでいる間に、現
ラインのアナログ画像信号をデータラインに出力する構
成となっている。

従って、データラインに画像信号を出力している時間が
長くなるので、第９図のキャパシタ４により多くの画像
信号電荷を蓄積でき、ノイズ電荷の影響を受けないより
高品位の表示が可能となる。また、データラインへの出
力のスルーレートを下げることができ、消費電力を低減
することができる。

第５図、第６図及び第７図は、二重保持機能を持つサン
プルホールド回路の具体例を示したものである。第５図
においては、まず制御信号ａにより第１のサンプル用ス
イッチ５１がオン状態となり、アナログ画像信号が第１
のホールド用キャパシタ５３に保持される。この時、第
２のサンプル用スイッチ５２はオフ状態にあり、また第
２のホールド用キャパシタ５４には１水平走査ライン前
の画像信号が保持されており、出力バッファ５５を介し
て対応するデータラインに出力され続けている。１水平
走査ライン分の画像信号がＤ／Ａ変換され終わると、水
平同期期間に制御信号すにより第２のサンプル用スイッ
チ５２がオン状態となり、それまで第１のホールド用キ
ャパシタ５３に保持されていた画像信号が第２のキャパ
シタ５４に転送される。

第６図においては、まず制御信号ａにより第１のサンプ
ル用スイッチ６１がオン状態となり、アナログ画像信号
が第１のホールド用キャパシタ６５に保持される。この
場合、制御信号Ｃ１Ｃ′によって第２のサンプル用スイ
ッチ６２はオフ状態、第４のサンプル用スイッチ６４は
オン状態にあり、また第２のホールド用キャパシタ６６
には１水甲走査ライン前の画像信号が保持されており、
出力バッファ６７を介して対応するデータラインに出力
され続けている。

次の１水平走査期間では、制御信号ａ′により第３のサ
ンプル用スイッチ６３がオン状態となり、第２のホール
ド用キャパシタ６６に画像信号が保持されるとともに、
制御信号ｃ、ｃ’が共に反転することにより第２のサン
プル用スイッチ６２がオン状態、第４のサンプル用トラ
ンジスタ６４がオフ状態となって、それまで第１のホー
ルド用キャパシタ６５に保持されていた画像信号が出力
バッファ６７を介して出力される。

第７図においては、まず制御信号ａにより第１のサンプ
ル用スイッチ７１がオン状態となり、アナログ画像信号
が第１のホールド用キャパシタ７３に保持される。この
時、制御信号ａにより第２のサンプル用スイッチ７２は
オフ状態、また制御信号ｃ、ｃ’によって第１の出力バ
ッファ７５はオフ状態、第２の出力バッファ７６はオン
状態にあり、第２のホールド用キャパシタ７４に保持さ
れていた１水平走査ライン前の画像信号が対応するデー
タラインに出力され続けている。

次の１水平走査期間では、制御信号ａ′により第２のサ
ンプル用スイッチ７２がオン状態となり、第２のホール
ド用キャパシタ７４に画像信号が保持されるとともに、
制御信号ｃ、ｃ’が共に反転して第１の出力バッファ７
５はオン状態、第２の出力バッファ７６はオフ状態とな
り、第１のホールド用キャパシタ７１に保持されていた
画像信号が出力バッファ６７を介して出力される。

第３の実施例 次に、第８図を参照して本発明の第３の実施例を説明す
る。第１図及び第４図に示した実施例では、１水平走査
ライン分の入力ディジタル画像信号を記憶保持する手段
としてＭ−４個のシフトレジスタを用いたが、この第３
の実施例ではｎビット・Ｎ段のシフトレジスタ２０を用
いている。入力ディジタル画像信号Ｄｌｎは、シフトレ
ジスタ２０に初段から取込まれ、終段側のＭ段（この例
ではＭ−４）から出力され、Ｍ−４個のＤ／Ａ変換器１
５に入力される。

この場合、Ｄ／Ａ変換器１５に連続したＭ画素骨のディ
ジタル画像信号が入力され、それに伴ないＤ／Ａ変換器
１５から出力されるアナログ画像信号が、対応するＭ個
のサンプルホールド回路１６によってサンプルホールド
された後、シフトレジスタ２０がＭ回転送動作をしてか
ら、Ｄ／Ａ変換器１５から出力される次のＭ画素骨のア
ナログ画像信号が、対応するサンプルホールド回路１６
によってサンプルホールドされる。

以下、同様の同様の動作が繰返され、サンプルホールド
回路１６に１水平走査ライン分のアナログ画像信号が保
持され終わった時点で、出力イネーブル信号ＯＥにより
水平同期期間に出力バッフ７１７がオン状態となり、デ
ータラインにアナログ画像信号が同時に出力される。

なお、サンプルホールド回路１６及び出力バッファ１７
を第２の実施例と同様の二重保持機能を持つサンプルホ
ールド回路１９に置き換えてもよい。

本実施例によれば、第１及びｔ２の実施例と同様にＤ／
Ａ変換器の数が少なくて済み、回路規模を削減できると
いう効果が得られる。

また、シフトレジスタ２０にラッチ機能を持たせるか、
またはシフトレジスタ２０のＭ個の出力段とＤ／Ａ変換
器１５との間にラッチ回路やバッファを介在させて、シ
フトレジスタ２０の転送動作中にＤ／Ａ変換器１５の入
出力が変化しないようにすれば、サンプルホールド回路
１７のサンプル時間を先の実施例と同様に長くとること
ができ、オフセット電圧が小さく抑えられる。

第４の実施例 第９図は本発明の第４の実施例であり、Ｘ駆動回路を１
００本のデータラインを駆動する単位で集積回路化した
場合の一つの集積回路チップの回路構成を示している。

すなわち、例えば第１７図に示すように一枚の表示パネ
ル１に対して複数個の集積回路チップ８．９，１０．・
・・が設けられる。また、第１０図は第９図の動作を示
すタイミング図である。

第９図において、外部から同期クロックＦＣＫとともに
入力される入力ディジタル画像信号Ｄｉｎは、この例で
は１画素が７ビツトのデータであり、７ビツト・２０段
のシフトレジスタ１３に順次初段から入力され、同期ク
ロックＦＣＫによって右方向に順次シフトされる。なお
、入力ディジタル画像信号Ｄｉｎは、第１７図の各集積
回路チップ８．９．１０．・・・に対して同時に供給さ
れる。但し、集積回路チップ８゜９．１０．・・・にそ
れぞれ入力されるディジタル画像信号Ｄｉｎは、２００
画素ずつ順次ずれているものとする。同期クロックＦＣ
Ｋは入力ディジタル画像信号Ｄｉｎの１画素毎に入力さ
れるクロック信号であり、タイミング発生回路１４にも
供給される。

シフトレジスタ１３のそれぞれの段の出力側には、７ビ
ツトのラッチ２１が設けられている。

ラッチ２１は入力ディジタル画像信号Ｄｉｎがり、　〜
Ｄ、、、Ｄ２．〜Ｄ、、、　・・・のように２００画素
入力される毎にタイミング発生回路１４から発生される
ラッチクロックＬＣＫにより、第１０図にＬＡｏ＝ＬＡ
＋９で示すようにシフトレジスタ１３にある２００画素
のディジタル画像信号Ｄ１ｎを取り込みラッチする。す
なわち、一つの７ビツトラツチに注目すると、２００画
素きの１画素分のディジタル画像信号を順次ラッチして
行くことになる。

ラッチ２１の出力側には、ラッチ２１と同数（この場合
、２０個）のＤ／Ａ変換器１５が設けられている。Ｄ／
Ａ変換器１５は、同期クロックＦＣＫの２０倍の周期（
すなわちＤ／Ａ変換器１５の個数倍の周期）でラッチ２
１から同時に入力されるディジタル値をアナログ信号に
変換する。Ｄ／Ａ変換器１５から出力されたアナログ画
像信号は、第１０図に示すサンプルクロック５ＣＫＩ〜
ＳＣＫ、によって直゛ちにサンプルホールド回路１６に
保持される。

すなわち、まず最初の２００画素入力ディジタル画像信
号り。−Ｄ１９がＤ／Ａ変換器１５によリアナログ画像
信号に変換され、サンプルホールド回路１６の右から１
番目〜２０番目に保持された後、次の２００画素入力デ
ィジタル画像信号Ｄ　２０−’−Ｄ　３９がＤ／Ａ変換
器１５によりアナログ画像信号に変換され、サンプルホ
ールド回路１６の右から２１番目〜４０番目に保持され
る。同様の動作が５回繰返されることによって％ＤＯ〜
Ｄ９９の１００画素分の入力ディジタル画像信号が全て
Ｄ／Ａ変換器１５によりアナログ画像信号に変換され、
サンプルホールド回路１６１．：保持される。

第１７図の各集積回路チップ８，９，１０゜・・・は全
て同様の動作を行なっているので、サンプルホールド回
路１６に１００画素分のアナログ画像信号が保持された
時点では、集積回路全体には１水平走査ライン分のアナ
ログ画像信号が保持されていることになる。こうしてサ
ンプルホールド回路１６に保持されたアナログ画像信号
は、サンプルホールド回路１６にアナログ信号が全て保
持され終わった時点で供給される図示しない出力イネー
ブル信号によって、出力バッファ１７を介してデータラ
イン２へ同時に出力される。

本実施例によれば、第１〜第３の実施例と同様にＤ／Ａ
変換器１５の数が１水平走査ラインの画素数Ｎより少な
い上に、シフトレジスタ１３およびラッチ２１で構成さ
れるディジタル記憶回路の数もＮより少ないため、集積
回路化する場合、よりチップ面積を小さくすることがで
きる。また、シフトレジスタ１３の段数が減ることによ
り、消費電力を小さく抑えることが可能である。

第５の実施例 第１１図は本発明の第５の実施例であり、第４の実施例
と同様にＸ駆動回路を１００本のデータラインを駆動す
る単位で集積回路化した場合の一つの集積回路チップの
回路構成を示している。第１２図はその動作を示すタイ
ミング図である。

この実施例ではＴｓ１〜第１〜第３例と同様に、シフト
レジスタ１３およびラッチ２１は各画素に対応して設け
られており、その個数は第１１図の例ではそれぞれ１０
０個である。この場合、集積回路チップ８，９，１０．
　川の接続は第１８図に示すようになる。全てのシフト
レジスタ１３に入力ディジタル画像信号Ｄｌｎ（Ｄｏ〜
Ｄ９９）が入力されると、外部からのラッチクロックＬ
ＣＫにより第１２図に示すようにＤｉｎがラッチ２１に
一斉に転送される。

ラッチ２１はこの例では５個ずつのブロックに分割され
、その各ブロックの出力側にマルチプレクサ２２が設け
られている。マルチプレクサ２２の個数はこの例では２
０個であり、その出力側にそれぞれＤ／Ａ変換器１５が
設けられている。マルチプレクサ２２にそれぞれ入力さ
れている５画素分のディジタル画像信号は、ゆっくりと
（最大、第１２図に示すように１水平走査ラインのディ
ジタル画像信号期間を一つのＤ／Ａ変換器１５が受は持
つ入力ディジタル画像信号の画素数で除した時間間隔で
）、順次１画素分ずつＤ／Ａ変換器１５に出力され、ア
ナログ画像信号に変換される。Ｄ／Ａ変換器１５から出
力されるアナログ画像信号は、サンプルクロックＳ　Ｃ
Ｋ、〜ＳＣＫ、、によって直ちにサンプルホールド回路
１６に保持される。

すなわち、ラッチ２１に１００画素分のディジタル画像
信号がラッチされると、まず４画素おきの入力ディジタ
ル画像信号り。、Ｄ６．・・・がマルチプレクサ２２に
より選択されてＤ／Ａ変換器１５でアナログ画像信号に
変換され、右端から４つおきのサンプルホールド回路１
６に保持される。次に、１画素ずれた４画素おきの入力
ディジタル画像信号り、、Ｄ６．・・・がマルチプレク
サ２２で選択されてＤ／Ａ変換器１５でアナログ画像信
号に変換され、右側の第２番目から４つおきのサンプル
ホールド囲路１６に保持される。以下、同様に入力ディ
ジタル画像信号ＤＩｎがマルチプレクサ２２で５画素ず
つ同時に選択されてＤ／Ａ変換器１５でアナログ画像信
号に変換された後、サンプルホールド回路１６に保持さ
れることによって、最終的にＤ０〜Ｄ１．の１００画素
分の入力ディジタル画像信号が全てＤ／Ａ変換器１５に
よりアナログ画像信号に変換され、サンプルホールド回
路１６に保持される。

第１８図の各集積回路チップ８．９，１０゜・・・は、
第１７図と同様に全て同様の動作を行なっているので、
サンプルホールド回路１６１；１００画素分のアナログ
画像信号が保持された時点では、集積回路全体には１水
平走査ライン分のアナログ画像信号が保持されているこ
とになる。こうしてサンプルホールド回路１６に保持さ
れたアナログ画像信号は、サンプルホールド回路１６に
アナログ信号が全て保持され終わった時点で供給される
出力イネーブル信号ＯＥによって、出力バッファ１７を
介してデータライン２へ同時に出力される。

本実施例によれば、Ｎ個のサンプルホールド回路１６に
おいて１水平走査ラインのディジタル画像信号期間を一
つのＤ／Ａ変換器１５が受は持つ入力ディジタル画像信
号の画素数で除した時間間隔まで長くサンプル時間をと
ることができるので、第１〜第３の実施例と同様の効果
が得られるほか、マルチプレクサ２２によってディジタ
ル画像信号ＤｉｎをＤ／Ａ変換器１５に分配するため、
Ｄ／Ａ変換器１５とサンプルホールド回路１６との間の
アナログ信号配線が複雑に交差することがなく、配線長
が略均−となり、信号伝達特性のばらつきが少ないとい
う利点がある。

第６の実施例 第１３図は本発明の第６の実施例であり、第４および第
５の実施例と同様にＸ駆動回路を１００本のデータライ
ンを駆動する単位で集積回路化した場合の一つの集積回
路チップの回路構成を示している。この場合の集積回路
チップ８゜９．１０．・・・の接続は、第１７図となる
。第１４図は第１３図の動作を示すタイミング図であり
、斜線部分は一つの集積回路チップが受は持つ区間を示
している。

この実施例ではシフトレジスタ１３は第４の実施例と同
様に７ビツト・２０個段であるが、ラッチ２１は第５の
実施例と同様に各画素に対応して設けられており、その
個数は第１１図の例では１００個である。シフトレジス
タ１３に入力ディジタル画像信号ＤｉｎがＤ０〜Ｄ　、
、、　Ｄ　２ｏ〜Ｄ１．、・・・のように２００画素入
力される毎に、タイミング発生回路１４から発生される
ラッチクロックＬＣＫによりラッチ２１にディジタル画
像信号が転送される。

ラッチ２１に１水平走査ライン分の入力ディジタル画像
信号Ｄｉｎ　（Ｄｏ　＝］：）、９）が取り込まれると
、ゆっくりと、すなわち最大第１４図に示すように１水
平走査ラインのディジタル画像信号期間を一つのＤ／Ａ
変換器１５が受は持つ入力ディジタル画像信号の画素数
で除した時間間隔で、２０個のＤ／Ａ変換器１５に順次
１画素分ずつ出力され、アナログ画像信号に変換される
。Ｄ／Ａ変換器１５から出力されるアナログ画像信号は
、サンプルクロックＳＣＫ、〜Ｓ　ＣＫ　５によって直
ちに二重保持機能を有するサンプルホールド回路１９に
保持され、全てのサンプルホールド回路１９に全ての画
素のアナログ画像信号が保持されると、出力イネーブル
信号ＯＥによってデータライン２に出力される。

本実施例によれば、第５の実施例と同様の効果が得られ
るほか、シフトレジスタ１３の数がＮより少ないため、
集積回路化に有利であり、消費電力も小さいという利点
がある。

第７の実施例 第１５図は本発明の第７の実施例であり、第６の実施例
（第１３図）におけるマルチプレクサ２２を除去し、ラ
ッチ２１の出力を直接Ｄ／Ａ変換器１５に供給している
。この場合、Ｄ／Ａ変換器１５とサンプルホールド回路
１９との間のアナログ信号配線は複雑になるが、マルチ
プレクサがないために第６の実施例に比較して回路規模
が縮小され、集積回路化により有利となる。この場合の
集積回路チップ８，９゜１０、・・・の接続は、第１７
図となる。また、第１６図は第１５図の動作を示すタイ
ミング図であり、斜線部分は一つの集積回路チップが受
は持つ区間を示している。

なお、第４．５の実施例においても、サンプルホールド
回路１６を第５図〜第６図に示したような二重保持機能
を持つサンプルホールド回路１９に置き換えることがで
きる。

［発明の効果］ 本発明によれば、必要なり／Ａ変換器の数が少なぐて済
むので、回路規模が削減され、駆動回路をＩＣ化する場
合に有利となる。

また、Ｄ／Ａ変換器から出力されるアナログ画像信号を
サンプルホールド回路にゆっくり入力することができる
ため、サンプルホールド回路のサンプル時間を長くとり
、オフセット電圧を小さくすることができる。これによ
り画質向上を図ることが１１能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図及び第３図は第１図の動作を説明するためのタイミン
グ図、第４図は本発明の第２の実施例を示すブロック図
、第５図、第６図及び第７図は第４図における二重保持
機能を持つサンプルホールド回路の具体例を示す図、第
８図は本発明の第３の実施例を示すブロック図、第９図
は本発明の第４の実施例を示すブロック図、第１０図は
第９図の動作を説明するためのタイミング図、第１１図
は本発明の第５の実施例を示すブロック図、第１２図は
第１１図の動作を説明するためのタイミング図、第１３
図は本発明の第６の実施例を示すブロック図、第１４図
は第１３図の動作を説明するためのタイミング図、第１
５図は本発明の第７の実施例を示すブロック図、第１６
図は第１５図の動作を説明するためのタイミング図、第
１７図および第１８図は本発明において第１の駆動回路
を集積回路化した場合の複数の集積回路チップの接続状
態を示す概略図、第１９図は従来のマトリックス型液晶
表示パネルを用いたディスプレイ装置の概略構成を示す
図である。 １・・・マトリックス型液晶表示パネル２・・・データ
ライン ３・・・アドレスライン ６・・・第１の駆動回路 ７・・・第２の駆動回路 ８．９．１０・・・集積回路チップ １１・・・ディジタル画像信号入力端子１３．２０・・
・シフトレジスタ （ディジタル記憶手段） １５・・・Ｄ／Ａ変換器 １７．１９・・・サンプルホールド回路（アナログ保持
手段） ２１・・・ラッチ（ディジタル記憶手段）２２・・・マ
ルチプレクサ

Claims (5)

【特許請求の範囲】
1. （１）垂直走査方向の複数のデータラインと水平走査方
   向の複数のアドレスラインとの交差部に複数個の表示素
   子を接続した表示パネルと、前記複数のデータラインを
   １水平走査ライン分の画像信号に基づいて同時に駆動す
   る第１の駆動回路と、前記複数のアドレスラインを順次
   駆動する第２の駆動回路とを有するディスプレイ装置に
   おいて、前記第１の駆動回路は、 １水平走査ラインの画素数Ｎより少ないＭ個のＤ／Ａ変
   換器と、 少なくとも１水平走査ライン分の入力ディジタル画像信
   号を記憶保持し、前記Ｍ個のＤ／Ａ変換器に入力ディジ
   タル画像信号のＭ画素分を同時に分配する動作を複数回
   繰返すディジタル記憶手段と、 前記Ｄ／Ａ変換器から出力されるアナログ画像信号を前
   記複数のデータラインに対応させて保持する少なくとも
   １水平走査ラインの画素数Ｎと同じ複数個のサンプルホ
   ールド回路を有するアナログ保持手段と、 前記アナログ保持手段に保持されたアナログ画像信号を
   前記複数のデータラインに対して同時に出力する手段と を具備することを特徴とするディスプレイ装置。
2. （２）前記ディジタル記憶手段は、少なくともｎビット
   ・Ｎ／Ｍ段のシフトレジスタ（ｎは入力ディジタル画像
   信号１画素分のビット数）をＭ個有し、該Ｍ個のシフト
   レジスタはそれぞれ入力ディジタル画像信号をＭ画素周
   期で且つ互いに１画素分ずつずれたタイミングで取込み
   、取込んだ順にディジタル画像信号を出力するものであ
   ることを特徴とする請求項１記載のディスプレイ装置。
3. （３）前記ディジタル記憶手段は、少なくともｎビット
   ・Ｎ段のシフトレジスタ（ｎは入力ディジタル画像信号
   １画素分のビット数）からなり、該シフトレジスタは入
   力ディジタル画像信号を順次取込み、且つ所定のＭ個の
   段からディジタル画像信号を出力するものであることを
   特徴とする請求項１記載のディスプレイ装置。
4. （４）垂直走査方向の複数のデータラインと水平走査方
   向の複数のアドレスラインとの交差部に複数個の表示素
   子を接続した表示パネルと、前記複数のデータラインを
   １水平走査ライン分の画像信号に基づいて同時に駆動す
   る第１の駆動回路と、前記複数のアドレスラインを順次
   駆動する第２の駆動回路とを有するディスプレイ装置に
   おいて、前記第１の駆動回路は、 １水平走査ラインの画素数Ｎより少ないＭ個のＤ／Ａ変
   換器と、 １水平走査ライン分の入力ディジタル画像信号に対し、
   該入力ディジタル画像信号をＭ画素ずつ記憶保持して前
   記Ｍ個のＤ／Ａ変換器に同時に分配する動作を複数回繰
   返すディジタル記憶手段と、 前記Ｄ／Ａ変換器から出力されるアナログ画像信号を前
   記複数のデータラインに対応させて保持する少なくとも
   １水平走査ラインの画素数Ｎと同じ複数個のサンプルホ
   ールド回路を有するアナログ保持手段と、 前記アナログ保持手段に保持されたアナログ画像信号を
   前記複数のデータラインに対して同時に出力する手段と を具備することを特徴とするディスプレイ装置。
5. （５）前記ディジタル記憶手段は、記憶保持したディジ
   タル画像信号を前記Ｄ／Ａ変換器に分配する手段として
   マルチプレクサを有することを特徴とする請求項１、２
   、３または４記載のディスプレイ装置。