JPH04218092A - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は表示装置の駆動回路に関し、特に、振幅変調駆
動方式によって階調表示を行うことができる表示装置の
駆動回路に関する。以下ではマトリクス型液晶表示装置
を例にとって説明を行うが、本発明は他の種類の表示装
置、例えばＥＬ（エレクトロルミネッセンス）表示装置
、プラズマディスプレイ等の駆動回路にも適用可能であ
る。
動方式によって階調表示を行うことができる表示装置の
駆動回路に関する。以下ではマトリクス型液晶表示装置
を例にとって説明を行うが、本発明は他の種類の表示装
置、例えばＥＬ（エレクトロルミネッセンス）表示装置
、プラズマディスプレイ等の駆動回路にも適用可能であ
る。
（従来の技術）
液晶表示装置を駆動する場合、液晶の応答速度がＣＲＴ
（陰極線管）表示装置に使用される蛍光物質と比較して
非常に低いことから、特別の表示駆動回路が用いられる
。すなわち、液晶表示駆動回路では、時々刻々送られて
くる画像信号をそのまま各絵素に与えるのではなく、１
水平期間内に各絵素に対応してサンプリングした画像信
号をその水平期間中保持し、次の水平期間の先頭又はそ
の途中の適当な時期に一斉に出力する。そして、各絵素
に対する画像信号電圧の出力を開始した後、液晶の応答
速度を十分に上回る時間だけその信号電圧を保持してお
くのである。
（陰極線管）表示装置に使用される蛍光物質と比較して
非常に低いことから、特別の表示駆動回路が用いられる
。すなわち、液晶表示駆動回路では、時々刻々送られて
くる画像信号をそのまま各絵素に与えるのではなく、１
水平期間内に各絵素に対応してサンプリングした画像信
号をその水平期間中保持し、次の水平期間の先頭又はそ
の途中の適当な時期に一斉に出力する。そして、各絵素
に対する画像信号電圧の出力を開始した後、液晶の応答
速度を十分に上回る時間だけその信号電圧を保持してお
くのである。
この信号電圧の保持のため、従来の駆動回路はコンデン
サを用いていた。第１６図は走査信号により選択された
１走査線上の多数個（ここでは１２０個とする）の絵素
に駆動電圧を供給する信号電圧出力回路（ソースドライ
バ）を示しており、第ｎ番目の絵素に対するソースドラ
イバは、第１７図に示すように、アナログスイッチＳＷ
１、サンプリングコンデンサＣＳＭＰ、アナログスイッ
チＳＷ２、ホールドコンデンサＣＨ、及び出力バッファ
アンプＡにより構成されている。これらの回路図及び第
１８図の信号タイミング図により従来の信号電圧出力の
動作を説明する。アナログスイッチＳＷ１に入力される
アナログの画像信号ｖｓは、水平同期信号Ｈｓｙｎ毎に
選択される１本の走査線上の１２０個の絵素の各々に対
応するサンプリングクロック信号ＴＳＭＰ１〜ＴＳＭＰ
１２０によつて順次サンプリングされる。このサンプリ
ングにより、各時点における画像信号ｖｓの瞬時電圧Ｖ
ＳＭＰ１〜ＶＳＭＰ１２０が各サンプリングコンデンサ
ＣＳＭＰに印加される。第ｎ番目のサンプリングコンデ
ンサＣＳＭＰは第ｎ番目の絵素に対応する画像信号電圧
の値ＶＳＭＰにより充電され、その値を保持する。１水
平期間の間にこうして順次サンプリングされ、保持され
た信号電圧ＶＳＭＰ〜ＶＳＭＰ１２０は、全アナログス
イッチＳＷ２に一斉に与えられる出力用パルスＯＥによ
り、各サンプリングコンデンサＣＳＭＰから出力保持用
のホールドコンデンサＣＨに移動され、バッファアンプ
Ａを介して、各絵素に接続されているソースラインＯ１
〜Ｏ１２０に出力される。
サを用いていた。第１６図は走査信号により選択された
１走査線上の多数個（ここでは１２０個とする）の絵素
に駆動電圧を供給する信号電圧出力回路（ソースドライ
バ）を示しており、第ｎ番目の絵素に対するソースドラ
イバは、第１７図に示すように、アナログスイッチＳＷ
１、サンプリングコンデンサＣＳＭＰ、アナログスイッ
チＳＷ２、ホールドコンデンサＣＨ、及び出力バッファ
アンプＡにより構成されている。これらの回路図及び第
１８図の信号タイミング図により従来の信号電圧出力の
動作を説明する。アナログスイッチＳＷ１に入力される
アナログの画像信号ｖｓは、水平同期信号Ｈｓｙｎ毎に
選択される１本の走査線上の１２０個の絵素の各々に対
応するサンプリングクロック信号ＴＳＭＰ１〜ＴＳＭＰ
１２０によつて順次サンプリングされる。このサンプリ
ングにより、各時点における画像信号ｖｓの瞬時電圧Ｖ
ＳＭＰ１〜ＶＳＭＰ１２０が各サンプリングコンデンサ
ＣＳＭＰに印加される。第ｎ番目のサンプリングコンデ
ンサＣＳＭＰは第ｎ番目の絵素に対応する画像信号電圧
の値ＶＳＭＰにより充電され、その値を保持する。１水
平期間の間にこうして順次サンプリングされ、保持され
た信号電圧ＶＳＭＰ〜ＶＳＭＰ１２０は、全アナログス
イッチＳＷ２に一斉に与えられる出力用パルスＯＥによ
り、各サンプリングコンデンサＣＳＭＰから出力保持用
のホールドコンデンサＣＨに移動され、バッファアンプ
Ａを介して、各絵素に接続されているソースラインＯ１
〜Ｏ１２０に出力される。
（発明が解決しようとする課題）
以上説明した駆動回路は画像信号がアナログで与えられ
る場合のものであったが、液晶パネルの大容量化、高精
細化を進める上で次のようないくつかの問題があること
が明らかとなっている。
る場合のものであったが、液晶パネルの大容量化、高精
細化を進める上で次のようないくつかの問題があること
が明らかとなっている。
（Ａ１）サンプリングコンデンサＣＳＭＰに充電された
電荷をホールドコンデンサＣＨに移すとき、ホールドコ
ンデンサＣＨに現われる電圧ＶＨとサンプリングされた
電圧ＶＳＭＰ（サンプリングコンデンサＣＳＭＰの電圧
）との間には次式（１）が成立する。
電荷をホールドコンデンサＣＨに移すとき、ホールドコ
ンデンサＣＨに現われる電圧ＶＨとサンプリングされた
電圧ＶＳＭＰ（サンプリングコンデンサＣＳＭＰの電圧
）との間には次式（１）が成立する。
従って、ホールドコンデンサＣＨにより保持される電圧
ＶＨがサンプリングされた電圧ＶＳＭＰとほぼ同じ値と
なるためには、ＣＳＭＰ≫ＣＨという条件を満たす必要
がある。すなわち、サンプリングコンデンサＣＳＭＰは
ある程度以上の大きな値のものを使用する必要がある。
ＶＨがサンプリングされた電圧ＶＳＭＰとほぼ同じ値と
なるためには、ＣＳＭＰ≫ＣＨという条件を満たす必要
がある。すなわち、サンプリングコンデンサＣＳＭＰは
ある程度以上の大きな値のものを使用する必要がある。
しかし、サンプリングコンデンサＣＳＭＰの値があまり
に大きいと、これを充電するための時間、すなわち１サ
ンプリング時間を大きくとる必要がある。しかし、液晶
表示装置の大型化あるいは高精細化に伴って１水平期間
に対応する絵素の数が増大するため、１サンプリング時
間はそれに反比例して短くする必要がある。このような
理由から、アナログサンプリング方式では液晶表示装置
の大型化、高精細化に限界がある。
に大きいと、これを充電するための時間、すなわち１サ
ンプリング時間を大きくとる必要がある。しかし、液晶
表示装置の大型化あるいは高精細化に伴って１水平期間
に対応する絵素の数が増大するため、１サンプリング時
間はそれに反比例して短くする必要がある。このような
理由から、アナログサンプリング方式では液晶表示装置
の大型化、高精細化に限界がある。
（Ａ２）マトリクス型表示装置における駆動回路では、
ＣＲＴへの表示の場合とは異なり、クロックに従ってア
ナログ画像信号をサンプリングし、マトリクス状に配列
された絵素に表示を行う。このとき、バスラインにおけ
る遅延を含む駆動回路内での信号の遅延が避けられない
ことから、アナログ画像信号に対するサンプリング位置
の精度を確保することが非常に困難である。特に、画像
信号と表示絵素のアドレスとの間の関係を厳密に対応さ
せなければならないコンピュータグラフィックスの場合
には、駆動システム内で生じる信号遅延及び周波数特性
の劣化に起因する画像の表示位置のずれ、画像のにじみ
等が重要な問題となる。
ＣＲＴへの表示の場合とは異なり、クロックに従ってア
ナログ画像信号をサンプリングし、マトリクス状に配列
された絵素に表示を行う。このとき、バスラインにおけ
る遅延を含む駆動回路内での信号の遅延が避けられない
ことから、アナログ画像信号に対するサンプリング位置
の精度を確保することが非常に困難である。特に、画像
信号と表示絵素のアドレスとの間の関係を厳密に対応さ
せなければならないコンピュータグラフィックスの場合
には、駆動システム内で生じる信号遅延及び周波数特性
の劣化に起因する画像の表示位置のずれ、画像のにじみ
等が重要な問題となる。
アナログ画像信号を使用する場合に生ずるこれらの問題
の多くは、画像信号をデジタルデータとすることにより
解決される。画像信号がデジタルデータで与えられる場
合には、第１９図及び第２０図に示すような駆動回路が
用いられる。なお、ここでは簡単のために、画像信号デ
ータは２ビット（Ｄ０、Ｄ１）で構成されているものと
する。すなわち、画像信号データは０〜３の４つの値を
持ち、各絵素に与えられる信号電圧はＶ０〜Ｖ３の４レ
ベルの中のいずれかとなる。第１９図は第１６図に示し
たアナログソースドライバ回路に対応するデジタルソー
スドライバ回路の回路図であり、第１６図の場合と同様
の１２０個の絵素に駆動電圧を供給するソースドライバ
の全体を示している。
の多くは、画像信号をデジタルデータとすることにより
解決される。画像信号がデジタルデータで与えられる場
合には、第１９図及び第２０図に示すような駆動回路が
用いられる。なお、ここでは簡単のために、画像信号デ
ータは２ビット（Ｄ０、Ｄ１）で構成されているものと
する。すなわち、画像信号データは０〜３の４つの値を
持ち、各絵素に与えられる信号電圧はＶ０〜Ｖ３の４レ
ベルの中のいずれかとなる。第１９図は第１６図に示し
たアナログソースドライバ回路に対応するデジタルソー
スドライバ回路の回路図であり、第１６図の場合と同様
の１２０個の絵素に駆動電圧を供給するソースドライバ
の全体を示している。
第２０図はそのうち第ｎ番目の絵素に対する部分を示す
ものであり、この回路は、画像信号データの各ビット（
Ｄ０、Ｄ１）毎に設けられた第１段目のＤフリップフロ
ップ（サンプリングメモリ）ＭＳＭＰ及び第２段目のフ
リップフロップ（ホールドメモリ）ＭＨ、１個のデコー
ダＤＥＣ、それに４種の外部電圧源Ｖ０〜Ｖ３とソース
ラインＯｎとの間に各々設けられたアナログスイッチＡ
ＳＷ０〜ＡＳＷ３により構成される。なお、デジタル画
像信号データのサンプリングは、Ｄフリップフロップ以
外にも種々のものを用いることができる。
ものであり、この回路は、画像信号データの各ビット（
Ｄ０、Ｄ１）毎に設けられた第１段目のＤフリップフロ
ップ（サンプリングメモリ）ＭＳＭＰ及び第２段目のフ
リップフロップ（ホールドメモリ）ＭＨ、１個のデコー
ダＤＥＣ、それに４種の外部電圧源Ｖ０〜Ｖ３とソース
ラインＯｎとの間に各々設けられたアナログスイッチＡ
ＳＷ０〜ＡＳＷ３により構成される。なお、デジタル画
像信号データのサンプリングは、Ｄフリップフロップ以
外にも種々のものを用いることができる。
このデジタルソースドライバは次のように動作する。画
像信号データＤ０、Ｄ１は第ｎ番目の絵素に対応するサ
ンプリングパルスＴＳＭＰｎの立ち上がり時点でサンプ
リングメモリＭＳＭＰからホールドメモリＭＨに取り込
まれ、そこで保持される。１水平期間のサンプリングが
終了した時点で出力パルスＯＥがホールドメモリＭＨに
与えられ、ホールドメモリＭＨに保持されていた画像信
号データＤ０、Ｄ１はデコーダＤＥＣに出力される。デ
コーダＤＥＣはこの２ビットの画像信号データＤ０、Ｄ
１をデコードし、その値（０〜３）に応じてアナログス
イッチＡＳＷ０〜ＡＳＷ３のいずれか１個を導通として
、４種の外部電圧Ｖ０〜Ｖ３のいずれかをソースライン
Ｏｎに出力する。
像信号データＤ０、Ｄ１は第ｎ番目の絵素に対応するサ
ンプリングパルスＴＳＭＰｎの立ち上がり時点でサンプ
リングメモリＭＳＭＰからホールドメモリＭＨに取り込
まれ、そこで保持される。１水平期間のサンプリングが
終了した時点で出力パルスＯＥがホールドメモリＭＨに
与えられ、ホールドメモリＭＨに保持されていた画像信
号データＤ０、Ｄ１はデコーダＤＥＣに出力される。デ
コーダＤＥＣはこの２ビットの画像信号データＤ０、Ｄ
１をデコードし、その値（０〜３）に応じてアナログス
イッチＡＳＷ０〜ＡＳＷ３のいずれか１個を導通として
、４種の外部電圧Ｖ０〜Ｖ３のいずれかをソースライン
Ｏｎに出力する。
このデジタル画像信号でサンプリングを行うソースドラ
イバは、アナログ画像信号でサンプリングを行う場合に
生じていた前記（Ａ１）、（Ａ２）の問題を解決するも
のであるが、なお次のような解決すべき課題がある。
イバは、アナログ画像信号でサンプリングを行う場合に
生じていた前記（Ａ１）、（Ａ２）の問題を解決するも
のであるが、なお次のような解決すべき課題がある。
（Ｄ１）デジタル画像信号データのビット数が増えるに
従い、駆動回路を構成する記憶セル、デコーダ等のサイ
ズが急激に大きくなり、チップサイズの大型化及びコス
トアップが著しくなる。
従い、駆動回路を構成する記憶セル、デコーダ等のサイ
ズが急激に大きくなり、チップサイズの大型化及びコス
トアップが著しくなる。
（Ｄ２）外部から供給される電圧源（第１９図及び第２
０図のＶ０〜Ｖ３）は、アナログスイッチにより選択さ
れた場合、そのまま液晶パネルのソースラインに接続さ
れ、ソースラインを駆動する必要がある。従って、液晶
パネルという重い負荷を十分に駆動できるだけの性能を
備える必要があり、コストアップの要因となる。特に、
画像表示の階調段数が増加して画像信号データのビット
数が増えた場合、第１９図（あるいは２０図）の回路で
は必要な外部電圧源の数は２のべき乗で増加する。例え
ば、第１９図（あるいは２０図）のように画像信号デー
タが２ビットである場合には外部電圧源は２２＝４レベ
ルであったが、画像信号データが３ビットとなると２３
＝８レベル、４ビットでは２４＝１６レベル、…と急激
に増加してゆく。
０図のＶ０〜Ｖ３）は、アナログスイッチにより選択さ
れた場合、そのまま液晶パネルのソースラインに接続さ
れ、ソースラインを駆動する必要がある。従って、液晶
パネルという重い負荷を十分に駆動できるだけの性能を
備える必要があり、コストアップの要因となる。特に、
画像表示の階調段数が増加して画像信号データのビット
数が増えた場合、第１９図（あるいは２０図）の回路で
は必要な外部電圧源の数は２のべき乗で増加する。例え
ば、第１９図（あるいは２０図）のように画像信号デー
タが２ビットである場合には外部電圧源は２２＝４レベ
ルであったが、画像信号データが３ビットとなると２３
＝８レベル、４ビットでは２４＝１６レベル、…と急激
に増加してゆく。
このように、データのビット数が増えるにつれて外部電
圧源の数が急激に増え、その上に各外部電圧源がそれぞ
れ上記のような重い負荷を駆動しなければならないとす
ると、駆動回路の電源装置は極めて膨大なものとなって
しまう。
圧源の数が急激に増え、その上に各外部電圧源がそれぞ
れ上記のような重い負荷を駆動しなければならないとす
ると、駆動回路の電源装置は極めて膨大なものとなって
しまう。
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、前記アナログサンプリングの
場合の欠点（Ａ１）、（Ａ２）を解決するためにデジタ
ル画像信号データに対応した駆動回路でありながら、こ
れらの課題（Ｄ１）、（Ｄ２）も解消した表示装置の駆
動回路を提供することにある。
その目的とするところは、前記アナログサンプリングの
場合の欠点（Ａ１）、（Ａ２）を解決するためにデジタ
ル画像信号データに対応した駆動回路でありながら、こ
れらの課題（Ｄ１）、（Ｄ２）も解消した表示装置の駆
動回路を提供することにある。
（課題を解決するための手段）
本発明の表示装置の駆動回路は、並行する複数の信号電
極が設けられた表示装置の駆動回路であって、複数の互
いに異なるレベルの電圧を出力する電圧供給手段、入力
デジタル画像信号に応じて該複数レベルの中のいずれか
１つの電圧を選択し、送出する電圧選択手段、各信号電
極毎に備えられ、電圧選択手段から供給される電圧を受
け入れる複数の信号線と、各信号線毎に設けられた信号
入力用スイッチ素子、信号保持用コンデンサ及び信号出
力用スイッチ素子とを備える信号電圧供給手段、各信号
電圧供給手段の複数の信号線の入力用スイッチ素子にそ
れぞれ接続され、電圧選択回路からの電圧を順次受け入
れる段階と全く受け入れない段階を交互に繰り返すため
の選択信号を生成する選択信号生成手段、及び各信号電
圧供給手段の２本の信号線の出力用スイッチ素子にそれ
ぞれ接続され、信号電極へ電圧を出力する段階と出力し
ない段階とを上記選択信号に反転して交互に繰り返すた
めの制御信号を生成する制御信号生成手段を備えており
、そのことにより上記目的が達成される。
極が設けられた表示装置の駆動回路であって、複数の互
いに異なるレベルの電圧を出力する電圧供給手段、入力
デジタル画像信号に応じて該複数レベルの中のいずれか
１つの電圧を選択し、送出する電圧選択手段、各信号電
極毎に備えられ、電圧選択手段から供給される電圧を受
け入れる複数の信号線と、各信号線毎に設けられた信号
入力用スイッチ素子、信号保持用コンデンサ及び信号出
力用スイッチ素子とを備える信号電圧供給手段、各信号
電圧供給手段の複数の信号線の入力用スイッチ素子にそ
れぞれ接続され、電圧選択回路からの電圧を順次受け入
れる段階と全く受け入れない段階を交互に繰り返すため
の選択信号を生成する選択信号生成手段、及び各信号電
圧供給手段の２本の信号線の出力用スイッチ素子にそれ
ぞれ接続され、信号電極へ電圧を出力する段階と出力し
ない段階とを上記選択信号に反転して交互に繰り返すた
めの制御信号を生成する制御信号生成手段を備えており
、そのことにより上記目的が達成される。
また、本発明の一実施態様では、前記電圧選択手段が複
数個備えられ、各電圧選択手段は同数本毎の信号電極に
対応する信号電圧供給手段と接続され、選択信号生成手
段はデジタル画像信号の継続期間の同数倍の期間だけ前
記入力用スイッチ素子を導通とする選択信号を生成する
。
数個備えられ、各電圧選択手段は同数本毎の信号電極に
対応する信号電圧供給手段と接続され、選択信号生成手
段はデジタル画像信号の継続期間の同数倍の期間だけ前
記入力用スイッチ素子を導通とする選択信号を生成する
。
（作用）
第１の段階においては、選択信号生成手段から各入力用
スイッチ素子に入力される選択信号により、各信号電圧
供給手段では一方の信号線においては電圧選択手段から
送出されてくる信号電圧を受け入れて信号保持用コンデ
ンサに保持し、他方の信号線においては全く受け入れな
い。一方、制御信号生成手段から各出力用スイッチ素子
に入力される制御信号により、信号電圧を受け入れてい
る該一方の信号線からは信号電極には信号は出力されず
、既に信号電圧を受け入れ、保持している該他方の信号
線から信号電極に信号が出力される。
スイッチ素子に入力される選択信号により、各信号電圧
供給手段では一方の信号線においては電圧選択手段から
送出されてくる信号電圧を受け入れて信号保持用コンデ
ンサに保持し、他方の信号線においては全く受け入れな
い。一方、制御信号生成手段から各出力用スイッチ素子
に入力される制御信号により、信号電圧を受け入れてい
る該一方の信号線からは信号電極には信号は出力されず
、既に信号電圧を受け入れ、保持している該他方の信号
線から信号電極に信号が出力される。
第１の段階が終了した後の第２の段階では、第１の段階
とは逆に、各信号電圧供給手段では、上記一方の信号線
において信号電圧を全く受け入れず、第１の段階で受け
入れ・保持していた信号電圧を信号電極へ出力する。他
方の信号線では、電圧選択手段からの信号電圧を受け入
れ・保持し、信号電極への出力は行わない。以後、この
第１及び第２の段階を繰り返してゆく。
とは逆に、各信号電圧供給手段では、上記一方の信号線
において信号電圧を全く受け入れず、第１の段階で受け
入れ・保持していた信号電圧を信号電極へ出力する。他
方の信号線では、電圧選択手段からの信号電圧を受け入
れ・保持し、信号電極への出力は行わない。以後、この
第１及び第２の段階を繰り返してゆく。
（実施例）
本発明を実施例について以下に説明する。
第１図に、本発明の一実施例を用いたマトリクス型液晶
表示装置の駆動回路のうち、多数の信号線（ソースライ
ン）に信号電圧を出力するための信号電圧出力回路（ソ
ースドライバ）を示す。本実施例では、簡単のために画
像信号データは２ビットであるものとし、また、本駆動
回路の分担するソースラインの数は１２０本であるとす
る。第１図のソースドライバは、１走査線中の１２０個
の絵素に対して１個設けられている、デジタル画像信号
データに基づいて複数の外部電圧のいずれか１つを選択
する回路ＤＡ（以下、ＤＡ回路と呼ブ）と、（１２０個
の）各絵素毎に設けられている信号電圧保持回路Ｍｏｉ
（ｉは１から１２０まで）とから構成される。ＤＡ回路
において、Ｄ０、Ｄ１の２ビットの画像信号データはサ
ンプリングメモリＭＳＭＰによりサンプリングされ、デ
コーダＤＥＣに入力される。このサンプリングメモリＭ
ＳＭＰは入力データの各ビットに対応する２個のＤフリ
ップフロップにより構成される。デコーダＤＥＣの入力
端子Ａ、Ｂに入力された画像信号データＤ０、Ｄ１に基
づき、デコーダＤＥＣは４個の出力端子Ｙ０〜Ｙ３のい
ずれかより、対応するアナログスイッチＡＳＷ０〜ＡＳ
Ｗ３に導通制御信号を出力する。アナログスイッチＡＳ
Ｗ０〜ＡＳＷ３の一方の端子には外部の電圧源Ｖ０〜Ｖ
３がそれぞれ接続され、他方の端子は各信号電圧保持回
路ＭＯｉ（ｉは１〜１２０）の入力部の２個のアナログ
スイッチＡＳＷＭ１及びＡＳＷＭ２に接続される。
表示装置の駆動回路のうち、多数の信号線（ソースライ
ン）に信号電圧を出力するための信号電圧出力回路（ソ
ースドライバ）を示す。本実施例では、簡単のために画
像信号データは２ビットであるものとし、また、本駆動
回路の分担するソースラインの数は１２０本であるとす
る。第１図のソースドライバは、１走査線中の１２０個
の絵素に対して１個設けられている、デジタル画像信号
データに基づいて複数の外部電圧のいずれか１つを選択
する回路ＤＡ（以下、ＤＡ回路と呼ブ）と、（１２０個
の）各絵素毎に設けられている信号電圧保持回路Ｍｏｉ
（ｉは１から１２０まで）とから構成される。ＤＡ回路
において、Ｄ０、Ｄ１の２ビットの画像信号データはサ
ンプリングメモリＭＳＭＰによりサンプリングされ、デ
コーダＤＥＣに入力される。このサンプリングメモリＭ
ＳＭＰは入力データの各ビットに対応する２個のＤフリ
ップフロップにより構成される。デコーダＤＥＣの入力
端子Ａ、Ｂに入力された画像信号データＤ０、Ｄ１に基
づき、デコーダＤＥＣは４個の出力端子Ｙ０〜Ｙ３のい
ずれかより、対応するアナログスイッチＡＳＷ０〜ＡＳ
Ｗ３に導通制御信号を出力する。アナログスイッチＡＳ
Ｗ０〜ＡＳＷ３の一方の端子には外部の電圧源Ｖ０〜Ｖ
３がそれぞれ接続され、他方の端子は各信号電圧保持回
路ＭＯｉ（ｉは１〜１２０）の入力部の２個のアナログ
スイッチＡＳＷＭ１及びＡＳＷＭ２に接続される。
各信号電圧保持回路ＭＯｉ（ｉは１〜１２０）の構成を
次に説明する。ＤＡ回路からの２本の出力線（ただし、
これらの出力は常に同じ）は信号電圧保持回路ＭＯｉ内
の２本の信号線にそれぞれ接続され、同一の出力は並列
に別個の処理が行われる。
次に説明する。ＤＡ回路からの２本の出力線（ただし、
これらの出力は常に同じ）は信号電圧保持回路ＭＯｉ内
の２本の信号線にそれぞれ接続され、同一の出力は並列
に別個の処理が行われる。
この２本の信号線にはそれぞれ入力用アナログスイッチ
ＡＳＷＭ１、ＡＳＷＭ２及び出力用アナログスイッチＡ
ＳＷＯ１、ＡＳＷＯ２が直列に接続され、各入力用アナ
ログスイッチＡＳＷＭ１及びＡＳＷＭ２の出力側端子と
接地点との間には信号電圧保持用のコンデンサＣＭ１及
びＣＭ２が接続されている。２本の信号線は出力用アナ
ログスイッチＡＳＷＯ１及びＡＳＷＯ２の出力端で１つ
にまとめられ、バッファアンプＡを介してソースライン
Ｏｉに接続される。
ＡＳＷＭ１、ＡＳＷＭ２及び出力用アナログスイッチＡ
ＳＷＯ１、ＡＳＷＯ２が直列に接続され、各入力用アナ
ログスイッチＡＳＷＭ１及びＡＳＷＭ２の出力側端子と
接地点との間には信号電圧保持用のコンデンサＣＭ１及
びＣＭ２が接続されている。２本の信号線は出力用アナ
ログスイッチＡＳＷＯ１及びＡＳＷＯ２の出力端で１つ
にまとめられ、バッファアンプＡを介してソースライン
Ｏｉに接続される。
各出力電圧保持回路ＭＯｉのこれら４個のアナログスイ
ッチＡＳＷＭ１、ＡＳＷＭ２、ＡＳＷＯ１、ＡＳＷＯ２
の導通制御を次に説明する。一方の（第１の信号線の）
入力用アナログスイッチＡＳＷＭ１の制御端子には、外
部からの制御信号Ｓと選択パルスＴｍｉの論理積をとる
アンド回路ＡＮＤ１の出力ＣＮＴ１が入力され、他方の
（第２の信号線の）入力用アナログスイッチＡＳＷＭ２
の制御端子には、制御信号Ｓの反転信号ＳＩＮＶと選択
パルスＴｍｉの論理積をとるアンド回路ＡＮＤ２の出力
ＣＮＴ２が入力される。また、第２の信号線の出力用ア
ナログスイッチＡＳＷＯ２の制御端子には外部からの制
御信号Ｓがそのまま、第１の信号線の出力用アナログス
イッチＡＳＷＯ１の制御端子には制御信号Ｓの反転信号
ＳＩＮＶが、それぞれ入力される。
ッチＡＳＷＭ１、ＡＳＷＭ２、ＡＳＷＯ１、ＡＳＷＯ２
の導通制御を次に説明する。一方の（第１の信号線の）
入力用アナログスイッチＡＳＷＭ１の制御端子には、外
部からの制御信号Ｓと選択パルスＴｍｉの論理積をとる
アンド回路ＡＮＤ１の出力ＣＮＴ１が入力され、他方の
（第２の信号線の）入力用アナログスイッチＡＳＷＭ２
の制御端子には、制御信号Ｓの反転信号ＳＩＮＶと選択
パルスＴｍｉの論理積をとるアンド回路ＡＮＤ２の出力
ＣＮＴ２が入力される。また、第２の信号線の出力用ア
ナログスイッチＡＳＷＯ２の制御端子には外部からの制
御信号Ｓがそのまま、第１の信号線の出力用アナログス
イッチＡＳＷＯ１の制御端子には制御信号Ｓの反転信号
ＳＩＮＶが、それぞれ入力される。
第１図のソースドライバの動作を、第２図のタイミング
図により説明する。２ビットのデジタル画像信号データ
Ｄ０、Ｄ１はクロックパルスＣＫの立ち下がりに同期し
て送られてくる。ＤＡ回路のサンプリングメモリＭＳＭ
ＰではクロックパルスＣＫの立ち上がり毎に個々の絵素
に対応するデジタル画像信号データＤａｔａ１、Ｄａｔ
ａ２、Ｄａｔａ３、…がラッチされ、データＤＡＭとし
てデコーダＤＥＣに出力される。このデータＤａｔａｉ
を受けたデコーダＤＥＣはＹ０〜Ｙ３のいずれかの出力
を有効とし、対応するアナログスイッチＡＳＷ０〜ＡＳ
Ｗ３のいずれか１個を導通とする。例えば、Ｄａｔａ１
が（Ｄ０、Ｄ１）＝（１、１）であったとするとＡＳＷ
３が導通となり、外部電圧Ｖ３が選択されてＤＡ回路の
出力ＤＡｏｕｔとなる。
図により説明する。２ビットのデジタル画像信号データ
Ｄ０、Ｄ１はクロックパルスＣＫの立ち下がりに同期し
て送られてくる。ＤＡ回路のサンプリングメモリＭＳＭ
ＰではクロックパルスＣＫの立ち上がり毎に個々の絵素
に対応するデジタル画像信号データＤａｔａ１、Ｄａｔ
ａ２、Ｄａｔａ３、…がラッチされ、データＤＡＭとし
てデコーダＤＥＣに出力される。このデータＤａｔａｉ
を受けたデコーダＤＥＣはＹ０〜Ｙ３のいずれかの出力
を有効とし、対応するアナログスイッチＡＳＷ０〜ＡＳ
Ｗ３のいずれか１個を導通とする。例えば、Ｄａｔａ１
が（Ｄ０、Ｄ１）＝（１、１）であったとするとＡＳＷ
３が導通となり、外部電圧Ｖ３が選択されてＤＡ回路の
出力ＤＡｏｕｔとなる。
ＤＡ回路の出力ＤＡｏｕｔはすべての信号電圧保持回路
ＭＯｉ（ｉは１〜１２０）の２本の信号線に送出される
が、信号電圧保持回路ＭＯｉの入力用アナログスイッチ
ＡＳＷＭ１、ＡＳＷＭ２が導通となるまで、これらの電
圧はコンデンサＣＭ１又はＣＭ２には印加されず、信号
電圧保持回路ＭＯｉには取り入れられない。
ＭＯｉ（ｉは１〜１２０）の２本の信号線に送出される
が、信号電圧保持回路ＭＯｉの入力用アナログスイッチ
ＡＳＷＭ１、ＡＳＷＭ２が導通となるまで、これらの電
圧はコンデンサＣＭ１又はＣＭ２には印加されず、信号
電圧保持回路ＭＯｉには取り入れられない。
第２図に示すように、いま、制御信号Ｓがハイ（Ｈ）レ
ベルであるとする。このとき、制御信号Ｓの反転信号Ｓ
ＩＮＶはローレベル（Ｌ）であり、これを一方の入力と
する第２アンド回路ＡＮＤ２の出力ＣＮＴ２は常にＬと
なる。従って、制御信号ＳがＨである期間中（第２図の
タイミング図では制御信号ＳはずっとＨである）、各信
号電圧保持回路ＭＯｉの第２信号線の入力用アナログス
イッチＡＳＷＭ２は常に非導通であり、コンデンサＣＭ
２にはＤＡ回路の出力ＤＡｏｕｔは印加されない。一方
、制御信号Ｓを一方の入力とする第１アンド回路ＡＮＤ
１の方は、選択パルスＴｍｉのレベルに応じて出力が変
化する。本実施例の回路の場合、第２図に示すように選
択パルスＴｍ１、Ｔｍ２、Ｔｍ３、…。
ベルであるとする。このとき、制御信号Ｓの反転信号Ｓ
ＩＮＶはローレベル（Ｌ）であり、これを一方の入力と
する第２アンド回路ＡＮＤ２の出力ＣＮＴ２は常にＬと
なる。従って、制御信号ＳがＨである期間中（第２図の
タイミング図では制御信号ＳはずっとＨである）、各信
号電圧保持回路ＭＯｉの第２信号線の入力用アナログス
イッチＡＳＷＭ２は常に非導通であり、コンデンサＣＭ
２にはＤＡ回路の出力ＤＡｏｕｔは印加されない。一方
、制御信号Ｓを一方の入力とする第１アンド回路ＡＮＤ
１の方は、選択パルスＴｍｉのレベルに応じて出力が変
化する。本実施例の回路の場合、第２図に示すように選
択パルスＴｍ１、Ｔｍ２、Ｔｍ３、…。
はクロックパルスＣＫの立ち上がりに同期して順次Ｈと
なる。また、各選択パルスＴｍ１、Ｔｍ２、Ｔｍ３、…
の継続時間はクロックパルスＣＫの１周期と等しい。第
１信号電圧保持回路ＭＯ１に対応する選択パルスＴｍ１
がＨとなったとき、アンド回路ＡＮＤ１の出力ＣＮＴ１
もＨとなり、第１信号線の入力用アナログスイッチＡＳ
ＷＭ１が導通となる。
なる。また、各選択パルスＴｍ１、Ｔｍ２、Ｔｍ３、…
の継続時間はクロックパルスＣＫの１周期と等しい。第
１信号電圧保持回路ＭＯ１に対応する選択パルスＴｍ１
がＨとなったとき、アンド回路ＡＮＤ１の出力ＣＮＴ１
もＨとなり、第１信号線の入力用アナログスイッチＡＳ
ＷＭ１が導通となる。
これにより、ＤＡ回路の出力ＤＡｏｕｔがコンデンサＣ
Ｍ１に印加され、それを充電する。このときのコンデン
サＣＭ１の充電時間は選択パルスＴｍ１の継続時間、す
なわちクロックパルスＣＫの１周期の時間である。
Ｍ１に印加され、それを充電する。このときのコンデン
サＣＭ１の充電時間は選択パルスＴｍ１の継続時間、す
なわちクロックパルスＣＫの１周期の時間である。
第１信号電圧保持回路ＭＯ１に対応する選択パルスＴｍ
１がＬレベルに下がると同時に、次の信号電圧保持回路
ＭＯ２に対応する選択パルスＴｍ２がＨとなり、第２信
号電圧保持回路ＭＯ２の第１信号線のコンデンサＣＭ１
をＤａｔａ２に対応する外部電圧で充電する。このよう
にして、各信号電圧保持回路ＭＯｉの第１信号線のコン
デンサＣＭ１が順次、それぞれに対応してサンプリング
されたデータＤａｔａｉに相当する電圧により充電され
てゆく。
１がＬレベルに下がると同時に、次の信号電圧保持回路
ＭＯ２に対応する選択パルスＴｍ２がＨとなり、第２信
号電圧保持回路ＭＯ２の第１信号線のコンデンサＣＭ１
をＤａｔａ２に対応する外部電圧で充電する。このよう
にして、各信号電圧保持回路ＭＯｉの第１信号線のコン
デンサＣＭ１が順次、それぞれに対応してサンプリング
されたデータＤａｔａｉに相当する電圧により充電され
てゆく。
第１信号線の出力用アナログスイッチＡＳＷＯ１の制御
端子には制御信号Ｓの反転信号ＳＩＮＶ（今は常にＬで
ある）が印加されているため、この間（すなわち第１信
号線の各コンデンサＣＭ１に順次信号電圧が印加され、
充電されてゆく間）、全信号電圧保持回路ＭＯｉの出力
用アナログスイッチＡＳＷＯ１は非導通であり、コンデ
ンサＣＭ１の電圧はそのまま保持される。
端子には制御信号Ｓの反転信号ＳＩＮＶ（今は常にＬで
ある）が印加されているため、この間（すなわち第１信
号線の各コンデンサＣＭ１に順次信号電圧が印加され、
充電されてゆく間）、全信号電圧保持回路ＭＯｉの出力
用アナログスイッチＡＳＷＯ１は非導通であり、コンデ
ンサＣＭ１の電圧はそのまま保持される。
１走査線上のすべての絵素に対応する信号電圧保持回路
ＭＯｉの第１信号線のコンデンサＣＭ１が充電された後
、制御信号ＳがＬレベルに変化すると、全信号電圧保持
回路ＭＯｉの出力用アナログスイッチＡＳＷＯ１が導通
となり、各コンデンサＣＭ１に保持されていた信号電圧
が一斉にバッファアンプＡを介してソースラインＯｉに
出力される。
ＭＯｉの第１信号線のコンデンサＣＭ１が充電された後
、制御信号ＳがＬレベルに変化すると、全信号電圧保持
回路ＭＯｉの出力用アナログスイッチＡＳＷＯ１が導通
となり、各コンデンサＣＭ１に保持されていた信号電圧
が一斉にバッファアンプＡを介してソースラインＯｉに
出力される。
制御信号ＳがＬレベルの間は、以上説明した制御信号Ｓ
がＨレベルの時の丁度逆の動作が行われる。すなわち、
全信号電圧保持回路ＭＯｉの入力用アナログスイッチＡ
ＳＷＭ１は常に非導通となり、その間上記の通りコンデ
ンサＣＭ１に保持されていた信号電圧のソースラインＯ
ｉへの出力が行われる。
がＨレベルの時の丁度逆の動作が行われる。すなわち、
全信号電圧保持回路ＭＯｉの入力用アナログスイッチＡ
ＳＷＭ１は常に非導通となり、その間上記の通りコンデ
ンサＣＭ１に保持されていた信号電圧のソースラインＯ
ｉへの出力が行われる。
第２信号線の入力用アナログスイッチＡＳＷＭ２は選択
パルスＴｍｉがＨレベルとなることにより順次導通とな
り、サンプリングされた画像信号データＤａｔａ１、Ｄ
ａｔａ２、Ｄａｔａ３、…に対応する外部電圧が各信号
電圧保持回路ＭＯｉのコンデンサＣＭ２にそれぞれ保持
されてゆく。そして、すべての信号電圧保持回路ＭＯｉ
のコンデンサＣＭ２に信号電圧が保持された後、制御信
号Ｓが再びＨに変化したとき、第２信号線の出力用アナ
ログスイッチＡＳＷＯ２が一斉に導通となり、それらコ
ンデンサＣＭ２に保持されていた信号電圧が各ソースラ
インＯｉに出力されて液晶表示装置の各絵素をそれぞれ
の信号電圧で充電する。
パルスＴｍｉがＨレベルとなることにより順次導通とな
り、サンプリングされた画像信号データＤａｔａ１、Ｄ
ａｔａ２、Ｄａｔａ３、…に対応する外部電圧が各信号
電圧保持回路ＭＯｉのコンデンサＣＭ２にそれぞれ保持
されてゆく。そして、すべての信号電圧保持回路ＭＯｉ
のコンデンサＣＭ２に信号電圧が保持された後、制御信
号Ｓが再びＨに変化したとき、第２信号線の出力用アナ
ログスイッチＡＳＷＯ２が一斉に導通となり、それらコ
ンデンサＣＭ２に保持されていた信号電圧が各ソースラ
インＯｉに出力されて液晶表示装置の各絵素をそれぞれ
の信号電圧で充電する。
このように、第１図の実施例のソースドライバでは、外
部電圧源Ｖｘは選択パルスＴｍｉにより選択された１個
の信号電圧保持回路ＭＯｉの２個のコンデンサＣＭ１、
ＣＭ２のうちのいずれか１個としか接続されない。この
ときの等価回路は第１３図（ａ）に示す通りであり、外
部電圧Ｖｘの負荷は１個の選択された入力用アナログス
イッチＡＳＷＭ１（又はＡＳＷＭ２）の導通抵抗ＲＯＮ
及びコンデンサＣＭ１（又はＣＭ２）の容量がそれぞれ
１個ずつだけである。アナログスイッチＡＳＷＭ１（又
はＡＳＷＭ２）の導通抵抗ＲＯＮは非常に小さい値であ
るし、コンデンサＣＭ１（又はＣＭ２）の容量は０．４
ｐＦ程度と非常に小さい値とすることができるため、外
部電圧源の負荷は極めて軽い。これに対し、例えば第１
９図に示した駆動回路の場合、外部電圧Ｖｘは液晶パネ
ルの絵素を直接駆動するため、第１６図（ｃ）に示すよ
うに、アナログスイッチＡＳＷＭの導通抵抗ＲＯＮの先
に、ソースラインの抵抗ＲＳ及び電気容量ＣＳが接続さ
れる。具体的な数値を挙げると、この抵抗ＲＳの値は約
３０ｋΩ、容量ＣＳは約１２０ｐＦという大きな値であ
る。さらに、第１９図の回路の場合、選択された外部電
圧源Ｖｘは１走査線上の絵素の中の複数個（例えば、横
６４０ドットのカラー表示装置の場合、最大６４０×３
（ＲＧＢ）＝１９２０個）に接続される。このように、
第１９図の駆動回路では外部電圧源Ｖ０〜Ｖ３の負荷が
非常に大きいため、大容量の電圧源を用意する必要があ
ったが、上記第１図の実施例では外部電圧源Ｖ０〜Ｖ３
はそれぞれ１個のコンデンサＣＭ１（又はＣＭ２）に電
圧を印加するだけであるため、絵素の数にかかわらず、
非常に簡単な電源装置で済む。さらに、後述のようにデ
ジタル画像信号データのビット数が増加して外部電圧源
の数が２のベキ乗で急激に増加した場合、この電源装置
の負荷の軽さは駆動回路として非常に有利なものとなる
。
部電圧源Ｖｘは選択パルスＴｍｉにより選択された１個
の信号電圧保持回路ＭＯｉの２個のコンデンサＣＭ１、
ＣＭ２のうちのいずれか１個としか接続されない。この
ときの等価回路は第１３図（ａ）に示す通りであり、外
部電圧Ｖｘの負荷は１個の選択された入力用アナログス
イッチＡＳＷＭ１（又はＡＳＷＭ２）の導通抵抗ＲＯＮ
及びコンデンサＣＭ１（又はＣＭ２）の容量がそれぞれ
１個ずつだけである。アナログスイッチＡＳＷＭ１（又
はＡＳＷＭ２）の導通抵抗ＲＯＮは非常に小さい値であ
るし、コンデンサＣＭ１（又はＣＭ２）の容量は０．４
ｐＦ程度と非常に小さい値とすることができるため、外
部電圧源の負荷は極めて軽い。これに対し、例えば第１
９図に示した駆動回路の場合、外部電圧Ｖｘは液晶パネ
ルの絵素を直接駆動するため、第１６図（ｃ）に示すよ
うに、アナログスイッチＡＳＷＭの導通抵抗ＲＯＮの先
に、ソースラインの抵抗ＲＳ及び電気容量ＣＳが接続さ
れる。具体的な数値を挙げると、この抵抗ＲＳの値は約
３０ｋΩ、容量ＣＳは約１２０ｐＦという大きな値であ
る。さらに、第１９図の回路の場合、選択された外部電
圧源Ｖｘは１走査線上の絵素の中の複数個（例えば、横
６４０ドットのカラー表示装置の場合、最大６４０×３
（ＲＧＢ）＝１９２０個）に接続される。このように、
第１９図の駆動回路では外部電圧源Ｖ０〜Ｖ３の負荷が
非常に大きいため、大容量の電圧源を用意する必要があ
ったが、上記第１図の実施例では外部電圧源Ｖ０〜Ｖ３
はそれぞれ１個のコンデンサＣＭ１（又はＣＭ２）に電
圧を印加するだけであるため、絵素の数にかかわらず、
非常に簡単な電源装置で済む。さらに、後述のようにデ
ジタル画像信号データのビット数が増加して外部電圧源
の数が２のベキ乗で急激に増加した場合、この電源装置
の負荷の軽さは駆動回路として非常に有利なものとなる
。
さらに、第１図の実施例の場合、信号電圧保持回路ＭＯ
ｉのコンデンサＣＭ１（又はＣＭ２）に充電された電圧
が、そのままバッファアンプＡを介してソースラインＯ
ｉへの出力電圧となる。第１７図に示した従来の回路で
は、サンプリングコンデンサＣＳＭＰの電圧をホールド
コンデンサＣＨへ移動させるため、前記式（１）で示し
たような電圧の減少が生じたが、本発明ではコンデンサ
を１個しか用いないため、このような信号電圧の減少を
防止することができる。従って、本実施例の回路におけ
るコンデンサＣＭ１、ＣＭ２の容量の値は第１７図の回
路の場合のような制約を考慮する必要がなく、電荷を必
要な時間だけ保持することができる限り、小さい値で十
分である。これについて、第１４図により詳しく説明す
る。従来のコンデンサＣＳＭＰを充電する場合を同図（
ａ）、本実施例の回路のコンデンサＣＭ１を充電する場
合を同図（ｂ）に示す。
ｉのコンデンサＣＭ１（又はＣＭ２）に充電された電圧
が、そのままバッファアンプＡを介してソースラインＯ
ｉへの出力電圧となる。第１７図に示した従来の回路で
は、サンプリングコンデンサＣＳＭＰの電圧をホールド
コンデンサＣＨへ移動させるため、前記式（１）で示し
たような電圧の減少が生じたが、本発明ではコンデンサ
を１個しか用いないため、このような信号電圧の減少を
防止することができる。従って、本実施例の回路におけ
るコンデンサＣＭ１、ＣＭ２の容量の値は第１７図の回
路の場合のような制約を考慮する必要がなく、電荷を必
要な時間だけ保持することができる限り、小さい値で十
分である。これについて、第１４図により詳しく説明す
る。従来のコンデンサＣＳＭＰを充電する場合を同図（
ａ）、本実施例の回路のコンデンサＣＭ１を充電する場
合を同図（ｂ）に示す。
それぞれのコンデンサＣＳＭＰ、ＣＭ１を充電するに必
要な時間τＳＭＰ、τＭ１はそれぞれ、である。ここで
、ＲＯＮＳは第１７図のアナログスイッチＳＷ１の導通
抵抗、ＲＯＮＭは第１図の入力用アナログスイッチＡＳ
ＷＭ１の導通抵抗である。上記の通り、コンデンサＣＭ
１の容量は従来のコンデンサＣＳＭＰよりも十分小さく
する（ＣＭ１≪ＣＳＭＰ）ことができるため、充電時間
を等しくする（τＳＭＰ＝τＭ１）とすると、アナログ
スイッチＡＳＷＭ１の導通抵抗ＲＯＮＭは従来回路（第
１７図）のアナログスイッチＳＷ１の導通抵抗ＲＯＮＳ
よりも十分大きくする（ＲＯＮＭ≫ＲＯＮＳ）ことがで
きる。例えば、コンデンサＣＭ１の容量を従来の１／１
０（ＣＭ１＝ＣＳＭＰ／１０）とすると、アナログスイ
ッチＡＳＷＭ１の導通抵抗ＲＯＭＮは従来の１０倍（Ｒ
ＯＮＭ＝１０ＲＯＮＳ）とすることができる。これは、
アナログスイッチＡＳＷＭ１、ＡＳＷＭ２、コンデンサ
ＣＭ１、ＣＭ２を従来よりもはるかに小さくすることが
できることを意味する。また、出力用アナログスイッチ
ＡＳＷＯ１、ＡＳＷＯ２を介しての電荷の移動量も少な
いため、これら出力用アナログスイッチＡＳＷＯ１、Ａ
ＳＷＯ２の導通抵抗も特に小さくする必要はない。しか
も、このような素子の小型化が、ソースラインＯｉの本
数（第１図の回路では１２０個）だけ存在する信号電圧
保持回路ＭＯｉのそれぞれにおいて可能であるため、全
体としての占有面積低減の効果は極めて大きく、駆動回
路ＬＳＩの高集積化を可能にする。また、コスト低減に
も寄与する。また、コンデンサＣＭ１（又はＣＭ２）は
信号電圧を十分保持することができれば、各信号電圧保
持回路ＭＯｉ毎にばらついても構わないため、この点か
らもチップ製造の容易化、低コスト化が可能となる。
要な時間τＳＭＰ、τＭ１はそれぞれ、である。ここで
、ＲＯＮＳは第１７図のアナログスイッチＳＷ１の導通
抵抗、ＲＯＮＭは第１図の入力用アナログスイッチＡＳ
ＷＭ１の導通抵抗である。上記の通り、コンデンサＣＭ
１の容量は従来のコンデンサＣＳＭＰよりも十分小さく
する（ＣＭ１≪ＣＳＭＰ）ことができるため、充電時間
を等しくする（τＳＭＰ＝τＭ１）とすると、アナログ
スイッチＡＳＷＭ１の導通抵抗ＲＯＮＭは従来回路（第
１７図）のアナログスイッチＳＷ１の導通抵抗ＲＯＮＳ
よりも十分大きくする（ＲＯＮＭ≫ＲＯＮＳ）ことがで
きる。例えば、コンデンサＣＭ１の容量を従来の１／１
０（ＣＭ１＝ＣＳＭＰ／１０）とすると、アナログスイ
ッチＡＳＷＭ１の導通抵抗ＲＯＭＮは従来の１０倍（Ｒ
ＯＮＭ＝１０ＲＯＮＳ）とすることができる。これは、
アナログスイッチＡＳＷＭ１、ＡＳＷＭ２、コンデンサ
ＣＭ１、ＣＭ２を従来よりもはるかに小さくすることが
できることを意味する。また、出力用アナログスイッチ
ＡＳＷＯ１、ＡＳＷＯ２を介しての電荷の移動量も少な
いため、これら出力用アナログスイッチＡＳＷＯ１、Ａ
ＳＷＯ２の導通抵抗も特に小さくする必要はない。しか
も、このような素子の小型化が、ソースラインＯｉの本
数（第１図の回路では１２０個）だけ存在する信号電圧
保持回路ＭＯｉのそれぞれにおいて可能であるため、全
体としての占有面積低減の効果は極めて大きく、駆動回
路ＬＳＩの高集積化を可能にする。また、コスト低減に
も寄与する。また、コンデンサＣＭ１（又はＣＭ２）は
信号電圧を十分保持することができれば、各信号電圧保
持回路ＭＯｉ毎にばらついても構わないため、この点か
らもチップ製造の容易化、低コスト化が可能となる。
第１図の実施例のソースドライバの構成を単純化したブ
ロック図を第３図に示す。この実施例のソースドライバ
ではＤＡ回路は１個だけ備えられており、その出力ＤＡ
ｏｕｔは１２０個の信号電圧保持回路ＭＯ１〜ＭＯ１２
０の２本の信号線のそれぞれに接続されている。しかし
、実際に信号電圧が送出されるのは、その中で選択パル
スＴｍｉにより選択される１個の信号電圧保持回路ＭＯ
ｉ（の１本の信号線）のみである。なお、第３図におい
て、デジタル画像信号データは一般化してｉビットであ
るものとし、ベクトルＤｉで表わした。また、外部電圧
はこれに対応して２ｉレベル必要となるが、これはベク
トルＶｉで表わした。
ロック図を第３図に示す。この実施例のソースドライバ
ではＤＡ回路は１個だけ備えられており、その出力ＤＡ
ｏｕｔは１２０個の信号電圧保持回路ＭＯ１〜ＭＯ１２
０の２本の信号線のそれぞれに接続されている。しかし
、実際に信号電圧が送出されるのは、その中で選択パル
スＴｍｉにより選択される１個の信号電圧保持回路ＭＯ
ｉ（の１本の信号線）のみである。なお、第３図におい
て、デジタル画像信号データは一般化してｉビットであ
るものとし、ベクトルＤｉで表わした。また、外部電圧
はこれに対応して２ｉレベル必要となるが、これはベク
トルＶｉで表わした。
次に、本発明の第２の実施例として、ＤＡ回路を２個設
け、それぞれ、１２０本のソースラインＯ１〜Ｏ１２０
の半分（（１２０／２）＝６０本）を分担させるように
したソースドライバの構成を第４図（ブロック図は第７
図）に示す。この回路では２個のＤＡ回路がそれぞれデ
ジタル画像信号データを受け、その値に従って外部電圧
Ｖ０〜Ｖ３のいずれか１つをＤＡ１ｏｕｔ及びＤＡ２ｏ
ｕｔとして出力する。１番目のＤＡ回路は、１番目、３
番目、…と、奇数番目のソースラインＯ２ｋ−１の信号
電圧保持回路ＭＯ２ｋ−１と接続され、２番目のＤＡ回
路は、２番目、４番目、…と、偶数番目のソースライン
Ｏ２ｋの信号電圧保持回路ＭＯ２ｋと接続される。ここ
ではクロックパルスＣＫそのものを使用せず、それを２
分周したパルスＣＫＨを、１番目のＤＡ回路のサンプリ
ングメモリＭＳＭＰではそのまま、２番目のＤＡ回路の
サンプリングメモリＭＳＭＰではインバータＩＮＶによ
り反転して、サンプリングパルスとして用いる。
け、それぞれ、１２０本のソースラインＯ１〜Ｏ１２０
の半分（（１２０／２）＝６０本）を分担させるように
したソースドライバの構成を第４図（ブロック図は第７
図）に示す。この回路では２個のＤＡ回路がそれぞれデ
ジタル画像信号データを受け、その値に従って外部電圧
Ｖ０〜Ｖ３のいずれか１つをＤＡ１ｏｕｔ及びＤＡ２ｏ
ｕｔとして出力する。１番目のＤＡ回路は、１番目、３
番目、…と、奇数番目のソースラインＯ２ｋ−１の信号
電圧保持回路ＭＯ２ｋ−１と接続され、２番目のＤＡ回
路は、２番目、４番目、…と、偶数番目のソースライン
Ｏ２ｋの信号電圧保持回路ＭＯ２ｋと接続される。ここ
ではクロックパルスＣＫそのものを使用せず、それを２
分周したパルスＣＫＨを、１番目のＤＡ回路のサンプリ
ングメモリＭＳＭＰではそのまま、２番目のＤＡ回路の
サンプリングメモリＭＳＭＰではインバータＩＮＶによ
り反転して、サンプリングパルスとして用いる。
この回路の動作を第５図の信号タイミング図により説明
する。デジタル画像信号データＤ０、Ｄ１は２分周クロ
ックパルスＣＫＨの立ち上がり毎に（時刻ｔ１、ｔ３、
…）１番目のＤＡ回路のサンプリングメモリＭＳＭＰに
よりサンプリングされ、ＣＫＨの反転信号ＣＫＨＩＮＶ
の立ち上がり（ＣＫＨの立ち下がり）毎に（時刻ｔ２、
ｔ４、…）２番目のＤＡ回路のサンプリングメモリＭＳ
ＭＰによりサンプリングされる。従って、１番目のサン
プリングメモリＭＳＭＰ１は１番目のデータＤａｔａ１
、３番目のデータＤａｔａ３、…と奇数番目のデータを
サンプリングし、２番目のサンプリングメモリＭＳＭＰ
２は２番目のデータＤａｔａ２、４番目のデータＤａｔ
ａ４、…と偶数番目のデータをサンプリングする。また
、各サンプリングメモリでは２分周クロックパルスＣＫ
Ｈの周期毎にサンプリングされるため、データはクロッ
クパルスＣＫの２周期分の期間、各サンプリングメモリ
ＭＳＭＰ１、ＭＳＭＰ２において保持される。各サンプ
リングメモリＭＳＭＰ１、ＭＳＭＰ２からの出力ＤＡＭ
１、ＤＡＭ２はデコーダＤＥＣ１、ＤＥＣ２にそれぞれ
与えられ、各デコーダＤＥＣ１、ＤＥＣ２は第１図のデ
コーダＤＥＣと同じ論理により外部電圧Ｖ０〜Ｖ３のい
ずれか１つを選択する。
する。デジタル画像信号データＤ０、Ｄ１は２分周クロ
ックパルスＣＫＨの立ち上がり毎に（時刻ｔ１、ｔ３、
…）１番目のＤＡ回路のサンプリングメモリＭＳＭＰに
よりサンプリングされ、ＣＫＨの反転信号ＣＫＨＩＮＶ
の立ち上がり（ＣＫＨの立ち下がり）毎に（時刻ｔ２、
ｔ４、…）２番目のＤＡ回路のサンプリングメモリＭＳ
ＭＰによりサンプリングされる。従って、１番目のサン
プリングメモリＭＳＭＰ１は１番目のデータＤａｔａ１
、３番目のデータＤａｔａ３、…と奇数番目のデータを
サンプリングし、２番目のサンプリングメモリＭＳＭＰ
２は２番目のデータＤａｔａ２、４番目のデータＤａｔ
ａ４、…と偶数番目のデータをサンプリングする。また
、各サンプリングメモリでは２分周クロックパルスＣＫ
Ｈの周期毎にサンプリングされるため、データはクロッ
クパルスＣＫの２周期分の期間、各サンプリングメモリ
ＭＳＭＰ１、ＭＳＭＰ２において保持される。各サンプ
リングメモリＭＳＭＰ１、ＭＳＭＰ２からの出力ＤＡＭ
１、ＤＡＭ２はデコーダＤＥＣ１、ＤＥＣ２にそれぞれ
与えられ、各デコーダＤＥＣ１、ＤＥＣ２は第１図のデ
コーダＤＥＣと同じ論理により外部電圧Ｖ０〜Ｖ３のい
ずれか１つを選択する。
各デコーダＤＥＣ１、ＤＥＣ２により選択された外部電
圧はそれぞれＤＡ１ｏｕｔ、ＤＡ２ｏｕｔとして奇数番
目、偶数番目の信号電圧保持回路ＭＯｉに出力される。
圧はそれぞれＤＡ１ｏｕｔ、ＤＡ２ｏｕｔとして奇数番
目、偶数番目の信号電圧保持回路ＭＯｉに出力される。
各信号電圧保持回路ＭＯ１〜ＭＯ１２０では２本の信号
線でこれら２個のＤＡ回路の出力ＤＡ１ｏｕｔ、ＤＡ２
ｏｕｔの中のいずれかを受け、前記第１実施例（第１図
）の場合と同様、選択パルスＴｍｉにより順次選択され
る信号電圧保持回路ＭＯｉでのみ、信号電圧ＤＡ１ｏｕ
ｔ又はＤＡ２ｏｕｔが一方の信号線のコンデンサＣＭ１
はＣＭ２のみに印加される。
線でこれら２個のＤＡ回路の出力ＤＡ１ｏｕｔ、ＤＡ２
ｏｕｔの中のいずれかを受け、前記第１実施例（第１図
）の場合と同様、選択パルスＴｍｉにより順次選択され
る信号電圧保持回路ＭＯｉでのみ、信号電圧ＤＡ１ｏｕ
ｔ又はＤＡ２ｏｕｔが一方の信号線のコンデンサＣＭ１
はＣＭ２のみに印加される。
しかし、本実施例では第１図（及び第２図）の場合と異
なり、データをサンプリングするＤＡ回路が２個あるこ
とにより、選択パルスＴｍｉの継続時間はクロックパル
スの２周期分となっている。このため、信号電圧ＤＡ１
ｏｕｔ又はＤＡ２ｏｕｔは第１図の実施例の場合の２倍
の時間、コンデンサＣＭ１（又はＣＭ２）に印加される
。このようにして１２０個の信号電圧保持回路ＭＯ１〜
ＭＯ１２０のコンデンサＣＭ１（又はＣＭ２）のすべて
に信号電圧が保持された時点で制御信号Ｓが反転し、全
信号電圧保持回路ＭＯ１〜ＭＯ１２０の出力用アナログ
スイッチＡＳＷＯ１（又はＡＳＷＯ２）が一斉に導通と
なって各コンデンサＣＭ１（又はＣＭ２）に保持されて
いた信号電圧がソースラインＯ１〜Ｏ１２０に出力され
、絵素に印加される。第５図のタイミング図は、第２図
の場合と同様、制御信号ＳがＨとなっている場合を示す
ものであるが、制御信号ＳがＨ、Ｌ、Ｈと順次反転する
場合のタイミング図を第６図に示す。この図で最初に制
御信号ＳがＨのとき、ｎライン目のデジタル画像信号デ
ータＤａｔａｎ１、Ｄａｔａｎ３、…が第１のＤＡ回路
によりサンプリングされ、奇数番目の信号電圧保持回路
ＭＯ１、ＭＯ３、…の第１信号線のコンデンサＣＭ１に
印加される。例えば、１番目の信号電圧保持回路ＭＯ１
のコンデンサＣＭ１にはデータＤａｔａｎ１に対応する
電圧ＶＤａｔａｎ１が印加され、保持される（第６図■
）。
なり、データをサンプリングするＤＡ回路が２個あるこ
とにより、選択パルスＴｍｉの継続時間はクロックパル
スの２周期分となっている。このため、信号電圧ＤＡ１
ｏｕｔ又はＤＡ２ｏｕｔは第１図の実施例の場合の２倍
の時間、コンデンサＣＭ１（又はＣＭ２）に印加される
。このようにして１２０個の信号電圧保持回路ＭＯ１〜
ＭＯ１２０のコンデンサＣＭ１（又はＣＭ２）のすべて
に信号電圧が保持された時点で制御信号Ｓが反転し、全
信号電圧保持回路ＭＯ１〜ＭＯ１２０の出力用アナログ
スイッチＡＳＷＯ１（又はＡＳＷＯ２）が一斉に導通と
なって各コンデンサＣＭ１（又はＣＭ２）に保持されて
いた信号電圧がソースラインＯ１〜Ｏ１２０に出力され
、絵素に印加される。第５図のタイミング図は、第２図
の場合と同様、制御信号ＳがＨとなっている場合を示す
ものであるが、制御信号ＳがＨ、Ｌ、Ｈと順次反転する
場合のタイミング図を第６図に示す。この図で最初に制
御信号ＳがＨのとき、ｎライン目のデジタル画像信号デ
ータＤａｔａｎ１、Ｄａｔａｎ３、…が第１のＤＡ回路
によりサンプリングされ、奇数番目の信号電圧保持回路
ＭＯ１、ＭＯ３、…の第１信号線のコンデンサＣＭ１に
印加される。例えば、１番目の信号電圧保持回路ＭＯ１
のコンデンサＣＭ１にはデータＤａｔａｎ１に対応する
電圧ＶＤａｔａｎ１が印加され、保持される（第６図■
）。
また、偶数番目のデジタル画像信号データＤａｔａｎ２
、Ｄａｔａｎ４、…は第２のＤＡ回路によりサンプリン
グされ、偶数番目の信号電圧保持回路ＭＯ２、ＭＯ４、
…の第１信号線のコンデンサＣＭ１に印加される。全電
圧保持回路ＭＯｉのコンデンサＣＭ１に信号電圧が保持
された後、制御信号ＳがＨからＬに変化した時点で、全
全電圧保持回路ＭＯｉの第１信号線の出力用アナログス
イッチＡＳＷＯ１が導通となり、それまでにコンデンサ
ＣＭ１に保持された信号電圧ＶＤａｔａｎ１、ＶＤａｔ
ａｎ２、…が一斉にソースラインＯ１、Ｏ２、…に出力
される（第６図■）。出力用アナログスイッチＡＳＷＯ
１は制御信号ＳがＬとなっている間、導通であるため、
コンデンサＣＭ１の信号電圧はその間ずっとソースライ
ンＯ１に出力され続ける。そして、その間、第２信号線
の方で次の（ｎ＋１）ライン目のデータＤａｔａ（ｎ＋
１）１、Ｄａｔａ（ｎ＋１）２、…が順次コンデンサＣ
Ｍ２に保持されてゆく。そして、制御信号ＳがＬからＨ
に変化した時点で、それらのデータに相当する電圧ＶＤ
ａｔａ（ｎ＋１）１、ＶＤａｔａ（ｎ＋１）２がソース
ラインＯ１、Ｏ２…に出力される（第６図■）。
、Ｄａｔａｎ４、…は第２のＤＡ回路によりサンプリン
グされ、偶数番目の信号電圧保持回路ＭＯ２、ＭＯ４、
…の第１信号線のコンデンサＣＭ１に印加される。全電
圧保持回路ＭＯｉのコンデンサＣＭ１に信号電圧が保持
された後、制御信号ＳがＨからＬに変化した時点で、全
全電圧保持回路ＭＯｉの第１信号線の出力用アナログス
イッチＡＳＷＯ１が導通となり、それまでにコンデンサ
ＣＭ１に保持された信号電圧ＶＤａｔａｎ１、ＶＤａｔ
ａｎ２、…が一斉にソースラインＯ１、Ｏ２、…に出力
される（第６図■）。出力用アナログスイッチＡＳＷＯ
１は制御信号ＳがＬとなっている間、導通であるため、
コンデンサＣＭ１の信号電圧はその間ずっとソースライ
ンＯ１に出力され続ける。そして、その間、第２信号線
の方で次の（ｎ＋１）ライン目のデータＤａｔａ（ｎ＋
１）１、Ｄａｔａ（ｎ＋１）２、…が順次コンデンサＣ
Ｍ２に保持されてゆく。そして、制御信号ＳがＬからＨ
に変化した時点で、それらのデータに相当する電圧ＶＤ
ａｔａ（ｎ＋１）１、ＶＤａｔａ（ｎ＋１）２がソース
ラインＯ１、Ｏ２…に出力される（第６図■）。
ＤＡ回路が２個設けられたこの第２実施例の場合、選択
された外部電圧源Ｖ０〜Ｖ３はこれら２個のＤＡ回路を
通して最大２個の信号電圧保持回路ＭＯに同時に電圧を
供給する場合が生ずる。この場合の等価回路は第１３図
（ｂ）に示す通りであるが、同図（ａ）の第１実施例（
ＤＡ回路が１個）の場合よりは負荷が増大するものの、
同図（ｃ）の従来の回路と比較すると負荷の数及びその
値（本実施例では０．４ｐＦ×２個に対して、従来の回
路では３０ｋΩ×１２０個と１２０ｐＦ×１２０個）は
はるかに軽い。
された外部電圧源Ｖ０〜Ｖ３はこれら２個のＤＡ回路を
通して最大２個の信号電圧保持回路ＭＯに同時に電圧を
供給する場合が生ずる。この場合の等価回路は第１３図
（ｂ）に示す通りであるが、同図（ａ）の第１実施例（
ＤＡ回路が１個）の場合よりは負荷が増大するものの、
同図（ｃ）の従来の回路と比較すると負荷の数及びその
値（本実施例では０．４ｐＦ×２個に対して、従来の回
路では３０ｋΩ×１２０個と１２０ｐＦ×１２０個）は
はるかに軽い。
第４図（ブロック図は第７図）の実施例では、選択され
た外部電圧により生成される信号電圧ＤＡ１ｏｕｔ又は
ＤＡ２ｏｕｔをデジタル画像信号データの継続時間（す
なわち、クロックパルスの周期）の２倍の間、コンデン
サＣＭ１（又はＣＭ２）に印加することができる。逆に
言えば、デジタル画像信号データの継続時間が短くなっ
ても、本実施例の回路では十分コンデンサＣＭ１（又は
ＣＭ２）を充電するだけの時間をとることができる。
た外部電圧により生成される信号電圧ＤＡ１ｏｕｔ又は
ＤＡ２ｏｕｔをデジタル画像信号データの継続時間（す
なわち、クロックパルスの周期）の２倍の間、コンデン
サＣＭ１（又はＣＭ２）に印加することができる。逆に
言えば、デジタル画像信号データの継続時間が短くなっ
ても、本実施例の回路では十分コンデンサＣＭ１（又は
ＣＭ２）を充電するだけの時間をとることができる。
ＤＡ回路を３個ＤＡ１、ＤＡ２、ＤＡ３とした場合の駆
動回路のブロック構成を第８図に示す。この場合には、
第１ＤＡ回路ＤＡ１の出力ＤＡ１ｏｕｔは１、４、７、
…と（３ｋ−２）番目の信号電圧保持回路ＭＯ（３ｋ−
２）に、第２ＤＡ回路ＤＡ２の出力ＤＡ２ｏｕｔは２、
５、８、…と（３ｋ−１）番目の信号電圧保持回路ＭＯ
（３ｋ−１）に、そして第３ＤＡ回路ＤＡ３の出力ＤＡ
３ｏｕｔは３、６、９、…と３ｋ番目の信号電圧保持回
路ＭＯ３ｋにそれぞれ出力される。この場合の信号タイ
ミングを第９図に示すが、各ＤＡ回路ＤＡ１、ＤＡ２、
ＤＡ３はクロックパルスＣＫを３分周したパルスＣＫ１
、ＣＫ２、ＣＫ３によりデジタル画像信号データを３個
毎にサンプリングし、メモリはクロックパルスＣＫの３
周期の間、このデータを保持する。これに対応して選択
パルスＴｍｉもクロックパルスＣＫの３周期の間継続し
、コンデンサＣＭ１（又はＣＭ２）を十分長い時間充電
する。さらにＤＡ回路を４個としたときのブロック構成
を第１０図に、タイミング図を第１１図に示す。この場
合には、コンデンサＣＭ１（又はＣＭ２）の充電時間と
してクロックパルスの４周期という長い時間をとること
ができる。
動回路のブロック構成を第８図に示す。この場合には、
第１ＤＡ回路ＤＡ１の出力ＤＡ１ｏｕｔは１、４、７、
…と（３ｋ−２）番目の信号電圧保持回路ＭＯ（３ｋ−
２）に、第２ＤＡ回路ＤＡ２の出力ＤＡ２ｏｕｔは２、
５、８、…と（３ｋ−１）番目の信号電圧保持回路ＭＯ
（３ｋ−１）に、そして第３ＤＡ回路ＤＡ３の出力ＤＡ
３ｏｕｔは３、６、９、…と３ｋ番目の信号電圧保持回
路ＭＯ３ｋにそれぞれ出力される。この場合の信号タイ
ミングを第９図に示すが、各ＤＡ回路ＤＡ１、ＤＡ２、
ＤＡ３はクロックパルスＣＫを３分周したパルスＣＫ１
、ＣＫ２、ＣＫ３によりデジタル画像信号データを３個
毎にサンプリングし、メモリはクロックパルスＣＫの３
周期の間、このデータを保持する。これに対応して選択
パルスＴｍｉもクロックパルスＣＫの３周期の間継続し
、コンデンサＣＭ１（又はＣＭ２）を十分長い時間充電
する。さらにＤＡ回路を４個としたときのブロック構成
を第１０図に、タイミング図を第１１図に示す。この場
合には、コンデンサＣＭ１（又はＣＭ２）の充電時間と
してクロックパルスの４周期という長い時間をとること
ができる。
以上説明した通り、ＤＡ回路の数を複数にすることによ
り、データ保持時間を長くとることができ、それととも
に、コンデンサＣＭ１（又はＣＭ２）の充電時間を十分
長くとることができるようになる。これは、表示装置の
大型化、高精細化による絵素数の増加に伴い入力信号の
継続時間が短くなる場合に、きわめて有利な駆動回路と
なる。
り、データ保持時間を長くとることができ、それととも
に、コンデンサＣＭ１（又はＣＭ２）の充電時間を十分
長くとることができるようになる。これは、表示装置の
大型化、高精細化による絵素数の増加に伴い入力信号の
継続時間が短くなる場合に、きわめて有利な駆動回路と
なる。
第１図及び第４図の回路では説明の便のためにデジタル
画像信号データが２ビットで与えられるものとしたが、
表示の階調の段数を増加するためにデジタル画像信号デ
ータが４ビットとなった場合のＤＡ回路の構成を第１２
図に示す。この場合、サンプリングメモリＭＳＭＰがデ
ータのビット数に応じて４個のフリップフロップにより
構成され、外部電圧が２４＝１６レベル（Ｖ０〜Ｖ１５
）必要となり、これに応じてデコーダＤＥＣが大きくな
る（４入力、１６出力）。しかし、アナログスイッチＡ
ＳＷ０〜ＡＳＷ１５により選択されたいずれか１個の外
部電圧ＶｘがＤＡｏｕｔとして出力された後は、第１図
や第４図等の回路と全く同様に動作する。
画像信号データが２ビットで与えられるものとしたが、
表示の階調の段数を増加するためにデジタル画像信号デ
ータが４ビットとなった場合のＤＡ回路の構成を第１２
図に示す。この場合、サンプリングメモリＭＳＭＰがデ
ータのビット数に応じて４個のフリップフロップにより
構成され、外部電圧が２４＝１６レベル（Ｖ０〜Ｖ１５
）必要となり、これに応じてデコーダＤＥＣが大きくな
る（４入力、１６出力）。しかし、アナログスイッチＡ
ＳＷ０〜ＡＳＷ１５により選択されたいずれか１個の外
部電圧ＶｘがＤＡｏｕｔとして出力された後は、第１図
や第４図等の回路と全く同様に動作する。
デジタル画像信号データのビット数がざらに増加した場
合には、サンプリングメモリＭＳＭＰはそれに比例して
大きくなるだけであるが、デコーダＤＥＣの出力端子、
外部電圧源、アナログスイッチＡＳＷの数は２のベキ乗
で急激に増加してゆく。
合には、サンプリングメモリＭＳＭＰはそれに比例して
大きくなるだけであるが、デコーダＤＥＣの出力端子、
外部電圧源、アナログスイッチＡＳＷの数は２のベキ乗
で急激に増加してゆく。
第１９図あるいは第２０図に示した駆動回路では、各ソ
ースライン毎にサンプリングメモリＭＳＭＰやデコーダ
ＤＥＣ等が備えられているため、この急激な増加はさら
に著しいものとなり（第１９図の場合には１２０倍）、
ＬＳＩチップの製造はきわめて困難となる。しかし、本
発明に係る駆動回路の場合、データのビット数の増加に
よりサンプリングメモリＭＳＭＰやデコーダＤＥＣ等を
含むＤＡ回路は上記のように大きくなるものの、ＤＡ回
路の数は１個、あるいは２個（第７図）、３個（第８図
）、４個（第１０図）と、ソースラインの数よりははる
かに少ない。すなわち、本発明の駆動回路はデジタル画
像信号データのビット数の増加を十分許容できる構造と
なつている。
ースライン毎にサンプリングメモリＭＳＭＰやデコーダ
ＤＥＣ等が備えられているため、この急激な増加はさら
に著しいものとなり（第１９図の場合には１２０倍）、
ＬＳＩチップの製造はきわめて困難となる。しかし、本
発明に係る駆動回路の場合、データのビット数の増加に
よりサンプリングメモリＭＳＭＰやデコーダＤＥＣ等を
含むＤＡ回路は上記のように大きくなるものの、ＤＡ回
路の数は１個、あるいは２個（第７図）、３個（第８図
）、４個（第１０図）と、ソースラインの数よりははる
かに少ない。すなわち、本発明の駆動回路はデジタル画
像信号データのビット数の増加を十分許容できる構造と
なつている。
第３図や第７図等のブロック図を見てもわかる通り、本
発明の駆動回路ではデジタルデータを電圧に変換するＤ
Ａ回路と、その信号電圧を一時保持してソースラインに
出力する信号電圧保持回路ＭＯｉとが分離されている。
発明の駆動回路ではデジタルデータを電圧に変換するＤ
Ａ回路と、その信号電圧を一時保持してソースラインに
出力する信号電圧保持回路ＭＯｉとが分離されている。
ＤＡ回路はソースライン（すなわち、絵素）の数には無
関係であり、一方、信号電圧保持回路部はデータのビッ
ト数には無関係である。第１５図に、ＤＡ回路部１００
と信号電圧保持回路部（ＭＯ）１０２とを分けてＬＳＩ
化し、液晶パネル１０４の周囲に配置して構成した表示
装置の平面図を示す。液晶パネル１０４に６４０ドット
のカラーＴＦＴ液晶を用いるとすると、その６４０×３
（ＲＧＢ）＝１９２０本のソースラインに信号電圧を出
力するために、１２０個の信号電圧保持回路を含む信号
電圧保持回路部１０２を１６個実装する必要がある。ま
た、ＤＡ回路部１００は、これをゲートアレイで構成す
るとして、仮に画像信号データを６ビットとし、ＤＡ回
路を４個（第１０図）設けるとすると、１０００ゲート
以下の規模に収まる。
関係であり、一方、信号電圧保持回路部はデータのビッ
ト数には無関係である。第１５図に、ＤＡ回路部１００
と信号電圧保持回路部（ＭＯ）１０２とを分けてＬＳＩ
化し、液晶パネル１０４の周囲に配置して構成した表示
装置の平面図を示す。液晶パネル１０４に６４０ドット
のカラーＴＦＴ液晶を用いるとすると、その６４０×３
（ＲＧＢ）＝１９２０本のソースラインに信号電圧を出
力するために、１２０個の信号電圧保持回路を含む信号
電圧保持回路部１０２を１６個実装する必要がある。ま
た、ＤＡ回路部１００は、これをゲートアレイで構成す
るとして、仮に画像信号データを６ビットとし、ＤＡ回
路を４個（第１０図）設けるとすると、１０００ゲート
以下の規模に収まる。
（発明の効果）
本発明では、まず、デジタル画像信号データをアナログ
電圧信号に変換した後、従来のアナログ駆動回路と同様
、選択パルスにより絵素毎に信号電圧を出力する。従っ
て、外部電圧源は選択された絵素としか接続されないた
め、外部の電圧源の負荷を非常に小さくすることができ
る。このため、表示装置が大容量化、高精細化して絵素
の数が増加したときでも、外部電圧源の容量は極めて小
さいままで済ませることができる。また、各絵素毎にデ
ジタルサンプリング回路を設けるものではないため、絵
素の数が増加してもフリップフロップ、デコーダ等は少
ない数で済む。さらに、デジタル画像信号データのビッ
ト数が増加しても、それにより大型化するフリップフロ
ップ、デコーダ等の数は少ないことから、表示装置が大
容量化、高精細化しても、チップサイズの急激な大型化
が避けられる。
電圧信号に変換した後、従来のアナログ駆動回路と同様
、選択パルスにより絵素毎に信号電圧を出力する。従っ
て、外部電圧源は選択された絵素としか接続されないた
め、外部の電圧源の負荷を非常に小さくすることができ
る。このため、表示装置が大容量化、高精細化して絵素
の数が増加したときでも、外部電圧源の容量は極めて小
さいままで済ませることができる。また、各絵素毎にデ
ジタルサンプリング回路を設けるものではないため、絵
素の数が増加してもフリップフロップ、デコーダ等は少
ない数で済む。さらに、デジタル画像信号データのビッ
ト数が増加しても、それにより大型化するフリップフロ
ップ、デコーダ等の数は少ないことから、表示装置が大
容量化、高精細化しても、チップサイズの急激な大型化
が避けられる。
次に、デジタル画像信号データに基づき外部電圧を選択
して出力する回路を複数個設けることにより、デジタル
画像信号データの継続時間よりも長い時間、各信号電圧
保持回路のコンデンサに外部電圧を送出することができ
る。これにより、画像信号の継続時間が短い高精細表示
装置に対しても十分対応することのできる駆動回路とす
ることができる。
して出力する回路を複数個設けることにより、デジタル
画像信号データの継続時間よりも長い時間、各信号電圧
保持回路のコンデンサに外部電圧を送出することができ
る。これにより、画像信号の継続時間が短い高精細表示
装置に対しても十分対応することのできる駆動回路とす
ることができる。
４、図面の簡単な説明
第１図は本発明の一実施例である液晶表示装置のソース
ドライバの回路図、第２図はその実施例のソースドライ
バの動作を示すタイミング図、第３図は第１図の回路を
単純化して示したブロック図、第４図は本発明の第２実
施例である２個のＤＡ回路を備えたソースドライバの回
路図、第５図は第２実施例のソースドライバの動作を示
すタイミング図、第６図は第２実施例のソースドライバ
のさらに長期間の動作を示すタイミング図、第７図は第
２実施例の回路を単純化して示したブロック図、第８図
はＤＡ回路が３個となった場合のブロック図、第９図は
そのタイミング図、第１０図はＤＡ回路が４個となった
場合のブロック図、第１１図はそのタイミング図、第１
２図はデジタル画像信号データが４ビットとなった場合
のＤＡ回路の構成を示す回路図、第１３図は第１実施例
、第２実施例及び従来のソースドライバにおいてソース
ラインに信号電圧を供給する場合の等価回路図、第１４
図は従来と本発明のソースドライバにおける信号入力部
の等価回路図、第１５図は本発明に係る駆動回路を実装
した液晶パネルの平面図、第１６図はアナログ画像信号
用の駆動回路の回路図、第１７図はその中の１ソースラ
インの部分のみを抜き出した回路図、第１８図はその駆
動回路の動作を示すタイミング図、第１９図は各ソース
ラインに対してそれぞれデジタルサンプリング回路を用
意する方式の駆動回路の回路図、第２０図はその中の１
ソースラインの部分のみを抜き出した回路図である。
ドライバの回路図、第２図はその実施例のソースドライ
バの動作を示すタイミング図、第３図は第１図の回路を
単純化して示したブロック図、第４図は本発明の第２実
施例である２個のＤＡ回路を備えたソースドライバの回
路図、第５図は第２実施例のソースドライバの動作を示
すタイミング図、第６図は第２実施例のソースドライバ
のさらに長期間の動作を示すタイミング図、第７図は第
２実施例の回路を単純化して示したブロック図、第８図
はＤＡ回路が３個となった場合のブロック図、第９図は
そのタイミング図、第１０図はＤＡ回路が４個となった
場合のブロック図、第１１図はそのタイミング図、第１
２図はデジタル画像信号データが４ビットとなった場合
のＤＡ回路の構成を示す回路図、第１３図は第１実施例
、第２実施例及び従来のソースドライバにおいてソース
ラインに信号電圧を供給する場合の等価回路図、第１４
図は従来と本発明のソースドライバにおける信号入力部
の等価回路図、第１５図は本発明に係る駆動回路を実装
した液晶パネルの平面図、第１６図はアナログ画像信号
用の駆動回路の回路図、第１７図はその中の１ソースラ
インの部分のみを抜き出した回路図、第１８図はその駆
動回路の動作を示すタイミング図、第１９図は各ソース
ラインに対してそれぞれデジタルサンプリング回路を用
意する方式の駆動回路の回路図、第２０図はその中の１
ソースラインの部分のみを抜き出した回路図である。
ＣＫ…クロックパルス、Ｄ０、Ｄ１、Ｄｉ…画像信号デ
ータ、ＭＳＭＰ…サンプリングメモリ、ＤＥＣ…デコー
ダ、Ｖ０〜Ｖ３、Ｖｉ…外部電圧、ＡＳＷ０〜ＡＳＷ３
…アナログスイッチ、ＭＯ１〜ＭＯ１２０…信号電圧保
持回路、ＡＳＷＭ１、ＡＳＷＭ２…入力用アナログスイ
ッチ、ＣＭ１、ＣＭ２…信号電圧保持用コンデンサ、Ａ
ＳＷＯ１、ＡＳＷＯ２…出力用アナログスイッチ、Ｔｍ
ｉ…選択パルス、Ｓ…制御信号、Ｏｎ…ソースライン、
Ｄａｔａｉ…デジタル画像信号データ 以上 出願人 シャープ株式会社 代理人 弁理士 山本秀策
ータ、ＭＳＭＰ…サンプリングメモリ、ＤＥＣ…デコー
ダ、Ｖ０〜Ｖ３、Ｖｉ…外部電圧、ＡＳＷ０〜ＡＳＷ３
…アナログスイッチ、ＭＯ１〜ＭＯ１２０…信号電圧保
持回路、ＡＳＷＭ１、ＡＳＷＭ２…入力用アナログスイ
ッチ、ＣＭ１、ＣＭ２…信号電圧保持用コンデンサ、Ａ
ＳＷＯ１、ＡＳＷＯ２…出力用アナログスイッチ、Ｔｍ
ｉ…選択パルス、Ｓ…制御信号、Ｏｎ…ソースライン、
Ｄａｔａｉ…デジタル画像信号データ 以上 出願人 シャープ株式会社 代理人 弁理士 山本秀策
Claims (2)
- 【請求項１】並行する複数の信号電極が設けられた表示
装置の駆動回路であって、 複数の互いに異なるレベルの電圧を出力する電圧供給手
段、 入力デジタル画像信号に応じて該複数レベルの中のいず
れか１つの電圧を選択し、送出する電圧選択手段、 各信号電極毎に備えられ、電圧選択手段から供給される
電圧を受け入れる複数の信号線と、各信号線毎に設けら
れた信号入力用スイッチ素子、信号保持用コンデンサ及
び信号出力用スイッチ素子とを備える信号電圧供給手段
、 各信号電圧供給手段の複数の信号線の入力用スイッチ素
子にそれぞれ接続され、電圧選択回路からの電圧を順次
受け入れる段階と全く受け入れない段階を交互に繰り返
すための選択信号を生成する選択信号生成手段、及び 各信号電圧供給手段の２本の信号線の出力用スイッチ素
子にそれぞれ接続され、信号電極へ電圧を出力する段階
と出力しない段階とを上記選択信号に反転して交互に繰
り返すための制御信号を生成する制御信号生成手段 を備えている表示装置の駆動回路。 - 【請求項２】前記電圧選択手段が複数個備えられ、各電
圧選択手段は同数本毎の信号電極に対応する信号電圧供
給手段と接続され、選択信号生成手段はデジタル画像信
号の継続期間の同数倍の期間だけ前記入力用スイッチ素
子を導通とする選択信号を生成する請求項１に記載の表
示装置の駆動回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261473A JP2719224B2 (ja) | 1990-09-28 | 1990-09-28 | 表示装置の駆動回路 |
| US07/766,724 US5367314A (en) | 1990-09-28 | 1991-09-27 | Drive circuit for a display apparatus |
| DE69123122T DE69123122T2 (de) | 1990-09-28 | 1991-09-27 | Steuerschaltung für ein Anzeigegerät |
| TW080107673A TW228632B (ja) | 1990-09-28 | 1991-09-27 | |
| EP91308892A EP0483972B1 (en) | 1990-09-28 | 1991-09-27 | Drive circuit for a display apparatus |
| KR1019910017007A KR950003344B1 (ko) | 1990-09-28 | 1991-09-28 | 표시장치의 구동회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261473A JP2719224B2 (ja) | 1990-09-28 | 1990-09-28 | 表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218092A true JPH04218092A (ja) | 1992-08-07 |
| JP2719224B2 JP2719224B2 (ja) | 1998-02-25 |
Family
ID=17362394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261473A Expired - Lifetime JP2719224B2 (ja) | 1990-09-28 | 1990-09-28 | 表示装置の駆動回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5367314A (ja) |
| EP (1) | EP0483972B1 (ja) |
| JP (1) | JP2719224B2 (ja) |
| KR (1) | KR950003344B1 (ja) |
| DE (1) | DE69123122T2 (ja) |
| TW (1) | TW228632B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2831518B2 (ja) * | 1992-10-30 | 1998-12-02 | シャープ株式会社 | 表示装置の駆動回路 |
| JPH06274133A (ja) * | 1993-03-24 | 1994-09-30 | Sharp Corp | 表示装置の駆動回路及び表示装置 |
| JP3102666B2 (ja) * | 1993-06-28 | 2000-10-23 | シャープ株式会社 | 画像表示装置 |
| DE69533982T2 (de) * | 1994-11-21 | 2006-01-05 | Seiko Epson Corp. | Flüssigkristallsteuergerät, flüssigkristallanzeigegerät und flüssigkristallsteuerungsverfahren |
| US5604510A (en) * | 1995-01-10 | 1997-02-18 | Palomar Technologies Corporation | Liquid crystal display drive with voltage translation |
| CN1137463C (zh) * | 1995-08-30 | 2004-02-04 | 精工爱普生株式会社 | 图象显示装置和电子机器 |
| TW315456B (ja) * | 1995-11-06 | 1997-09-11 | Matsushita Electric Ind Co Ltd | |
| EP0911677B1 (en) | 1997-04-18 | 2007-08-22 | Seiko Epson Corporation | Circuit and method for driving electrooptic device, electrooptic device, and electronic equipment made by using the same |
| GB2333174A (en) | 1998-01-09 | 1999-07-14 | Sharp Kk | Data line driver for an active matrix display |
| KR100840675B1 (ko) | 2002-01-14 | 2008-06-24 | 엘지디스플레이 주식회사 | 액정표시장치의 데이터 구동 장치 및 방법 |
| JP4759925B2 (ja) | 2004-03-19 | 2011-08-31 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| JP4691890B2 (ja) * | 2004-03-19 | 2011-06-01 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| CN102394049B (zh) * | 2005-05-02 | 2015-04-15 | 株式会社半导体能源研究所 | 显示装置的驱动方法 |
| CN103165086A (zh) * | 2011-12-08 | 2013-06-19 | 现代摩比斯株式会社 | 信息娱乐系统中视频信号传输装置及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2458117A1 (fr) * | 1979-05-28 | 1980-12-26 | Suwa Seikosha Kk | Systeme d'affichage a cristaux liquides et circuit d'attaque en courant alternatif pour ce systeme |
| JPS57201295A (en) * | 1981-06-04 | 1982-12-09 | Sony Corp | Two-dimensional address device |
| JPS60257683A (ja) * | 1984-06-01 | 1985-12-19 | Sharp Corp | 液晶表示装置の駆動回路 |
| JPS6132093A (ja) * | 1984-07-23 | 1986-02-14 | シャープ株式会社 | 液晶表示装置の駆動回路 |
| JP2638010B2 (ja) * | 1987-11-30 | 1997-08-06 | カシオ計算機株式会社 | 画像表示装置 |
| US4781437A (en) * | 1987-12-21 | 1988-11-01 | Hughes Aircraft Company | Display line driver with automatic uniformity compensation |
| JPH02157813A (ja) * | 1988-12-12 | 1990-06-18 | Sharp Corp | 液晶表示パネル |
| US5061920A (en) * | 1988-12-20 | 1991-10-29 | Honeywell Inc. | Saturating column driver for grey scale LCD |
| US5111195A (en) * | 1989-01-31 | 1992-05-05 | Sharp Kabushiki Kaisha | Driving circuit for a matrix type display device |
| JPH07101335B2 (ja) * | 1989-04-15 | 1995-11-01 | シャープ株式会社 | 表示装置の駆動回路 |
| JPH0799452B2 (ja) * | 1989-04-25 | 1995-10-25 | シチズン時計株式会社 | 表示駆動回路 |
| JP2843393B2 (ja) * | 1989-12-29 | 1999-01-06 | 沖電気工業株式会社 | 多値レベル出力回路 |
-
1990
- 1990-09-28 JP JP2261473A patent/JP2719224B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-27 US US07/766,724 patent/US5367314A/en not_active Expired - Lifetime
- 1991-09-27 DE DE69123122T patent/DE69123122T2/de not_active Expired - Fee Related
- 1991-09-27 EP EP91308892A patent/EP0483972B1/en not_active Expired - Lifetime
- 1991-09-27 TW TW080107673A patent/TW228632B/zh active
- 1991-09-28 KR KR1019910017007A patent/KR950003344B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121415A (ja) * | 1989-06-30 | 1991-05-23 | Toshiba Corp | ディスプレイ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0483972A2 (en) | 1992-05-06 |
| DE69123122T2 (de) | 1997-04-10 |
| KR950003344B1 (ko) | 1995-04-10 |
| JP2719224B2 (ja) | 1998-02-25 |
| KR920006906A (ko) | 1992-04-28 |
| DE69123122D1 (de) | 1996-12-19 |
| EP0483972A3 (en) | 1993-04-21 |
| US5367314A (en) | 1994-11-22 |
| EP0483972B1 (en) | 1996-11-13 |
| TW228632B (ja) | 1994-08-21 |
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